KR101547892B1 - Device and method for generating metal to insulator transition - Google Patents
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Abstract
본 발명의 실시예에 따른 금속-절연체 전이가 발생하는 소자 제조방법은 기판을 준비하는 단계, 기판을 금(Au)이온과 불화물(Fluoride)이 포함된 수용액에 담그는 단계 및 기판상에 금 나노구조물이 형성되는 단계를 포함하며, 수용액에 담그는 단계는 기판상에 형성되는 금 나노구조물의 표면적 비율이 45% ~ 87%가 되도록 담그는 단계를 포함한다.A method of fabricating a device in which a metal-insulator transition occurs according to an embodiment of the present invention includes the steps of preparing a substrate, immersing the substrate in an aqueous solution containing gold (Au) ions and fluoride, Wherein the immersing in the aqueous solution includes immersing the surface of the gold nanostructure formed on the substrate so that the surface area ratio of the gold nanostructure is 45% to 87%.
Description
본 발명은 금속-절연체 전이(MIT : Metal to Insulator Transition)가 발생하는 소자를 제조하는 방법으로서 보다 상세하게는 소자에 가해지는 온도변화에 따라 금속-절연체 전이가 발생하는 소자 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method of manufacturing a device in which a metal-insulator transition (MIT) is generated, more particularly, to a device in which a metal- will be.
금속-절연체 전이현상을 이용한 센서, 반도체 소자, 전기소자 등에 대한 연구가 활발히 진행되고 있다. 그러나 금속-절연체 전이현상을 이용한 소자의 경우 전이현상을 일으키는 온도범위가 협소하거나 극저온 상태에서 전이가 발생하여 사실상 응용분야가 제한된다.Researches on sensors, semiconductor devices, and electric devices using metal-insulator transition phenomena are actively being conducted. However, in the case of a device using a metal-insulator transition phenomenon, the application range is limited due to the fact that the temperature range causing the transition is narrow or the transition occurs at the cryogenic temperature.
금속-절연체 전이현상이 일어나는 다양한 물질 중에 이산화바나듐(VO2)은 전이온도가 상온근처로 센서, 반도체소자, 전기소자 등 다양한 분야에 응용이 가능하나 소자에 적용할 수 있는 충분한 물성을 갖는 이산화바나듐의 제작이 어렵고 특정 온도에서만 전이현상이 발생하는 문제점이 있다.Among various materials in which metal-insulator transition phenomenon occurs, vanadium dioxide (VO 2 ) can be applied to various fields such as sensors, semiconductor devices and electric devices at a transition temperature near room temperature, but vanadium dioxide And there is a problem that transition occurs only at a specific temperature.
또한 산화바나듐박막과 금속 바나듐 박막을 다층으로 구현하여 이산화바나듐 박막을 제작하는 방법은 열처리 공정을 수행하는 등 다층 박막을 구현하는 공정이 복잡하다. In addition, a method of fabricating a vanadium dioxide thin film by implementing a vanadium oxide thin film and a metal vanadium thin film in a multilayer structure is complicated in a process of implementing a multilayer thin film such as a heat treatment process.
금속-절연체 전이현상이 발생하는 소자를 제작하기 위해 반도체 기판 위에 금속 나노구조물을 증착하는 방법으로 진공열증착(thermal evaporation), 스퍼터링(sputtering), e-beam 증착 등이 있으나 이러한 방법은 공정 수행을 위한 조건이 까다롭고, 비교적 복잡한 공정을 수행해야 하며, 고가의 장비가 동원되어야 하므로 소자제작을 위한 생산원가가 상승하는 문제가 있다.In order to fabricate a device in which a metal-insulator transition phenomenon occurs, a method of depositing a metal nano structure on a semiconductor substrate is vacuum evaporation (thermal evaporation), sputtering, e-beam deposition, It is necessary to perform a complicated and relatively complicated process, and there is a problem that the production cost for fabricating the device increases because expensive equipment must be mobilized.
본 발명이 이루고자 하는 기술적 과제는 금속-절연체 전이현상이 발생하는 온도범위가 넓고, 상온과 인접한 온도에서 금속-절연체 전이현상이 발생하는 소자를 제조하고, 비교적 단순한 공정을 통해 금속-절연체 전이현상이 발생하는 소자를 제조하는 방법 및 이 방법을 이용한 소자에 관한 것이다. Disclosure of Invention Technical Problem [8] Accordingly, the present invention has been made in view of the above problems, and it is an object of the present invention to provide a device having a wide temperature range in which a metal-insulator transition phenomenon occurs, And a device using the method.
본 발명의 실시예에 따른 금속-절연체 전이가 발생하는 소자의 제조방법은 기판을 준비하는 단계, 기판을 금(Au)이온과 불화물(Fluoride)이 포함된 수용액에 담그는 단계 및 기판상에 금 나노구조물이 형성되는 단계를 포함하며, 수용액에 담그는 단계는 기판상에 형성되는 금 나노구조물의 표면적 비율이 45% ~ 87%가 되도록 담그는 단계를 포함한다.A method of fabricating a device in which a metal-insulator transition occurs according to an embodiment of the present invention includes the steps of preparing a substrate, immersing the substrate in an aqueous solution containing gold (Au) ions and fluoride, Wherein the step of immersing the substrate in an aqueous solution includes immersing the substrate so that the surface area ratio of the gold nanostructure formed on the substrate is 45% to 87%.
실시예로서, 기판은 p타입 실리콘 기판일 수 있다.As an example, the substrate may be a p-type silicon substrate.
실시예로서, 금 나노구조물을 형성하는 단계 이후 기판을 세척하는 단계를 더 포함할 수 있다.As an embodiment, the method may further include washing the substrate after the step of forming the gold nanostructure.
본 발명의 실시예에 따른 금속-절연체 전이가 발생하는 소자는 기판 및 기판상에 형성되는 금 나노구조물을 포함하며, 온도 상승에 따라 금속특성에서 절연체특성을 갖는 소자로 전이가 발생하며, 금 나노구조물은 기판 표면적 대비 45% ~ 87%로 증착된다.A device in which a metal-insulator transition occurs according to an embodiment of the present invention includes a substrate and a gold nanostructure formed on the substrate. As the temperature rises, a transition occurs from a metal characteristic to an element having an insulator characteristic. The structure is deposited at 45% to 87% of the substrate surface area.
실시예로서, 기판 표면적 대비 금 나노구조물의 유효 갭(gap)은 11% ~ 32%일 수 있다.In an embodiment, the effective gap of the gold nanostructure relative to the substrate surface area may be between 11% and 32%.
본 발명의 실시예에 따른 소자는 금속특성에서 절연체 특성을 갖는 소자로 전이가 발생하는 온도가 120K ~ 250K일 수 있다.A device according to an embodiment of the present invention may have a temperature at which a transition occurs from a metal characteristic to an element having an insulator characteristic from 120K to 250K.
실시예로서, 기판은 p타입 실리콘 기판이며, 두께가 655~695㎛이며, 비저항은 15~25ΩCm일 수 있다.
In an embodiment, the substrate is a p-type silicon substrate, the thickness is 655 to 695 mu m, and the resistivity may be 15 to 25 OMEGA cm.
본 발명에 따르면 비교적 간편하게 금속-절연체 전이현상을 이용한 소자를 제작할 수 있고, 폭넓은 온도범위에서 금속-절연체 전이현상이 발생하여 적용분야가 다양하며, 상온과 인접한 온도에서 금속-절연체 전이현상이 발생하는 소자를 제작할 수 있다.According to the present invention, it is possible to fabricate a device using a metal-insulator transition phenomenon relatively easily, and a metal-insulator transition phenomenon occurs in a wide temperature range, so that a variety of applications are performed, and a metal-insulator transition phenomenon occurs at a temperature close to room temperature Can be fabricated.
도1(a)는 본 발명의 일실시예에 따른 금속-절연체 전이가 발생하는 소자를 제조하는 방법의 모식도이다.
도1(b)는 본 발명의 일실시예에 따라 제조된 소자의 단면도이다.
도2는 본 발명의 일실시예에 따라 제조된 소자표면의 전자현미경사진이다.
도3은 본 발명의 일실시예에 따라 제조된 소자에 4선 회선을 구성한 구조도이다.
도4는 본 발명의 일실시예에 따라 제조된 소자의 비저항값을 도시한 그래프이다.
도5는 본 발명의 일실시예에 따라 제조된 소자의 온도 변화에 따른 정규화된 비저항값의 변화를 도시한 그래프이다.
도6은 본 발명의 일실시예에 따른 p타입 반도체 기판의 비저항값을 도시한 그래프이다.
도7(a)는 본 발명의 일실시예에 따라 제조된 소자의 개략적인 등가회로도이다.
도7(b)는 본 발명의 일실시예에 따라 제조된 소자의 저온에서의 개략적인 등가회로도이다.1 (a) is a schematic view of a method of manufacturing a device in which a metal-insulator transition occurs according to an embodiment of the present invention.
1 (b) is a cross-sectional view of an element manufactured in accordance with an embodiment of the present invention.
2 is an electron micrograph of the surface of an element manufactured according to an embodiment of the present invention.
FIG. 3 is a structural diagram of an element manufactured according to an embodiment of the present invention, constituting a four-wire line.
4 is a graph showing resistivity values of devices fabricated in accordance with an embodiment of the present invention.
FIG. 5 is a graph showing a change in normalized resistivity value with temperature change of a device manufactured according to an embodiment of the present invention. FIG.
6 is a graph showing resistivity values of a p-type semiconductor substrate according to an embodiment of the present invention.
7 (a) is a schematic equivalent circuit diagram of an element manufactured according to an embodiment of the present invention.
FIG. 7 (b) is a schematic equivalent circuit diagram at a low temperature of an element manufactured in accordance with an embodiment of the present invention.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.It is to be understood that the specific structural or functional description of embodiments of the present invention disclosed herein is for illustrative purposes only and is not intended to limit the scope of the inventive concept But may be embodied in many different forms and is not limited to the embodiments set forth herein.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.The embodiments according to the concept of the present invention can make various changes and can take various forms, so that the embodiments are illustrated in the drawings and described in detail herein. It should be understood, however, that it is not intended to limit the embodiments according to the concepts of the present invention to the particular forms disclosed, but includes all modifications, equivalents, or alternatives falling within the spirit and scope of the invention.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, . On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between. Other expressions that describe the relationship between components, such as "between" and "between" or "neighboring to" and "directly adjacent to" should be interpreted as well.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In this specification, the terms "comprises" or "having" and the like are used to specify that there are features, numbers, steps, operations, elements, parts or combinations thereof described herein, But do not preclude the presence or addition of one or more other features, integers, steps, operations, components, parts, or combinations thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the meaning of the context in the relevant art and, unless explicitly defined herein, are to be interpreted as ideal or overly formal Do not.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings attached hereto.
본 발명인 금속-절연체 전이가 발생하는 소자를 제조하는 방법은 먼저, 기판을 준비하는 단계, 기판을 금(Au)이온과 불화물(Fluoride)이 포함된 수용액에 담그는 단계 및 기판상에 금 나노구조물이 형성되는 단계를 포함한다. 특히 수용액에 담그는 단계는 기판상에 형성되는 금 나노구조물의 표면적 비율이 45%~87%가 되도록 담그는 단계를 포함한다.A method for fabricating a device in which metal-insulator transition occurs according to the present invention comprises the steps of preparing a substrate, immersing the substrate in an aqueous solution containing gold (Au) ions and fluoride, and forming gold nanostructures . Particularly, immersing in an aqueous solution includes immersing the surface of the gold nanostructure formed on the substrate so that the surface area ratio is 45% to 87%.
여기서 기판은 p타입 실리콘 기판일 수 있으나 반드시 이에 제한되는 것은 아니다.The substrate may be a p-type silicon substrate, but is not limited thereto.
도1(a)는 본 발명의 일실시예에 따른 금속-절연체 전이가 발생하는 소자를 제조하는 방법의 모식도이다. 1 (a) is a schematic view of a method of manufacturing a device in which a metal-insulator transition occurs according to an embodiment of the present invention.
도1(a)에 도시된 바와 같이 p타입 실리콘 기판을 금이온(Au3 +)/불화수소(HF)를 포함하는 수용액에 담가 기판 표면을 수용액에 노출시킨다. 수용액은 0.5M의 불화수소(HF)와 2M의 HAuCl4를 포함할 수 있다. 실리콘 기판은 붕소(B)가 도핑된 655~695㎛의 두께를 갖고, 비저항이 15~25Ωm인 기판일 수 있다. 수용액에 담긴 실리콘 기판은 표면에서 산화가 일어나고 실리콘 기판 표면에 있는 Si는 플루오르와 결합되어 SiF6 2 -을 형성한다. 또한 수용액 상에 형성된 전자는 금이온과 결합, p타입 실리콘 기판 위에 증착되고 실리콘 기판 위에 금 나노구조물을 형성한다. 1 (a), a p-type silicon substrate is immersed in an aqueous solution containing gold ions (Au 3 + ) / hydrogen fluoride (HF) to expose the surface of the substrate to an aqueous solution. The aqueous solution may contain 0.5 M hydrogen fluoride (HF) and 2 M HAuCl 4 . The silicon substrate may be a substrate having a thickness of 655 to 695 mu m doped with boron (B) and having a specific resistance of 15 to 25 [Omega] m. The silicon substrate in the aqueous solution is oxidized at the surface and the Si on the surface of the silicon substrate is bonded with fluorine to form SiF 6 2 - . Electrons formed on the aqueous solution are also bound to gold ions, deposited on p-type silicon substrates, and form gold nanostructures on silicon substrates.
금속-절연체 전이가 발생하는 온도를 조절하기 위해 p타입 실리콘 기판을 수용액 담가 기판 표면에 증착되는 금 나노구조물의 전체 표면적 대비 표면적 비율을 제어함으로서 다양하게 금속-절연체 전이 온도 조절이 가능하다.In order to control the temperature at which the metal-insulator transition occurs, various metal-insulator transition temperatures can be controlled by controlling the ratio of the surface area to the total surface area of the gold nanostructure deposited on the surface of the p-type silicon substrate.
도1(b)는 본 발명의 일실시예에 따라 제조된 소자의 단면도이다.1 (b) is a cross-sectional view of an element manufactured in accordance with an embodiment of the present invention.
앞서와 같은 금속-절연체 전이가 발생하는 소자의 제조방법에 의해서 결과적으로 도1(b)에 도시된 바와 같이 p타입 실리콘 기판 위에 금 나노 구조물이 형성된다. As a result, the gold nanostructure is formed on the p-type silicon substrate as shown in FIG. 1 (b) by the above-described method of manufacturing a device in which the metal-insulator transition occurs.
도2는 본 발명의 일실시예에 따라 제조된 소자표면의 전자현미경사진이다. 2 is an electron micrograph of the surface of an element manufactured according to an embodiment of the present invention.
도2에 도시되어 있는 P1은 실리콘 기판의 표면이 수용액에 노출된 시간이 1분인 때의 소자표면 사진이고, P2는 실리콘 기판의 표면이 수용액에 노출된 시간이 약 1분 내외인 때의 소자표면 사진이며, P3은 3분, P4는 4분 동안 수용액에 노출된 때 소자표면 사진이다. P1 ~ P4를 살펴보면 실리콘 기판 표면에 형성된 금 나노구조물의 형태가 변하였음을 확인할 수 있으며, 수용액에 실리콘 기판이 노출된 시간에 비례하여 증착되는 금 나노구조물의 표면적 비율이 증가하는 것은 아니다.2 is a photograph of the surface of the device when the surface of the silicon substrate is exposed to the aqueous solution for 1 minute and P2 is the surface of the device when the surface of the silicon substrate is exposed to the aqueous solution for about 1 minute or less. Photo, P3 is the surface of the device when exposed to aqueous solution for 3 minutes and P4 is the aqueous solution for 4 minutes. P1 ~ P4 shows that the shape of the gold nanostructures formed on the surface of the silicon substrate has changed, and the surface area ratio of gold nanostructures deposited in proportion to the exposure time of the silicon substrate in the aqueous solution is not increased.
전체표면대비 금 나노구조물의 면적%와 유효 갭 %는 아래 표 1과 같다.The area% of the gold nanostructure and the effective gap% relative to the total surface are shown in Table 1 below.
실리콘 기판의 전체 표면적 대비 금 나노구조물의 면적비가 수용액에 노출되는 시간이 길어질수록 증가함을 확인할 수 있으며, 유효 갭은 점점 줄어들고 있음을 확인할 수 있다. 여기서 유효 갭이란 (갭의 갯수) × (갭 사이의 거리비)로 정의된다.It can be seen that the area ratio of the gold nanostructure to the entire surface area of the silicon substrate increases with an increase in the exposure time to the aqueous solution, and the effective gap is gradually decreasing. Here, the effective gap is defined as (the number of gaps) x (distance ratio between gaps).
본 발명의 일실시예에 따라 제조된 소자의 표면특성(금 나노구조물의 표면적 비율)은 실리콘 기판의 표면을 수용액에 노출시키는 시간, 수용액의 농도, 온도 등에 따라 다양하게 변화시킬 수 있다.The surface characteristics (surface area ratio of the gold nanostructure) of the device manufactured according to one embodiment of the present invention can be variously changed according to the time of exposing the surface of the silicon substrate to the aqueous solution, the concentration of the aqueous solution, the temperature,
즉 본 발명의 일실시예에 따른 방법으로 금속-절연체 전이특성을 갖는 소자를 제작할 경우 수용액에 기판을 담그는 비교적 단순한 공정을 통해 소자를 제작할 수 있으며, 기판의 표면에 증착되고 다양한 구조로 구현되는 금 나노구조물의 표면비율에 따라 금속 절연체 전이온도를 바꿀 수 있다. 또한 p타입 실리콘 기판의 비저항을 조절함으로서도 금속 절연체 전이온도를 바꿀 수 있다.That is, when a device having metal-insulator transition characteristics is manufactured by a method according to an embodiment of the present invention, a device can be manufactured through a relatively simple process of immersing a substrate in an aqueous solution, The metal insulator transition temperature can be changed according to the surface ratio of the nanostructures. It is also possible to change the metal-insulator transition temperature by controlling the resistivity of the p-type silicon substrate.
이하 본 발명의 일실시예에 따른 제조방법으로 제조된 소자의 특성에 대해서 살펴본다.Hereinafter, characteristics of a device fabricated according to an embodiment of the present invention will be described.
도3은 본 발명의 일실시예에 따라 제조된 소자에 4선 회선을 구성한 구조도이다.FIG. 3 is a structural diagram of an element manufactured according to an embodiment of the present invention, constituting a four-wire line.
도3에 도시된 바와 같이 4개의 은선 전극을 소자 표면에 연결한다. 내부의 2개 은선 전극은 출력 전압채널(V+, V-)로 사용되고, 외부의 2개 은선 전극은 입력 전류채널(I+, I-)로 사용된다. As shown in FIG. 3, four silver line electrodes are connected to the device surface. The two internal silver wire electrodes are used as output voltage channels (V +, V-) and the external two silver wire electrodes are used as input current channels (I +, I-).
도4는 본 발명의 일실시예에 따라 제조된 소자의 비저항값을 도시한 그래프이다.4 is a graph showing resistivity values of devices fabricated in accordance with an embodiment of the present invention.
이하 설명의 편의상 반도체 기판상에 형성된 금 나노구조물의 구조에 따라 S1(도2의 P1), S2(도2의 P2), S3(도2의 P3), S4(도2의 P4)를 명명하도록 한다. For the sake of convenience in the following description, S1 (S2 in FIG. 2), S2 (P2 in FIG. 2), S3 (P3 in FIG. 2), and S4 (P4 in FIG. 2) are named according to the structure of the gold nano structure formed on the semiconductor substrate do.
도3과 같은 4선 회선구조 즉 4 point probing 방식의 반 데르 포 법칙(Van der pauw technique)을 이용하여 소자의 저항을 측정하면 도4에 도시된 그래프와 같이 10K에서 300K로 온도가 증가함에 따라 비저항 값의 변화는 미미하나, S1, S2, S3, S4로 명명된 실리콘 기판상에 형성되어 있는 금 나노구조물의 구조차이에 따라서 소자의 비저항값(ρ(T))이 서로 다름을 확인할 수 있다. 즉 소자의 비저항값(ρ(T))은 S1>S2>S3>S4 의 관계가 된다. As shown in the graph of FIG. 4, when the resistance of the device is measured using the Van der Pauw technique of the 4-wire circuit structure shown in FIG. 3, that is, the 4 point probe method, Although the change of resistivity value is small, it can be confirmed that the resistivity value (ρ (T)) of the device is different according to the difference in structure of the gold nanostructure formed on the silicon substrate named S1, S2, S3 and S4. That is, the resistivity value? (T) of the device is S1> S2> S3> S4.
이처럼 실리콘 기판상에 형성되어 있는 금 나노구조물의 면적이 증가할수록 비저항값이 감소한다는 것은 금 나노구조물이 금속의 특성을 갖는다는 점에서 예상이 가능하다.As the area of the gold nanostructures formed on the silicon substrate increases, the resistivity value decreases. It can be expected that the gold nanostructure has the characteristics of the metal.
도5는 본 발명의 일실시예에 따라 제조된 소자의 온도 변화에 따른 정규화된 비저항값의 변화를 도시한 그래프이다.FIG. 5 is a graph showing a change in normalized resistivity value with temperature change of a device manufactured according to an embodiment of the present invention. FIG.
소자의 저항값(ρ(T))을 300K에서의 비저항값(ρ(300K))으로 정규화하여 온도변화에 따른 소자의 정규화값(ρ(T)/ρ(300K))의 변화를 살펴보면, S1의 경우 온도가 증가함으로서 10K에서 약 240K까지 선형적으로 정규화값이 증가하였다. 약 240K를 지나 온도가 상승하면 소자의 정규화값은 감소한다. S2의 경우 온도가 증가함으로서 10K에서 약 220K까지 선형적으로 정규화값이 증가하고, 약 220K를 지나 온도가 상승하면 소자의 정규화값은 감소한다. S3은 10K에서 약 200K에서 선형적으로 정규화값이 증가하고, S4는 10K에서 약 150K까지 선형적으로 정규화값이 증가한다. The change of the normalized value ρ (T) / ρ (300K) of the device according to the temperature change is normalized by normalizing the resistance value ρ (T) of the device to the resistivity value ρ (300K) at 300K. As the temperature increases, the normalization value increases linearly from 10K to about 240K. If the temperature rises above about 240K, the normalization value of the device decreases. In the case of S2, the normalization value increases linearly from 10K to about 220K as the temperature increases. When the temperature increases beyond about 220K, the normalization value of the device decreases. S3 increases the normalization value linearly at about 200K at 10K, and S4 normalizes linearly from 10K to about 150K.
이와 같이 본 발명의 일실시예에 따라 제조된 소자는 온도가 증가함으로서 정규화값이 선형적으로 증가하다가 특정 온도에서 급격하게 감소한다. 이러한 소자의 특성으로 미루어 보아 온도가 증가함으로서 비저항값이 증가하는 금속의 특성이 특정온도(변곡점에서의 온도)에 다다르면 온도가 증가함으로서 비저항값이 지수함수형태로 감소하는 비금속(절연체)의 특성으로 변화되었음을 확인할 수 있다.As described above, the device manufactured according to an embodiment of the present invention linearly increases the normalization value as the temperature increases, and then sharply decreases at a specific temperature. As the characteristics of these devices increase, the resistivity value increases as the temperature increases. When the characteristic of the metal reaches a certain temperature (temperature at the inflection point), the characteristic of the nonmetal (insulator) that the resistivity value decreases exponentially as the temperature increases It can be confirmed that it has changed.
도5에 도시된 보다 정확한 변곡점 온도는 아래 표2와 같다The more accurate inflection point temperature shown in FIG. 5 is shown in Table 2 below
본 발명의 일실시예에 따른 방법으로 제조된 소자는 비교적 단순한 공정을 통해 제작이 가능할 뿐만 아니라 금속에서 절연체 특성으로 변하는 온도(변곡점 온도)가 145K ~ 232K 로 폭넓은 범위를 갖는다.The device manufactured by the method according to an embodiment of the present invention not only can be manufactured through a relatively simple process, but also has a wide range of temperatures (inflection point temperature) varying from metal to insulator characteristic from 145K to 232K.
이하 본 발명의 일실시예에 따라 제조된 소자의 금속-절연체 전이현상이 발생하는 매커니즘에 대해서 이층모델(Two-layer model)과 도6, 도7(a), 도7(b)을 참고하여 설명한다.Hereinafter, a mechanism for generating a metal-insulator transition phenomenon of a device manufactured according to an embodiment of the present invention will be described with reference to a two-layer model and FIGS. 6, 7 (a), and 7 Explain.
도6은 본 발명의 일실시예에 따른 p타입 반도체 기판의 비저항값을 도시한 그래프이다.6 is a graph showing resistivity values of a p-type semiconductor substrate according to an embodiment of the present invention.
도7(a)는 본 발명의 일실시예에 따라 제조된 소자의 개략적인 등가회로도이다. 7 (a) is a schematic equivalent circuit diagram of an element manufactured according to an embodiment of the present invention.
도7(b)는 본 발명의 일실시예에 따라 제조된 소자의 저온에서의 개략적인 등가회로도이다.FIG. 7 (b) is a schematic equivalent circuit diagram at a low temperature of an element manufactured in accordance with an embodiment of the present invention.
도6에 도시된 그래프에 의하면 p타입 반도체 기판은 온도가 증가할수록 비저항값이 감소하는 특성을 갖는다. 이러한 특성은 일반적인 절연체(비금속) 특성임은 앞서 언급한 바와 같다.According to the graph shown in FIG. 6, the p-type semiconductor substrate has a characteristic that the specific resistance decreases as the temperature increases. This characteristic is a general insulator (non-metal) characteristic as mentioned above.
도1(b)에 도시된 소자의 단면도를 통해 등가회로를 구성할 경우 도7(a)에 도시된 바와 같다. 즉 앞선 본 발명의 일실시예인 금속-절연체 전이가 발생하는 소자 제조방법에 의해서 제조된 소자는 p타입 실리콘 기판과 금 나노구조물 사이에 오믹컨택(Ohmic contact)을 형성한다. 결국 p타입 실리콘 기판의 저항(Rp - Si)과 금 나노구조물의 저항(RAu)이 병렬로 연결된 것과 같은 등가회로를 도7(a)와 같이 구성할 수 있다. 이때 다른 외부 요소를 제거하기 위해 저항을 비저항값으로 대체하면, 소자 전체의 비저항값(ρ(T))을 계산하는 공식은 아래 수학식 1과 같다.Fig. 7 (a) shows an equivalent circuit formed by cross-sectional views of the device shown in Fig. 1 (b). That is, the device fabricated by the device manufacturing method in which the metal-insulator transition occurs, which is one embodiment of the present invention, forms an ohmic contact between the p-type silicon substrate and the gold nanostructure. As a result, an equivalent circuit in which the resistance (R p - Si ) of the p-type silicon substrate and the resistance (R Au ) of the gold nanostructure are connected in parallel can be constructed as shown in FIG. 7 (a). If the resistance is replaced with a resistivity value in order to remove other external elements, the formula for calculating the resistivity value (? (T)) of the entire device is given by the following equation (1).
수학식 1에서 ρ(T)는 소자의 비저항값이고, ρAu(T)는 금 나노구조물의 비저항값이며, ρp- Si(T)는 p타입 실리콘 기판의 비저항값이다.In the equation (1), ρ (T) is the resistivity of the device, ρ Au (T) is the resistivity of the gold nanostructure, and ρ p - Si (T) is the resistivity of the p-type silicon substrate.
도6에 도시된 바와 같이 저온에서 ρp- Si(T)의 값이 큰 경우 위 수학식 1에서의 1/ρp- Si(T)은 0에 가깝고 ρ(T)에 영향을 미치지 않는다. 결국 도7(b)에 도시된 바와 같이 소자의 비저항값 아래 수학식 2와 같고, 소자는 금속인 금 나노구조물의 특성과 같이 온도가 증가함으로서 선형적으로 비저항값이 증가하는 금속 특성을 갖는다.As shown in FIG. 6, when the value of ρ p - Si (T) is large at low temperature, 1 / ρ p - Si (T) in the above equation 1 is close to 0 and does not affect ρ (T). As a result, as shown in FIG. 7 (b), the resistivity of the device is represented by Equation 2 below, and the device has a metal characteristic in which the resistivity value increases linearly as the temperature increases as the characteristic of the gold nanostructure.
그러나 도6에 도시된 바와 같이 온도가 상승하여 ρp- Si(T)이 작아지게 되면 수학식 1에서 p타입 실리콘 기판의 비저항값(ρp-Si(T))이 소자의 비저항값인 ρ(T)에 영향을 미치게 되고 도7(a)에 도시된 바와 같이 금 나노구조물의 저항과 p타입 실리콘 기판의 저항이 병렬로 연결된 구조가 된다. 결국 온도가 증가함으로서 비저항값(ρ(T))이 선형적으로 증가하던 소자의 금속특성은 특정온도(변곡점 온도)에 도달하면 p타입 실리콘 기판의 비저항값이 소자의 비저항에 영향을 미치게 되어 절연체(비금속)의 특성을 갖는 소자로 전환된다.However, when the temperature rises and ρ p -Si (T) becomes small as shown in FIG. 6, the resistivity value ρ p -Si (T) of the p- type silicon substrate in Equation 1 becomes ρ And the resistance of the gold nanostructure and the resistance of the p-type silicon substrate are connected in parallel as shown in FIG. 7 (a). As a result, the resistivity value of the p-type silicon substrate affects the resistivity of the device when the metal characteristic of the device whose resistivity value (ρ (T)) linearly increases as the temperature increases reaches a certain temperature (inflection point temperature) (Non-metal).
온도가 상승하여 소자의 특성이 절연체(비금속) 특성으로 전환될 때 소자의 비저항값은 수학식 3과 같다.When the temperature rises and the characteristics of the device are converted to the characteristics of an insulator (non-metal), the specific resistance of the device is expressed by Equation (3).
수학식 2과 같이 온도가 상승함으로서 비저항값이 선형적으로 상승하던 소자의 금속특성은 변곡점 온도에서 수학식 3과 같이 선형성을 상실하게 되어 절연체(비금속)특성으로 전환된다.The metal characteristic of the device whose resistivity value linearly increases as the temperature rises as shown in Equation (2) is shifted to the insulator (non-metal) characteristic at the inflection point temperature by losing the linearity as shown in Equation (3).
결국 본 발명의 일실시예에 따른 금속-절연체 전이가 발생하는 소자의 제조방법은 실리콘 기판을 금이온을 포함하고 있는 수용액에 노출시키는 간단한 공정으로 구현이 가능하고 특히 실리콘 기판 표면에 증착되는 금 나노구조물의 구조를 제어함으로서 금속-절연체 전이가 발생하는 온도를 조절할 수 있는 소자를 제조하는 방법이다. 더불어 본 발명의 일실시예에 따라 제조된 소자는 비교적 넓은 온도범위에서 금속-절연체 전이가 발생하므로 활용도가 높다.As a result, a method of fabricating a device in which a metal-insulator transition occurs according to an embodiment of the present invention can be realized by a simple process of exposing a silicon substrate to an aqueous solution containing gold ions. In particular, And controlling the structure of the structure to control the temperature at which the metal-insulator transition occurs. In addition, the device manufactured according to one embodiment of the present invention has high utilization because metal-insulator transition occurs in a relatively wide temperature range.
본 발명의 일실시예에 따라 제조된 소자는 온도에 따라 전기특성이 변하기 때문이 온도센서 및 스위칭 소자에 적용이 가능하다. 다만 본 발명의 일실시예에 따라 제조된 소자는 반드시 온도센서 및 스위칭 소자에만 적용이 제한되는 것이 아니다.The device manufactured according to an embodiment of the present invention can be applied to a temperature sensor and a switching device because the electrical characteristics change depending on the temperature. However, the device manufactured according to one embodiment of the present invention is not necessarily limited to the application to the temperature sensor and the switching device.
Claims (10)
상기 기판을 금(Au)이온과 불화물(Fluoride)이 포함된 수용액에 담그는 단계; 및
상기 기판상에 금 나노구조물이 형성되는 단계를 포함하며,
상기 수용액에 담그는 단계는 상기 기판상에 형성되는 금 나노구조물의 표면적 비율이 49.57% ~ 86.22%가 되도록 1분 ~ 4분동안 담그는 단계를 포함하고
상기 기판은 p타입 실리콘 기판이며,
상기 금 나노구조물의 표면적 비율과 상기 p타입 실리콘 기판의 비저항의 온도에 따른 변화에 의해 전이온도가 결정되는 것을 특징으로 하는 금속-절연체 전이가 발생하는 소자 제조방법.Preparing a substrate;
Immersing the substrate in an aqueous solution containing gold (Au) ions and fluoride; And
Forming a gold nanostructure on the substrate,
Immersing the substrate in the aqueous solution includes immersing the gold nanostructure on the substrate for 1 minute to 4 minutes so that the surface area ratio of the gold nanostructure is 49.57% to 86.22%
Wherein the substrate is a p-type silicon substrate,
Wherein the transition temperature is determined by a change in a surface area ratio of the gold nanostructure and a resistivity of the p-type silicon substrate.
상기 수용액은 0.5M의 불화수소(HF)와 2M의 HAuCl4를 포함하는 것을 특징으로 하는 금속-절연체 전이가 발생하는 소자 제조방법.The method according to claim 1,
Wherein the aqueous solution comprises 0.5 M hydrogen fluoride (HF) and 2 M HAuCl 4 .
상기 금 나노구조물을 형성하는 단계 이후 상기 기판을 세척하는 단계를 포함하는 금속-절연체 전이가 발생하는 소자 제조방법.The method according to claim 1,
And a step of cleaning the substrate after the step of forming the gold nanostructure, wherein the metal-insulator transition occurs.
기판; 및
상기 기판상에 형성되는 금 나노구조물을 포함하며,
상기 소자는 147K ~ 232K 사이에서 온도 상승에 따라 금속특성에서 절연체특성을 갖는 소자로 전이가 발생하며,
상기 금 나노구조물은 상기 기판 표면적 대비 49.57% ~ 86.22%로 증착되는 것을 특징으로 하는 금속-절연체 전이가 발생하는 소자.7. An element manufactured by the method of claim 1,
Board; And
And a gold nanostructure formed on the substrate,
As the temperature rises from 147K to 232K, the device generates transition from a metal characteristic to an element having an insulator characteristic,
Wherein the gold nanostructure is deposited at 49.57% to 86.22% of the surface area of the substrate.
상기 기판 표면적 대비 상기 금 나노구조물의 유효 갭(gap)은 12.52% ~ 31.58%인 것을 특징으로 하는 금속-절연체 전이가 발생하는 소자.6. The method of claim 5,
Wherein an effective gap of the gold nanostructure with respect to a surface area of the substrate is 12.52% to 31.58%.
상기 기판은 p타입 실리콘 기판이며, 두께가 655~695㎛이며, 비저항은 15~25ΩCm인 것을 특징으로 하는 금속-절연체 전이가 발생하는 소자.6. The method of claim 5,
Wherein the substrate is a p-type silicon substrate having a thickness of 655 to 695 탆 and a specific resistance of 15 to 25 C cm.
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