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KR101544055B1 - 박막 트랜지스터, 이의 제조방법 및 이를 이용한 액정표시장치 - Google Patents

박막 트랜지스터, 이의 제조방법 및 이를 이용한 액정표시장치 Download PDF

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KR101544055B1
KR101544055B1 KR1020090012691A KR20090012691A KR101544055B1 KR 101544055 B1 KR101544055 B1 KR 101544055B1 KR 1020090012691 A KR1020090012691 A KR 1020090012691A KR 20090012691 A KR20090012691 A KR 20090012691A KR 101544055 B1 KR101544055 B1 KR 101544055B1
Authority
KR
South Korea
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layer
thin film
catalyst layer
contact hole
film transistor
Prior art date
Application number
KR1020090012691A
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English (en)
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KR20100093647A (ko
Inventor
황태형
김현재
김도경
정웅희
Original Assignee
삼성디스플레이 주식회사
연세대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사, 연세대학교 산학협력단 filed Critical 삼성디스플레이 주식회사
Priority to KR1020090012691A priority Critical patent/KR101544055B1/ko
Publication of KR20100093647A publication Critical patent/KR20100093647A/ko
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Abstract

박막 트랜지스터, 이의 제조방법 및 이를 이용한 액정표시장치에서, 박막 트랜지스터는 베이스 기판, 게이트 전극, 게이트 절연막, 다결정 실리콘층, 촉매층, 오믹 콘택층, 소오스 전극 및 드레인 전극을 포함한다. 다결정 실리콘층은 촉매층을 통과한 방사열에 의해서 촉매층의 하부영역이 결정화되고, 따라서 마스크를 사용하지 않고도 미세패턴의 결정화가 가능하여 비용을 절감할 수 있다.
결정화, 실리콘

Description

박막 트랜지스터, 이의 제조방법 및 이를 이용한 액정표시장치{THIN-FILM TRANSISTOR, METHOD OF MANUFACTURING THE THIN-FILM TRANSISTOR, AND DISPLAY DEVICE USING THE SAME}
본 발명은 박막 트랜지스터, 이의 제조방법 및 이를 이용한 액정표시장치에 관한 것으로, 더욱 상세하게는 절감된 제조 비용에 의해 제조되는 박막 트랜지스터, 이의 제조방법 및 이를 이용한 액정표시장치에 관한 것이다.
일반적으로, 액정 표시장치는 스위칭 소자로 아몰퍼스 실리콘 박막 트랜지스터를 채용해 왔으나, 최근에는 고화질의 표시품질이 요구됨에 따라 동작속도가 빠른 다결정 실리콘 박막 트랜지스터를 많이 채용하고 있다. 특히, 전류에 의해 구동되는 유기발광 다이오드(organic light emitting diode, OLED)를 갖는 유기발광 표시장치에서 상기 다결정 실리콘 박막 트랜지스터가 주로 채용된다.
상기 다결정 실리콘 박막 트랜지스터에서 다결정 실리콘 박막을 형성하는 방법은 다결정 실리콘 박막을 직접 기판 상에 형성하는 방법과, 아몰퍼스 실리콘 박막을 기판 상에 형성시킨 후 상기 아몰퍼스 실리콘 박막을 레이저빔에 의해 열처리하여 다결정 실리콘 박막을 형성하는 방법 등이 있다.
상기 레이저빔에 의한 열처리 방법에서, 상기 레이저빔이 상기 기판 상에 조사되면, 상기 아몰퍼스 실리콘 박막은 액체 상태로 용융된다. 상기 용융된 실리콘은 핵을 중심으로 성장하여 우수한 결정성을 갖는 복수의 그레인(grain)들 형태로 재배열되고, 그로 인해 상기 아몰퍼스 실리콘 박막은 보다 높은 전기이동도를 갖는 다결정 실리콘 박막으로 변경된다.
그러나 기존의 열처리 방법은 텅스텐 와이어로 필라멘트 형태의 팁 히터 (tip heater) 혹은 틴 히터(thin heater)를 사용하는데, 채널크기의 미세구조로 제작하기가 어렵고, 큰 히터에서 발생된 방사열로 인해 원하지 않는 인근의 패턴까지 결정화시키게 되어 미세 패턴된 결정화 반도체 층을 얻을 수 없을 뿐만 아니라, 플라스틱 기판에 인가되는 열부하도 증가하여 기판의 손상이 발생할 수 있다.
이의 해결을 위하여 마스크를 사용하여 원하는 곳에만 방사열이 투과되도록 하는데, 마스크를 사용하는 것은 생산비의 증가 및 공정의 어려움을 야기시킬 수 있다.
따라서, 본 발명에서 해결하고자 하는 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 마스크를 사용하지 않는 실리콘 결정화 방법에 의해 제조된 박막 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 상기한 박막 트랜지스터의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 박막 트랜지스터를 포함하는 액정표시장치를 제공한다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 박막 트랜지스터는 베이스 기판, 상기 베이스 기판상에 형성된 게이트 전극, 상기 베이스 기판 및 상기 게이트 전극 위에 배치된 게이트 절연막, 상기 게이트 전극에 대응하여 상기 게이트 절연막 위에 배치된 다결정 실리콘층, 상기 다결정 실리콘층 위에 배치된 촉매층, 상기 촉매층 위에 배치되고, 상기 촉매층에 형성된 제1 콘택홀 및 상기 촉매층에 형성된 제2 콘택홀을 통해 상기 다결정 실리콘층에 연결되는 오믹 콘택층, 상기 제1 콘택홀에 대응하는 상기 오믹 콘택층에 연결된 소오스 전극 및 상기 제2 콘택홀에 대응하는 상기 오믹 콘택층에 연결된 드레인 전극을 포함한다.
본 발명의 실시예에서, 상기 촉매층은 약 150nm 내지 약 250nm의 두께의 범위를 가질 수 있다.
본 발명의 실시예에서, 상기 촉매층은 산화 실리콘층을 포함할 수 있다.
본 발명의 실시예에서, 상기 산화 실리콘층은 실리콘 옥사이드(SiO2)로 형성될 수 있다.
본 발명의 실시예에서, 상기 베이스 기판은 플라스틱 재질을 포함할 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 박막트랜지 스터의 제조방법에서, 베이스 기판에 게이트 전극을 형성하는 단계, 상기 베이스 기판 및 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계, 상기 게이트 전극에 대응하여 상기 게이트 절연막위에 아몰퍼스 실리콘층을 형성하는 단계, 상기 아몰퍼스 실리콘층상에 촉매층을 형성하는 단계, 상기 촉매층에 방사열을 조사하여 상기 아몰퍼스 실리콘층을 결정화 시켜 다결정 실리콘층을 형성하는 단계, 상기 촉매층에 상기 다결정 실리콘층의 일부를 노출시키는 제1 콘택홀 및 상기 다결정 실리콘층의 다른 일부를 노출시키는 제2 콘택홀을 형성하는 단계, 상기 제1 및 제2 콘택홀들을 매몰시키면서 상기 촉매층 위에 오믹콘택층을 형성하는 단계 및 상기 제1 콘택홀에 대응하는 상기 오믹 콘택층에 연결된 소오스전극 및 상기 제2 콘택홀에 대응하는 상기 오믹 콘택층에 연결된 드레인 전극을 형성하는 단계를 포함한다.
본 발명의 실시예에서, 상기 방사열은 상기 촉매층상에 약 5 내지 15분 동안 조사되는 것을 특징으로 한다.
본 발명의 실시예에서, 상기 방사열의 온도는 약 900℃ 내지 1000℃일 수 있다.
상기한 본 발명의 또 다른 목적을 실현하기 위한 실시예에 따른 액정표시장치는 공통전극을 갖는 제1 기판, 액정층 및 베이스 기판 위에 형성된 게이트 전극과, 상기 베이스 기판 및 상기 게이트 전극 위에 배치된 게이트 절연막과, 상기 게이트 전극에 대응하여 상기 게이트 절연막 위에 배치된 다결정 실리콘층과, 상기 다결정 실리콘층 위에 배치된 촉매층과, 상기 촉매층 위에 배치되고, 상기 촉매층에 형성된 제1 콘택홀 및 상기 촉매층에 형성된 제2 콘택홀을 통해 상기 다결정 실 리콘층에 연결되는 오믹 콘택층과, 상기 제1 콘택홀에 대응하는 상기 오믹 콘택층에 연결된 소오스 전극과, 상기 제2 콘택홀에 대응하는 상기 오믹 콘택층에 연결된 드레인 전극을 포함하는 박막 트랜지스터 및 상기 드레인 전극에 전기적으로 연결된 화소전극을 포함하고, 상기 제1 기판과의 결합을 통해 상기 액정층을 수용하는 제2 기판을 포함한다.
이와 같은 박막 트랜지스터, 이의 제조방법 및 이를 이용한 액정표시장치에 따르면, 아몰퍼스 실리콘층상에 촉매층인 산화 실리콘층이 형성되어 산화 실리콘층을 통과한 방사열에 의해서 산화 실리콘층의 하부의 아몰퍼스 실리콘층만이 결정화되어 마스크를 사용하지 않고도 미세패턴의 결정화가 가능하여 비용을 절감할 수 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정 한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "이루어진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
첨부된 도면에 있어서, 기판, 층(막) 또는 패턴들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 패턴 또는 구조물들이 기판, 각 층(막) 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 패턴 또는 구조물들이 직접 기판, 각 층(막) 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
박막 트랜지스터
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 박막트랜지스터(100)는 베이스 기판(110), 게이트 전극(120), 게이트 절연막(130), 다결정 실리콘층(140), 촉매층(150), 오믹콘택층(160), 소오스 전극(170) 및 드레인 전극(180)을 포함한다.
상기 베이스 기판(110)은 플라스틱 재질로 이루어진다. 베이스 기판을 플라스틱 재질로 이용할 경우, 공정상에서 베이스 기판의 내열온도가 낮기 때문에 고온공정을 이용하지 못하고, 박막 트랜지스터(thin-film transistor; TFT)의 특성 및 신뢰성이 저하될 수 있다.
상기 게이트 전극(120)은 상기 베이스 기판(110)상에 형성된다. 상기 게이트 전극(120)은 외부로부터 게이트 전압을 인가 받는다.
상기 게이트 절연막(130)은 상기 게이트 전극(120)을 덮어 게이트 전극(120)을 전기적으로 절연시킨다.
상기 다결정 실리콘층(140)은 상기 게이트 절연막(130) 위에 배치된다. 상기 다결정 실리콘층(140)은 상기 게이트 절연막상(130)의 게이트 전극(120)과 대응되는 영역에 배치된다. 다결정 실리콘층(140)은 특정방향을 따라 상호 나란하게 배치된 복수개의 폴리 실리콘 결정을 포함한다.
상기 촉매층(150)은 상기 다결정 실리콘층(140)상에 배치된다. 상기 촉매층(150)은 산화 실리콘층을 포함하는 것을 특징으로하며, 본 발명에 따른 상기 산화 실리콘층은 실리콘 옥사이드(SiO2)이다. 약 900℃ 내지 1000℃의 방사열은 약 5 내지 15분 동안 상기 촉매층상에 조사된다. 상기 방사열은 상기 촉매층(150)을 투과하여 상기 베이스 기판(110)으로 조사되어 그로인해, 상기 게이트 전극(120)에 대응되는 아몰퍼스 실리콘층이 다결정 실리콘 결정을 포함하는 다결정 실리콘층(140)으로 변경된다.
상기 오믹 콘택층(160)은 상기 다결정 실리콘층(140) 및 상기 촉매층(150)상에 배치된다. 상기 촉매층(150)에는 상기 다결정 실리콘층(140)을 노출시키는 제1 콘택홀(162) 및 제2 콘택홀(164)이 형성된다.
상기 소오스 전극(170)은 상기 오믹콘택층(160)상에 배치되며, 상기 제1 콘택홀(162)을 매개로 상기 오믹 콘택층(160)을 통하여 상기 다결정 실리콘층(140)과 전기적으로 연결된다. 상기 드레인 전극(180)은 상기 오믹콘택층(160)상에 배치되며, 상기 제2 콘택홀(164)을 매개로 오믹콘택층(160)을 통하여 상기 다결정 실리콘층(140)과 전기적으로 연결된다.
박막 트랜지스터의 제조 방법
도 2a는 본 발명의 일 실시예에 따른 박막 트랜지스터의 게이트 전극을 도시한 단면도이다.
도 2a를 참조하면, 베이스 기판(110)에는 전면적에 걸쳐 게이트 금속이 증착되어 게이트 박막이 형성된다. 상기 게이트 박막은 사진 식각 공정에 의하여 패터닝 되어 상기 베이스 기판(110)에는 게이트 전극(120)이 형성된다.
도 2b는 도 2a에 도시된 베이스 기판에 게이트 절연막, 아폴퍼스 실리콘 박막 및 산화 실리콘 박막이 형성된 것을 도시한 단면도이다.
도 2b를 참조하면, 상기 게이트 전극(120)이 형성된 후, 상기 베이스 기판(110)에는 상기 게이트 전극(120)이 덮이도록 절연물질이 증착되어 상기 베이스 기판(110)상에 게이트 절연막(130)이 형성된다.
상기 게이트 절연막(130)이 형성된 후, 게이트 절연막(130)이 덮이도록 상기 게이트 절연막(130)상에는 아몰퍼스 실리콘 물질이 증착되어 아몰퍼스 실리콘 박막(145)이 형성된다.
상기 아몰퍼스 실리콘 박막(145)이 형성된 후, 상기 아몰퍼스 실리콘 박막(145)이 덮이도록 산화 실리콘 물질이 증착되어 산화 실리콘 박막(155)이 형성된다.
도 2c 내지 도 2e는 본 발명의 일 실시예에 따른 아몰퍼스 실리콘층을 다결정 실리콘층으로 결정화하는 것을 도시한 단면도이다.
도 2c를 참조하면, 상기 도 2b에 도시된 아몰퍼스 실리콘 박막(145) 및 상기 산화 실리콘 박막(155)은 사진 식각 공정에 의하여 패터닝 되어 베이스 기판(110)에는 아몰퍼스 실리콘층(147) 및 상기 아몰퍼스 실리콘층(147)상에 촉매층(150)이 형성된다
상기 촉매층(150)에는 약 900℃ 내지 1000℃의 방사열(190)이 약 5 내지 15분간 상기 촉매층상에 일정거리로 이격되어 조사된다. 방사열(190)은 촉매층(150)을 투과하여 상기 베이스 기판(110)으로 조사되어 그로인해, 상기 게이트 전극(120)에 대응되는 영역에 형성된 상기 아몰퍼스 실리콘층(147)이 다결정 실리콘 결정을 포함하는 다결정 실리콘층(미도시)으로 변경된다.
도 2d를 참조하면, 아몰퍼스 실리콘층(a-Si layer)상에 산화 실리콘층(SiOx layer)가 형성되어 있고, 상기 산화 실리콘층(SiOx)상으로 방사열이 조사된다. 방사열은 산화 실리콘층(SiOx layer)을 투과하여 아몰퍼스 실리콘층(a-Si layer)을 결정화 시킨다. 예를 들어, 상기 산화 실리콘층의 두께는 약 150nm 내지 약 250nm일 수 있다. 상기 산화 실리콘층은 실리콘 옥사이드(SiO2)로 이루어질 수 있다.
실리콘 옥사이드(SiO2)는 방사열의 흡수율이 높고, 아몰퍼스 실리콘 층을 결정화시키는 씨드(seed)역할을 하는 촉매로 작용할 수 있다.
도 2e를 참조하면, 상기 산화 실리콘층(SiOx layer)에 상기 방사열이 조사된 후, 아몰퍼스 실리콘층(a-Si layer)이 용융되어 폴리 실리콘층(Poly-si layer)이 형성된다. 이때 산화 실리콘층(SiOx layer)의 하부에 있는 아몰퍼스 실리콘층만이 결정화 된다.
도 2f 및 도 2h는 본 발명의 일 실시예에 따른 산화 실리콘층을 적용하였을때 비정질 실리콘의 결정화 정도를 나타낸 그래프들이다.
도 2f를 참조하면, 아몰퍼스 실리콘 층상(a-Si)에 실리콘 옥사이드(SiO2)을 약 200nm 두께로 증착한후, 약 100㎛ 내지 약 600㎛ 정도의 원형으로 식각하였다.
도 2g는 상기 도 2f의 평면도를 나타낸 것이다.
도 2g를 참조하면, 아몰퍼스 실리콘층(a-Si)을 A, 아몰퍼스 실리콘층에 실리콘 옥사이드(SiO2)가 증착된 부분을 B라고 정의하였고, 약 900℃의 방사열을 약 10분간 조사한 후, 열처리된 막의 라만 스펙트럼(Raman Spectroscopy)결과를 관찰하였다.
도 2h를 참조하면, 그 결과, 대조군인 실리콘 결정(C)과 비교하였을때, 실리콘 옥사이드(SiO2)가 증착된 B 부분이 아몰퍼스 실리콘층(a-Si)만으로 형성된 A 부분과 비교하여 잘 결정화되었음을 알 수 있었다.
결국, 산화 실리콘층은 열처리에 의하여 산화 실리콘층 하부의 아몰퍼스 실리콘 층만을 열처리되도록 하는 것을 특징으로 하며, 이와같이 산화 실리콘층을 이용하면 플라스틱 기판의 경우, 마스크를 사용하지 않으면서도 마이크로미터 정도의 미세 패턴 결정화가 가능하다는 것을 알 수 있었다.
도 2i는 도 2c에 도시된 게이트 절연층에 소오스 전극 및 드레인 전극이 형성된 것을 도시한 단면도이다.
도 2i를 참조하면, 상기 촉매층(150)은 사진 식각 공정에 의하여 패터닝 되어, 다결정 실리콘층(140)을 노출시키는 제1 콘택홀(162) 및 제2 콘택홀(164)을 형성한다. 이때, 상기 촉매층(150)상에 오믹콘택층(160)을 형성한다. 상기 오믹콘택층(160)을 형성하는 물질의 예로는, n형 불순물이 고농도로 도핑된 비정질 실리 콘(n+a-Si)을 들 수 있다.
상기 게이트 절연층(130)에는 금속이 증착되어 소오스/드레인 금속 박막이 형성된다. 소오스/드레인 금속박막은 패터닝 되어 소오스/드레인 금속 박막에는 소오스 전극(170) 및 드레인 전극(180)이 형성된다.
상기 소오스 전극(170)은 상기 제1 콘택홀(162)을 통해 상기 다결정 실리콘층(140)에 전기적으로 연결되고, 상기 드레인 전극(180)은 상기 제2 콘택홀(164)을 통해 상기 다결정 실리콘층(140)에 전기적으로 연결된다.
표시장치
도 3은 본 발명의 일 실시예에 따른 표시장치(200)의 단면도이다.
도 3을 참조하면, 본 발명의 일실시예에 따른 표시장치(200)는 제1 기판(110), 제2 기판(210) 및 액정층(310)을 포함한다.
상기 제1 기판(110)은 매트릭스 형태로 배치된 복수의 박막 트랜지스터들(100), 패시베이션막(220) 및 화소전극(222)을 포함한다.
상기 박막 트랜지스터(100)는 게이트 전극(120), 게이트 절연막(130), 다결정 실리콘층(140), 촉매층(150), 오믹 콘택층(160), 소오스 전극(170) 및 드레인 전극(180)을 포함한다. 상기 박막 트랜지스터(100)는 도 1에서 설명되었으므로 상세한 설명은 생략한다. 또한, 상기 박막 트랜지스터(100)의 제조 방법 역시 도 2a 내지 도 2h에서 설명되었으므로 상세한 설명은 생략한다.
상기 패시베이션막(220)은 상기 박막 트랜지스터(100)를 커버하도록 형성된 다.
상기 화소전극(222)은 광학적으로 투명하면서 전기적으로 도전성인 산화 주석 인듐(Indium Tin Oxide, ITO) 또는 산화 아연 인듐(Indium Zinc Oxide, IZO)과 같은 물질을 포함한다. 상기 화소전극(222)은 상기 패시베이션막(220)의 일부가 제거되어 형성된 홀을 경유하여 각 박막 트랜지스터(100)의 드레인 전극(180)에 전기적으로 연결된다.
상기 제2 기판(210)은 상기 제1 기판(110)에 마주하도록 배치된다. 상기 제2 기판에는 상기 제1 기판(110)과 마주보는 면에 대응하여 공통전극(212)이 형성된다. 상기 공통전극(212)은 제2 기판(210)의 전면적에 걸쳐 형성될 수 있다. 상기 공통전극(212)은 산화 주석 인듐 또는 산화 아연 인듐과 같이 광학적으로 투명하고 전기적으로 도전성을 갖는 물질을 포함할 수 있다.
상기 제2 기판(210) 및 상기 공통전극(212)의 사이에는 컬러필터(214)가 배치될 수 있다. 상기 컬러필터(214)는 상기 제1 기판(110)에 형성된 화소전극(222)들과 마주보도록 배치된다. 한편, 상기 컬러필터(214)는 상기 제1 기판(110)상에 형성될 수도 있다.
상기 액정층(310)은 상기 제1 기판(110) 및 상기 제2 기판(210)간에 형성되어 외부로부터 제공되는 광을 근거로 영상을 표시한다.
본 발명에 따르면, 아몰퍼스 실리콘층상에 산화 실리콘층이 형성되어 산화 실리콘층을 통과한 방사열에 의해서 산화 실리콘층의 하부의 아몰퍼스 실리콘층만 이 결정화되어 마스크를 사용하지 않고도 미세패턴의 결정화가 가능하여 비용을 절감할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터의 단면도이다
도 2a는 본 발명의 일 실시예에 따른 박막 트랜지스터의 게이트 전극을 도시한 단면도이다.
도 2b는 도 2a에 도시된 기판에 게이트 절연막, 아폴퍼스 실리콘 박막 및 산화 실리콘 박막이 형성된 것을 도시한 단면도이다.
도 2c 내지 도 2e는 본 발명의 일 실시예에 따른 아몰퍼스 실리콘층을 다결정 실리콘층으로 결정화하는 것을 도시한 단면도이다.
도 2f 및 도 2h는 본 발명의 일 실시예에 따른 산화 실리콘층을 적용하였을때 비정질 실리콘의 결정화 정도를 나타낸 그래프들이다.
도 2i는 도 2c에 도시된 게이트 절연층에 소오스 전극 및 드레인 전극이 형성된 것을 도시한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 베이스 기판 120 : 게이트 전극
130 : 게이트 절연막 140 : 다결정 실리콘층
145 : 아몰퍼스 실리콘 박막 147 : 아몰퍼스 실리콘층
150 : 촉매층 155 : 산화 실리콘 박막
160 : 오믹콘택층 170 : 소오스 전극
180 : 드레인 전극 190 : 방사열
200 : 표시장치 210 : 제2기판
220 : 패시베이션막 222 : 화소전극
310 : 액정층

Claims (13)

  1. 베이스 기판;
    상기 베이스 기판 위에 형성된 게이트 전극;
    상기 베이스 기판 및 상기 게이트 전극 위에 배치된 게이트 절연막;
    상기 게이트 전극에 대응하여 상기 게이트 절연막 위에 배치된 다결정 실리콘층;
    상기 다결정 실리콘층 위에 배치된 촉매층;
    상기 촉매층 위에 배치되고, 상기 촉매층에 형성된 제1 콘택홀 및 상기 촉매층에 형성된 제2 콘택홀을 통해 상기 다결정 실리콘층에 연결되는 오믹 콘택층;
    상기 제1 콘택홀에 대응하는 상기 오믹 콘택층에 연결된 소오스 전극; 및
    상기 제2 콘택홀에 대응하는 상기 오믹 콘택층에 연결된 드레인 전극을 포함하는 박막 트랜지스터.
  2. 제1항에 있어서, 상기 촉매층은 150nm 내지 250nm의 두께인 것을 특징으로 하는 박막 트랜지스터.
  3. 제2항에 있어서, 상기 촉매층은 산화 실리콘층을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  4. 제3항에 있어서, 상기 산화 실리콘층은 실리콘 옥사이드(SiO2)로 이루어진 것을 특징으로 하는 박막 트랜지스터.
  5. 제1항에 있어서, 상기 베이스 기판은 플라스틱 재질을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  6. 베이스 기판에 게이트 전극을 형성하는 단계;
    상기 베이스 기판 및 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 전극에 대응하여 상기 게이트 절연막 위에 아몰퍼스 실리콘층을 형성하는 단계;
    상기 아몰퍼스 실리콘층상에 촉매층을 형성하는 단계;
    상기 촉매층에 방사열을 조사하여 상기 아몰퍼스 실리콘층을 결정화시켜 다결정 실리콘층을 형성하는 단계;
    상기 촉매층에 상기 다결정 실리콘층의 일부를 노출시키는 제1 콘택홀 및 상기 다결정 실리콘층의 다른 일부를 노출시키는 제2 콘택홀을 형성하는 단계;
    상기 제1 및 제2 콘택층들을 매몰시키면서 상기 촉매층 위에 오믹콘택층을 형성하는 단계; 및
    상기 제1 콘택홀에 대응하는 상기 오믹 콘택층에 연결된 소오스 전극 및 상기 제2 콘택홀에 대응하는 상기 오믹 콘택층에 연결된 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  7. 제6항에 있어서, 상기 촉매층은 150nm 내지 250nm의 두께를 갖는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  8. 제7항에 있어서, 상기 촉매층은 산화 실리콘층을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  9. 제8항에 있어서, 상기 산화 실리콘층은 실리콘 옥사이드(SiO2)로 이루어진 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  10. 제6항에 있어서, 상기 방사열은 상기 촉매층 상에 5분 내지 15분 동안 조사되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  11. 제10항에 있어서, 상기 방사열의 온도는 900℃ 내지 1000℃인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  12. 제6항에 있어서, 상기 베이스 기판은 플라스틱 재질을 포함하는 것을 특징으 로 하는 박막 트랜지스터의 제조방법.
  13. 공통전극을 갖는 제1 기판;
    베이스 기판 위에 형성된 게이트 전극과, 상기 베이스 기판 및 상기 게이트 전극 위에 배치된 게이트 절연막과, 상기 게이트 전극에 대응하여 상기 게이트 절연막 위에 배치된 다결정 실리콘층과, 상기 다결정 실리콘층 위에 배치된 촉매층과, 상기 촉매층 위에 배치되고 상기 촉매층에 형성된 제1 콘택홀 및 상기 촉매층에 형성된 제2 콘택홀을 통해 상기 다결정 실리콘층에 연결되는 오믹 콘택층과, 상기 제1 콘택홀에 대응하는 상기 오믹 콘택층에 연결된 소오스 전극과, 상기 제2 콘택홀에 대응하는 상기 오믹 콘택층에 연결된 드레인 전극을 포함하는 박막 트랜지스터 및 상기 드레인 전극에 전기적으로 연결된 화소전극을 포함하는 제2 기판; 및
    상기 제1 기판과 상기 제2 기판 사이에 형성되는 액정층을 포함하는 액정표시장치.
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