KR101537717B1

KR101537717B1 - 임베디드용 적층 세라믹 캐패시터 및 임베디드용 적층 세라믹 캐패시터의 제조 방법

Info

Publication number: KR101537717B1
Application number: KR1020130111720A
Authority: KR
Inventors: 신유선
Original assignee: 신유선
Priority date: 2013-09-17
Filing date: 2013-09-17
Publication date: 2015-07-20
Anticipated expiration: 2033-09-17
Also published as: CN105556624A; JP2016534579A; KR20150031913A; WO2015041447A1; US20160254095A1; TW201521063A

Abstract

본 발명은 적층 세라믹 캐패시터 및 적층 세라믹 캐패시터 어레이에 관한 것이다. 본 발명의 일 실시예에 의하면, 적층 세라믹 캐패시터로서, 기판; 복수의 제1 전극층 및 복수의 제2 전극층; 상기 복수의 제1 전극층과 상기 복수의 제2 전극층 각각의 사이에 형성되는 복수의 유전체층; 상기 복수의 제1 전극층을 서로 연결하는 제1 단자 전극; 및 상기 복수의 제2 전극층을 서로 연결하는 제2 단자 전극을 포함하고, 상기 복수의 제1 전극층, 상기 복수의 제2 전극층, 상기 복수의 유전체층, 상기 제1 단자 전극 및 상기 제2 단자 전극은 모두 상기 기판 상에 위치하고, 상기 제1 단자 전극 및 상기 제2 단자 전극의 각각의 상부면 및 측면을 통해 외부와 전기적으로 소통하는 것을 특징으로 하는 적층 세라믹 캐패시터를 제공한다.

Description

임베디드용 적층 세라믹 캐패시터 및 임베디드용 적층 세라믹 캐패시터의 제조 방법{MULTI LAYER CERAMIC CAPACITOR FOR EMBEDDED CAPACITOR AND A METHOD FOR FABRICATING THE SAME}

본 발명은 임베디드용 세라믹 캐패시터 및 임베디드용 적층 세라믹 캐패시터의 제조 방법에 관한 것이다.

최근에, 휴대전화 및 위성방송 등의 전자 및 통신분야가 급속도로 발전함에 따라 사용자들의 전자 및 통신기기에 대한 고용량, 소형화 요구도 점차적으로 증대되고 있다. 이러한 사용자들의 요구를 충족시키기 위하여 전자 및 통신기기 생산업자들은 전자 및 통신장비들에 사용되는 전자부품들을 미세화, 고밀도화 및 적층화하기 위하여 노력하고 있다. 최근에는 실장밀도를 더욱 높이기 위하여 소형 수동부품을 기판 내에 매입하는 임베디드 기술이 대두하고 있고 이에 대응되는 임베디드용 수동부품이 등장하였다.

대표적인 적층부품으로서 적층 세라믹 캐패시터(MLCC: Multi Layer Ceramic Capacitor)가 개발되어 사용되고 있는데, 상기 적층 세라믹 캐패시터는 DC 신호차단, 바이패싱(Bypassing) 및 주파수 공진 등의 기능으로 활용되고 있으며, 그 사용량이 확대되고 있는 추세이다.

종래의 기술에 따른 임베드디용 적층 세라믹 캐패시터는 기존의 적층세라믹 캐피시터를 PCB 내부층에 매입하기 적당하도록 두께를 얇게 만드는 방법으로 구현된다. 종래의 형성방법은 우선 세라믹 원료분말인 유전체 파우더를 준비하고, 준비된 유전체 파우더에 바인더나 가소제, 분산제를 비롯한 기타 첨가제와 유기용제를 첨가하고, 밀링(Milling)하여 세라믹 슬러리(Slurry)를 제작한다.

그리고, 닥터 블레이드(Doctor Blade)나 코팅공법으로 테이프 캐스팅(Tape Casting)하여 유기필름 상에 수 ㎛ 내지 수백 ㎛ 두께의 세라믹 그린시트(Green Sheet)를 형성한다.

이어서, 세라믹 그린시트 상에 내부전극을 인쇄(Printing)하고, 유기필름을 제거한 인쇄된 그린시트를 커버 용도의 두꺼운 그린시트 위에 다수 적층(Stacking)한 후 최상위에 또다시 커버용도의 두꺼운 그린시트를 적층한 후, 소정압력으로 압착(Cold Isostatic Press)하여 적층 시트를 완성하고, 상기 압착된 적층 시트를 절단(Cutting)하여 칩을 형성한다.

다음으로, 상기 칩을 소정온도 및 소정의 분위기로써 유기바인더 성분을 열분해(Burn-Out)시키고, 소성(Sintering)한 다음 터미네이션(Termination)으로 외부전극을 형성하고, 다시 이를 소성한 후, 도금(Plating)하여 적층 세라믹 캐패시터를 형성한다.

상기 형성 방법에 의하여, 내부전극이 서로 엇갈리도록 형성되고, 세라믹 그린시트가 다수 적층되어 내부전극을 둘러싸도록 세라믹체가 형성된 칩이 제조된다.

이와 같이, 종래의 기술에 따른 적층 세라믹 캐패시터 형성방법에 의하면, 분말 조성기술, 분말 제조기술, 슬러리 및 페이스트 분산기술, 인쇄기술, 적층기술 등의 많은 기술이 높은 수준으로 선행되어야 한다. 어려운 공정기술 가운데 하나가 적층기술로써 이는 유전체의 두께가 수㎛ 정도로 낮아져서 그린시트의 강도가 낮아져서 파손되기 매우 쉬워지기 때문이다. 또한, 인쇄된 그린시트를 핸들링하기 위하여 제조설비의 요구사양이 증대되고, 제조공정이 복잡해져 제조원가가 높아지고, 생산수율을 저감시키는 원인이 된다.

이러한 기존의 임베디드용 적층세라믹 캐피시터는 만들기가 매우 어려울 뿐만 아니라 두께가 얇아서 기계적 강도가 낮아서 취급이 매우 어려운 점이 있으며 더 얇은 두께를 요구하는 고객의 요구를 충족하기가 거의 불가능한 것으로 인식된다. 이에 따라 기존의 적층 세라믹 캐피시터의 형태를 벗어난 새로운 형태의 임베디드용 세라믹 캐패시터의 개발이 기존의 적층 세라믹 캐패시터 제조사를 중심으로 추진되고 있는 실정이다.

또한, 적층 세라믹 캐패시터 형성을 위하여 이용되는 세라믹 그린시트는 표면에 내부전극 패턴이 인쇄되는데, 내부전극의 두께로 인하여 내부전극 패턴이 인쇄된 부분과 인쇄되지 아니한 부분 사이에 단차가 발생하여 내부전극 패턴이 인쇄된 세라믹 그린시트를 다수 적층하여 압착하는 경우, 내부전극이 형성된 부분과 형성되지 아니한 부분의 두께 차이로 인하여 잔류응력이 발생하기도 하고, 적층시 세라믹층의 부분적인 가소성 거동의 국부적인 차이로 인하여 균열이 발생하는 등의 문제점이 발생된다. 이러한 문제점들은 그린시트의 적층수가 늘어날 수록, 또한 캐패시터가 고용량일수록 심각하게 발생된다.

본 발명은 상기와 같은 종래 기술에 의한 임베디드용 세라믹 캐패시터의 제반 문제점들을 해결하기 위하여 안출된 것으로서, 첫째, 독자적으로 고안된 새로운 적층공정 기술과 이에 적합한 역시 독자적으로 고안된 재료기술을 적용함으로써 각 전극층 및 유전체층의 두께를 0.1 ㎛ 정도까지 현저히 낮춘 적층 세라믹체 제조기술을 제시하고 둘째, 이로써 전체 두께가 10 ㎛ 이하로까지 낮아진 캐패시터를 충분한 내열 및 기계적 성질을 지닌 기판 위에 형성함으로써 전체 두께를 70 ㎛ 이하로도 할 수 있는 임베디드용 적층 세라믹 캐패시터 및 그의 제조 방법을 제공하는 것을 그 목적으로 한다.

또한 본 발명은 공정이 간단, 용이하고 공정시간이 단축되어 수율이 높고, 생산성을 향상시킬 수 있는 적층 세라믹 캐패시터 및 적층 세라믹 캐패시터의 제조 방법을 제공하는 것을 그 목적으로 한다.

또한, 본 발명은 액티브 층의 전체 두께가 매우 얇아지므로 고주파 영역에서 캐패시터 내에 발생하는 기생 인덕턴스(parasitic inductance)를 저감시키는 적층 세라믹 캐패시터 및 적층 세라믹 캐패시터의 제조 방법을 제공하는 것을 그 목적으로 한다.

또한, 본 발명은 단자전극을 캐패시터의 상부면에 형성함으로써 실장 면적을 최소화할 수 있는 적층 세라믹 캐패시터 및 적층 세라믹 캐패시터의 제조 방법을 제공하는 것을 그 목적으로 한다.

상기의 목적을 달성하기 위하여, 본 발명의 일 실시예에 의하면, 적층 세라믹 캐패시터로서, 기판; 복수의 제1 전극층 및 복수의 제2 전극층; 상기 복수의 제1 전극층과 상기 복수의 제2 전극층 각각의 사이에 형성되는 복수의 유전체층; 상기 복수의 제1 전극층을 서로 연결하는 제1 단자 전극; 및 상기 복수의 제2 전극층을 서로 연결하는 제2 단자 전극을 포함하고, 상기 복수의 제1 전극층, 상기 복수의 제2 전극층, 상기 복수의 유전체층, 상기 제1 단자 전극 및 상기 제2 단자 전극은 모두 상기 기판 상에 위치하고, 상기 제1 단자 전극 및 상기 제2 단자 전극의 각각의 상부면 및 측면을 통해 외부와 전기적으로 소통하는 것을 특징으로 하는 적층 세라믹 캐패시터를 제공한다.

또한, 본 발명의 일 실시예에 의하면, 적층 세라믹 캐패시터 어레이로서, 기판; 및 상기 기판 상에 형성되는 복수의 캐패시터를 포함하고, 상기 각각의 캐패시터는, 복수의 제1 전극층 및 복수의 제2 전극층; 상기 복수의 제1 전극층과 상기 복수의 제2 전극층 각각의 사이에 형성되는 복수의 유전체층; 상기 복수의 제1 전극층을 서로 연결하는 제1 단자 전극; 및 상기 복수의 제2 전극층을 서로 연결하는 제2 단자 전극을 포함하고, 상기 제1 단자 전극 및 상기 제2 단자 전극의 각각의 상부면 및 측면을 통해 외부와 전기적으로 소통하는 것을 특징으로 하는 적층 세라믹 캐패시터 어레이를 제공한다.

또한, 본 발명의 일 실시예에 의하면, 적층 세라믹 캐패시터의 제조 방법으로서, (a) 기판 상에 접착용 더미층을 형성하는 단계; (b) 접착층 위 소정의 영역에 제1 전극층 및 제1 단자 전극의 일부를 형성하는 단계; (c) 상기 제1 전극층의 상부 일측면 및 그 외곽에 유전체층을 동시에 형성하는 단계; (d) 상기 유전체층에서 제1 전극층이 형성된 반대편 상부일측면 및 그 외곽에 제2 전극층 및 제2 단자 전극의 일부를 형성하는 단계; (e) 상기 (c) 단계의 유전체층과 수직 방향으로 겹치는 위치에 유전체층을 형성하는 단계; (f) 상기 전체층의 상부 일측면 및 그 외곽에 상기 (b) 단계의 제1 전극층과 동일한 위치에 제 1 전극층 및 제1 단자 전극의 일부를 형성하는 단계; (g) 복수의 제1 전극층, 복수의 유전체층 및 복수의 제2 전극층이 각각의 소정의 층수에 도달하되 유전체층이 최상층에 해당할 때까지 상기 (b) 내지 (e) 단계를 반복하는 단계; 및 (h) 상기 제1 단자 전극 또는 상기 제2 단자 전극의 형성을 완료하는 단계를 포함하고, 상기 복수의 제1 전극층은 상기 제1 단자 전극에 의해 서로 연결되고, 상기 복수의 제2 전극층은 상기 제2 단자 전극에 의해 서로 연결되며, 상기 제1 단자 전극 및 상기 제2 단자 전극의 각각의 상부면 및 측면을 통해 외부와 전기적으로 소통하는 것을 특징으로 하는 적층 세라믹 캐패시터의 제조 방법이 제공된다.

본 발명에 따르면, 다수 세라믹층을 갖는 세라믹체를 70 ㎛ 이하의 두께로 형성할 수 있는 임베디드용 적층 세라믹 캐패시터 및 적층 세라믹 캐패시터의 제조 방법이 제공된다.

또한, 본 발명에 따르면, 전기적인 왜곡 현상을 저감할 수 있는 적층 세라믹 캐패시터 및 적층 세라믹 캐패시터의 제조 방법이 제공된다.

또한, 본 발명에 따르면, 공정이 간단, 용이하고 공정시간이 단축되어 수율이 높고, 생산성을 향상시킬 수 있는 적층 세라믹 캐패시터 및 적층 세라믹 캐패시터의 제조 방법이 제공된다.

또한, 본 발명에 따르면, 고주파 영역에서 캐패시터 내에 발생하는 기생 인덕턴스(parasitic inductance)가 작아지는 적층 세라믹 캐패시터 및 적층 세라믹 캐패시터의 제조 방법이 제공된다.

또한, 본 발명에 따르면, 실장 면적을 최소화할 수 있는 적층 세라믹 캐패시터 및 적층 세라믹 캐패시터의 제조 방법이 제공된다.

도 1 내지 도 9는 본 발명의 일 실시예에 따른 적층 세라믹 캐패시터를 형성하는 방법을 나타내는 도면이다.
도 10은 본 발명의 다른 실시예에 따른 캐패시터 어레이(array)를 나타내는 도면이다.
도 11은 본 발명의 다른 실시예에 따른 캐패시터 및 캐패시터 어레이가 사용되는 것을 나타내는 도면이다.
도 12(a) 내지 도 12(c)는 본 발명의 일 실시예에 따른 적층 세라믹 캐패시터를 형성하는 방법에 의해 형성된 유전체층 및 전극층의 단면 사진 및 종래 형성 방법에 의하여 형성된 유전체층 및 전극층의 단면 사진을 비교한 도면이다.

후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현 될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일 또는 유사한 기능을 지칭한다.

도 1 내지 도 9는 본 발명의 일 실시예에 따른 적층 세라믹 캐패시터를 형성하는 방법을 나타내는 도면이다.

도 1을 참조하면, 캐패시터의 충분한 기계적 강도를 보장하기 위하여, 기판(100)이 사용될 수 있다. 현재의 전자 및 통신 기기 등에 사용되는 임베디드용 캐패시터 및 캐패시터 어레이는 크기가 소형이어야 할 뿐만 아니라 두께가 매우 얇아야 할 것(현재 약 150 μm)이 요구되며 요구되는 두께는 앞으로 더 낮아질 것으로 예측된다. 이러한 두께를 만족하는 적층 세라믹 캐패시터가 기존의 방식으로 제조되면, 캐패시터의 기계적 강도가 낮아지게 되어서 캐패시터의 취급이 불편하게 되고 캐패시터의 수율이 낮게 되는 문제점이 있다. 따라서, 본 발명의 일 실시예에 따르면, 캐패시터의 기계적 강도를 높이기 위하여 기판(100)이 사용될 수 있다. 기판(100)의 재료로서, 알루미나, 사파이어 단결정, 결정질 실리콘 산화물(SiO2), 실리콘 웨이퍼 등의 다양한 재질이 적용될 수 있다. 기판(100) 위에 전극층 및 유전체층을 적층하여 캐패시터를 형성하므로 캐패시터의 기계적 강도가 향상될 수 있다. 기판(100)이 준비되면, 기판(100)과 기판(100) 위에 적층될 전극층 및 유전체층 간의 접착 강도를 높이기 위해서, 기판(100) 위에 접착용 더미(dummy)층(110)이 형성될 수 있다. 더미층(110)의 재료는 기판(100)과 전극층 및 유전체층 간의 접착 강도를 높임과 동시에, 유전체 및 전극층과 같은 온도에서 소결될 수 있는 재료이면 특별하게 제한되지 않는다. 더미층(110)의 예로서는, 글래스 세라믹(glass ceramic), 저융점 재료가 포함된 유전체 재료 등이 사용될 수 있다.

도 2를 참조하면, 더미층(110) 상에 제1 전극층(120)이 형성될 수 있다. 제1 전극층(120)을 형성하는 방법은 박층을 형성할 수 있는 것이라면 어떠한 방법이라도 적용될 수 있다. 예를 들어 스크린 인쇄, 옵셋 인쇄, 코팅 후 노광공정 등을 들 수 있다.

제1 전극층(120)을 형성하기 위해 사용되는 금속 페이스트는 Ag, Ag-Pd, Cu 또는 Ni 재질 등을 주재료로 하는 금속분말에 유기바인더, 가소제 및 분산제와 같은 기타 첨가제, 용제 등의 유기물을 첨가하여 형성할 수 있고 노광공정을 적용할 경우에는 상기 분말에 자외선 조사, 가열 등의 특정한 조건에서 경화가능한 모노머, 올리고머 등과 바인더, 중합개시제, 분산제, 가소제 및 용제를 소정량 첨가하여 형성할 수 있다. 또한 필요할 경우 세라믹 공재를 첨가할 수 있다.

도 3을 참조하면, 제1 전극층(120)의 일측면상부와 그 외곽에 유전체층(130)이 형성될 수 있다. 유전체층(130)이 제1 전극층(120)의 일편상과제1 전극층(120)이 형성되는 부분보다 소정의 간격(d1)만큼 벗어나도록 형성된다. 유전체층을 형성하는 방법은 전극층 형성방법의 경우와 마찬가지로 박층을 형성할 수 있는 것이라면 어떠한 방법이라도 무관하여 스크린 인쇄, 옵셋인쇄, 코팅 후 노광공정 등을 적용할 수 있고 유전체 슬러리 혹은 페이스트는 상기 금속 전극용 재료와 마찬가지로 유전체 분말, , 바인더, 가소제 등을 비롯한 기타 첨가제를 적당한 용제로써 습식 혼합하여 세라믹 분말이 유기물 내에 균일하게 분산되도록 제조된다. 노광공정을 적용할 경우에는 상기 분말에 자외선 조사, 가열 등의 특정한 조건에서 경화가능한 모노머, 올리고머 등과 바인더, 중합개시제, 분산제, 가소제 및 용제를 소정량 첨가하여 형성할 수 있다. . 세라믹 슬러리는 볼 밀(Ball Mill) 이외에 플레니터리 밀(Planetary Mill) 또는 비즈 밀(Beads Mill) 등과 같은 습식 혼합법에 의하여 제조될 수 있다.

모노머는 아크릴레이트(Acrylate)군, 스티렌(Styrene)군, 비닐피리딘(Vinyl Pyridine)군 등에서 적어도 하나가 선택된 단관능 혹은 다관능의 모노머가 사용될 수 있다. 예컨대, 에틸렌글리콜 디아크릴레이트(Ethyleneglycol Diacrylate), 에틸렌글리콜 디메타크릴레이트(Ethyleneglycol Dimethacrylate), 디에틸렌글리콜 디아크릴레이트(Diethyleneglycol Diacrylate), 메틸렌글리콜 비스아크릴레이트(Methyleneglycol Bisacrylate), 프로필렌 디아크릴레이트(Propylene Diacrylate), 트리메틸올프로판 트리아크릴레이트(Trimethylolpr Opane Triacrylate), 트리메틸올프로판 트리메타크릴레이트(Trimethylolpropane Trimethacrylate), 펜타에리쓰리톨 테트라아크릴레이트(Penthaerythtrtol Tetraacrylate), 펜타에리쓰리톨 트리메타크릴레이트(Penthaerythtrtol Trimethacrylate), 디펜타에리쓰리톨 헥사아크릴레이트(Dipenthaerythtrtol Hexaacrylate), 디펜타에리쓰리톨 헥사메타크릴레이트(Dipenthaerythtrtol Hexamethacrylate), 1,2,4-부탄트리올트리아크릴레이트(1,2,4-Butannetriol Triacrylate), 1,4-벤젠디올 디아크릴레이트(1,4-Benzenediol Diacrylate), 트리프로필렌 글리콜 디아크릴레이트 (Tripropylene Glycol Diacrylate) 등을 들 수 있으며 이 외에도 매우 다양한 모노머 군에서 선택된 것이 적어도 하나가 사용될 수 있다.

또한, 올리고머는 우레탄 아크릴레이트(Uretane Acrylate), 에폭시 아크릴레이트(Epoxy Acrylate), 폴리에스터 아크릴레이트(Polyester Acrylate), 폴리에틸렌글리콜 비스아크릴레이트(Polyethylene Glycol Bisacrylate), 폴리프로필렌 글리콜 비스메타크릴레이트(Polyproylene Glycol Bismethacrylate), 스피레인 아크릴레이트(Spirane Acrylate) 등을 대표적으로 들 수 있으며 이외에 매우 다양한 올리고머 군에서 선택된 것이 적어도 하나가 사용될 수 있다.

중합개시제는 UV 혹은 열로써 라디칼 중합반응을 일으킬 수 있는 중합개시제가 사용될 수 있다. 예컨대, 2,2-디메톡시-2-페닐아세토페논(2,2-Dimethoxy-2-Phenyl Acetophenone), 1-히드록시-시클로헥실-페닐케톤(1-Hydroxycyclohexyl-Phenylketone), 파라-페닐벤조펜논(Para-Phenylbenzo Phenone), 벤질디메틸케탈(Benzyldimeth ylketal), 2,4-디메틸티오크산톤(2,4-Dimethylthioxanthone), 2,4-디에틸티오크산톤(2,4-Diethylthioxanyhone), 벤조인 에틸 에테르(Benzoin Ethyl Ether), 벤조인 이소부틸 에테르(Benzoin Isobutyl Ether), 4,4-디에틸아미노벤조페논(4,4-Diethylaminobenzophenone), 파라-디메틸아미노 벤조산 에틸에스터(Para-Dimethylamino Benzoic Acid Ethylester) 등에서 선택된 적어도 하나가 사용될 수 있다.

세라믹 슬러리에는 점도 조정, 분산효과 등의 요구사항으로 인하여 일정량의 고분자 바인더가 첨가될 수 있다. 또한, 세라믹 슬러리는 수십 cps 정도의 저점도에서 수십 cps 내지 수십만 cps 의 고점도까지 공정 요구조건에 따라 다양하게 조절할 수 있다. 예컨대, 세라믹 페이스트 및 슬러리는 1 cps에서 900,000 cps까지 다양하게 형성할 수 있다.

유전체층(130)을 형성하기 위하여, 박층을 형성할 수 있는 어떠한 방법이라도 사용될 수 있다. 예를 들어 스크린 인쇄 또는 옵셋 인쇄, 코팅 후 노광공정 등의 방법이 적용될 수 있다..

도 4를 참조하면, 유전체층(130)의 일측면 상부와 그 외곽에 제2 전극층(140)이 형성된다. 제2 전극층(140)은 유전체층(130)보다 소정의 간격(d1)만큼 벗어난 위치로부터 형성되고 유전체층을 벗어난 외곽으로 역시 소정의 간격(d2)만큼 형성된다. 따라서 유전체층(130) 및 제1 전극층(120)의 옆에 소정의 폭(d2)을 지닌 제2 단자 전극(1401)이 동시에 형성된다. 제2 전극층(140)을 형성하는 방법은 상술한 제1 전극층(120)을 형성하는 방법과 동일하다. 제2 전극층(140)을 형성하기 위해 사용되는 금속 페이스트도 제1 전극층(120)의 경우와 동일하다.

도 5를 참조하면, 제2 전극층(140) 상에 유전체층(130a)이 다시 형성된다. 제2 전극층(140) 상에 형성되는 유전체층(130a)은 제1 전극층(140) 위에 형성된 유전체층과 동일한 위치와 크기로 형성된다. 따라서, 제2 전극층(140)의 옆에, 소정폭(d1)을 지닌 유전체층(1302)이 동시에 형성된다.

도 6을 참조하면, 유전체층(130a) 상에 제1 전극층(120a)이 다시 형성된다. 유전체층(130) 상에 형성되는 제1 전극층(120a)은 유전체층(130a)의 위치에서 제 2 전극층의 반대편으로 소정의 간격(d3) 만큼 벗어나도록 형성된다. 따라서, 유전체층(130, 130a)의 옆에, 소정의 폭(d3)을 지닌 제1 단자 전극(1201)의 일부가 동시에 형성된다.

도 7을 참조하면, 제1 전극층(120a) 상에 유전체층(130b)이 다시 형성될 수 있다. 유전체층(130b)은 유전체층(130) 및 유전체층(130a)과 동일한 위치와 크기로 동일한 방법으로 형성된다. 따라서, 제 1 전극층(120a)의 옆에 소정의 폭(d1)을 지닌 유전체층(1303)이 형성된다.

도 8을 참조하면, 유전체층(130b) 상에 제2 전극층(140a)이 다시 형성된다. 유전체층(130b) 상에 형성되는 제2 전극층(140a)은 유전체층(130b)이 형성되는 부분보다 소정의 간격(d2) 만큼 벗어나도록 형성되어 유전체층(130a), 제1 전극층(120a) 및 유전체층(130b)의 옆에, 소정의 폭(d2)을 지닌 제2 단자 전극(1401)의 일부가 형성된다.

이와 같은 형성 단계를 소정의 층수만큼 반복하여, 도 9에서와 같이, 복수의 제1 전극층(120, 120a) 및 복수의 제2 전극층(140, 140a)과 복수의 유전체층(130, 130a, 130b)이 형성된 캐패시터층의 성형을 완료한다.

또한, 도 9를 참조하면, 성형된 캐패시터의 양 측면에 제1 전극층(120, 120a)과 연결된 제1 단자 전극(1201) 및 제2 전극층(140, 140a)과 연결된 제2 단자 전극(1401)이 형성될 수 있다. 제1 단자 전극(1201) 및 제2 단자 전극(1401)이 형성되면, 복수의 제1 및 제2 전극층(120, 120a, 140, 140a), 양측의 단자 전극(1201, 1401) 및 유전체층(130, 130a, 130b)을 포함하는 전체 캐패시터를 소성할 수 있다.

또한, 최상부에 충분한 두께를 지닌 보호층(150)을 인쇄 등의 방법으로 형성할 수 있다. 보호층(150)은 소결 온도에 따라서 캐패시터 층과 동시에 소성할 수도 있다. 또한 보호층(150)의 재료는 사용환경에서 캐패시터 층의 신뢰성을 보호할 수 있는 다양한 재료를 적용할 수 있다. 예를 들어, 저융점 유리질 재료나 유전체층과 동일한 성분의 재료를 적용할 수도 있다.

또한, 도 9를 참조하면 보호층(150)의 형성 후 또는 보호층(150)의 형성 전에 보호층(150)이 형성된 높이 또는 그 이상까지 제1 단자 전극(1201) 및 제2 단자 전극(1401)에 연결되는 도금층(160, 160', 160")을 도금으로써 형성할 수 있다.

본 발명의 일 실시예에 따르면, 기판(100) 상에 전극층 및 유전체층을 차례로 쌓아 올리는(in-situ) 방법으로 적층하기 때문에, 적층 공정이 안정적으로 수행될 수 있다. 또한, 제1 전극층(120)이 유전체층(130)으로부터 벗어나는 간격(d3) 및 제2 전극층(140)이 유전체층(130)으로부터 벗어나는 간격(d2)을 자유롭게 조절할 수 있어서, 제1 단자 전극(1201) 및 제2 단자 전극(1401)의 폭의 가변성이 크다. 또한, 제1 단자 전극(1201) 및 제2 단자 전극(1401)의 상부면을 통해서 외부와 전기적으로 연결되므로 실장 면적이 최소화된다. 그러나, 이에 한정될 것은 아니고, 제1 단자 전극(1201) 및 제2 단자 전극(1401)의 측면을 통해서도 외부와 전기적으로 연결될 수 있다. 따라서, 본 발명의 일 실시예에 따르면, 적층 세라믹 캐패시터(10)의 두께를 150 μm로 하면서도, 적층 세라믹 캐패시터(10)의 기계적 강도를 충분히 높게 할 수 있다.

도 10은 본 발명의 다른 실시예에 따른 캐패시터 어레이(array)를 나타내는 도면이다.

도 10을 참조하면, 기판(100') 상에 하나의 캐패시터만을 형성하는 것이 아니라, 다수의 캐패시터(10)를 형성하여 캐패시터 어레이(200)을 형성할 수 있다. 캐패시터 어레이(200)의 형성 방법은 상기에서 설명한 형성 방법에 따를 수 있으며, 다만, 면적이 큰 기판(100') 상에 동시에 다수의 캐패시터(10)를 형성하여 캐패시터 어레이(200)를 형성할 수 있다.

도 11은 본 발명의 다른 실시예에 따른 캐패시터 어레이가 사용되는 것을 나타내는 도면이다.

도 11을 참조하면, 기판(100') 상에 형성된 다수의 캐패시터(10)는 칩(chip; 20) 하부에 형성된 볼 전극(Ball Electrode; 20')과 직접 접촉할 수 있다. 기존에는 칩(20)의 주변에 캐패시터가 배열되고, 칩(20)에 형성된 전극과 캐패시터 사이를 와이어 본딩(Wire Bonding) 등을 통하여 평면 상으로 연결되었기 때문에, 칩(20) 주변의 상당 부분의 면적이 캐패시터 장착을 위하여 할당되었다. 따라서, 칩(20)과 캐패시터가 실장되는 보드의 많은 면적이 칩(20)과 캐패시터가 실장되기 위하여 필요하였다. 그에 반해, 본 발명에 의하면, 칩(20) 하부에 캐패시터 어레이가 위치하여 칩(20)과 캐패시터 간이 상하로 연결되기 때문에, 칩(20)과 캐패시터가 실장되는 데에 칩(20)이 실장되는 면적만큼 만이 필요하다.

또한, 본 발명의 실시예에 의하면 각 단위 공정이 매우 간단하고 공정시간이 짧으므로 수율이 높고, 생산성을 향상시킬 수 있는 특징이 있다.

또한, 본 발명의 적층 세라믹 캐패시터 내의 전극층 및 유전체층이 매우 얇기 때문에, 고주파 영역에서 캐패시터 내에 발생하는 기생 인덕턴스(parasitic inductance)가 현저하게 저감되는 특징이 있다.

본 발명에서 제시하는 캐패시터의 구조는 기존의 박막공정에 의한 Integrated Passive Device(IPD)와 비슷하나 IPD와 현저하게 다른 점은 본 발명에서의 적층공정은 세라믹 및 금속분말로부터 시작하는 기존의 후막공정을 따른다는 점, 후막공정의 기법을 개선함으로써 박막공정과 같은 두께를 구현하는 점, 및 적층 성형된 세라믹과 금속 전극층을 동시소성을 통해 완성하므로 물성은 박막공정보다 훨씬 우수한 후막공정의 물성이 구현된다는 점이다. 즉, 생산성과 가격경쟁력이 우수한 후막공정으로써 박막공정의 고성능, 고정밀, 고기능성을 구현할 수 있다는 점이다.

도 12(a) 내지 도 12(c)는 본 발명의 일 실시예에 따른 적층 세라믹 캐패시터를 형성하는 방법에 의해 형성된 유전체층 및 전극층의 단면 사진(도 12(a)는 본 발명의 일 실시예에 따라 적층이 완료된 유전체층 및 전극층을 나타내는 단면 사진이며, 도 12(b)는 본 발명의 일 실시예에 따라 소성이 완료된 유전체층 및 전극층을 나타내는 단면 사진이다) 및 종래 형성 방법에 의하여 형성된 유전체층 및 전극층의 단면 사진(도 12(c))을 나타내는 도면이다. 도 12(a) 내지 도 12(c)에 의하면, 본 발명에서 구현하였을 때 유전체층 및 전극층의 두께가 0.2 ㎛ 내외로 현저하게 얇고 두께가 균일하며 특히 전극층의 끊어짐이 없이 연속성이 매우 뛰어난 것을 알 수 있다.

본 발명의 실시예에 따른 적층 세라믹 캐패시터 및 적층 세라믹 캐패시터의 형성방법은 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.

예컨대, 상기 세라믹 슬러리의 점도, 도포되는 두께 및 세라믹체의 두께 등은 다양한 설계예에 따라 응용되고 적용될 수 있을 것이다.

또한, 이상에서는 캐패시터의 형성에 관하여만 설명하였으나, 캐패시터 뿐만 아니라 인덕터(inductor)도 상기 방법에 의하여 형성될 수 있다. 다만, 적층되는 층의 형상은 캐패시터의 경우와는 다를 수 있다. 또한, 캐패시터와 인덕터를 하나의 기판 상에 동시에 형성하는 것도 가능하다.

Claims

적층 세라믹 캐패시터로서,
기판;
복수의 제1 전극층 및 복수의 제2 전극층;
상기 복수의 제1 전극층과 상기 복수의 제2 전극층 각각의 사이에 형성되는 복수의 유전체층;
상기 복수의 제1 전극층을 서로 연결하는 제1 단자 전극; 및
상기 복수의 제2 전극층을 서로 연결하는 제2 단자 전극
을 포함하고,
상기 복수의 제1 전극층, 상기 복수의 제2 전극층, 상기 복수의 유전체층, 상기 제1 단자 전극 및 상기 제2 단자 전극은 모두 상기 기판 상에 위치하고,
상기 제1 단자 전극 및 상기 제2 단자 전극의 각각의 상부면 및 측면을 통해 외부와 전기적으로 소통하며,
상기 기판의 접착력을 향상하기 위한 더미(dummy)층을 더 포함하는
것을 특징으로 하는 적층 세라믹 캐패시터.
제1항에 있어서,
상기 기판은 알루미나, 사파이어 단결정, 결정질 SiO2, 실리콘 중 하나로 형성되는 것을 특징으로 하는 적층 세라믹 캐패시터.
제1항에 있어서,
상기 제1 및 제2 전극층 및 상기 제1 및 제2 단자 전극은 유전체층과 동시 소성이 가능한 금속을 포함하는 것을 특징으로 하는 적층 세라믹 캐패시터.
제3항에 있어서,
상기 제1 및 제2 전극층 및 상기 제1 및 제2 단자 전극은 Ag, Ag-Pd, Cu, Ni 중 하나를 포함하는 것을 특징으로 하는 적층 세라믹 캐패시터.
제1항에 있어서,
상기 제1 단자 전극 및 상기 제2 단자 전극의 상부면 및 측면 상에 도금층이 형성되는 것을 특징으로 하는 적층 세라믹 캐패시터.
삭제
적층 세라믹 캐패시터 어레이로서,
기판; 및
상기 기판 상에 형성되는 복수의 캐패시터를 포함하고,
상기 각각의 캐패시터는,
복수의 제1 전극층 및 복수의 제2 전극층;
상기 복수의 제1 전극층과 상기 복수의 제2 전극층 각각의 사이에 형성되는 복수의 유전체층;
상기 복수의 제1 전극층을 서로 연결하는 제1 단자 전극; 및
상기 복수의 제2 전극층을 서로 연결하는 제2 단자 전극
을 포함하고,
상기 제1 단자 전극 및 상기 제2 단자 전극의 각각의 상부면 및 측면을 통해 외부와 전기적으로 소통하며,
상기 기판의 접착력을 향상하기 위한 더미(dummy)층을 더 포함하는
것을 특징으로 하는 적층 세라믹 캐패시터 어레이.
제7항에 있어서,
상기 기판은 알루미나, 사파이어 단결정, 결정질 SiO2, 실리콘 중 하나로 형성되는 것을 특징으로 하는 적층 세라믹 캐패시터 어레이.
제7항에 있어서,
상기 제1 및 제2 전극층 및 상기 제1 및 제2 단자 전극은 유전체층과 동시 소성이 가능한 금속을 포함하는 것을 특징으로 하는 적층 세라믹 캐패시터 어레이.
제9항에 있어서,
상기 제1 및 제2 전극층 및 상기 제1 및 제2 단자 전극은 Ag, Ag-Pd, Cu, Ni 중 하나를 포함하는 것을 특징으로 하는 적층 세라믹 캐패시터 어레이.
제7항에 있어서,
상기 제1 단자 전극 및 상기 제2 단자 전극의 상부면 및 측면 상에 도금층이 형성되는 것을 특징으로 하는 적층 세라믹 캐패시터 어레이.
삭제
적층 세라믹 캐패시터의 제조 방법으로서,
(a) 기판 상에 접착용 더미층을 형성하는 단계
(b) 접착층 위 소정의 영역에 제1 전극층 및 제1 단자 전극의 일부를 형성하는 단계;
(c) 상기 제1 전극층의 상부 일측면 및 그 외곽에 유전체층을 동시에 형성하는 단계;
(d) 상기 유전체층에서 제1 전극층이 형성된 반대편 상부일측면 및 그 외곽에 제2 전극층 및 제2 단자 전극의 일부를 형성하는 단계;
(e) 상기 (c) 단계의 유전체층과 수직 방향으로 겹치는 위치에 유전체층을 형성하는 단계;
(f) 상기 전체층의 상부 일측면 및 그 외곽에 상기 (b) 단계의 제1 전극층과 동일한 위치에 제 1 전극층 및 제1 단자 전극의 일부를 형성하는 단계;
(g) 복수의 제1 전극층, 복수의 유전체층 및 복수의 제2 전극층이 각각의 소정의 층수에 도달하되 유전체층이 최상층에 해당할 때까지 상기 (b) 내지 (e) 단계를 반복하는 단계; 및
(h) 상기 제1 단자 전극 또는 상기 제2 단자 전극의 형성을 완료하는 단계
를 포함하고,
상기 복수의 제1 전극층은 상기 제1 단자 전극에 의해 서로 연결되고, 상기 복수의 제2 전극층은 상기 제2 단자 전극에 의해 서로 연결되며,
상기 제1 단자 전극 및 상기 제2 단자 전극의 각각의 상부면 및 측면을 통해 외부와 전기적으로 소통하는
것을 특징으로 하는 적층 세라믹 캐패시터의 제조 방법.
제13항에 있어서,
상기 기판은 알루미나 기판, 사파이어 단결정 기판, 결정질 SiO2기판, 실리콘 기판 중 하나로 형성되는 것을 특징으로 하는 적층 세라믹 캐패시터의 제조 방법.
제13항에 있어서,
상기 제1 및 제2 전극층 및 상기 제1 및 제2 단자 전극은 유전체층과 동시 소성이 가능한 금속을 포함하는 것을 특징으로 하는 적층 세라믹 캐패시터의 제조 방법.
제15항에 있어서,
상기 제1 전극층 및 상기 제2 전극층은 Ag, Ag-Pd, Cu, Ni 중 하나를 포함하는 것을 특징으로 하는 적층 세라믹 캐패시터의 제조 방법.
제13항에 있어서,
상기 제1 단자 전극 및 상기 제2 단자 전극의 상부면 및 측면 상에 도금층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층 세라믹 캐패시터의 제조 방법.
제13항에 있어서,
상기 (a) 단계 이전에, 상기 기판 상에 더미층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층 세라믹 캐패시터의 제조 방법.
제13항에 있어서,
상기 제1 및 제2 전극층, 상기 제1 및 제2 단자 전극 및 상기 유전체층은 스핀 코팅법, 스크린 인쇄법, 옵셋 인쇄법 중에서 선택된 어느 하나의 방법을 사용하여 형성되는 것을 특징으로 하는 적층 세라믹 캐패시터의 제조 방법.
제13항에 있어서,
상기 유전체층 중 노출된 부분 상에 보호층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층 세라믹 캐패시터의 제조 방법.