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KR101517746B1 - 투명 클럭 동기화 실패를 검출하기 위한 방법 및 이와 관련된 보호 스킴 - Google Patents

투명 클럭 동기화 실패를 검출하기 위한 방법 및 이와 관련된 보호 스킴 Download PDF

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KR101517746B1
KR101517746B1 KR1020147021770A KR20147021770A KR101517746B1 KR 101517746 B1 KR101517746 B1 KR 101517746B1 KR 1020147021770 A KR1020147021770 A KR 1020147021770A KR 20147021770 A KR20147021770 A KR 20147021770A KR 101517746 B1 KR101517746 B1 KR 101517746B1
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KR
South Korea
Prior art keywords
transparent clock
synchronization
failed
path
slave
Prior art date
Application number
KR1020147021770A
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KR20140102772A (ko
Inventor
팔렉 미첼 르
딘 타이 부이
Original Assignee
알까뗄 루슨트
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Publication date
Application filed by 알까뗄 루슨트 filed Critical 알까뗄 루슨트
Publication of KR20140102772A publication Critical patent/KR20140102772A/ko
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Abstract

본 발명은 네트워크(100)의 트래버싱된 요소(1046) 내에서 타임 스탬핑된 패킷의 체류 타임을 결정하고 교정하기 위해 패킷 네트워크(100)에서 사용되는 투명 클럭(1026)의 동기화 실패(300)를 검출하고 관리하기 위한 방법에 관한 것이고, 투명 클럭(1026)은 복수의 네트워크 요소(1045, 1046, 1047) 및 이들의 관련 투명 클럭(1025, 1026, 1027)을 포함하는 마스터(106)/슬레이브(108) 동기화 경로(112)의 부분이 되며, 방법은 다음의 단계를 포함한다. - 슬레이브(108)가 상이한 경로(110, 112)를 통해 전송된 다수의 타임 신호를 수신하도록 하기 위해 상이한 동기화 경로(110, 112)를 통해 마스터(106)로부터 슬레이브(108)로 타임 스탬핑된 패킷을 전송하는 단계와, - 실패된/실패한 경로(112)에 의해 제공되는 타임 신호가 다른 전송 경로(110)에 의해 제공되는 타임 신호와 상이하다면 실패된/실패한 동기화 경로(112)의 투명 클럭(1026) 내의 실패(300)를 판정하는 단계와, - 슬레이브(108)가 실패된/실패한 동기화 경로(112)의 투명 클럭(1026) 내의 실패(300)를 판정하기 위해 상이한 동기화 경로(110, 112) 외에 새로운 동기화 경로의 셋업을, 마스터(106) 및/또는 동기화 관리 서버(114)로 요청하는 단계.

Description

투명 클럭 동기화 실패를 검출하기 위한 방법 및 이와 관련된 보호 스킴{METHOD FOR DETECTING A SYNCHRONIZATION FAILURE OF A TRANSPARENT CLOCK AND RELATED PROTECTION SCHEMES}
본 발명은 관련 보호 스킴으로 투명 클럭의 동기화 실패를 검출하기 위한 방법에 관한 것이다.
네트워크 요소 체류 타임(network element residence time)―즉, 이러한 네트워크 요소를 통해 전송될 패킷에 대한 지연―을 고려하는 것을 목표로 하는 특정 디바이스―이후에 투명 클럭으로 지칭됨―를 패킷 원격통신 네트워크에서 구현하는 것은 알려져 있다.
이 목적을 위해, 투명 클럭은 이후에 각각 "마스터" 및 "슬레이브"로서 지칭되는, 마스터 서버와 클라이언트, 사이의 통신 경로를 따라 개별적인 네트워크 요소―예를 들어, 라우터 또는 스위치―와 연관되고, 전자는 상기 통신 경로를 따라 타임 스탬핑된(time-stamped) 패킷을 후자로 전송한다. 본 명세서에서, 이러한 타임 스탬핑된 패킷은 또한 "타임 컨트롤 패킷" 또는 "컨트롤 패킷"으로서 지칭된다.
타임 컨트롤 패킷에 기초하여, 투명 클럭은 트래버싱된(traversed) 네트워크 요소 체류 타임(엔드 투 엔드 투명 클럭(end-to-end transparent clock)) 또는 링크 지연과 네트워크 요소 체류 타임 (피어 투 피어 투명 클럭(peer-to-peer transparent clock))양자를 측정하고 교정할 수 있다.
투명 클럭 및 타임 컨트롤 패킷을 구현하는 방법의 일례로서, 전기 전자 기술자 협회(Institute of Electrical and Electronics Engineers;IEEE)의, 정밀 타임 프로토콜 릴리즈 2번째 버전(Precision Time Protocol release 2nd version) 또는 PTPV2로서 또한 지칭되는, 표준 IEEE 1588V2가 고려될 수 있다.
완전한 투명 클럭 배치 내에서―즉, 여기서 마스터에서 서버까지의 하나의 패킷을 처리하는 모든 요소는 투명 클럭과 연관되고, 투명 클럭 동작은 이들이 마스터와 슬레이브 사이에서 정확하게 동기화된 주파수 및/또는 타임을 유지하는 것에 실패할 때 영향을 받는다. 따라서, 투명 클럭 실패를 처리하기 위해 교정 및 사전대책 액션이 필요하다.
실패된/실패한(failed/failing) 투명 클럭 자체에 의해 실패가 내부적으로 검출된다면, 내부 백업 파트에 의해 자동적으로 대체되는 투명 클럭의 실패된/실패한 부분을 가짐으로써, 그리고/또는 백업 동기화 경로를 설정할 수 있는 원격 동기화 관리자에게 "고장(FAULT)" 메시지를 송신하는 실패된/실패한 투명 클럭을 가짐으로써, 교정/사전 대책 동작이 수행될 수 있다.
실망스럽게도, 이들 접근방식은 내부 투명 클럭 리던던시 및 스위칭 프로시저―투명 클럭의 비용을 증가시킴―를 필요로 하고/하거나, 동기화 관리자가 일반적으로 네트워크 코어 레벨에서 중앙 오피스에 보통 위치된 원격 요소이기 때문에 상당한 재설정 타임의 제공을 필요로 한다.
이러한 상당한 재설정 타임은 추가 슬레이브 요구조건(예를 들어, 주파수 안정성, 위상 과도 필터링)그리고 따라서 이의 추가 비용을 수반한다.
실패된/실패한 투명 클럭 자체에 의해 실패가 내부적으로 검출되지 않으면, 기준 클럭은 투명 클럭 주파수 편차(transparent clock frequency deviation)를 컨트롤하는데 사용될 수 있을 것이다. 이 기준 클럭은 국부적으로, 즉, 투명 클럭 내부 또는 연관된 네트워크 요소 내부 중 하나 내에, 또는, 재타이밍된 비트 스트림(a retimed bit stream)과 같은, 외부 동기화 신호에서 중 하나에 내장될(embedded) 수 있다.
이 경우에, 잠금 시스템은 재타이밍된 신호에 의해 반송되는 주파수와 투명 클럭의 국부 오실레이터에 의해 발생되는 주파수 사이의 임의의 편차를 검출하는 것이 가능할 수 있다.
실망스럽게도, 이들 방법은 또한, 예를 들어 위상 동기 루프(Phase Locked Loop)와 같은 하드웨어 요소에서 추가 비용을 필요로 한다.
종래 기술의 이전에 나타낸 단점을 해결하기 위해, 내부적으로 검출된 실패(예를 들어, 포트 실패)의 프레임워크 및/또는 외부적으로 검출된 실패의 프레임워크 중 하나에서, 본 발명은 투명 클럭 실패를 검출하기 위한 적어도 하나의 방법 및 수용가능한 비용 스킴 내에서의 관련 보호 메커니즘을 제공한다.
이 목적을 위해, 본 발명은 상기 네트워크의 트래버싱된 요소 내에서 타임 스탬핑된 패킷의 체류 타임을 결정하고 교정하기 위해 패킷 네트워크에서 사용되는 투명 클럭의 동기화 실패를 검출하고 관리하기 위한 방법에 관한 것이고, 여기서, 투명 클럭은 복수의 네트워크 요소 및 이들의 관련 투명 클럭을 포함하는 마스터/슬레이브 동기화 경로의 부분이 되며, 이 방법은 다음의 단계를 포함한다.
- 슬레이브가 상이한 경로를 통해 전송된 다수의 타임 신호를 수신하도록 하기 위해 상이한 경로를 통해 마스터로부터 슬레이브로 타임 스탬핑된 패킷을 전송하는 단계와,
- 상기 실패된/실패한 경로에 의해 제공되는 타임 신호가 다른 전송 경로에 의해 제공되는 타임 신호와 상이하다면 실패된/실패한 동기화 경로의 투명 클럭 내의 실패를 판정하는 단계.
통신 패킷 네트워크 내부로 본 발명을 구현할 때, 주파수 안정성의 측면에서 상대적으로 약한(poor) 투명 클럭 및/또는 슬레이브 요구조건을 고려하는 동안 동기화 토폴로지의 효율적으로 자동화된 보호 메커니즘이 달성된다. 즉, 본 발명은 비용 효율적이다.
도시와 같이, 본 발명은 슬레이브 레벨에서 매우 짧은 재설정 타임을 제공하여 슬레이브 클럭의 안정성 요구조건 그리고 이에 따라 비용을 상당히 완화시키는 것을 가능하게 한다.
최종적으로, 본 발명에 따라 슬레이브에 의해 모니터링되는 백업 경로 접근방식은 다수의 투명 클럭을 수반하는 리던던시 스킴을 회피한다.
따라서, 본 발명은 비용 효율적인 방식으로 동기화 토폴로지의 장점을 취하는 투명 클럭의 필요한 보호 요구조건을 제공한다.
일 실시예에서, 본 발명은 실패한 동기화 경로의 투명 클럭 내의 실패를 판정하기 위해 상기 상이한 동기화 경로 외에 새로운 동기화 경로의 셋업을, 슬레이브로 하여금 마스터 및/또는 동기화 관리 서버로 요청하게 하는, 단계를 더 포함한다.
일 실시예에서, 본 발명은 슬레이브가 검출된 실패를 동기화 관리 서버로 전송하는 단계를 더 포함한다.
일 실시예에서, 본 발명은 실패된 투명 클럭이 검출된 실패를 동기화 관리 서버로 전송하는 단계를 더 포함한다.
일 실시예에서, 본 발명은 동기화 관리 서버가 사전제공된 또는 새롭게 설정된 동기화 경로로 실패된 동기화 경로를 대체하는 단계를 더 포함한다.
일 실시예에서, 투명 클럭 상태 디스크립터(a transparent clock status descriptor)는 타임 스탬핑된 패킷에 내장되어서 투명 클럭은 상기 타임 스탬핑된 패킷 내의 내부 실패를 슬레이브에게 표시한다.
일 실시예에서, 투명 클럭 상태는 PTPv2 메시지 내에서 전송되는 새로운 타입 길이 값(Type Length Value;TLV) 유사 디스크립터에서 나타난다.
일 실시예에서, 새로운 TLV 유사 디스크립터는 각각의 트래버싱된 실패되지 않은 투명 클럭에서 교정되는 카운터를 포함한다.
일 실시예에서, 새로운 TLV 유사 디스크립터는 동기화 경로 내에서 실패된 투명 클럭을 판정하는 것을 가능하게 한다.
본 발명은 또한 상기 네트워크의 요소를 통해 타임 스탬핑된 패킷의 체류 타임을 판정하고 교정하기 위해 패킷 네트워크에서 사용되는 투명 클럭의 동기화 실패를 검출하고 관리하는 것을 목표로 하는, 슬레이브에 관한 것이고, 여기서 상기 투명 클럭은 복수의 네트워크 요소 및 이들의 관련 투명 클럭을 포함하는 마스터/슬레이브 동기화 경로의 부분이고, 상기 슬레이브는 다음의 수단을 포함한다.
- 상이한 경로를 통해 다수의 타임 신호가 전송되도록 하기 위해 상이한 동기화 경로를 통해 마스터로부터 전송되는 타임 스탬핑된 패킷을 수신하기 위한 수단과,
- 상기 실패한 경로에 의해 제공되는 타임 신호가 다른 전송 경로에 의해 제공되는 타임 신호와 상이하다면 실패한 동기화 경로의 투명 클럭 내의 실패를 판정하기 위한 수단.
통신 패킷 네트워크 내부로 본 발명을 구현할 때, 주파수 안정성의 측면에서 상대적으로 약한(poor) 투명 클럭 및/또는 슬레이브 요구조건을 고려하는 동안 동기화 토폴로지의 효율적으로 자동화된 보호 메커니즘이 달성된다. 즉, 본 발명은 비용 효율적이다.
도시와 같이, 본 발명은 슬레이브 레벨에서 매우 짧은 재설정 타임을 제공하여 슬레이브 클럭의 안정성 요구조건 그리고 이에 따라 비용을 상당히 완화시키는 것을 가능하게 한다.
최종적으로, 본 발명에 따라 슬레이브에 의해 모니터링되는 백업 경로 접근방식은 다수의 투명 클럭을 수반하는 리던던시 스킴을 회피한다.
따라서, 본 발명은 비용 효율적인 방식으로 동기화 토폴로지의 장점을 취하는 투명 클럭의 필요한 보호 요구조건을 제공한다.
이제 본 발명의 현재 바람직한 실시예에 대한 참조가 자세하게 이루어질 것이고, 이의 일례가 첨부 도면에서 도시된다.
도 1은 본 발명에 따른 방법을 구현하는 패킷 네트워크를 도시한다.
도 2는 투명 클럭이 정확하게 동작하는 도 1의 패킷 네트워크를 도시한다.
도 3은 투명 클럭이 실패를 나타내는 도 1의 패킷 네트워크를 도시한다.
도 1을 참조하면, 패킷 네트워크(100)의 요소(1041, 1042, ..., 1047)를 통해 데이터 패킷의 전송 지연을 판정하고 교정하기 위해 패킷 네트워크(100)는 투명 클럭(1021, 1022,...,1027)을 포함한다.
더 정확하게 각 네트워크 요소(104i)는 투명 클럭(102i)과 연관되며 이 투명클럭의 기능은 주로 적어도 하나의 경로(110 또는 112)를 통해 마스터(106)와 슬레이브(108) 사이에서 전송되는 타임 스탬핑된 패킷의 네트워크 요소 체류 타임을 측정하는 것으로 구성된다.
본 실시예에서, 상기 제어 패킷 및 마스터(106)/슬레이브(108)의 쌍은 따라서 이미 언급된 IEEE 1588V2 프로토콜에 대해 동작한다.
상기 프로토콜 IEEE 1588V2에 따라, 투명 클럭(1021, 1022,...,1027) 동작은, 네트워크(100)뿐만 아니라 종종 "네트워크 노이즈"로서 언급되는, PDV 유도된 통신 경로 지연 비대칭 내에서 패킷 지터―즉, 패킷 지연 변화(Packet Delay Variations;PDVs)―를 해결하기 위해 전용된다. 여기서, 통신 경로 지연 비대칭에 의해서 단방향(예를 들어, 마스터(106)에서 슬레이브(108)로)으로의 하나의 PTPV2 메시지의 통신 지연은 역방향(예를 들어, 슬레이브(108)에서 마스터(106)로)으로의 관련 PTPV2 메시지(즉, 동일한 시퀀스 번호를 가짐)의 지연과는 상당히 상이하게 되고, 이는 PSN("2방향" 접근방식)의 본연의 속성에 해당한다.
완전하게 배치된 투명 클럭 스킴을 고려하면, 슬레이브 레벨에서 엄격한 동기화 필요조건을 달성하기 위해, 마스터에서 슬레이브로의 단방향 타임 시그널링으로도 충분하다.
따라서, 투명 클럭 없이, PTPV2 성능은 원래 예측불가능한 네트워크(100) 트래픽 부하에 매우 의존적이다. 효율적인 방식으로 투명 클럭 실패를 극복하기 위해, 각 투명 클럭은 여기에서 이하 설명되는 본 발명의 제 1 및/또는 제 2 양상을 구현하는데 각 양상은 서로 독립적으로 사용될 것이기 때문이다.
실패된/실패한 투명 클럭 자체에 의해 검출되지 않은 실패를 처리하는 본 발명의 제 1 양상에 따라, 컨트롤 패킷은 상이한 동기화 경로(110 및 112)를 통해 마스터(106)에서 슬레이브(108)로 전송되어서 슬레이브(108)는 상기 상이한 경로(110 및 112)를 통해 전송되는 다수의 타임 신호를 획득할 수 있다.
따라서, 상기 경로에 의해 제공되는 타임 신호가 이후에 설명되는 바와 같이 다른 것과 상당히 상이하다면 슬레이브는 하나의 동기화 경로의 투명 클럭 내의 실패 이벤트에 대한 판단을 할 수 있다.
슬레이브(108)가 이러한 실패 검출을 수행하는 경우에, 슬레이브(108)는 검출된 실패를 네트워크의 동기화 관리자(114)에게 전송하여서, 예를 들어, 상기 동기화 관리자는 실패된/실패한 동기화 경로를 판정하거나, 격리시키기 위해, 새로운 동기화 경로를 설정한다.
본 발명의 제 1 양상에 따라, 슬레이브(108)는 개별적인 경로에 의해 제공되는 정보로부터 계산된 타임 신호를 비교하는 기능을 갖고 있어서, 하나의 경로에 의해 제공되는 타임이 다른 경로에 의해 제공되는 동일한/유사한 타임으로부터 크게 발산(diverge)하기 시작하면―타임 오프셋 임계에 기초함―, 슬레이브 서버(108)는 상기 발상 경로가 실패된/실패한 것이라고 판단할 수 있다.
도 1에서와 같이 오직 두 가지 리던던트 경로(redundant path)가 존재하는 특정 경우에, 슬레이브(108)는 잘못된 경로(faulty path)를 격리시키는 것이 가능하지 않을 수 있다. 하지만, 잘못된 경로를 검출하여 결국 이를 대체하는 것이 필요한 제 3 동기화 경로를 설정하기 위해 적합한 액션을 또한 취할 수 있는 동기화 관리자(114)에게 "알람" 메시지를 송신할 수 있다.
상기 제 3자 경로에 기초하여, 슬레이브(108)는 실패된/실패한 경로를 격리시킬 수 있고 따라서 이를 (예를 들어, 네트워크 관리 시스템에 의해) 해체시킬 수 있다.
본 발명의 이 양상은 투명 클럭 자체에 의해 검출되지 않는 느린 투명 클럭 열화―예를 들어, 국부 오실레이터의 이른 노화와 같이―의 경우에 특히 적용될 것이다.
투명 클럭 또는 다른 것에 기인한 느린 동기화 경로 실패의 검출 메커니즘은 계속해서 슬레이브를 위해 "가벼운"(즉, 저비용) 클럭을 사용하는 것을 가능하게 하고, 후자는 국부의 안정적인(그리고 비싼) 주파수 기준을 내장할 필요가 없다.
또한 백업 동기화 경로 접근방식 덕분에 국부 투명 클럭 리던던시 접근방식이 회피될 수 있다. 이는 이러한 요소의 보호 제약 및 이에 따른 비용을 완화한다.
또한, 정확하게 식별된 실패한 투명 클럭에 대해 다수의 실패한 투명 클럭의 유지관리가 조정될 수 있기 때문에 이러한 유지관리가 개선될 수 있다.
동일한 방식으로, 이 보호 시퀀스는 슬레이브 클럭 요구조건(홀드오버/필터링 단계 등) 및 이에 따른 슬레이브 비용을 상당히 완화한다.
본 발명의 제 1 양상의 다른 실시예에서 실패된/실패한 투명 클럭은 자체가 이의 실패를 검출하고, 상기 실패된/실패한 투명 클럭은, 슬레이브(108)에 대해 병렬로 또는 대안적으로, 실패 이벤트 알람을 네트워크의 동기화 관리자(114)로 전송할 수 있다.
본 발명의 제 2 양상에 따라, 투명 클럭 상태 디스크립터는 컨트롤 패킷(타임 스탬핑된 패킷)에 내장되어서 투명 클럭은 상기 컨트롤 패킷을 통해 (액션 없이) 내부 실패를 슬레이브에게 알릴 수 있다.
PTPv2 메시지의 콘텍스트에서, 투명 클럭 상태는 컨트롤 메시지 내에 전송되는 TLV 필드가 될 수 있다.
도 2를 참조하면, 이러한 디스크립터(200)는 각각의 트래버싱된 실패되지 않은/실패하지 않은 투명 클럭에 의해 1만큼 감소되는 값"ld"이다. 따라서, 디스크립터의 값은, 마스터(106) 레벨에서, 고려되는 마스터/슬레이브 통신 경로를 따라 배치되는 투명 클럭의 총 개수를 나타낸다.
정상 동작 동안, 디스크립터 값은 슬레이브 레벨에서 제로와 동일하게 될 것이다.
반대로, 널(null)이 아닌 값은 관련 동기화 경로에 대해 발생하는 실패 이벤트(300)(도 3)를 슬레이브(108)에게 표시한다.
확장으로서, 디스크립터는, 본 실시예에서와 같이, 예를 들어 동기화 메시지의 일 비트, "투명 클럭 실패 지시자(Transparent Clock failed indicator)-FID"를 포함할 수 있고, 이는 동기화 경로 내에 실패한 투명 클럭(1026)을 가리키는 것을 가능하게 한다.
실패의 경우에, ld 상태를 감소시키는 다른 후속 투명 노드를 방지하기 위해 n번째 투명 클럭은 FID 상태(통상적으로 불린 값(a Boolean value))를 변경한다. 따라서 슬레이브 레벨에서 수신되는 ld 값은 마스터/슬레이브 통신 경로 내에서 실패된 슬레이브 클럭의 위치를 제공한다.
본 발명의 상이한 양상은 특히 슬레이브 레벨에서 엄격한 주파수 및 타임 요구조건(마이크로초 정확도)을 보여주는 모바일 네트워크 애플리케이션을 커버한다. 완전한 투명 클럭 배치는 이러한 이슈를 해결하기 위한 하나의 실행가능한 접근방식이다.
각 노드에 대한 최악의 PDV 경우―약 10ms―(혼잡 조건에서 발생할 수 있음)를 갖는 10개의 노드의 동기화 네트워크 경로를 고려하고 슬레이브 레벨에서 마이크로초 타임 정확도 요구조건을 타겟으로 하면, 투명 클럭에 의해 필요한 정확도는 적어도 1ppm(part per million) 범위에 존재할 것임이 명백할 것이다.
이러한 값에 대해, 100ns 범위의, 최대로 누적된 타임 교정 에러는, 또한 μs타겟 보다 훨씬 아래에 있다. 따라서, 투명 클럭 측정 요구조건은 저비용 오실레이터로 달성가능하다.
주파수 정확도 요구조건(큰 세트의 무선 기술에 대해 필수적)은 타임 정보의 단일 유도에 의해 충족될 수 있음이 강조될 것이다. 실제로, 타임 측정 에러는 예를 들어, 타임 정보를 IEEE 1588V2 패킷의 주어진 개수 N에 걸쳐 통합함으로써 감소될 수 있어서, 에러/노이즈는 또한 (N)-1/2 비율(더 일반적으로, 필터링 기술이 또한 사용될 수 있다)로 교정된다.
초당 16개 패킷의 표준 1588V2 패킷/메시지 레이트를 고려하면, 타임 측정 에러는 1초 후 4배로 감소된다. 따라서 25ppb(part per billion) 주파수 정확도 값을 야기하는, 100ns 누적 에러는 1s에 걸쳐 25ns의 에러가 된다. 따라서 엄격한 타임 및 주파수 필요조건은 열악한 (주파수) 안정성/정확도 피쳐를 보여주는 1588V2 슬레이브 클럭으로 달성가능하다.
언급된 바와 같이, 이 제안은 PSN 내의 모든 NE에 대해 구현되는 TC를 가정하지만, 실시예에 따라, 이 "완전한 배치" 구현은 필요하지 않을 수 있다.
본 발명은 상이한 실시예에 따라 유도될 수 있다. 예시와 같이, 본 발명의 제 1 양상을 모니터링하는 다수의 경로는 마스터에서 슬레이브로의 송신 동기화 메시지의 로드 밸런싱을 가능하게 할 수 있다(예를 들어, 경로 1을 통해 송신되는 홀수 시퀀스 동기 메시지 및 경로 2를 통해 송신되는 짝수 시퀀스 동기 메시지).
100 : 패킷 네트워크 1025, 1026, 1027 : 투명 클럭
1045, 1046, 1047 : 네트워크 요소 106 : 마스터
108 : 슬레이브 110, 112 : 동기화 경로
114 : 동기화 관리 서버 200110, 200112 : 투명 클럭 상태

Claims (9)

  1. 패킷 네트워크(100)의 트래버싱된 요소(a traversed element)(1046) 내에서 타임 스탬핑된 패킷(time-stamped packet)의 체류 타임(residence time)을 결정하고 교정하기 위해 상기 패킷 네트워크(100)에서 사용되는 투명 클럭(1026)―상기 투명 클럭(1026)은 복수의 네트워크 요소(1045, 1046, 1047) 및 이들의 관련 투명 클럭(1025, 1026, 1027)을 포함하는 마스터(106)/슬레이브(108) 동기화 경로(112)의 부분임―의 동기화 실패(300)를 검출하고 관리하기 위한 방법에 있어서, 상기 방법은,
    상기 슬레이브(108)가 상이한 동기화 경로(110, 112)를 통해 전송된 다수의 타임 신호를 수신하도록 하기 위해, 상이한 동기화 경로(110, 112)를 통해 상기 마스터(106)로부터 상기 슬레이브(108)로 타임 스탬핑된 패킷을 전송하는 단계와,
    실패된 또는 실패한 동기화 경로(112)에 의해 제공되는 타임 신호와, 하나 또는 복수의 다른 전송 경로(110)에 의해 제공되는 타임 신호 사이의 차이가 미리 정해진 임계값을 초과하는 경우, 상기 실패된 또는 실패한 동기화 경로(112)의 투명 클럭(1026) 내의 실패(300)를 판정하는 단계와,
    상기 슬레이브(108)가 실패된 또는 실패한 동기화 경로(112)의 투명 클럭(1026) 내의 실패(300)를 판정하기 위해 기 존재하는 상기 상이한 동기화 경로(110, 112)에 추가되는 새로운 동기화 경로의 설정(set-up)을, 상기 마스터(106) 및/또는 동기화 관리 서버(114)로 요청하는 단계
    를 포함하고,
    상기 타임 신호는 각각의 네트워크 요소에 관련된 각각의 투명 클럭에 의해 측정되며 타임 스탬핑된 패킷의 네트워크 요소의 체류 타임에 대한 교정을 포함하는
    방법.
  2. 제 1 항에 있어서,
    상기 슬레이브(108)가 상기 검출된 실패(300)를 상기 동기화 관리 서버(114)로 전송하는 단계를 더 포함하는
    방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    실패된 또는 실패한 상기 투명 클럭(1026)이 상기 검출된 실패(300)를 상기 동기화 관리 서버(114)로 전송하는 단계를 더 포함하는
    방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 동기화 관리 서버(114)는 상기 실패된 또는 실패한 동기화 경로(112)를 사전제공된(a pre-provisioned) 또는 새롭게 구축된(a newly established) 동기화 경로로 대체하는
    방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    투명 클럭이 상기 슬레이브(108)에게 상기 타임 스탬핑된 패킷 내의 내부 실패를 표시하기 위해, 투명 클럭 상태(200110, 200112) 디스크립터(descriptor)가 상기 타임 스탬핑된 패킷에 내장되는
    방법.
  6. 제 5 항에 있어서,
    상기 투명 클럭 상태는 PTPv2 메시지 내에 전송된 새로운 타입 길이 값(Type Length Value;TLV) 형태의 디스크립터에서 표시되는
    방법.
  7. 제 6 항에 있어서,
    상기 새로운 타입 길이 값 형태의 디스크립터는 각각의 트래버싱된 실패되지 않은 투명 클럭에서 수정되는 카운터를 포함하는
    방법.
  8. 제 6 항에 있어서,
    상기 새로운 타입 길이 값 형태의 디스크립터는 상기 동기화 경로 내의 실패된 투명 클럭을 판정하는 것을 가능하게 하는
    방법.
  9. 패킷 네트워크(100)의 요소(1046)를 통해 타임 스탬핑된 패킷의 체류 타임을 판정하고 교정하기 위해 상기 패킷 네트워크(100)에서 사용되는 투명 클럭(1026)―상기 투명 클럭(1026)은 복수의 네트워크 요소(1045, 1046, 1047) 및 이들의 관련 투명 클럭을 포함하는 마스터/슬레이브 동기화 경로(112)의 부분임―의 동기화 실패(300)를 검출하고 관리하기 위한 슬레이브(108)에 있어서, 상기 슬레이브(108)는,
    상이한 경로(110, 112)를 통해 다수의 타임 신호가 전송되도록 하기 위해 상이한 동기화 경로(110, 112)를 통해 마스터(106)로부터 전송되는 타임 스탬핑된 패킷을 수신하기 위한 수단과,
    실패한 경로(112)에 의해 제공되는 타임 신호와, 하나 또는 복수의 다른 전송 경로(110)에 의해 제공되는 타임 신호와의 차이가 미리 정해진 임계값을 초과하는 경우, 상기 실패한 동기화 경로(112)의 투명 클럭(1026) 내의 실패(300)를 판정하기 위한 수단과,
    실패된 또는 실패한 동기화 경로(112)의 투명 클럭(1026) 내의 상기 실패(300)를 판정하기 위해 기 존재하는 상기 상이한 동기화 경로(110, 112)에 추가되는 새로운 동기화 경로의 설정을, 상기 마스터(106) 및/또는 동기화 관리 서버(114)로 요청하는 수단
    을 포함하며,
    상기 타임 신호는 각각의 네트워크 요소에 관련된 각각의 투명 클럭에 의해 측정되며 타임 스탬핑된 패킷의 네트워크 요소의 체류 타임에 대한 교정을 포함하는
    슬레이브.
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