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KR101489091B1 - 반도체 공정을 이용한 식별키 생성 장치 및 방법 - Google Patents

반도체 공정을 이용한 식별키 생성 장치 및 방법 Download PDF

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KR101489091B1
KR101489091B1 KR20130116424A KR20130116424A KR101489091B1 KR 101489091 B1 KR101489091 B1 KR 101489091B1 KR 20130116424 A KR20130116424 A KR 20130116424A KR 20130116424 A KR20130116424 A KR 20130116424A KR 101489091 B1 KR101489091 B1 KR 101489091B1
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KR
South Korea
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gate
drain
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contact
short
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Inventor
최병덕
김동규
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(주) 아이씨티케이
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Abstract

반도체 공정에서의 공정 편차를 이용하여 식별키를 생성하는 장치 및 방법이 제공된다. 컨택에 의해 트랜지스터의 게이트가 드레인 또는 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 미리 지정된 임계값 이하가 되도록 컨택의 게이트 측 엣지의 위치를 조절하여 반도체를 제조한다. 제조되는 반도체에 별도의 프로세스가 없는 경우, 게이트와 드레인 또는 소스의 단락 여부는 공정 편차에 의해 확률적으로 발생하고, 독출부를 통해 단락여부를 식별하고 식별키를 제공한다.

Description

반도체 공정을 이용한 식별키 생성 장치 및 방법{APPARATUS AND METHOD FOR GENERATING IDENTIFICATION KEY USING SEMICONDUCTOR PROCESS}
하드웨어 보안을 위해 식별키를 생성하는 장치 및 방법에 연관되며, 보다 구체적으로는 반도체 공정 편차를 이용하여 PUF(Physically Unclonable Function)를 구현하여 식별키를 생성하는 장치 및 방법에 연관된다.
정보화 사회가 고도화 됨에 따라 개인 정보 보호의 필요성도 높아지고 있고, 개인 정보를 암호화 및 복호화하여 안전하게 전송하는 보안 시스템을 구축하는 기술이 요구된다.
최근에는 컴퓨팅 디바이스에 저장된 식별키에 대하여, 부채널 공격(Side channel attack), 역공학(Reverse engineering) 공격 등의 다양한 공격이 이루어지고 있는 추세이다. 이런 공격에 대하여 안전하게 식별키를 생성 및 저장하는 방법으로 PUF 기술이 개발되고 있다.
PUF는 예측 불가능한 (Unpredictable) 디지털 값인 식별키를 제공할 수 있다. 개개의 PUF들은 정확한 제조 공정이 주어지고, 동일한 설계 및 공정에서 제조되더라도, 상기 개개의 PUF들이 제공하는 디지털 값은 다르다.
따라서, 복제가 불가능한 POWF(Physical One-Way Function practically impossible to be duplicated)로 지칭될 수도 있다.
이러한 PUF의 특성은 보안 및/또는 인증을 위한 암호 키의 생성에 이용될 수 있다. 이를테면, 디바이스를 다른 디바이스와 구별하기 위한 유니크 키(Unique key to distinguish devices from one another)를 제공하기 위해 PUF가 이용될 수 있다.
한국 등록특허 10-1139630호(이하 '630 특허)에서 PUF를 구현하는 방법이 제시된 바 있다. '630 특허에서는 반도체의 공정 편차(Process variation)를 이용하여 반도체의 전도성 레이어들 사이의 인터-레이어 컨택(inter-layer contact) 또는 비아(via)의 생성 여부가 확률적으로 결정되도록 한 방법이 제시되었다.
일측에 있어서, 반도체 칩에 포함되는 트랜지스터, 상기 트랜지스터 상에 형성되는 컨택 - 상기 컨택의 게이트 측 엣지의 위치는 상기 컨택에 의해 상기 트랜지스터의 게이트가 드레인 또는 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 미리 지정된 임계값 이하가 되도록 만드는 위치임 - 및 상기 컨택에 의해 상기 트랜지스터의 게이트가 상기 드레인 또는 상기 소스와 단락되었는지의 여부를 식별하여 식별키를 생성하는 독출부를 포함하는 식별키 생성 장치를 제공한다.
일실시예에 있어서, 상기 컨택의 게이트 측 엣지의 위치는 상기 컨택에 의해 상기 게이트가 상기 드레인 또는 상기 소스와 단락되지 않는 것을 보장하는 디자인 룰에 따른 게이트 측 엣지의 위치와 상이한 위치일 수 있다.
일실시예에 있어서, 상기 게이트가 상기 드레인 또는 상기 소스와 단락되는 지의 여부는 상기 반도체 칩의 제조 공정 상의 공정 편차에 따라 무작위적으로 결정될 수 있다.
일실시예에 있어서, 상기 컨택의 게이트 측 엣지의 위치는 상기 게이트와 상기 드레인 사이의 경계 또는 상기 게이트와 상기 소스의 경계로부터, 제1 임계 거리 이상 제2 임계 거리 이하로 떨어져 있는 위치일 수 있다.
일실시예에 있어서, 상기 제1 임계 거리는 상기 게이트가 상기 드레인 또는 상기 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 상기 임계값 이하가 되도록 보장하는 거리의 최소치이고, 상기 제2 임계 거리는 상기 게이트가 상기 드레인 또는 상기 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 상기 임계값 이하가 되도록 보장하는 거리의 최대치일 수 있다.
일실시예에 있어서, 상기 컨택의 게이트 측 엣지의 위치는, 상기 반도체 칩의 레이아웃에 따른 디자인된 위치와 다르게 정렬됨으로써, 상기 컨택에 의해 상기 게이트가 상기 드레인 또는 상기 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 미리 지정된 임계값 이하가 되도록 만들 수 있다.
다른 일측에 따르면, 반도체 칩의 디자인 레이아웃에 있어서, 트랜지스터를 배치하는 단계, 상기 레이아웃에 있어서, 상기 트랜지스터 상에 형성되는 컨택을 배치하는 단계 - 상기 컨택의 게이트 측 엣지의 위치는 상기 컨택에 의해 상기 트랜지스터의 게이트가 드레인 또는 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 미리 지정된 임계값 이하가 되도록 만드는 위치임 - 및 상기 레이아웃에 있어서, 상기 컨택에 의해 상기 트랜지스터의 게이트가 상기 드레인 또는 상기 소스와 단락되었는지의 여부를 식별하여 식별키를 생성하는 독출부를 배치하는 단계를 포함하는 식별키 생성 장치의 설계 방법을 제공한다.
일실시예에 있어서, 상기 컨택의 게이트 측 엣지의 위치는 상기 컨택에 의해 상기 게이트가 상기 드레인 또는 상기 소스와 단락되지 않는 것을 보장하는 디자인 룰에 따른 게이트 측 엣지의 위치와 상이한 위치일 수 있다.
일실시예에 있어서, 상기 게이트가 상기 드레인 또는 상기 소스와 단락되는 지의 여부는 상기 레이아웃을 이용하여 상기 반도체 칩을 제조하는 공정 상의 공정 편차에 따라 무작위적으로 결정될 수 있다.
또 다른 일측에 따르면, 반도체 웨이퍼 상에 트랜지스터를 생성하는 단계, 상기 트랜지스터 상에 컨택을 생성하는 단계 - 상기 컨택의 게이트 측 엣지의 위치는 상기 컨택에 의해 상기 트랜지스터의 게이트가 드레인 또는 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 미리 지정된 임계값 이하가 되도록 만드는 위치임 - 및 상기 컨택에 의해 상기 트랜지스터의 게이트가 상기 드레인 또는 상기 소스와 단락되었는지의 여부를 식별하여 식별키를 생성하는 독출부를 생성하는 단계를 포함하는 식별키 생성 장치의 제조 방법을 제공한다.
일실시예에 있어서, 상기 컨택의 게이트 측 엣지의 위치는 상기 컨택에 의해 상기 게이트가 상기 드레인 또는 상기 소스와 단락되지 않는 것을 보장하는 디자인 룰에 따른 게이트 측 엣지의 위치와 상이한 위치일 수 있다.
일실시예에 있어서, 상기 컨택을 생성하는 단계는, 상기 반도체 칩의 레이아웃에 따른 디자인된 위치와 다르게 상기 컨택 게이트 측 엣지의 위치를 정렬함으로써, 상기 컨택에 의해 상기 게이트가 상기 드레인 또는 상기 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 미리 지정된 임계값 이하가 되도록 만들 수 있다.
일실시예에 있어서, 상기 게이트가 상기 드레인 또는 상기 소스와 단락되는 지의 여부는 상기 반도체 칩을 제조하는 공정 상의 공정 편차에 따라 무작위적으로 결정될 수 있다.
또 다른 일측에 따르면, 반도체 칩에 포함되는 트랜지스터의 게이트가 컨택에 의해 드레인 또는 소스와 단락 되는지의 여부를 독출하는 단계 - 상기 컨택은 상기 트랜지스터 상에 형성되며, 상기 컨택의 게이트 측 엣지의 위치는 상기 컨택에 의해 상기 트랜지스터의 게이트가 상기 드레인 또는 상기 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 미리 지정된 임계값 이하가 되도록 만드는 위치임 - 및 상기 독출 결과를 식별하여 상기 트랜지스터에 대응하는 식별키를 제공하는 단계를 포함하는 식별키 생성 방법을 제공한다.
일실시예에 따르면, 상기 컨택의 게이트 측 엣지의 위치는 상기 컨택에 의해 상기 게이트가 상기 드레인 또는 상기 소스와 단락되지 않는 것을 보장하는 디자인 룰에 따른 게이트 측 엣지의 위치와 상이한 위치일 수 있다.
일실시예에 따르면, 상기 컨택의 위치는 상기 게이트와 상기 드레인 사이의 경계 또는 상기 게이트와 상기 소스의 경계로부터, 제1 임계 거리 이상 제2 임계 거리 이하로 떨어져 있는 위치일 수 있다.
일실시예에 따르면, 상기 제1 임계 거리는 상기 게이트가 상기 드레인 또는 상기 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 상기 임계값 이하가 되도록 보장하는 거리의 최소치이고, 상기 제2 임계 거리는 상기 게이트가 상기 드레인 또는 상기 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 상기 임계값 이하가 되도록 보장하는 거리의 최대치일 수 있다.
일실시예에 따르면, 상기 게이트가 상기 드레인 또는 상기 소스와 단락되는 지의 여부는 상기 반도체 칩을 제조하는 공정 상의 공정 편차에 따라 무작위적으로 결정될 수 있다.
일실시예에 따르면, 상기 컨택의 게이트 측 엣지의 위치는 상기 반도체 칩의 레이아웃에 따른 디자인된 위치와 다르게 정렬됨으로써, 상기 컨택에 의해 상기 게이트가 상기 드레인 또는 상기 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 미리 지정된 임계값 이하가 되도록 만들 수 있다.
도 1은 일실시예에 따른 식별키 생성 장치의 블록도를 도시한다.
도 2는 일실시예에 따른 컨택(contact) 및 트랜지스터의 평면도이다.
도 3은 일실시예에 따른 게이트와 드레인(또는 소스)이 컨택을 통해 단락될 경우의 트랜지스터의 단면도이다.
도 4는 일실시예에 따른 게이트와 드레인이 컨택을 통해 단락되지 않을 경우의 트랜지스터의 단면도이다.
도 5는 일실시예에 따른 게이트와 드레인(또는 소스)이 컨택을 통해 단락될 경우의 식별키 생성 장치의 리드-아웃(read-out) 회로도이다.
도 6은 일실시예에 따른 게이트와 드레인(또는 소스)이 컨택을 통해 단락되지 않을 경우의 식별키 생성 장치의 리드-아웃 회로도이다.
도 7은 일실시예에 따른 컨택의 게이트 측 엣지의 위치에 따른 드레인과 게이트의 단락확률을 나타내는 그래프이다.
도 8는 일실시예에 따른 식별키 생성 장치의 설계 방법을 나타내는 흐름도이다.
도 9는 일실시예에 따른 식별키 생성 장치의 제조 방법을 나타내는 흐름도이다.
도 10은 일실시예에 따른 식별키 생성 방법을 나타내는 흐름도이다.
이하에서, 일부 실시예들를, 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1은 일실시예에 따른 식별키 생성 장치(100)의 블록도를 도시한다.
일실시예에 따른 식별키 생성 장치(100)는 트랜지스터(110), 컨택(120) 및 독출부(130)를 포함할 수 있다.
일실시예에 따르면, 트랜지스터(100)는 NMOS(N-channel Metal Oxide Semiconductor) 또는 PMOS(P-channel Metal Oxide Semiconductor) 중 하나일 수 있다. 따라서, 트랜지스터(100)는 게이트, 드레인 및 소스를 포함할 수 있다.
상기한 바와 같은 트랜지스터(100)가 NMOS 또는 PMOS와 같은 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)인 경우는 일 예일 뿐이다. 그러므로, 트랜지스터(100)가 JFET(Junction gate Field-Effect Transistor) 또는 BJT(Bipolar Junction Transistor) 등과 같은 다른 트랜지스터일 수도 있다. 또한, 트랜지스터 뿐만 아니라 다이오드에 대해서도 적용될 수 있는 것으로 이해되어야 하며, 명세서에서 예시적으로 설명되는 일부 구성으로 한정되어서는 안 된다.
통상적으로 NMOS의 동작 영역은 차단 영역(cut-off range), 트라이오드 영역(triode region) 및 포화 영역(saturation region) 3가지로 구분된다. PMOS 역시 동작 원리가 동일하므로 NMOS를 중심으로 설명한다.
차단 영역에서는, NMOS 게이트의 전압이 문턱 전압(Vth) 보다 낮은 상태이다. NMOS가 동작하기 위해서는 게이트 전압이 문턱 전압 이상이 되어야 하므로 드레인(drain)-소스(source) 전압은 전류의 흐름에 영향을 주지 못한다.
트라이오드 영역에서는, NMOS 게이트 전압이 문턱 전압 보다 높은 상태이므로 전류는 흐를 수 있다. 하지만 트라이오드 영역은 아직 드레인 전류가 포화되기 전이기 때문에, 드레인 전류는 게이트-소스(Vgs) 전압과 드레인-소스(Vds) 전압 모두에 의해 영향을 받는다.
포화 영역에서도 역시, NMOS 게이트 전압이 문턱 전압 보다 높은 상태이므로 전류는 흐를 수 있다. 포화 영역에서는 드레인 전류는 드레인 전압에 무관하고 게이트 전압에만 영향을 받는다. 포화 영역에 들어서면 드레인 전류는 일정해 진다. 이는, 채널이 형성된 상태에서 게이트-드레인 전압이 문턱전압과 같아지게 되면 드레인 근처에서 채널이 없어지므로, 드레인 전압은 드레인 전류의 변화에 영향을 주지 못한다. 포화 영역에서는 Vds > Vgs - Vth 조건을 만족하게 된다.
일실시예에 따르면, 디자인 또는 공정 편차에 의해 게이트와 드레인(또는 소스)에 겹쳐서 컨택이 형성될 수 있다. 이 경우 게이트와 드레인(또는 소스)은 단락된 것과 같은 상태가 될 수 있다.
여기서, 그리고 본 명세서 전반에 걸쳐서, 컨택은 트랜지스터의 게이트와 드레인(또는 소스)사이를 단락시키는 임의의 형태의 전도성 요소(conductive element)를 의미한다. 이를테면, 상기 컨택은, 전도성 레이어들 사이를 연결하도록 형성되는 비아(Via)나, 전도성 레이어와 액티브(active) 사이를 연결하도록 형성되는 컨택(contact) 등 여하간의 전도성 요소를 포함하는 개념일 수 있다.
따라서, 컨택은 트랜지스터 내의 게이트와 드레인(또는 소스)을 단락할 수 있는 임의의 형태를 포함하는 것으로 이해되어야 하며, 명세서에서 예시적으로 설명되는 일부 구성으로 한정되어서는 안 된다.
게이트와 드레인이 단락되는 경우, NMOS는 상기 포화 영역이 되는 조건이 되는 식(Vds > Vgs - Vth)을 항상 만족하게 되므로, NMOS는 항상 포화 영역에서 동작하게 된다. 다시 말해서, 게이트 전압에 의해서 흐르는 전류의 크기에만 영향을 줄 뿐이고, 게이트 전압이 동일한 경우 드레인-소스 전압이 커지더라도 일정한 전류가 흐르게 된다. 이를 다이오드-커넥티드(diode-connected)되었다고 할 수 있다.
통상적인 게이트와 드레인이 단락되지 않는 것을 보장하는 디자인 룰에 의하면, 게이트와 드레인(또는 소스)에 컨택을 겹치도록 형성하는 것을 허용하지 않는다. 상기 디자인 룰은 컨택이 게이트, 드레인 또는 소스 중 어느 하나에 형성되어 트랜지스터의 게이트가 드레인 또는 소스와 단락되지 않는 것을 보장하는 디자인 룰일 수 있다. 이하에서는 별다른 언급이 없더라도 이러한 형식으로 이해될 수 있다.
다시 말해서, 게이트와 드레인(또는 소스)이 단락 되지 않기 때문에, 게이트와 드레인에 각각 인가된 전압에 따라 트랜지스터의 전류가 흐르게 된다.
반면에, 통상적인 디자인 룰을 적용하지 않고, 디자인 시 및/또는 공정 시 컨택의 위치를 조절하여 게이트와 드레인(또는 소스)에 무작위적(random)으로 컨택이 겹치도록 형성 할 수 있다.
게이트와 드레인(또는 소스)이 겹치도록 컨택이 형성되는 경우에, 게이트와 드레인(또는 소스)이 단락될 수 있다. 따라서, NMOS는 항상 포화 영역에서 동작하게 되므로, 게이트 전압에 따라 전류의 크기는 변할지도 모르나, 드레인 전압에 관계 없이 항상 일정한 전류가 흐르게 된다.
통상적인 반도체 공정 프로세스에서는 이러한 결과가 공정 실패로 받아들여 질 수 있다. 또한, 게이트와 드레인(또는 소스)이 단락됨으로써, 반도체는 불량으로 취급될 수 있다.
그러나, 일실시예에 따르면, 이러한 공정 실패(통상의 반도체 제조 공정에서 실패로 인식되는 현상)에 의해, 게이트와 드레인(또는 소스)이 미리 예상할 수 없는(unpredictable) 단락 현상이 발생한다. 이와 같은 무작위적인 단락 현상 발생 결과를 이용하여 PUF를 생성할 수 있다.
이러한 무작위적인(random) 공정 실패는, 게이트와 드레인(또는 소스)이 단락됨으로써, 게이트와 드레인 전압을 독립적으로 제어할 수 없음에 기인한다.
상기한 바와 같이, 게이트와 드레인(또는 소스)이 겹쳐지도록 컨택을 형성함으로써, 게이트와 드레인(또는 소스)이 단락될 수 있지만, 단락 여부는 미리 예측할 수 없다. 이는 PUF가 생성하는 디지털 값의 무작위성(randomness)를 보장할 수 있다.
한편, 반도체 제조 공정이 수행된 이후에는 별도의 프로세스를 거치지 않는 한 제조 시에 결정된 단락 여부는 그대로 유지된다. 따라서, PUF가 생성하는 디지털 값의 시불변성(time-invariant)이 높은 수준으로 보장될 수 있다.
나아가, 동일한 공정 파라미터, 이를 테면 컨택의 게이트 측 엣지(edge of the gate side of contact)의 위치 등을 이용하여 반도체를 제조하더라도, 일정 수준의 공정 오차는 불가피하다. 또한, 이러한 공정 오차의 발생 및 양상은 일정 범위 이상으로 제어할 수 없기 때문에 제조된 각 반도체 내 트랜지스터의 게이트와 드레인(또는 소스)의 단락 여부는 다를 수 있다.
따라서, 동일한 공정 파라미터를 이용하더라도, 서로 다른 디지털 값이 생성되기 때문에 PUF 특성, 즉 물리적 복제 불가능성이 만족될 수 있다.
따라서, 실시예들에 따르면, 반도체 제조 공정 시 및/또는 디자인 시 전도성 레이어에 포함된 윈도우의 위치를 변화하여 전도성 레이어와 트랜지스터간 컨택을 형성함으로써, 게이트와 드레인(또는 소스)의 단락 여부를 무작위적으로 발생하게 할 수 있다. 이러한 무작위성에 의해 PUF가 생성될 수 있다.
다만, 전도성 레이어에 포함된 컨택의 게이트 측 엣지 위치의 변화는 게이트와 드레인(또는 소스)을 단락 시킬 수 있는 반도체 공정 파라미터 중 일 예일 뿐이다. 그러므로, 게이트와 드레인(또는 소스)을 단락 시킬 수 있는 임의의 공정 파라미터를 포함하는 것으로 이해되어야 하며, 명세서에서 예시적으로 설명되는 일부 구성으로 한정되어서는 안 된다.
일실시예에 따르면 독출부(130)는 제조된 트랜지스터의 게이트와 드레인(또는 소스)의 단락 여부를 식별하고, 출력값으로 식별키를 제공할 수 있다.
제조된 트랜지스터가 NMOS일 경우, 리드-아웃 회로(read-out circuit)를 구성하여 게이트와 드레인(또는 소스)의 단락 여부를 출력값을 통해 식별 할 수 있다. 또한 출력값으로 0 또는 1의 값을 출력하여 식별키를 제공할 수 있다.
제조된 트랜지스터가 PMOS일 경우, 리드-아웃 회로를 구성하여 게이트와 드레인(또는 소스)의 단락 여부를 출력값을 통해 식별 할 수 있다. 또한 출력값으로 0 또는 1의 값을 출력하여 식별키를 제공할 수 있다.
상기한 바와 같은 독출부(130)의 구성으로 NMOS 또는 PMOS와 같은 MOSFET인 경우는 일 예일 뿐이다. 그러므로, 독출부(130)의 구성이 JFET 또는 BJT 등과 같은 다른 트랜지스터 또는 다이오드 일 수도 있는 것으로 이해되어야 하며, 명세서에서 예시적으로 설명되는 일부 구성으로 한정되어서는 안 된다.
다양한 실시예들에 따른 통상적인 공정 파라미터에 트랜지스터상에 형성되는 컨택의 구조를 이하에서 보다 상세히 설명한다.
도 2는 일실시예에 따른 컨택 및 트랜지스터의 평면도(200)이다.
컨택 및 트랜지스터의 평면도(200)에서 드레인(210), 게이트(220) 및 소스(230)을 포함하는 트랜지스터가 도시되었다. 또한, 전도성 레이어(240) 및 컨택(250)이 도시되었다.
통상적인 디자인 룰에 따르면, 컨택(250)은 드레인(210)(또는 소스(230))과 게이트(220)에 겹처서 형성되지 않도록 디자인 된다. 상기 통상적인 디자인 룰은 컨택(250)이 드레인(210)과 게이트(220)에 겹쳐서 형성되어, 드레인(210)과 게이트(220)가 단락되는 것을 허용하지 않기 때문이다.
따라서, 통상적인 디자인 룰에 의하면, 컨택(250)은 트랜지스터는 드레인(210), 게이트(220) 또는 소스(230) 중 하나에서 형성될 수 있을 뿐이다. 그러므로, 게이트(220)과 드레인(210)(또는 소스(230))이 단락되지 않아서, 통상의 트랜지스터 동작 원리로 트랜지스터가 동작하게 된다.
반면에, 일실시예에 따르면, 디자인 시 및/또는 공정 시 통상적인 디자인 룰과 다르게 컨택(250)이 드레인(210)(또는 소스(230))과 게이트(220)가 겹쳐서 형성될 수 있다.
컨택이 겹쳐서 형성되는 경우, 게이트(220)와 드레인(210)(또는 소스(230))은 무작위적으로 단락되거나 단락되지 않을 수 있다.
또한, 컨택(250)의 게이트 측 엣지의 위치는 컨택에 의해 트랜지스터의 게이트(220)가 드레인(210) 또는 소스(230)와 단락되는 확률과 단락되지 않는 확률의 차이가 미리 정해진 오차 범위 내에 있도록 위치할 수 있다.
이와 같이, 게이트(220)와 드레인(210)(또는 소스(230))의 단락 여부가 무작위적으로 결정되기 때문에 PUF가 생성하는 디지털 값의 무작위성을 보장할 수 있다.
또한, 게이트(220)와 드레인(210)(또는 소스(230))의 단락 여부는 트랜지스터가 제조된 후에는 별도의 프로세스 없이 단락 여부가 변화하지 않으므로 시불변성 역시 보장되어 PUF로 이용될 수 있다.
이와 같이, 상기 실시예들에서 설명한 컨택의 게이트 측 엣지의 위치를 조정하는 것은, 반도체 설계 단계에서 수행될 수 있다. 그러나, 이는 일부 실시예에 불과하며, 설계는 통상의 트랜지스터에 대응하여 되었더라도 반도체 공정에서 조작을 함으로써 동일한 결과를 만드는 것도 가능하므로, 이하에서 설계 또는 공정 단계 중 일부에 대해 설명하더라도 이러한 설명에 의해 일부 실시예로 국한되어서는 안 된다.
상기한 바와 같이, 게이트(220)와 드레인(210)(또는 소스(230))이 단락되는 경우와 단락되지 않는 경우의 구체적인 구조에 대해서 도 3 및 도 4에서 후술한다.
도 3은 일실시예에 따른 게이트와 드레인(또는 소스)이 컨택을 통해 단락될 경우의 트랜지스터의 단면도(300)이다.
도 3에서는 게이트(320)와 드레인(310)이 컨택(350)을 통해 단락될 경우의 단면도가 도시되어 있다. 이와 같이 컨택(350)이 형성되는 경우, 게이트(320)와 드레인(310)이 단락 될 수 있다.
상기한 바와 같이, 게이트(320)와 드레인(310)이 단락되는 경우 트랜지스터가 포화 영역에서 동작하게 되므로, 게이트에 문턱 전압 이상의 전압이 공급된다면, 게이트 전압과 관계 없이 일정한 전류가 흐를 수 있다.
또한, 도시되지는 않았지만, 게이트(320)와 소스(330)의 경우에도 마찬가지로 컨택(350)이 두 영역에 겹쳐서 형성될 수 있다. 다만, 컨택(350)이 게이트(320)와 소스(330)에 겹쳐서 형성되어 게이트(320)와 소스(330)가 단락되는 경우, 트랜지스터(300)는 턴-오프(turn-off)될 수 있다.
도 4는 일실시예에 따른 게이트와 드레인(또는 소스)이 컨택을 통해 단락되지 않을 경우의 트랜지스터의 단면도(400)이다.
도 4에서는 게이트(420)와 드레인(410)이 컨택(450)을 통해 단락되지 않을 경우의 단면도가 도시되어 있다. 이와 같이 컨택(450)이 형성되는 경우, 게이트(420)와 드레인(410)이 단락되지 않을 수 있다.
통상적인 게이트와 드레인이 단락되지 않는 것을 보장하는 디자인 룰로 제조한 경우뿐만 아니라, 디자인을 조정하여 두 영역간 경계선 상에 컨택(450)을 위치시킨 경우에도 컨택(450)이 두 영역에 겹쳐서 형성되지 않을 수 있다.
이는 반도체 공정상 공정 편차가 일정 부분 존재하고, 이 공정 편차는 일정 수준 이상으로 제어할 수 없기 때문이다. 따라서, 공정 편차에 의해 게이트(420)와 드레인(410)에 겹쳐서 컨택(450)이 형성되지 않게 되어 게이트(420)와 드레인(410)은 단락 되지 않을 수 있다.
또한, 도시되지는 않았지만, 게이트(420)와 소스(430)의 경우에도 마찬가지로 컨택(450)이 두 영역에 겹쳐서 형성되지 않을 수 있다. 컨택(350)이 게이트(320)와 소스(330)에 겹쳐서 형성되지 않아 게이트(320)와 소스(330)가 단락되지 않는 경우, 트랜지스터(300)는 게이트와 소스의 전압에 의해 동작이 결정될 수 있다.
이와 같이 게이트(420)과 드레인(410)(또는 소스(430))이 단락 되지 않으면, 통상적인 디자인 룰에 의해 디자인 및/또는 제조된 트랜지스터와 같이 동작하게 될 수 있다.
도 3 및 도 4에서 설명한 바와 같이, 게이트와 드레인이 단락되지 않는 것을 보장하는 디자인 룰을 위배하여 공정상 공정 편차를 이용하여 컨택을 두 영역에 걸쳐 형성한다면 무작위적으로 두 영역간 컨택을 통해 단락 여부를 결정할 수 있다.
따라서, 무작위적으로 단락 여부가 결정되므로 PUF가 생성하는 디지털 값의 무작위성을 보장할 수 있다.
또한, 제조가 완료된 후에는 별도의 공정이 없이는 단락 여부가 변하지 않으므로 시불변성 역시 확보되므로, PUF로 이용할 수 있다.
이하에서, 게이트와 드레인(또는 소스)의 단락 여부를 식별하여 식별키를 제공하는 구체적 회로도 및 동작에 대해 후술한다.
도 5는 일실시예에 따른 게이트와 드레인(또는 소스)이 컨택을 통해 단락 될 경우의 식별키 생성 장치의 리드-아웃(read-out) 회로도이다.
일실시예에 따르면, 게이트 노드(520)와 드레인 노드(530)가 컨택을 통해 단락 될 경우의 식별키 생성 장치의 리드-아웃 회로도(500)는 NMOS(510), 인버터(540), 게이트 바이어스 저항(RG) 및 부하 저항(RL)을 포함할 수 있다.
도 5에서는, 게이트 노드(520)와 드레인 노드(530)가 단락 될 경우의 식별키 생성 장치의 리드-아웃 회로도(500)를 도시한다. 이 경우, 게이트 바이어스 저항(RG)은 부하 저항(RL)과 함께 VDD를 전압 분배 할 수 있다. 분배되는 전압이 NMOS(510)의 게이트 노드(520)로 인가 되고, 게이트 노드(520)로 인가되는 상기 분배되는 전압은 트랜지스터의 문턱 전압 이상이 되도록 설계할 수 있다.
게이트 노드(520)와 드레인 노드(530)가 단락 되어 NMOS가 포화 영역에서 동작하게 되더라도, 게이트 전압이 문턱 전압 이상이 되어야 일정한 전류가 흐를 수 있기 때문이다.
게이트 노드(520)에 트랜지스터의 문턱 전압 이상의 전압이 인가되면, NMOS(510)는 게이트 노드(520)와 드레인 노드(530)가 단락 되어 있으므로 포화 영역에서 동작 할 수 있다. 그러므로, NMOS(510)로 일정한 전류가 흐르게 된다.
이 경우, 드레인 노드(530)의 전압은 부하 저항(RL)에 흐르는 전류에 의해 결정될 수 있다. 드레인 노드(530)의 전압이 인버터(540)의 논리 임계 전압(logic threshold)보다 낮은 값이 되도록, 부하 저항(RL), 게이트 바이어스 저항(RG) 및 NMOS(510)를 설계할 수 있다. 이러한 드레인 노드(530)의 전압이 인버터(540)의 입력으로 들어 가게 되므로, 식별키 생성 장치의 리드-아웃 회로의 출력(VOUT)은 1이 될 수 있다.
상기한 바와 같이, NMOS에서 게이트와 드레인의 단락 되었을 경우를 출력값을 통해 식별 할 수 있고, 출력값으로 1을 식별키로 제공할 수 있다.
도 6은 일실시예에 따른 게이트와 드레인이 컨택을 통해 단락되지 않을 경우의 식별키 생성 장치의 리드-아웃 회로도이다.
일실시예에 따르면, 게이트 노드(620)와 드레인 노드(630)가 컨택을 통해 단락 되지 않을 경우의 식별키 생성 장치의 리드-아웃 회로도(600)는 NMOS(610), 인버터(640), 게이트 바이어스 저항(RG) 및 부하 저항(RL)을 포함할 수 있다.
도 6에서는, 게이트 노드(620)와 드레인 노드(630)가 단락 되지 않을 때의 식별키 생성 장치의 리드-아웃 회로도(600)를 도시한다. 이 경우, 게이트 바이어스 저항(RG)은 부하 저항(RL)과 함께 VDD를 전압 분배 할 수 없고, 게이트 노드(620)는 그라운드로 바이어스 될 수 있다.
따라서, NMOS로 전류가 흐르지 않게 되고, 드레인 노드(630)의 전압은 VDD가 될 수 있다. 이러한 드레인 노드(630)의 전압이 인버터(640)의 입력으로 인가되므로 식별키 생성 장치의 리드-아웃 회로의 출력(VOUT)은 0이 될 수 있다.
상기한 바와 같이, NMOS에서 게이트와 드레인의 단락 되지 않았을 때를 출력값을 통해 식별 할 수 있고, 출력값으로 0을 식별키로 제공할 수 있다.
도 5 및 도 6에서 설명한 바와 같이, 일실시예에 따르면 NMOS에서 게이트와 드레인의 단락 여부를 독출부가 식별하고, 인버터를 거쳐 식별 키를 제공할 수 있다.
또한, PMOS에서도 게이트와 드레인(또는 소스)의 단락 여부를 독출부가 식별하고, 식별키를 제공할 수 있다. 상기한 NMOS에서 게이트와 드레인(또는 소스)의 단락 여부가 식별되는 것과 동일한 원리로 동작하기 때문에, 본 명세서에서는 별도의 설명을 생략한다.
도 7은 일실시예에 따른 컨택의 게이트 측 엣지의 위치에 따른 드레인과 게이트의 단락확률을 나타내는 그래프(700)이다.
컨택의 게이트 측 엣지의 위치에 따라 게이트와 드레인의 단락확률을 나타내는 그래프이고, 게이트와 소스의 단락 확률 역시 동일하게 나타나므로 별도의 설명을 생략한다.
컨택 확률은 컨택의 게이트 측 엣지의 위치가 드레인과 게이트의 경계선에 위치할 때 최대치가 된다. 컨택의 게이트 측 엣지가 경계선에 위치하게 되면 컨택이 형성될 때 두 영역 양쪽 모두에 형성되어 드레인과 게이트를 단락 시키기 때문에, 드레인과 게이트의 단락 확률은 최대가 된다.
이 경우, 단락 확률이 100% 근접할 정도로 높기 때문에, 공정 편차를 이용하여 무작위적으로 단락 여부가 결정될 수 없다. 따라서, 컨택의 게이트 측 엣지의 위치를 드레인과 게이트 경계선에 위치 시키는 것은 PUF 생성에 적합하지 않을 수 있다.
따라서, 일실시예에 따르면, 컨택의 게이트 측 엣지의 위치를 컨택에 의해 상기 트랜지스터의 게이트가 드레인 또는 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 미리 지정된 임계값 이하가 되도록 만들도록 위치시킬 수 있다.
또한, 미리 지정된 임계값은 단락 확률이 50%에서 소정의 오차를 가지도록 설정 할 수 있다. 단락 확률이 50% 근방에서 형성되면 게이트와 드레인의 단락 여부가 무작위적으로 결정될 확률이 높으므로, PUF 생성에 적합할 수 있다.
단락 확률이 50% 근방에서 형성되기 위해서 컨택의 게이트 측 엣지의 위치를 조절할 수 있다. 이상적으로 단락 확률이 정확히 50%가 되는 컨택의 게이트 측 엣지의 위치를 PM1 및 PM2으로 설정할 수 있다.
단락 확률이 50%가 되는 지점에, 컨택의 게이트 측 엣지의 위치가 형성되는 것이 가장 이상적이다. 하지만, 실제 반도체 제조 시에 단락 확률이 정확히 50%가 되도록 컨택의 게이트 측 엣지를 위치시키기는 것은 어렵다. 반도체 제조 공정 상 일정 수준 이상의 공정 오차는 존재하기 불가피하고, 이러한 공정 오차의 발생 및 양상은 일정 범위 이상으로 제어될 수 없기 때문이다.
따라서, 단락 확률이 50%가 되는 컨택의 게이트 측 엣지 위치인 PM1과 소정의 일정 수준의 오차를 허용하여 실제 제조 시에도 적용 할 수 있도록 임계 거리를 설정하는 것이 필요하다.
그러므로, 컨택의 게이트 측 엣지의 위치를 다양한 위치로 제작 및 측정 반복하여 단락 확률이 50%에서 소정의 오차 범위를 가지는 지점 P1 및 P2를 설정할 수 있다. P1은 단락 확률이 50%보다 소정의 오차 값 이하가 될 때의 컨택의 게이트 측 엣지의 위치를 나타내고, P2는 단락 확률이 50%보다 소정의 오차 값 이상이 될 때의 컨택의 게이트 측 엣지의 위치를 나타낼 수 있다.
따라서, 드레인과 게이트의 경계선으로부터 P1까지의 거리를 제2 임계 거리(d2)라고 하면, 제2 임계 거리는 게이트가 드레인 또는 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 상기 임계값 이하가 되도록 보장하는 거리의 최대치일 수 있다.
또한, 드레인과 게이트의 경계선으로부터 P2까지의 거리를 제1 임계 거리(d1)라고 하면, 제1 임계 거리(d1)는 상기 게이트가 상기 드레인 또는 상기 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 상기 임계값 이하가 되도록 보장하는 거리의 최소치일 수 있다.
결론적으로, 컨택의 게이트 측 엣지의 위치를 게이트와 드레인 사이의 경계 또는 게이트와 소스의 경계로부터, 제1 임계 거리(d1) 이상 제2 임계 거리(d2) 이하로 떨어져 있도록 형성할 수 있다.
이 경우, 트랜지스터의 게이트와 드레인의 단락 확률이 50% 근방에서 형성되기 때문에, 단락 여부의 무작위성을 확보할 수 있어 PUF로 이용될 수 있다.
또 다른 단락 확률이 50%가 되는 지점인 PM2 및 게이트와 소스의 경계선 부근에서 단락 확률이 50%가 되는 두 점 역시 상기한 바와 같은 원리로 임계 거리를 설정 할 수 있으므로 설명은 생략한다.
도 8는 일실시예에 따른 식별키 생성 장치의 설계 방법을 나타내는 흐름도이다.
단계(810)에서 반도체 칩의 디자인 레이아웃(layout)에 있어서, 트랜지스터를 배치할 수 있다. 트랜지스터의 게이트와 드레인 또는 소스 사이의 단락 여부를 통해 식별키를 생성하는 식별키 생성 장치를 설계하기 위함이므로, 우선적으로 트랜지스터를 배치할 수 있다.
단계(820)에서 컨택의 게이트 측 엣지의 위치를 게이트와 드레인 사이의 경계 또는 게이트와 소스의 경계로부터, 제1 임계 거리 이상 제2 임계 거리 이하로 떨어져 있도록 형성할 수 있다. 이와 같이 컨택의 게이트 측 엣지의 위치를 형성하게 될 경우, 게이트와 드레인(또는 소스)가 단락되는 확률과 단락되지 않는 확률이 소정의 오차 범위 내에 있을 수 있다.
통상의 디자인 룰에 의하면, 컨택이 게이트와 드레인 또는 소스 사이에 겹쳐지도록 형성되는 것은 허용되지 않는다. 다만, 단락 여부를 무작위적으로 결정하여 식별키 생성을 위한 식별키 생성 장치의 설계에 있어서는, 오히려 컨택을 게이트와 드레인 또는 소스 사이에 겹쳐지도록 설계하는 것이 필요하다.
따라서, 컨택의 게이트 측 엣지의 위치를 통상의 디자인 룰에 따른 컨택의 게이트 측 엣지의 위치와 상이하게 위치시켜 게이트와 드레인 또는 소스의 단락 확률이 소정의 임계값 이하가 되도록 할 수 있다.
이 경우, 반도체 칩 공정상 공정 편차를 통해 게이트와 드레인 또는 소스의 단락 여부가 무작위 적으로 결정되어 무작위성이 확보되므로, PUF에 이용될 수 있다.
단계(830)에서 반도체 칩 디자인 레이아웃에 있어서, 게이트와 드레인 또는 소스의 단락 여부를 식별하고, 식별키를 생성하는 독출부를 배치할 수 있다. 단계(820)에서 컨택을 통상의 게이트와 드레인이 단락되지 않는 것을 보장하는 디자인 룰과 다르게 디자인 함으로써, 게이트와 드레인 또는 소스의 단락 여부가 무작위 적으로 결정되는 것을 식별할 필요가 있다.
따라서, 단락 여부를 식별하고, 식별 결과를 출력값으로 제공하여 식별키를 생성하기 위한 독출부를 배치할 수 있다.
식별키 생성 장치의 설계 단계에서 컨택의 게이트 측 엣지의 위치를 조정함으로써, 반도체 공정 시 공정 편차를 이용하여 트랜지스터의 게이트와 드레인 또는 소스의 단락 여부를 무작위 적으로 결정되게 할 수 있다.
이하에서는, 식별키 생성 장치의 설계 단계 후 식별키 생성 장치를 제조하는 방법에 대하여 도 9에서 후술한다.
도 9는 일실시예에 따른 식별키 생성 장치의 제조 방법을 나타내는 흐름도이다.
단계(910)에서 반도체 웨이퍼 상에 트랜지스터를 생성할 수 있다. 트랜지스터의 게이트와 드레인 또는 소스의 단락 여부를 통해 식별키를 생성하기 때문에, 트랜지스터를 반도체 웨이퍼 상에 우선적으로 생성할 수 있다.
단계(920)에서 트랜지스터 상에 컨택을 생성할 수 있다. 공정상 공정 편차에 의해 컨택이 형성되어 게이트와 드레인 또는 소스의 단락 여부가 무작위적으로 결정될 수 있다.
이는 디자인 시 디자인 룰에 따른 컨택의 게이트 측 엣지의 위치와 상이한 위치에 컨택의 게이트 측 엣지의 위치를 디자인하고, 공정 시 공정 편차를 이용하여, 컨택이 트랜지스터의 게이트와 드레인 또는 소스에 무작위적으로 겹치도록 생성할 수 있다.
또한, 디자인은 통상적인 게이트와 드레인이 단락되지 않는 것을 보장하는 디자인 룰대로 디자인 되었으나, 공정 시 공정 파라미터의 변경을 통해 컨택이 트랜지스터의 게이트와 드레인 또는 소스에 무작위적으로 겹치도록 생성할 수도 있다.
나아가, 공정 단계에서 반도체 칩의 레이아웃에 따른 디자인된 위치와 다르게 상기 컨택의 게이트 측 엣지의 위치를 정렬함으로써, 상기 컨택에 의해 상기 게이트가 상기 드레인 또는 상기 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 미리 지정된 임계값이 되도록 할 수 있다.
단계(930)에서 게이트와 드레인 또는 소스의 단락 여부를 식별하고, 식별키를 생성하는 독출부를 생성할 수 있다. 단계(920)에서 생성된 컨택에 의해 트랜지스터의 게이트와 드레인 또는 소스가 단락 되는지 여부를 식별하고 식별 결과를 출력값으로 제공하여 식별키를 생성하기 위한 독출부를 생성할 수 있다.
식별키 생성 장치 실제 제조 단계에서 컨택의 게이트 측 엣지의 위치를 조절하여 생성함으로써 게이트와 드레인 또는 소스의 단락 여부가 무작위적으로 결정되게 할 수 있다.
도 10은 일실시예에 따른 식별키 생성 방법을 나타내는 흐름도이다.
게이트와 드레인 또는 소스 영역이 무작위적으로 단락 되도록 제조된 트랜지스터에 대해 단락 여부를 식별하여 식별키를 생성하는 식별키 생성 방법에 대한 흐름도이다.
단계(1100)에서 반도체 칩에 포함되는 트랜지스터의 게이트가 컨택에 의해 드레인 또는 소스와 단락 되는지의 여부를 독출부가 독출할 수 있다. 컨택은 상기 트랜지스터 상에 형성되며, 상기 컨택의 게이트 측 엣지의 위치는 상기 컨택에 의해 상기 트랜지스터의 게이트가 상기 드레인 또는 상기 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 미리 지정된 임계값 이하가 되도록 만드는 위치일 수 있다.
단계(1200)에서 상기 독출 결과를 식별하여 상기 트랜지스터에 대응하는 식별키를 제공할 수 있다. 트랜지스터의 게이트가 드레인(또는 소스)과 단락되었는지 여부에 따라 0 또는 1의 값을 식별키로 제공할 수 있다. 독출부가 식별키를 제공하는 구체적인 방법에 대해서는 도 5 및 도 6에서 상술하였다.
일실시예에 따르면, 게이트가 드레인(또는 소스)와 단락 된 경우 NMOS의 경우 포화 영역에서 동작하기 때문에 NMOS에 전류가 흐르게 될 수 있다. 이를 이용하여 드레인 노드와 게이트 노드에 문턱 전압 값이 유지되고, 이 값이 인버터의 입력으로 인가되고 인버터를 통해 출력값이 제공될 수 있다. 출력값이 1로 나타나는 경우 게이트와 드레인 또는 소스는 단락된 상태이고, 1의 값이 식별키로 제공될 수 있다.
게이트가 드레인(또는 소스)와 단락 되지 않는 경우에는 NMOS의 경우 게이트에 그라운드 바이어스가 공급되어 동작하지 않게 되어 전류가 흐르지 않게 되는 것을 이용하여 단락 여부를 식별할 수 있다.
전류가 흐르지 않기 때문에, 드레인 노드에 연결된 전압이 인버터의 입력으로 인가되고 인버터를 통해 출력값이 제공될 수 있다. 출력값이 0으로 나타나는 경우 게이트와 드레인 또는 소스는 단락되지 않은 상태이고, 0의 값이 식별키로 제공될 수 있다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (19)

  1. 반도체 칩에 포함되는 트랜지스터;
    상기 트랜지스터 상에 형성되는 컨택 - 상기 컨택의 게이트 측 엣지의 위치는 상기 컨택에 의해 상기 트랜지스터의 게이트가 드레인 또는 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 미리 지정된 임계값 이하가 되도록 만드는 위치임 -; 및
    상기 컨택에 의해 상기 트랜지스터의 게이트가 상기 드레인 또는 상기 소스와 단락되었는지의 여부를 식별하여 식별키를 생성하는 독출부
    를 포함하는 식별키 생성 장치.
  2. 제1항에 있어서,
    상기 컨택의 게이트 측 엣지의 위치는 상기 컨택에 의해 상기 게이트가 상기 드레인 또는 상기 소스와 단락되지 않는 것을 보장하는 디자인 룰에 따른 게이트 측 엣지의 위치와 상이한 위치인 식별키 생성 장치.
  3. 제1항에 있어서,
    상기 게이트가 상기 드레인 또는 상기 소스와 단락되는 지의 여부는 상기 반도체 칩의 제조 공정 상의 공정 편차에 따라 무작위적으로 결정되는 식별키 생성 장치.
  4. 제1항에 있어서,
    상기 컨택의 게이트 측 엣지의 위치는 상기 게이트와 상기 드레인 사이의 경계 또는 상기 게이트와 상기 소스의 경계로부터, 제1 임계 거리 이상 제2 임계 거리 이하로 떨어져 있는 위치이고,
    상기 제1 임계 거리는 상기 게이트가 상기 드레인 또는 상기 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 상기 임계값 이하가 되도록 보장하는 거리의 최소치이고,
    상기 제2 임계 거리는 상기 게이트가 상기 드레인 또는 상기 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 상기 임계값 이하가 되도록 보장하는 거리의 최대치인, 식별키 생성 장치.
  5. 삭제
  6. 제1항에 있어서,
    상기 컨택의 게이트 측 엣지의 위치는, 상기 반도체 칩의 레이아웃에 따른 디자인된 위치와 다르게 정렬됨으로써, 상기 컨택에 의해 상기 게이트가 상기 드레인 또는 상기 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 미리 지정된 임계값 이하가 되도록 만드는 식별키 생성 장치.
  7. 반도체 칩의 디자인 레이아웃에 있어서, 트랜지스터를 배치하는 단계;
    상기 레이아웃에 있어서, 상기 트랜지스터 상에 형성되는 컨택을 배치하는 단계 - 상기 컨택의 게이트 측 엣지의 위치는 상기 컨택에 의해 상기 트랜지스터의 게이트가 드레인 또는 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 미리 지정된 임계값 이하가 되도록 만드는 위치임 -; 및
    상기 레이아웃에 있어서, 상기 컨택에 의해 상기 트랜지스터의 게이트가 상기 드레인 또는 상기 소스와 단락되었는지의 여부를 식별하여 식별키를 생성하는 독출부를 배치하는 단계
    를 포함하는 식별키 생성 장치의 설계 방법.
  8. 제7항에 있어서,
    상기 컨택의 게이트 측 엣지의 위치는 상기 컨택에 의해 상기 게이트가 상기 드레인 또는 상기 소스와 단락되지 않는 것을 보장하는 디자인 룰에 따른 게이트 측 엣지의 위치와 상이한 위치인 식별키 생성 장치의 설계 방법.
  9. 제7항에 있어서,
    상기 게이트가 상기 드레인 또는 상기 소스와 단락되는 지의 여부는 상기 레이아웃을 이용하여 상기 반도체 칩을 제조하는 공정 상의 공정 편차에 따라 무작위적으로 결정되는 식별키 생성 장치의 설계 방법.
  10. 반도체 웨이퍼 상에 트랜지스터를 생성하는 단계;
    상기 트랜지스터 상에 컨택을 생성하는 단계 - 상기 컨택의 게이트 측 엣지의 위치는 상기 컨택에 의해 상기 트랜지스터의 게이트가 드레인 또는 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 미리 지정된 임계값 이하가 되도록 만드는 위치임 -; 및
    상기 컨택에 의해 상기 트랜지스터의 게이트가 상기 드레인 또는 상기 소스와 단락되었는지의 여부를 식별하여 식별키를 생성하는 독출부를 생성하는 단계
    를 포함하는 식별키 생성 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 컨택의 게이트 측 엣지의 위치는 상기 컨택에 의해 상기 게이트가 상기 드레인 또는 상기 소스와 단락되지 않는 것을 보장하는 디자인 룰에 따른 게이트 측 엣지의 위치와 상이한 위치인 식별키 생성 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 컨택을 생성하는 단계는,
    상기 반도체 칩의 레이아웃에 따른 디자인된 위치와 다르게 상기 컨택 의 게이트 측 엣지의 위치를 정렬함으로써, 상기 컨택에 의해 상기 게이트가 상기 드레인 또는 상기 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 미리 지정된 임계값 이하가 되도록 만드는 식별키 생성 장치의 제조 방법.
  13. 제10항에 있어서,
    상기 게이트가 상기 드레인 또는 상기 소스와 단락되는 지의 여부는 상기 반도체 칩을 제조하는 공정 상의 공정 편차에 따라 무작위적으로 결정되는 식별키 생성 장치의 제조 방법.
  14. 반도체 칩에 포함되는 트랜지스터의 게이트가 컨택에 의해 드레인 또는 소스와 단락 되는지의 여부를 독출하는 단계 - 상기 컨택은 상기 트랜지스터 상에 형성되며, 상기 컨택의 게이트 측 엣지의 위치는 상기 컨택에 의해 상기 트랜지스터의 게이트가 상기 드레인 또는 상기 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 미리 지정된 임계값 이하가 되도록 만드는 위치임 -; 및
    상기 독출 결과를 식별하여 상기 트랜지스터에 대응하는 식별키를 제공하는 단계
    를 포함하는 식별키 생성 방법.
  15. 제14항에 있어서,
    상기 컨택의 게이트 측 엣지의 위치는 상기 컨택에 의해 상기 게이트가 상기 드레인 또는 상기 소스와 단락되지 않는 것을 보장하는 디자인 룰에 따른 게이트 측 엣지의 위치와 상이한 위치인 식별키 생성 방법.
  16. 제14항에 있어서,
    상기 컨택의 게이트 측 엣지의 위치는 상기 게이트와 상기 드레인 사이의 경계 또는 상기 게이트와 상기 소스의 경계로부터, 제1 임계 거리 이상 제2 임계 거리 이하로 떨어져 있는 위치이고,
    상기 제1 임계 거리는 상기 게이트가 상기 드레인 또는 상기 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 상기 임계값 이하가 되도록 보장하는 거리의 최소치이고,
    상기 제2 임계 거리는 상기 게이트가 상기 드레인 또는 상기 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 상기 임계값 이하가 되도록 보장하는 거리의 최대치인, 식별키 생성 방법.
  17. 삭제
  18. 제14항에 있어서,
    상기 게이트가 상기 드레인 또는 상기 소스와 단락되는 지의 여부는 상기 반도체 칩을 제조하는 공정 상의 공정 편차에 따라 무작위적으로 결정되는 식별키 생성 방법.
  19. 제14항에 있어서,
    상기 컨택의 게이트 측 엣지의 위치는 상기 반도체 칩의 레이아웃에 따른 디자인된 위치와 다르게 정렬됨으로써, 상기 컨택에 의해 상기 게이트가 상기 드레인 또는 상기 소스와 단락되는 확률과 단락되지 않는 확률의 차이가 미리 지정된 임계값 이하가 되도록 만드는 식별키 생성 방법.
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