KR101487950B1 - 무선통신 시스템에서 디지털 선 왜곡 전력증폭기의 입력신호 왜곡 방법 및 장치 - Google Patents

Abstract

본 발명은 무선통신 시스템에서 DPD(Digital Pre-Distortion) 전력증폭기의 선 왜곡 장치에 관한 것으로서, 입력 신호를 구성하는 적어도 하나의 비트를 상위비트와 하위비트로 구분하는 과정과, 상기 상위비트를 이용하여 연속적인 두 개의 주소 값들을 발생시키는 과정과, 각각의 주소 값에 대응되는 상위비트의 왜곡 값들을 발생시키는 과정과, 상기 하위비트에 대응되는 하위비트의 왜곡 값을 산출하는 과정과, 상기 상위비트의 왜곡 값들과 하위비트의 왜곡 값을 이용하여 상기 입력신호에 대응되는 왜곡 신호 값을 산출하는 과정을 포함하여 LUT 갱신에 소요되는 시간을 줄이고, 줄어든 메모리의 용량만큼의 가격을 낮출 수 있으며, 전력 소모를 줄일 수 있는 이점이 있다.

DPD(Digital Pre-Distortion) 전력증폭기, LUT(Look Up Table)

Description

무선통신 시스템에서 디지털 선 왜곡 전력증폭기의 입력신호 왜곡 방법 및 장치{METHOD AND APPARATUS FOR DISTORTING INPUT SIGNAL IN DIGITAL PRE-DISTORTION POWER AMPLIFIER OF WIRELESS COMMUNICATION SYSTEMS}

본 발명은 무선통신 시스템에서 DPD(Digital Pre-Distortion) 전력증폭기에 관한 것으로서, 특히, 무선통신 시스템에서 DPD 전력증폭기에 포함되는 선 왜곡 장치에 대한 입력신호를 선 왜곡(Pre-Distortion)하기 위한 방법 및 장치에 관한 것이다.

무선통신시스템의 송신 단은 DPD(Digital Pre-Distortion) 전력 증폭기에 포함되는 선 왜곡 장치를 이용하여 전력 증폭기의 비선형 특성을 개선한다.
선 왜곡 장치는 DPD 전력 증폭기의 입력 신호와 출력 신호가 선형적인 특성을 갖도록 DPD 전력 증폭기로 입력되는 디지털 신호를 미리 왜곡한다. 이때, 선 왜곡 장치는 AM-AM(Amplitude Modulation-to-Amplitude Modulation) LUT(Look Up Table), AM-PM(AM-to-Phase Modulation) LUT를 이용하여 생성한 DPD 전력 증폭기의 비선형특성에 대한 역함수를 이용하여 입력 신호를 미리 왜곡한다.

송신 단은 양자화 잡음 레벨(quantization noise level)이 성능에 영향을 미치지않는 수준에서 비트간격의 해상도(resolution bit width)를 결정한다. 이때, 선 왜곡 장치의 LUT는 비트간격의 해상도에 대응되는 LUT의 데이터의 개수에 따라 결정된 메모리의 용량을 갖는다. 즉, 비트간격의 해상도가 높아져 데이터의 개수가 늘어나는 경우, 선 왜곡 장치의 LUT에 대한 메모리 용량은 커지게 된다.
상술한 바와 같이 LUT의 메모리 용량이 커지는 경우, 송신 단은 제품의 가격을 높이고, LUT의 갱신에 소요되는 시간이 늘어나는 문제가 발생한다. 또한, LUT 갱신 시간 증가와 메모리의 용량이 증가로 인해 송신 단의 소모전력이 높아지는 문제가 발생한다.

따라서, 본 발명의 목적은 무선통신 시스템의 DPD(Digital Pre Distortion) 전력증폭기에 포함되는 선 왜곡 장치에서 LUT(Look Up Table)에 사용되는 메모리용량을 감소시키기 위한 방법 및 장치를 제공함에 있다.

본 발명의 다른 목적은 무선통신 시스템의 DPD 전력증폭기에 포함되는 선 왜곡 장치에서 LUT의 갱신 시간을 감소시키기 위한 방법 및 장치를 제공함에 있다.

본 발명의 또 다른 목적은 무선통신 시스템에서 DPD 전력증폭기에 포함되는 선 왜곡 장치에 보간법(interpolation)을 이용하여 DPD 전력 증폭기의 입력신호를 선 왜곡하기 위한 방법 및 장치를 제공함에 있다.

상술한 목적들을 달성하기 위한 본 발명의 제 1 견지에 따르면, DPD(Digital Pre-Distortion) 전력증폭기의 선 왜곡 장치에서 입력신호를 선 왜곡(Pre-Distortion)하기 위한 방법은, 입력 신호를 구성하는 적어도 하나의 비트를 상위비트와 하위비트로 구분하는 과정과, 상기 상위비트를 이용하여 연속적인 두 개의 주소 값들을 발생시키는 과정과, 각각의 주소 값에 대응되는 상위비트의 왜곡 값들을 발생시키는 과정과, 상기 하위비트에 대응되는 하위비트의 왜곡 값을 산출하는 과정과, 상기 상위비트의 왜곡 값들과 하위비트의 왜곡 값을 이용하여 상기 입력신호에 대응되는 왜곡 신호 값을 산출하는 과정을 포함하는 것을 특징으로 한다.

상술한 목적을 달성하기 위한 본 발명의 제 2 견지에 따르면, DPD 전력증폭기의 선 왜곡 장치는, 입력 신호를 구성하는 적어도 하나의 비트를 분리한 상위비트와 하위비트 중 상위비트를 이용하여 연속되는 두 개의 주소 값들을 발생시키는 2단 순차 주소발생기와, 각각의 주소 값들에 대응되는 상위비트의 왜곡 값들을 발생시키는 메모리 블록과, 상기 상위비트의 왜곡 값들과 상기 하위비트에 대한 곱을 산출하여 상기 하위비트에 대응되는 하위비트의 왜곡 값을 산출하는 곱셈기와, 상기 상위비트의 왜곡 값들과 하위비트의 왜곡 값에 대한 합을 산출하여 상기 입력신호에 대응되는 왜곡 신호 값을 산출하는 덧셈기를 포함하여 구성되는 것을 특징으로 한다.
본 발명의 제 3 견지에 따르면, DPD 전력증폭의 선 왜곡 장치는, 선형특성과 비선형특성 중 입력신호에 대한 특성을 확인하는 경계 검출기와, 입력 신호의 특성에 따라 결정된 상위비트와 하위비트의 비율에 따라 분리한 상위비트와 하위비트 중 상기 상위비트를 이용하여 연속되는 두 개의 주소 값들을 발생시키는 상기 입력신호의 특성에 따른 적어도 두 개의 2단 순차 주소 발생기들과, 각각의 주소 값들에 대응되는 상위비트의 왜곡 값들을 발생시키는 상기 입력신호의 특성에 따른 적어도 두 개의 메모리 블록들과, 상기 상위비트의 왜곡 값들과 상기 하위비트에 대한 곱을 산출하여 상기 하위비트에 대응되는 하위비트의 왜곡 값을 산출하는 상기 입력신호의 특성에 따른 적어도 두 개의 곱셈기들과, 상기 상위비트의 왜곡 값들과 하위비트의 왜곡 값에 대한 합을 산출하여 상기 입력신호에 대응되는 왜곡 신호 값을 산출하는 상기 입력신호의 특성에 따른 적어도 두 개의 덧셈기들을 포함하여 구성되는 것을 특징으로 한다.

상술한 바와 같이 본 발명의 목적은 무선통신 시스템에서 DPD(Digital Pre Distortion) 전력증폭기에 포함되는 선 왜곡 장치의 LUT(Look Up Table)에 대한 메모리 용량을 줄임으로써, LUT 갱신에 소요되는 시간을 줄이고, 줄어든 메모리의 용량만큼의 가격을 낮출 수 있으며, 전력 소모를 줄일 수 있는 이점이 있다.

이하 본 발명의 바람직한 실시 예를 첨부된 도면의 참조와 함께 상세히 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구 체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다.

이하 본 발명은 무선통신 시스템의 DPD(Digital Pre-Distortion) 전력증폭기에 포함되는 선 왜곡 장치에서 LUT(Look Up Table)를 이용하여 송신 신호를 선 왜곡하기 위한 기술에 대해 설명한다.

DPD 전력증폭기는 입출력의 선형 특성을 위해 선 왜곡 장치와 증폭기를 포함하여 구성된다. 여기서, 상기 선 왜곡 장치는 DPD 전력 증폭기에 대한 입출력의 선형 특성을 위해 DPD 전력 증폭기의 입력 신호를 왜곡한다. 상기 증폭기는 상기 선 왜곡 장치에서 왜곡한 신호를 증폭한다.

선 왜곡 장치는 LUT의 메모리 용량을 줄이기 위해 송신 단에서 전송할 수 있는 모든 송신 신호 값들에 대응되는 모든 왜곡신호 값들을 저장하지 않는다. 즉 선 왜곡 장치는 송신 단에서 전송할 수 있는 송신 신호들 중 일부 송신신호 값에 대응되는 왜곡 신호 값들만 저장한다. 이에 따라, 선 왜곡 장치는 저장하지 않는 왜곡 신호 값에 대응되는 송신 신호가 입력되면, 보간법(interpolation)을 이용하여 상기 송신 신호에 따른 왜곡 신호를 생성한다. 상술한 바와 같이 송신신호를 선 왜곡하는 전력 증폭기의 구성 및 동작 절차는 다음과 같다.

도 1은 본 발명의 제 1 실시 예에 따라 DPD 전력증폭기에 포함되는 선 왜곡 장치의 블록 구성을 도시하고 있다.

상기 도 1에 도시된 바와 같이 선 왜곡 장치는 MSB(Most Significant Bit) 추출기(101), LSB(Least Significant Bit) 추출기(103), 2단 순차 주소 발생기(105), 메모리 블록(107), 데이터 추출기(109), 직렬차감기(111), 곱셈기(113), 덧셈기(115)를 포함하여 구성된다.

상기 MSB 추출기(101)는 선 왜곡 장치로 입력되는 디지털 송신 신호 값의 상위비트들을 추출한다. 상기 LSB 추출기(103)는 선 왜곡 장치로 입력되는 디지털 송신 신호 값의 하위비트들을 추출한다. 예를 들어, 송신 신호 값이 16비트로 구성되는 경우, 상기 MSB 추출기(101)는 상위 10비트를 추출하고, 상기 LSB 추출기(103)는 하위 6비트를 추출한다. 이때, 상기 MSB 추출기(101)에 의해 추출한 상위비트들은 상기 메모리 블록(107)에서 왜곡된 송신 신호 값을 검색하기 위한 주소 값으로 사용된다. 여기서, 상기 MSB 추출기(101)와 상기 LSB추출기 (103)에서 추출하는 비트수의 비율은 전력증폭기의 특성에 따라 결정된다.

상기 2단 순차 주소 발생기(105)는 상기 MSB 추출기(101)에서 추출한 상위비트들을 이용하여 순차적인 2개의 주소 값을 생성한다. 예를 들면, 상기 MSB 추출기(101)에서 추출한 상위비트가 '101010000'인 경우, 상기 2단 순차 주소 발생기(105)는 '101010000'와 '101010001'의 순차적인 주소 값을 생성한다.

상기 메모리 블록(107)은 송신 단에서 전송할 수 있는 송신 신호 값과 상기 송신신호 값에 대응되는 왜곡된 신호 값들을 저장한다. 이때, 상기 송신 신호 값은 상기 2단 순차 주소 발생기(105)로부터 제공받은 주소 값에 대응된다. 이에 따라, 상기 메모리 블록(107)은 상기 2단 순차 주소 발생기(105)로부터 제공되는 주소 값에 대응하는 왜곡된 신호 값을 선택하여 출력한다.

상기 데이터 추출기(109)는 상기 메모리 블록(107)으로부터 제공받은 2개의 왜곡된 신호 값들 중에서 먼저 제공받은 왜곡된 신호 값을 추출한다.

상기 직렬 차감기(111)는 상기 메모리 블록(107)으로부터 제공받은 2개의 왜곡된 신호 값들에 대한 차이 값을 산출한다.
상기 곱셈기(113)는 상기 직렬 차감기(111)로부터 제공받은 왜곡된 신호 값들에 대한 차이 값과 상기 LSB 추출기(103)로부터 제공받은 하위 비트들의 곱을 산출한다. 이때, 상기 곱셈기(113)에서 산출한 값은 상기 LSB 추출기(103)에서 추출한 하위비트들에 대응되는 송신신호의 왜곡 값을 나타낸다.

상기 덧셈기(115)는 상기 곱셈기(113)로부터 제공받은 값과 상기 데이터 추출기(109)로부터 제공받은 값을 가산하여 출력한다. 이때, 상기 덧셈기(115)의 출력이 상기 선 왜곡 장치의 출력이다. 이에 따라, 증폭기는 상기 덧셈기(115)의 출력 신호를 증폭한다.
상술한 실시 예에서 선 왜곡 장치는 메모리 블록(107)의 LUT에 포함된 왜곡된 신호 값들을 이용하여 송신 신호에 따른 왜곡 신호를 생성한다. 하지만, 상기 LUT에 송신 신호에 대응되는 왜곡 신호가 존재하지 않는 경우, 미 도시되었지만 상기 선 왜곡 장치는 왜곡 신호 산출기를 포함하여 상기 송신 신호에 대한 왜곡 신호를 생성한다. 이때, 상기 왜곡 신호 산출기는 보간법을 이용하여 상기 송신 신호에 따른 왜곡 신호를 생성한다.

도 2는 본 발명의 제 2 실시 예에 따라 DPD 전력증폭기에 포함되는 선 왜곡 장치의 블록 구성을 도시하고 있다.

상기 도 2에 도시된 바와 같이 선 왜곡 장치는 경계 검출기(201), MSB 추출기(203-1, 203-2), LSB 추출기(205-1, 205-2), 2단 순차 주소 발생기(207-1, 207-2), 메모리 블록(209-1, 209-2), 데이터 추출기(211-1, 211-2), 직렬 차감기(213-1, 213-2), 곱셈기(215-1, 215-2), 덧셈기(217-1, 217-2), 출력선택 MUX(Multiplex)(219)를 포함하여 구성된다.

상기 경계 검출기(201)는 선 왜곡 장치로 입력되는 디지털 송신신호들을 선형특성을 갖는 송신 신호들과 비선형특성 갖는 송신 신호들로 구분한다. 즉, 증폭기는 낮은 출력에서 선형적인 특성을 갖고 높은 출력에서 비선형적인 특징을 갖는다. 이에 따라, 상기 경계 검출기(201)는 선 왜곡 장치로 입력되는 디지털 송신신호들을 선형특성을 갖는 송신 신호들과 비선형특성 갖는 송신 신호들로 구분한다. 이때, 상기 선형특성을 갖는 송신 신호와 비선형특성을 갖는 송신 신호를 구분하는 임계값은 증폭기의 특성에 따라서 달라질 수 있다.
상기 경계 검출기(201)는 비선형특성을 갖는 송신 신호들을 제 1 MSB 추출기(203-1)와 제 1 LSB 추출기(205-1)로 전송하고, 선형특성을 갖는 송신 신호들을 제 2 MSB 추출기(203-2)와 제 2 LSB 추출기(205-2)로 전송한다. 또한, 상기 경계 검출기(201)는 상기 선형특성을 갖는 송신 신호들과 비선형특성 갖는 송신 신호들의 구분 정보에 따른 출력선택신호를 상기 출력선택 MUX(219)로 전송한다.

상기 제 1 MSB 추출기(203-1)는 상기 경계 검출기(201)로부터 제공받은 비선형특성을 갖는 송신신호 값에서 상위비트들을 추출한다. 상기 제 1 LSB 추출기(205-1)는 상기 경계 검출기(201)로부터 제공받은 비선형특성을 갖는 송신신호 값에서 하위비트들을 추출한다. 예를 들어, 송신 신호 값이 16비트로 구성되는 경우, 상기 제 1 MSB 추출기(203-1)는 송신 신호 값에서 상위 9비트들을 추출하고, 상기 제 1 LSB 추출기(205-1)는 송신 신호 값에서 하위 7비트들을 추출한다. 이때, 상기 제 1 MSB 추출기(203-1)에 의해 추출된 상위 비트들은 상기 제 1 메모리 블록(209-1)에서 왜곡된 송신 신호 값을 검색하기 위한 주소 값으로 사용된다. 여기서, 상기 제 1 MSB 추출기(203-1)와 상기 제 1 LSB추출기 (205-1)에서 추출하는 비트수의 비율은 전력증폭기의 특성에 따라 결정된다.

상기 제 2 MSB 추출기(203-2)는 상기 경계 검출기(201)로부터 제공받은 선형특성을 갖는 송신신호 값에서 상위비트들을 추출한다. 상기 제 2 LSB 추출기(205-2)는 상기 경계 검출기(201)로부터 제공받은 선형특성을 갖는 송신신호 값에서 하위비트들을 추출한다. 예를 들어, 송신 신호 값이 16비트로 구성되는 경우, 상기 제 2 MSB 추출기(203-2)는 송신 신호 값에서 상위 4비트들을 추출하고, 상기 제 2 LSB 추출기(205-2)는 송신 신호 값에서 하위 12비트들을 추출한다. 이때, 상기 제 2 MSB 추출기(203-2)에 의해 추출된 상위 비트들은 상기 제 2 메모리 블록(209-2)에서 왜곡된 송신 신호 값을 검색하기 위한 주소 값으로 사용된다. 여기서, 상기 제 2 MSB 추출기(203-2)와 상기 제 2 LSB추출기 (205-2)에서 추출하는 비트수의 비율은 전력증폭기의 특성에 따라 결정된다.
비선형 특성을 갖는 송신 신호에 대한 선형특성을 나타내기 위해서는 비트간격의 해상도가 커야 한다. 이에 따라, 비선형특성을 갖는 송신신호를 처리하기 위한 상기 제 1 MSB 추출기(203-1)에서 추출하는 상위비트들의 크기는 선형구간의 처리를 위한 상기 제 2 MSB 추출기(203-2)에서 추출하는 상위비트들의 크기보다 크게 설정된다.

상기 제1 2단 순차 주소 발생기(207-1)는 상기 제 1 MSB 추출기(203-1)로부터 제공받은 상위비트들을 이용하여 순차적인 2개의 주소 값들을 생성한다. 예를 들면, 상기 제 1 MSB 추출기(203-1)에서 추출한 상위비트가 '101000000'인 경우, 상기 제1 2단 순차 주소 발생기(207-1)는 '101000000'와 '101000001'의 순차적인 주소 값을 생성한다.

상기 제2 2단 순차 주소 발생기(207-2)는 상기 제 2 MSB 추출기(203-2)로부터 제공받은 상위비트들을 이용하여 순차적인 2개의 주소 값을 생성한다. 예를 들면, 상기 제 1 MSB 추출기(203-2)에서 추출한 상위비트가 '1010'인 경우, 상기 제2 2단 순차 주소 발생기(207-1)는 '1010'와 ' 1011'의 순차적인 주소 값을 생성한다.

상기 제 1 메모리 블록(209-1)은 비선형 특성을 갖는 송신신호 값과 상기 송신신호 값에 대응되는 왜곡된 신호 값들을 저장한다. 이때, 상기 송신 신호 값은 상기 제 1 2단 순차 주소 발생기(207-1)로부터 제공받은 주소 값에 대응된다. 이에 따라, 상기 제 1 메모리 블록(209-1)은 상기 제 1 2단 순차 주소 발생기(207-1)로부터 제공되는 주소 값에 대응하는 왜곡된 신호 값을 선택하여 출력한다. 즉, 상기 제 1 메모리 블록(209-1)은 비선형 특성을 갖는 송신신호에 대한 왜곡된 신호 값을 선택하여 출력한다.

상기 제2 메모리 블록(209-2)은 선형 특성을 갖는 송신신호 값과 상기 송신신호 값에 대응되는 왜곡된 신호 값들을 저장한다. 이때, 상기 송신 신호 값은 상기 제 2 2단 순차 주소 발생기(207-2)로부터 제공받은 주소 값에 대응된다. 이에 따라, 상기 제 2 메모리 블록(209-2)은 상기 제 2 2단 순차 주소 발생기(207-2)로부터 제공되는 주소 값에 대응하는 왜곡된 신호 값을 선택하여 출력한다. 즉, 상기 제 2 메모리 블록(209-2)은 비형 특성을 갖는 송신신호에 대한 왜곡된 신호 값을 선택하여 출력한다.
비선형 특성을 갖는 송신 신호에 대한 선형특성을 나타내기 위해서는 비트간격의 해상도가 커야 한다. 이에 따라, 제 1 MSB 추출기(203-1)에서 제 2 MSB 추출기(203-2)에서 추출하는 상위 비트의 크기가 크므로 제 1 메모리 블록(209-1)에 저장된 데이터의 개수가 제 2 메모리 블록(209-2)에 저장된 데이터의 개수보다 많아진다.

상기 제 1 데이터 추출기(211-1)는 상기 제 1 메모리 블록(209-1)으로부터 제공받은 비선형 특성을 갖는 2개의 왜곡된 신호 값들 중에서 먼저 제공받은 왜곡된 신호 값을 추출한다.
상기 제 2 데이터 추출기(211-2)는 상기 제 2 메모리 블록(209-2)으로부터 제공받은 선형 특성을 갖는 2개의 왜곡된 신호 값들 중 먼저 제공받은 왜곡된 신호 값을 추출한다.

상기 제 1 직렬 차감기(213-1)는 상기 제 1 메모리 블록(209-1)으로부터 제공받은 2개의 왜곡된 신호 값들에 대한 차이 값을 산출한다. 상기 제 2 직렬 차감기(213-2)는 상기 제 2 메모리 블록(209-2)으로부터 제공받은 2개의 왜곡된 신호 값들에 대한 차이 값을 산출한다.
상기 제 1 곱셈기(215-1)는 상기 제 1 직렬 차감기(213-1)로부터 제공받은 왜곡된 신호 값들에 대한 차이 값과 제 1 상기 LSB 추출기(205-1)로부터 제공받은 하위 비트들의 곱을 산출한다. 상기 제 2 곱셈기(215-2)는 상기 제 2 직렬 차감기(213-2)로부터 제공받은 하위 비트들의 곱을 산출한다. 이때, 상기 제 1 곱셈기(215-1)에서 산출한 값은 상기 제 1 LSB 추출기(205-1)에서 추출한 하위비트들에 대응되는 송신신호의 왜곡 값을 나타낸다. 또한, 상기 제 2 곱셈기(215-2)에서 산출한 값은 상기 제 2 LSB 추출기(205-2)에서 추출한 하위비트들에 대응되는 송신신호의 왜곡 값을 나타낸다.
상기 제 1 덧셈기(217-1)는 상기 제 1 곱셈기(215-1)로부터 제공받은 값과 상기 제 1 데이터 추출기(211-1)제공받은 값을 가산하여 출력한다. 상기 제 2 덧셈기(217-2)는 상기 제 2 곱셈기(215-2)로부터 제공받은 값과 상기 제 2 데이터 추출기(211-2)제공받은 값을 가산하여 출력한다.

상기 출력선택 MUX(219)는 상기 경계검출기(201)로부터 제공받은 출력선택신호에 따라 상기 제 1 덧셈기(217-1)로부터 제공받은 값과 제 2 덧셈기(21702)로부터 제공받은 값 중 어느 하나를 선택하여 출력하는 것이다. 예를 들어, 출력선택신호가 비선형특성의 송신 신호를 선택한 경우, 상기 출력선택 MUX(219)는 상기 제 1 덧셈기(217-1)로부터 제공받은 값을 선택한다. 한편, 출력선택신호가 선형특성의 송신 신호를 선택한 경우, 상기 출력선택 MUX(219)는 상기 제 2 덧셈기(217-2)로부터 제공받은 값을 선택한다.

이때, 상기 출력선택 MUX(219)에서 선택된 값이 상기 선 왜곡 장치의 출력이다. 이에 따라, 증폭기는 상기 출력선택 MUX(219)에서 선택된 값을 증폭한다.
상술한 실시 예에서 선 왜곡 장치는 메모리 블록(209-1, 209-2)의 LUT에 포함된 왜곡된 신호 값들을 이용하여 송신 신호에 따른 왜곡 신호를 생성한다. 하지만, 상기 LUT에 송신 신호에 대응되는 왜곡 신호가 존재하지 않는 경우, 미 도시되었지만 상기 선 왜곡 장치는 왜곡 신호 산출기를 포함하여 상기 송신 신호에 대한 왜곡 신호를 생성한다. 이때, 상기 왜곡 신호 산출기는 보간법을 이용하여 상기 송신 신호에 따른 왜곡 신호를 생성한다.

이하 설명은 선 왜곡 장치에 포함되는 2단 순차 주소 발생기와 데이터 추출기와 직렬 차감기 및 경계 검출기의 상세 블록 구성에 대해 설명한다. 이하 설명은 선 왜곡 장치에서 3비트를 처리하는 것으로 가정하여 설명한다.

먼저, 2단 순차 주소 발생기는 하기 도 3에 도시된 바와 같이 구성된다.
도 3은 본 발명에 따른 2단 순차 주소 발생기의 상세 블록 구성을 도시하고 있다.
상기 도 3에 도시된 바와 같이 2단 순차 주소 발생기는 MUX(301, 303, 305), FF(Flip Flop)(307, 309, 311) 및 산출기(adder)(313)를 포함하여 구성된다.
상기 MUX들(301, 303, 305)은 클럭이 0이 되면 상단 입력 값을 각각의 FF들(307, 309, 311)로 인가하고, 클럭이 1이 되면 하위 입력 값을 각각의 FF(307, 309, 311)로 인가한다. 예를 들어, 2단 순차 주소 발생기의 입력이 '101'인 경우, 제 1 MUX(301)의 상단 입력 값은 '1'이고, 제 2 MUX(303)의 상단 입력 값은 '0'이며, 제 3 MUX(305)의 상단 입력 값은 '1'이 된다. 만일, 클럭이 0이 되는 경우, 제 1 MUX(301)는 상단 입력 값인 '1'을 제 1 FF(307)로 인가하고, 제 2 MUX(303)는 상단 입력 값인 '0'을 제 2 FF(309)로 인가하며, 제 3 MUX(305)는 상단 입력 값인 '1'을 제 3 FF(311)로 인가한다. 여기서, 상기 MUX들(301, 303, 305)의 클럭 주기는 상기 FF들(307, 309, 311)의 클럭 주기의 두 배이다.
상기 FF들(307, 309, 311)은 인가되는 클럭이 상승할 때 MUX들(301, 303, 305)로부터 제공받은 값을 출력한다. 예를 들어, 클럭이 상승하는 경우, 제 1 FF(307)은 '1'을 출력하고, 제 2 FF(309)는 '0'을 출력하며, 제 3 FF(311)는 '1'을 출력한다.
상기 산출기(313)는 상기 FF들(307, 309, 311)로부터 제공받은 '101'과 다른 입력단의 '1'을 가산하여 상기 MUX들(301, 303, 305)의 하단으로 '110'을 입력한다. 예를 들어, 상기 산출기(313)는 제 1 MUX(301)의 하단 입력 값으로 '1'을 입력하고, 제 2 MUX(303)의 하단 입력 값으로 '1'을 입력하며, 제 3 MUX(305)의 하단 입력 값으로 '0'을 입력한다.
이에 따라, 클럭이 1이 되는 경우, 제 1 MUX(301)는 하단 입력 값인 '1'을 제 1 FF(307)로 인가하고, 제 2 MUX(303)는 하단 입력 값인 '1'을 제 2 FF(309)로 인가하며, 제 3 MUX(305)는 하단 입력 값인 '0'을 제 3 FF(311)로 인가한다.

다음으로 데이터 추출기는 하기 도 4에 도시된 바와 같이 구성된다.
도 4는 본 발명에 따른 데이터 추출기의 상세 블록 구성을 도시하고 있다.
상기 도 4에 도시된 바와 같이 데이터 추출기는 MUX(401, 403, 405) 및 FF(407, 409, 411)를 포함하여 구성된다.
상기 MUX들(401, 403, 405)은 클럭이 0이 되면 상단 입력 값을 각각의 FF들(307, 309, 311)로 인가하고, 클럭이 1이 되면 하단 입력 값을 각각의 FF들(307, 309, 311)로 인가한다. 예를 들어, 메모리 블록으로부터 '101'과 '110'을 순차적으로 입력받는 경우, 먼저, 제 1 MUX(401)의 상단 입력 값은 '1'이고, 제 2 MUX(403)의 상단 입력 값은 '0'이며, 제 3 MUX(405)의 상단 입력 값은 '1'이 된다. 만일, 클럭이 0이 되는 경우, 제 1 MUX(401)는 상단 입력 값인 '1'을 제 1 FF(407)로 인가하고, 제 2 MUX(403)는 상단 입력 값인 '0'을 제 2 FF(409)로 인가하며, 제 3 MUX(405)는 상단 입력 값인 '1'을 제 3 FF(411)로 인가한다. 여기서, 상기 MUX들(401, 403, 405)의 클럭 주기는 상기 FF들(407, 409, 411)의 클럭 주기의 두 배이다.
상기 FF들(407, 409, 411)은 인가되는 클럭이 상승할 때 MUX들(401, 403, 405)로부터 제공받은 값을 출력한다. 예를 들어, 클럭이 상승하는 경우, 제 1 FF(407)은 '1'을 출력하고, 제 2 FF(409)는 '0'을 출력하며, 제 3 FF(411)는 '1'을 출력한다.
이때, 상기 FF들(407, 409, 411)들의 출력 값은 각각의 MUX들(301, 303, 305)의 하단으로 입력된다. 이에 따라, 상기 MUX들(301, 303, 305)은 클럭이 1인 구간에서 하위 입력 값을 각각의 FF(307, 309, 311)로 인가한다.
이에 따라, 클럭이 1이 되는 경우, 제 1 MUX(401)는 하단 입력 값인 '1'을 제 1 FF(407)로 인가하고, 제 2 MUX(403)는 하단 입력 값인 '0'을 제 2 FF(409)로 인가하며, 제 3 MUX(405)는 상단 입력 값인 '1'을 제 3 FF(411)로 인가한다.
결과적으로 데이터 추출기는 모든 클럭에서 '101'을 출력한다.

다음으로 직렬 차감기는 하기 도 5에 도시된 바와 같이 구성된다.
도 5는 본 발명에 따른 직렬 차감기의 상세 블록 구성을 도시하고 있다.
상기 도 5에 도시된 바와 같이 직렬 차감기는 FF(501, 503, 505, 507, 509, 511, 513, 515, 517)와 연산기(519)를 포함하여 구성된다.
상기 FF들(501, 503, 505, 507, 509, 511, 513, 515, 517)은 클럭이 상승할 때 입력받은 값을 출력한다. 예를 들어, 메모리 블록으로부터 '101'과 '110'을 순차적으로 입력받는 경우, 먼저, 제 1 FF(501)로 '1'을 입력하고, 제 2 FF(503)로 '0'을 입력하며, 제 3 FF(505)로 '1'을 입력한다.
만일, 클럭이 상승하는 경우, 제 1 FF(501)는 제 4 FF(507)로 '1'을 인가하고, 제 2 FF(503)는 제 5 FF(509)로 '0'을 인가하며, 제 3 FF(505)는 제 6 FF(511)로 '1'을 인가한다. 또한, 제 1 FF(501)로 '1'을 입력하고, 제 2 FF(503)로 '1'을 입력하며, 제 3 FF(505)로 '0'을 입력한다.
이에 따라, 클럭이 상승하는 경우, 제 1 FF(501)와 제 2 FF(503) 및 제 3 FF(505)는 상기 연산기(519)로 '110'을 출력한다. 또한, 제 4 FF(507)와 제 5 FF(509) 및 제 6 FF(511)는 '110'을 출력한다.
상기 연산기(519)는 제 1 FF(501)와 제 2 FF(503) 및 제 3 FF(505)로부터 제공받은 값과 제 4 FF(507)와 제 5 FF(509) 및 제 6 FF(511)로부터 제공받은 값에 대한 차를 산출한다. 이때, 상기 연산기(519)는 산출한 값을 제 7 FF(513)와 제 8 FF(515) 및 제 9 FF(517)로 출력한다.

마지막으로 경계 검출기는 하기 도 6에 도시된 바와 같이 구성된다.
도 6은 본 발명에 따른 경계 검출기의 상세 블록 구성을 도시하고 있다.
상기 도 6에 도시된 바와 같이 경계 검출기는 '101'이 입력되는 경우, 딜레이 어레이(601)와 연산부(609)로 입력 신호를 인가한다. 이때, 상기 딜레이 어레이(601)는 상기 연산부(609)에서 연산을 수행하는 동안 입력 신호를 지연시킨다.
상기 연산부(609)는 문턱 값(607)과 입력신호를 비교하여 상기 입력신호가 상기 문턱 값(607)을 초과하는지 확인한다. 만일, 상기 입력신호가 상기 문턱 값(607)을 초과하는 경우, 상기 연산부(609)는 1을 출력한다. 한편, 상기 입력신호가 상기 문턱 값(607)을 초과하지 않는 경우, 상기 연산부(609)는 0을 출력한다. 이때, 상기 연산부(609)의 출력신호는 MUX들(605, 613)의 출력을 제어하며, 출력 선택 MUX(219)에 대한 출력 선택신호로 사용된다.
상기 MUX들(605, 613)은 상기 연산부(609)의 출력 신호에 따라 0 또는 상기 딜레이 어레이(601)로부터 제공받은 입력 신호를 선택하여 출력한다. 예를 들어, 상기 연산부(609)에서 0을 출력하는 경우, 제 2 MUX(613)가 입력 신호를 선택하여 출력한다. 한편, 상기 연산부(609)에서 1을 출력하는 경우, 제 1 MUX(605)가 입력 신호를 선택하여 출력한다.

이하 설명은 선 왜곡 장치에서 입력 신호를 선 왜곡하기 위한 방법에 대해 설명한다.
도 7는 본 발명의 제 1 실시 예에 따른 무선통신 시스템에서 선 왜곡 장치의 입력신호를 선 왜곡하기 위한 절차를 도시하고 있다.

상기 도 7을 참조하면 선 왜곡 장치는 701단계에서 송신 단에서 신호를 송신하기 위해 DPD 전력 증폭기로 송신신호를 입력하는지 확인한다.

만일, 상기 송신신호가 입력되는 경우, 상기 선 왜곡 장치는 703단계로 진행하여 입력된 송신신호를 상위비트들과 하위비트들로 분리한다. 예를 들어, 송신신호 값이 16비트의 크기로 구성된 경우, 선 왜곡 장치는 상위비트들로 10비트를 추출하고, 하위비트들로 6비트를 추출한다. 이때, 상기 선 왜곡 장치에서 추출한 상위비트들은 메모리 블록에서 왜곡된 송신 신호 값을 검색하기 위한 주소 값으로 사용된다. 여기서, 상위 비트들과 하위 비트들의 비율은 전력증폭기의 특성에 따라 결정된다.

이후, 상기 선 왜곡 장치는 705단계로 진행하여 상기 상위비트들을 이용하여 순차적인 2개의 주소 값들을 생성한다. 다시 말해, 상기 선 왜곡 장치는 상기 상위비트들을 주소 값으로 입력받은 주소 값 및 다음 번지의 주소 값을 연속적으로 발생시킨다. 예를 들면, 상위비트들이 '1010000000'인 경우, 상기 선 왜곡 장치는 '1010000000'과 '1010000001'을 순차적으로 발생시킨다.

순차적인 2개의 주소 값들을 생성한 후, 상기 선 왜곡 장치는 707단계로 진행하여 상기 생성한 2개의 주소 값들에 대응되는 왜곡된 송신 값들을 확인한다. 여기서, 상기 주소 값은 송신신호 값을 의미한다.

이후, 상기 선 왜곡 장치는 709단계로 진행하여 순차적으로 생성한 2개의 주소 값들에 대한 차이 값과 상기 하위비트들에 대한 곱을 산출한다. 여기서, 곱셈에 대한 결과 값은 상기 하위비트들에 대응되는 송신신호의 왜곡된 신호 값이다.

상기 2개의 주소 값들에 대한 차이 값과 상기 하위비트들에 대한 곱을 산출한 후, 상기 선 왜곡 장치는 711단계로 진행하여 상기 705단계에서 먼저 생성한 주소 값에 대응되는 왜곡된 송신 값과 상기 709단계에서 산출한 곱셈 값을 더하여 출력한다. 이때, 상기 선 왜곡 장치가 출력하는 값은 상기 701단계에서 입력한 송신 신호에 대응되는 왜곡된 신호 값을 나타낸다.

이후, 상기 선 왜곡 장치는 본 알고리즘을 종료한다.
상술한 실시 예에서 선 왜곡 장치는 메모리 블록의 LUT에 포함된 왜곡된 신호 값들을 이용하여 송신 신호에 따른 왜곡 신호를 생성한다. 하지만, 상기 LUT에 송신 신호에 대응되는 왜곡 신호가 존재하지 않는 경우, 상기 선 왜곡 장치는 보간법을 이용하여 상기 송신 신호에 따른 왜곡 신호를 생성할 수 있다.
상술한 바와 같이 선 왜곡 장치에서 송신 신호를 왜곡한 경우, 증폭기는 상기 왜곡된 송신 신호를 증폭하여 전송한다.

도 8은 본 발명의 제 2 실시 예에 따른 무선통신 시스템에서 선 왜곡 장치의 입력신호를 선 왜곡하기 위한 절차를 도시하고 있다.

상기 도 8을 참조하면 선 왜곡 장치는 801단계에서 송신 단에서 신호를 송신하기 위해 DPD 전력 증폭기로 송신신호를 입력하는지 확인한다.

만일, 상기 송신신호가 입력되는 경우, 상기 선 왜곡 장치는 803단계로 진행하여 입력된 상기 송신신호의 값이 선형 특성을 갖는지 비선형 특성을 갖는지 확인한다.

만일, 입력된 상기 송신신호가 비선형 특성을 갖는 경우, 상기 선 왜곡 장치는 817단계로 진행하여 비선형특성을 갖도록 상위비트의 크기를 할당한다. 즉, 비선형 특성을 갖는 송신 신호는 선형 특성을 갖는 송신 신호에 비해 비트간격의 해상도가 커야 한다. 이에 따라, 선 왜곡 장치는 비선형 특성을 갖는 송신 신호에 대한 상위비트의 크기를 선형 특성을 갖는 송신 신호에 대한 상위비트의 크기보다 크게 할당한다. 예를 들어 송신 신호가 16비트의 크기로 구성될 때 선형특성을 갖는 송신 신호에 대한 상위비트의 크기를 4비트로 할당한 경우, 선 왜곡 장치는 비선형 특성을 갖는 송신 신호에 대한 상위 비트의 크기를 9비트로 할당한다.
이후, 상기 선 왜곡 장치는 819단계로 진행하여 상기 817단계에서 할당한 상위 비트의 크기에 따라 입력받은 송신신호를 상위비트들과 하위비트들로 분리한다. 이때, 상기 선 왜곡 장치에서 추출한 상위비트들은 메모리 블록에서 왜곡된 송신 신호 값을 검색하기 위한 주소 값으로 사용된다. 여기서, 상위 비트들과 하위 비트들의 비율은 전력증폭기의 특성에 따라 결정된다.

삭제

이후, 상기 선 왜곡 장치는 821단계로 진행하여 상기 상위비트들을 이용하여 순차적인 2개의 주소 값들을 생성한다. 다시 말해, 상기 선 왜곡 장치는 상기 상위비트들을 주소 값으로 입력받은 주소 값 및 다음 번지의 주소 값을 연속적으로 발생시킨다. 예를 들면, 상위비트들이 '1010000000'인 경우, 상기 선 왜곡 장치는 '1010000000'과 '1010000001'을 순차적으로 발생시킨다.

순차적인 2개의 주소 값들을 생성한 후, 상기 선 왜곡 장치는 823단계로 진행하여 비선형 특성에 따른 LUT에서 상기 521단계에서 발생시킨 주소 값 및 다음 번지의 주소 값에 대응하는 왜곡된 송신 신호 값을 확인한다.

이후, 상기 선 왜곡 장치는 825단계로 진행하여 순차적으로 생성한 2개의 주소 값들에 대한 차이 값과 상기 하위비트들에 대한 곱을 산출한다. 여기서, 곱셈에 대한 결과 값은 상기 하위비트들에 대응되는 송신신호의 왜곡된 신호 값이다.

상기 2개의 주소 값들에 대한 차이 값과 상기 하위비트들에 대한 곱을 산출한 후, 상기 선 왜곡 장치는 827단계로 진행하여 상기 821단계에서 먼저 생성한 주소 값에 대응되는 왜곡된 송신 값과 상기 825단계에서 산출한 곱셈 값을 더하여 출력한다. 이때, 상기 선 왜곡 장치가 출력하는 값은 상기 801단계에서 입력한 송신 신호에 대응되는 왜곡된 신호 값을 나타낸다.

상기 803단계에서 입력된 송신신호가 선형 특성을 갖는 경우, 상기 선 왜곡 장치는 805단계로 진행하여 선형특성을 갖도록 상위비트의 크기를 할당한다. 즉, 비선형 특성을 갖는 송신 신호는 선형 특성을 갖는 송신 신호에 비해 비트간격의 해상도가 커야 한다. 이에 따라, 선 왜곡 장치는 선형 특성을 갖는 송신 신호에 대한 상위비트의 크기를 비선형 특성을 갖는 송신 신호에 대한 상위비트의 크기보다 작게 할당한다.

이후, 상기 선 왜곡 장치는 807단계로 진행하여 상기 805단계에서 할당한 상위 비트의 크기에 따라 입력받은 송신신호를 상위비트들과 하위비트들로 분리한다. 이때, 상기 선 왜곡 장치에서 추출한 상위비트들은 메모리 블록에서 왜곡된 송신 신호 값을 검색하기 위한 주소 값으로 사용된다. 여기서, 상위 비트들과 하위 비트들의 비율은 전력증폭기의 특성에 따라 결정된다.

이후, 상기 선 왜곡 장치는 809단계로 진행하여 상기 상위비트들을 이용하여 순차적인 2개의 주소 값들을 생성한다. 다시 말해, 상기 선 왜곡 장치는 상기 상위비트들을 주소 값으로 입력받은 주소 값 및 다음 번지의 주소 값을 연속적으로 발생시킨다. 예를 들면, 상위비트들이 '1010'인 경우, 상기 선 왜곡 장치는 '1010'과 '1011'을 순차적으로 발생시킨다.

순차적인 2개의 주소 값들을 생성한 후, 상기 선 왜곡 장치는 811단계로 진행하여 선형 특성에 따른 LUT에서 상기 809단계에서 발생시킨 주소 값 및 다음 번지의 주소 값에 대응하는 왜곡된 송신 신호 값을 확인한다.

이후 상기 선 왜곡 장치는 813단계로 진행하여 순차적으로 생성한 2개의 주소 값들에 대한 차이 값과 상기 하위비트들에 대한 곱을 산출한다. 여기서, 곱셈에 대한 결과 값은 상기 하위비트들에 대응되는 송신신호의 왜곡된 신호 값이다.

상기 2개의 주소 값들에 대한 차이 값과 상기 하위비트들에 대한 곱을 산출한 후, 상기 선 왜곡 장치는 815단계로 진행하여 상기 809단계에서 먼저 생성한 주소 값에 대응되는 왜곡된 송신 값과 상기 813단계에서 산출한 곱셈 값을 더하여 출력한다. 이때, 상기 선 왜곡 장치가 출력하는 값은 상기 801단계에서 입력한 송신 신호에 대응되는 왜곡된 신호 값을 나타낸다.

이후, 상기 선 왜곡 장치는 본 알고리즘을 종료한다.
상술한 바와 같이 선 왜곡 장치에서 송신 신호를 왜곡한 경우, 증폭기는 상기 왜곡된 송신 신호를 증폭하여 전송한다.
상술한 실시 예에서 선 왜곡 장치는 메모리 블록의 LUT에 포함된 왜곡된 신호 값들을 이용하여 송신 신호에 따른 왜곡 신호를 생성한다. 하지만, 상기 LUT에 송신 신호에 대응되는 왜곡 신호가 존재하지 않는 경우, 상기 선 왜곡 장치는 보간법을 이용하여 상기 송신 신호에 따른 왜곡 신호를 생성할 수 있다.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

도 1은 본 발명의 본 발명의 제 1 실시 예에 따라 DPD 전력증폭기에 포함되는 선 왜곡 장치의 블록 구성도,
도 2는 본 발명의 본 발명의 제 2 실시 예에 따라 DPD 전력증폭기에 포함되는 선 왜곡 장치의 블록 구성도,

삭제

도 3은 본 발명에 따른 2단 순차 주소 발생기의 상세 블록 구성을 도시하는 도면,
도 4는 본 발명에 따른 데이터 발생기의 상세 블록 구성을 도시하는 도면,
도 5는 본 발명에 따른 직렬 차감기의 상세 블록 구성을 도시하는 도면,
도 6은 본 발명에 따른 경계 검출기의 상세 블록 구성을 도시하는 도면,

도 7은 본 발명의 제 1 실시 예에 따른 무선통신 시스템에서 선 왜곡 장치의 입력신호를 선 왜곡하기 위한 절차를 도시하는 도면, 및

도 8은 본 발명의 제 2 실시 예에 따른 무선통신 시스템에서 선 왜곡 장치의 입력신호를 선 왜곡하기 위한 절차를 도시하는 도면.

Claims (23)

1. DPD(Digital Pre-Distortion) 전력증폭기의 선 왜곡 장치에서 입력신호를 선 왜곡(Pre-Distortion)하기 위한 방법에 있어서,

   입력 신호를 구성하는 비트들 중 일부를 상위비트로, 나머지를 하위비트로 구분하는 과정과,

   2단 순차 주소발생기를 통해, 상기 상위비트의 값을 이용하여 연속적인 두 개의 주소 값들을 발생시키는 과정과,

   메모리 블록을 통해, 각각의 주소 값들에 대응되는 상기 상위비트의 왜곡 값들을 발생시키는 과정과,

   곱셈기를 통해, 상기 상위비트의 왜곡 값들의 차이값과 상기 하위비트의 값을 곱하여 상기 하위비트에 대응되는 하위비트의 왜곡 값을 산출하는 과정과,

   덧셈기를 통해, 상기 상위비트의 왜곡 값들 중 먼저 발생시킨 주소 값에 대응되는 상기 상위비트의 왜곡 값과 상기 하위비트의 왜곡 값을 가산하여 상기 입력신호에 대응되는 왜곡 신호 값을 산출하는 과정을 포함하는 것을 특징으로 하는 방법.
2. 제 1항에 있어서,

   상기 상위비트의 왜곡 값들을 발생시키는 과정은,

   송신신호의 상위비트에 대응되는 적어도 하나의 왜곡 값을 포함하는 LUT(Look Up Table)에서 상기 연속적인 두 개의 주소 값들에 각각 대응되는 상위비트의 왜곡 값들을 선택하는 과정을 포함하는 것을 특징으로 하는 방법.
3. 제 1항에 있어서,

   상기 상위비트의 왜곡 값들을 발생시키는 과정은,

   송신신호의 상위비트에 대응되는 적어도 하나의 왜곡 값을 포함하는 LUT(Look Up Table)에 상기 연속적인 두 개의 주소 값들에 대응되는 상위 비트의 왜곡 값들이 저장되어 있는지 확인하는 과정과,

   LUT에 상기 연속적인 두 개의 주소 값들에 대응되는 상위 비트의 왜곡 값이 저장되지 않은 경우, 보간법(Interpolation)을 이용하여 상위비트의 왜곡 값들을 생성하는 과정을 포함하는 것을 특징으로 하는 방법.
4. 삭제
5. 삭제
6. 제 1항에 있어서,

   상기 상위비트와 상기 하위비트로 구분하는 과정은,

   상기 DPD 전력증폭기에 따라 결정된 상위비트와 하위비트의 비율에 따라 상기 입력 신호를 구성하는 비트들 중 일부를 상위비트로, 나머지를 하위비트로 구분하는 과정을 포함하는 것을 특징으로 하는 방법.
7. 제 1항에 있어서,

   상기 입력 신호를 상기 상위비트와 상기 하위비트로 분리하기 전에 선형특성과 비선형특성 중 입력신호에 대한 특성을 확인하는 과정과,

   상기 입력신호에 대한 특성에 따른 상위비트와 하위비트의 비율을 확인하는 과정을 더 포함하여,

   상기 확인한 비율에 따라 상기 입력 신호를 구성하는 비트들 중 일부를 상위비트로, 나머지를 하위비트로 구분하는 과정을 포함하는 것을 특징으로 하는 방법.
8. 제 7항에 있어서,

   상기 입력신호에 대한 특성에 따른 상위비트와 하위비트의 비율은, 비선형특성에 따른 상위비트의 크기를 선형특성에 따른 상위비트의 크기보다 크게 설정하는 것을 특징으로 하는 방법.
9. 제 8항에 있어서,

   송신신호의 상위비트에 대응되는 적어도 하나의 왜곡 값을 포함하는 LUT는, 비선형특성에 따른 상위비트의 크기와 선형특성에 따른 상위비트의 크기에 따라 비선형특성에 따른 LUT(Look Up Table)가 선형특성에 따른 LUT보다 많은 개수의 왜곡 값을 포함하는 것을 특징으로 하는 방법.
10. DPD(Digital Pre-Distortion) 전력증폭기의 선 왜곡 장치에 있어서,

    입력 신호를 구성하는 비트들 중 일부를 포함하는 상위비트와 나머지 비트를 포함하는 하위비트 중 상기 상위비트의 값을 이용하여 연속되는 두 개의 주소 값들을 발생시키는 2단 순차 주소발생기와,

    각각의 주소 값들에 대응되는 상기 상위비트의 왜곡 값들을 발생시키는 메모리 블록과,

    상기 상위비트의 왜곡 값들의 차이 값과 상기 하위비트의 값을 곱하여 상기 하위비트에 대응되는 하위비트의 왜곡 값을 산출하는 곱셈기와,

    상기 상위비트의 왜곡 값들 중 먼저 발생시킨 주소 값에 대응되는 상기 상위비트의 왜곡 값과 상기 하위비트의 왜곡 값을 가산하여 상기 입력신호에 대응되는 왜곡 신호 값을 산출하는 덧셈기를 포함하여 구성되는 것을 특징으로 하는 장치.
11. 제 10항에 있어서,

    선형특성과 비선형특성 중 입력 신호의 특성에 따라 결정된 상위비트와 하위비트의 비율에 따라 상기 입력 신호에서 적어도 하나의 상위비트를 분리하는 MSB(Most Significant Bit) 추출기와,

    입력 신호의 특성에 따라 결정된 상위비트와 하위비트의 비율에 따라 상기 입력신호에서 적어도 하나의 하위비트를 분리하는 LSB(Least Significant Bit) 추출기를 더 포함하여 구성되는 것을 특징으로 하는 장치.
12. 제 10항에 있어서,

    상기 메모리 블록은,

    입력 신호의 상위비트에 대응되는 적어도 하나의 왜곡 값을 포함하는 LUT(Look Up Table)에서 상기 연속적인 두 개의 주소 값들에 대응되는 상위비트의 왜곡 값들을 선택하는 것을 특징으로 하는 장치.
13. 제 10항에 있어서,

    상기 메모리 블록에 포함되는 LUT에 상기 연속적인 두 개의 주소 값들에 대응되는 상위비트의 왜곡 값들이 저장되지 않은 경우, 보간법(Interpolation)을 이용하여 상위비트의 왜곡 값들을 생성하는 왜곡 신호 생성기를 더 포함하는 것을 특징으로 하는 장치.
14. 제 10항에 있어서,

    상기 곱셈기는, 상기 연속적인 두 개의 주소 값들에 대응되는 상위 비트의 왜곡 값들에 대한 차이 값과 상기 하위비트의 값에 대한 곱을 산출하여 상기 하위비트에 대응되는 하위비트의 왜곡 값을 산출하는 것을 특징으로 하는 장치.
15. 삭제
16. DPD(Digital Pre-Distortion) 전력증폭의 선 왜곡 장치에 있어서,

    선형특성과 비선형특성 중 입력신호에 대한 특성을 확인하는 경계 검출기와,

    입력 신호의 특성에 따라 결정된 상위비트와 하위비트의 비율에 따라, 상기 입력 신호를 구성하는 비트들을 분리한 상위비트와 하위비트 중 상기 상위비트를 이용하여, 연속되는 두 개의 주소 값들을 발생시키는 상기 입력신호의 특성에 따른 적어도 두 개의 2단 순차 주소 발생기들과,

    각각의 주소 값들에 대응되는 상위비트의 왜곡 값들을 발생시키는 상기 입력신호의 특성에 따른 적어도 두 개의 메모리 블록들과,

    상기 상위비트의 왜곡 값들의 차이 값과 상기 하위비트의 값을 곱하여 상기 하위비트에 대응되는 하위비트의 왜곡 값을 산출하는 상기 입력신호의 특성에 따른 적어도 두 개의 곱셈기들과,

    상기 상위비트의 왜곡 값들 중 먼저 발생시킨 주소 값에 대응되는 상기 상위비트의 왜곡 값과 상기 하위비트의 왜곡 값을 가산하여 상기 입력신호에 대응되는 왜곡 신호 값을 산출하는 상기 입력신호의 특성에 따른 적어도 두 개의 덧셈기들을 포함하여 구성되는 것을 특징으로 하는 장치.
17. 제 16항에 있어서,

    입력 신호의 특성에 따라 결정된 상위비트와 하위비트의 비율에 따라 상기 입력 신호에서 적어도 하나의 상위비트를 분리하는 입력 신호의 특성에 따른 적어도 두 개의 MSB(Most Significant Bit) 추출기들과,

    입력 신호의 특성에 따라 결정된 상위비트와 하위비트의 비율에 따라 상기 입력신호에서 적어도 하나의 하위비트를 분리하는 입력 신호의 특성에 따른 적어도 두 개의 LSB(Least Significant Bit) 추출기들을 더 포함하여 구성되는 것을 특징으로 하는 장치.
18. 제 16항에 있어서,

    상기 메모리 블록들은,

    입력 신호의 비선형 특성에 따른 메모리 블록인 경우, 비선형특성을 갖는 입력 신호의 상위비트에 대응되는 적어도 하나의 왜곡 값을 포함하는 비선형 LUT(Look Up Table)에서 상기 연속적인 두 개의 주소 값들에 대응되는 상위비트의 왜곡 값들을 선택하고,

    입력 신호의 선형 특성에 따른 메모리 블록인 경우, 선형특성을 갖는 입력 신호의 상위비트에 대응되는 적어도 하나의 왜곡 값을 포함하는 선형 LUT에서 상기 연속적인 두 개의 주소 값들에 대응되는 상위비트의 왜곡 값들을 선택하는 것을 특징으로 하는 장치.
19. 제 18항에 있어서,

    상기 비선형 LUT와 선형 LUT는, 비선형 LUT가 선형 LUT보다 많은 개수의 왜곡 값을 포함하는 것을 특징으로 하는 장치.
20. 제 16항에 있어서,

    상기 메모리 블록에 포함되는 LUT에 상기 연속적인 두 개의 주소 값들에 대응되는 상위비트의 왜곡 값들이 저장되지 않은 경우, 보간법(Interpolation)을 이용하여 상위비트의 왜곡 값들을 생성하는 입력 신호의 특성에 따른 적어도 두 개의 왜곡 신호 생성기들을 더 포함하는 것을 특징으로 하는 장치.
21. 제 16항에 있어서,

    상기 곱셈기들은,

    입력 신호의 비선형 특성에 따른 곱셈기인 경우, 상기 연속적인 두 개의 주소 값들에 대응되는 상위 비트의 왜곡 값들에 대한 차이 값과 상기 하위비트의 값에 대한 곱을 산출하여 상기 비선형 특성을 갖는 입력 신호에 대한 하위비트에 대응되는 하위비트의 왜곡 값을 산출하고,

    입력 신호의 선형 특성에 따른 곱셈기인 경우, 상기 연속적인 두 개의 주소 값들에 대응되는 상위 비트의 왜곡 값들에 대한 차이 값과 상기 하위비트의 값에 대한 곱을 산출하여 상기 선형 특성을 갖는 입력 신호에 대한 하위비트에 대응되는 하위비트의 왜곡 값을 산출하는 것을 특징으로 하는 장치.
22. 제 16항에 있어서,

    상기 덧셈기는,

    입력 신호의 비선형 특성에 따른 덧셈기인 경우, 상기 상위비트의 왜곡 값들 중 먼저 발생시킨 주소 값에 대응되는 상위비트의 왜곡 값과 상기 하위비트의 왜곡 값을 가산하여 비선형 특성을 갖는 입력신호에 대응되는 왜곡된 신호 값을 산출하고,

    입력 신호의 선형 특성에 따른 덧셈기인 경우, 상기 상위비트의 왜곡 값들 중 먼저 발생시킨 주소 값에 대응되는 상위비트의 왜곡 값과 상기 하위비트의 왜곡 값을 가산하여 선형 특성을 갖는 입력신호에 대응되는 왜곡된 신호 값을 산출하는 것을 특징으로 하는 장치.
23. 삭제

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