KR101485028B1

KR101485028B1 - 기준 전압 발생 회로

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Publication number: KR101485028B1
Application number: KR1020107001897A
Authority: KR
Inventors: 데츠야 히로세; 데츠야 아사이; 요시히토 아메미야; 겐이치 우에노
Original assignee: 국립대학법인 홋가이도 다이가쿠
Priority date: 2007-07-23
Filing date: 2008-07-16
Publication date: 2015-01-21
Anticipated expiration: 2028-07-16
Also published as: US8350553B2; EP2172828B1; EP2172828A1; WO2009014042A1; US20100164461A1; JPWO2009014042A1; EP2172828A4; KR20100047235A; JP5300085B2

Abstract

기준 전압의 발생에 기여하는 MOSFET의 동작 영역을 일치시키는 것에 의해, 제조 프로세스의 변동에 대해 안정된 기준 전압을 생성하는 것이다. 이 기준 전압 발생 회로(1)는, 전류 출력 단자(P_C1~ P_C5)에 전류(I_P)를 생성하는 커런트 미러부(2)와, 전류 출력 단자(P_C2)에 드레인 단자가 접속되고, 그라운드에 소스 단자가 접속되고, 기준 전압 출력 단자(P_OUT)에 게이트 단자가 접속된 MOSFET(6b)과, 전류 출력 단자(P_C3~ P_C5)로부터 드레인 단자에 전류가 생성되고, 또한 소스 단자끼리가 서로 접속되어, 온도 계수가 정인 합성 전압을 발생시키는 2조의 MOSFET 쌍을 가지는 합성 전압 발생부(8)와, 커런트 미러(2)로부터 드레인 단자에 전류가 생성되고, 게이트 단자가 합성 전압 발생부(8)의 입력에 접속되고, 소스 단자가 그라운드측에 접속되어, 온도 계수가 부인 전압을 발생시키는 MOSFET(9)을 구비한다.

Description

기준 전압 발생 회로{REFERENCE VOLTAGE GENERATION CIRCUIT}

본 발명은 일정 기준 전압을 공급하는 기준 전압 발생 회로에 관한 것이다.

종래부터, AD 컨버터, DA 컨버터, OP 앰프, 레귤레이터 회로의 레퍼런스 전압을 발생하는 회로로서 기준 전압 발생 회로가 사용되고 있다. 이 기준 전압 발생 회로로는 바이폴라 트랜지스터 소자나 다이오드 소자를 저항과 조합시킴으로써 실리콘의 밴드 갭 에너지를 참조한 전압을 출력하는 것이 일반적으로 알려져 있다. 이와 같은 기준 전압 발생 회로에서는 반도체 집적 회로(LSI: Large Scale Integrated circuits) 상에 구축하는 경우에 MOSFET 이외의 소자가 필요하게 된 결과, 제조 프로세스의 공정이 증가하거나 동작 매칭이 곤란하게 되는 경향이 있다. 또, 소비 전력이 비교적 커지는 경향이 있어, 저전류로 동작시키는 경우에도 고저항의 확보를 위해 칩 면적이 증대된다고 하는 문제가 있다.

이에 대해, 하기 비특허 문헌 1에는 바이폴라 소자나 저항 소자를 사용하지 않고, MOSFET만으로 구성되는 기준 전압 발생 회로가 제안되어 있다. 이 기준 전압 발생 회로는 MOSFET의 절대(絶對) 영도(零度)에 있어서 문턱값 전압을 참조하여 기준 전압을 발생시키는 회로이다. 상세하게, 이 회로는 저항 대신에 강반전(强反轉) 선형 영역에서 동작하는 MOSFET를 포함하고, 또한 그 MOSFET의 바이어스 전압을 생성하는 강반전 포화 영역에서 동작하는 MOSFET도 포함하는 것이다. 강반전 선형 영역에서 동작하는 MOSFET가 β 곱셈형 자기(自己) 바이어스 회로에 의해 열 전압으로 스케일링(scaling)됨과 아울러, 회로의 각 전류 패스를 흐르는 전류가 동일하게 되는 것에 의해, 출력 전압에 문턱값 전압과 열 전압을 스케일링한 전압을 가산하여 출력한다. 이와 같은 구성의 기준 전압 발생 회로에 의하면, LSI 상에서 온도에 대해 변동이 작은 기준 전압을 출력하는 회로가 구축된다.

비특허 문헌 1: T. MATSUDA, R. MINAMI, A. KANAMORI, H. IWATA, T. 0HZONE, S. YAMAMOTO, T. IHARA, S. NAKAJIMA, “A Temperature and Supply Voltage Independent CMOS Voltage Reference Circuit", IEICE TRANS. ELECTRON., Vol.E88-C, No.5, pp. 1087-1093, MAY 2005.

그러나 상술한 종래의 기준 전압 발생 회로는 2개의 다른 동작 영역의 MOSFET를 사용하여 기준 전압을 발생하도록 동작하고 있기 때문에, 문턱값 전압이나 캐리어 이동도 등의 동작 파라미터의 미스 매칭이 발생한다. 또, 회로 설계 파라미터에 대해 2개의 MOSFET 사이에서 특성이 크게 변화하여, 안정된 기준 전압의 생성이 곤란하게 되는 경우가 있었다. 또, 발생하는 기준 전압이 커런트 미러 회로의 복수의 회로 패스에 생성되는 전류에 따라 변동하기 때문에, 전원 전압 등의 변동의 영향에 의해 일정한 기준 전압을 유지하는 것이 곤란하게 된다.

따라서, 본 발명은 이러한 과제를 감안하여 이루어진 것이며, 기준 전압의 발생에 기여하는 MOSFET의 동작 영역을 일치시키는 것에 의해, 제조 프로세스의 변동에 대해 안정된 기준 전압을 생성하는 것이 가능한 기준 전압 발생 회로를 제공하는 것을 목적으로 한다.

상기 과제를 해결하기 위해, 본 발명의 기준 전압 발생 회로는, 전원 전압이 공급되어 제1 ~ 제N(N은 4 이상의 정수) 전류 출력 단자에 전류를 생성하는 커런트 미러부와; 제2 전류 출력 단자에 드레인 단자가 접속되고, 그라운드에 소스 단자가 접속되고, 기준 전압 출력 단자에 게이트 단자가 접속되어, 선형 저항으로서 동작하는 제1 전계 효과 트랜지스터와; N-3개의 트랜지스터 쌍을 가지는 합성 전압 발생부로서, 각각의 트랜지스터 쌍은 제1 요소 전계 효과 트랜지스터와 제2 요소 전계 효과 트랜지스터로 이루어지고, 제1 요소 전계 효과 트랜지스터와 제2 요소 전계 효과 트랜지스터는 소스 단자끼리가 서로 접속되고, 서로의 게이트 단자 간에 온도 계수가 정(正)인 합성 전압이 발생하고, 제1 트랜지스터 쌍의 제1 요소 전계 효과 트랜지스터의 게이트 단자에 입력단자가 접속되고, N=4인 경우 제1 트랜지스터 쌍의 제1 요소 전계 효과 트랜지스터의 드레인 단자는 제3 전류 출력 단자와 접속되고, 제1 트랜지스터 쌍의 제2 요소 전계 효과 트랜지스터의 드레인 단자는 제4 전류 출력 단자 및 기준 전압 출력 단자와 접속되고, N=5인 경우 제1 및 제2 트랜지스터 쌍의 제1 요소 전계 효과 트랜지스터의 드레인 단자는 제3 및 제4 전류 출력 단자와 각각 접속되고, 제1 트랜지스터 쌍의 제2 요소 전계 효과 트랜지스터의 드레인 단자는 제2 트랜지스터 쌍의 제1 요소 전계 효과 트랜지스터의 소스 단자와 접속되고, 제2 트랜지스터 쌍의 제2 요소 전계 효과 트랜지스터의 드레인 단자는 제5 전류 출력 단자 및 기준 전압 출력 단자와 접속되고, N≥6인 경우 제1 ~ 제N-3 트랜지스터 쌍의 제1 요소 전계 효과 트랜지스터의 드레인 단자는 제3 ~ 제N-1 전류 출력 단자와 각각 접속되고, 제1 ~ 제N-4 트랜지스터 쌍의 제2 요소 전계 효과 트랜지스터의 드레인 단자는 제2 ~ 제N-3 트랜지스터 쌍의 제1 요소 전계 효과 트랜지스터의 소스 단자와 각각 접속되고, 제N-3 트랜지스터 쌍의 제2 요소 전계 효과 트랜지스터의 드레인 단자는 제N 전류 출력 단자 및 기준 전압 출력 단자와 접속되는 합성 전압 발생부와; 드레인 단자가 제1 트랜지스터 쌍의 제1 요소 전계 효과 트랜지스터의 소스 단자에 접속되고, 게이트 단자가 합성 전압 발생부의 입력 단자에 접속되고, 소스 단자가 그라운드측에 접속되어, 게이트 단자와 소스 단자 간에 온도 계수가 부(負)인 전압이 발생하는 제2 전계 효과 트랜지스터를 구비한다.

이와 같은 기준 전압 발생 회로에 의하면, 커런트 미러부의 N개의 전류 출력 단자의 각각에 있어서, 커런트 미러부의 회로 특성과 기준 전압 출력값과 선형 저항으로서 동작하는 제1 전계 효과 트랜지스터의 특성으로 정해지는 전류가 설정되고, 제3 ~ 제N 전류 출력 단자로부터 합성 전압 발생부의 전계 효과 트랜지스터 쌍의 드레인 단자에 그 전류가 생성되는 것에 의해, 합성 전압 발생부의 입력 단자와 기준 전압 출력 단자 사이에 온도 계수가 정인 합성 전압이 출력된다. 또, 제2 전계 효과 트랜지스터의 드레인 단자에 제3 전류 출력 단자로부터 전류가 생성되는 것에 의해, 제2 전계 효과 트랜지스터의 드레인 단자와 소스 단자 사이에 부의 온도 특성을 가지는 전압이 출력된다. 이로 인해, 각각의 전계 효과 트랜지스터의 아스펙트비(aspect ratio) 등의 회로 설계 파라미터를 조정하는 것에 의해, 기준 전압 출력 단자에 온도에 의존하지 않는 일정 전압을 출력할 수 있다. 이 때, 기준 전압의 발생에 기여하는 전계 효과 트랜지스터 쌍과 제2 전계 효과 트랜지스터는 같은 동작 영역에서 동작하므로, 동작 파라미터의 미스 매칭이 발생하기 어렵고, 설계 파리미터에 대해 전계 효과 트랜지스터 사이에서 특성이 크게 변동하는 일도 없기 때문에, 온도 변동에 대해 안정된 기준 전압의 생성이 가능하게 된다. 나아가서, 전원 전압의 변동 등에 의해 커런트 미러부의 출력 전류가 변동해도 안정된 기준 전압의 발생을 가능하게 한다.

본 발명의 기준 전압 발생 회로에 의하면, 기준 전압의 발생에 기여하는 MOSFET의 동작 영역을 일치시키는 것에 의해, 제조 프로세스의 변동에 대해 안정된 기준 전압을 생성할 수 있다.

도 1은 본 발명의 바람직한 한 실시 형태에 관한 기준 전압 발생 회로를 나타내는 회로도이다.
도 2는 도 1의 기준 전압 발생 회로가 생성하는 기준 전압의 온도 특성의 시뮬레이션 결과를 나타내는 그래프이다.
도 3은 도 1의 기준 전압 발생 회로가 생성하는 기준 전압의 전원 전압 의존성의 시뮬레이션 결과를 나타내는 그래프이다.
도 4는 트랜지스터의 프로세스 변동에 따른 편차를 고려한 경우 도 1의 기준 전압 발생 회로가 생성하는 기준 전압의 온도 특성의 시뮬레이션 결과를 나타내는 그래프이다.
도 5는 본 발명의 변형예에 관한 기준 전압 발생 회로를 나타내는 회로도이다.
도 6은 본 발명의 다른 변형예에 관한 기준 전압 발생 회로를 나타내는 회로도이다.
도 7은 도 6의 기준 전압 발생 회로가 생성하는 기준 전압의 온도 특성의 측정 결과를 나타내는 그래프이다.
도 8은 본 발명의 응용예에 관한 3 단자 레귤레이터 회로를 나타내는 회로도이다.
도 9는 기준 전압 발생 회로의 종래예를 나타내는 회로도이다.

이하, 도면을 참조하면서 본 발명에 관한 기준 전압 발생 회로의 바람직한 실시 형태에 대해 상세하게 설명한다. 또한, 도면의 설명에 있어서는 동일 또는 상당 부분에는 동일 부호를 부여하고, 중복되는 설명을 생략한다.

도 1은 본 발명의 바람직한 한 실시 형태에 관한 기준 전압 발생 회로(1)를 타나내는 회로도이다. 기준 전압 발생 회로(1)는 LSI 상에 형성된 MOS형 전계 효과 트랜지스터(MOSFET)로 이루어진 기준 전압을 생성하는 전원 회로이다.

동 도면에 나타낸 바와 같이, 기준 전압 발생 회로(1)는 5개의 전류 출력 단자(P_C1, P_C2, P_C3, P_C4, P_C5)에 전류를 생성하는 커런트 미러부(2)를 갖고 있다. 커런트 미러부(2)는 5개의 동일 사이즈(채널 길이, 채널 폭)를 가지는 P형 MOSFET(3a, 3b, 3c, 3d, 3e)으로 구성되고, 각각의 MOSFET(3a, 3b, 3c, 3d, 3e)의 소스 단자에는 전원 전압(V_DD)이 공급되고, 게이트 단자는 MOSFET(3b)의 드레인 단자에 공통으로 접속되어 있다. 그리고, 각 MOSFET(3a, 3b, 3c, 3d, 3e)의 드레인 단자가 각각 전류 출력 단자(P_C1, P_C2, P_C3, P_C4, P_C5)에 접속된다. 이와 같은 기준 전압 발생 회로(1)는 5개의 전류 출력 단자(P_C1, P_C2, P_C3, P_C4, P_C5)의 각각에 거의 동일한 일정 전류(I_P)를 공급한다.

이 커런트 미러부(2)의 제1 전류 출력 단자(P_C1) 및 제2 전류 출력 단자(P_C2)에는 커런트 미러부(2)로부터 전류를 입력받는 전류원 회로부(4)가 접속되고, 이 전류원 회로부(4)는 3개의 N형 MOSFET(5a, 5b, 6b)을 포함하고 있다. MOSFET(5a, 5b)은 그 드레인 단자가 각각 제1 출력 단자(P_C1) 및 제2 전류 출력 단자(P_C2)에 접속되고, 각각의 게이트 단자는 MOSFET(5a)의 드레인 단자에 공통으로 접속되어 있다. 또, MOSFET(5a)의 소스 단자는 그라운드에 접속되어 있다. 또한, 선형 저항으로서 동작하는 MOSFET(6b)는 그 드레인 단자가 MOSFET(5b)의 소스 단자에 접속되는 것에 의해 MOSFET(5b)를 통하여 제2 전류 출력 단자(P_C2)에 접속되고, 소스 단자가 그라운드에 접속되고, 게이트 단자는 기준 전압 출력 단자(P_OUT)에 접속되어 있다. 이 기준 전압 출력 단자(P_OUT)는 기준 전압 발생 회로(1)로부터 최종적인 기준 전압을 얻기 위한 출력 단자이다.

상기 구성의 전류원 회로부(4)는 MOSFET(5a, 5b)이, 게이트-소스간 전압이 서브문턱값(subthreshold) 영역에서, 또한 드레인-소스간 전압이 포화 영역(이하, 「서브문턱값 포화 영역」이라 함)에서 동작하도록 전원 전압(V_DD) 및 각 FET의 사이즈가 설정되어 있다. 한편, MOSFET(6b)는 게이트-소스간 전압이 강반전 영역에서, 또한 드레인-소스간 전압이 선형 영역(이하, 「강반전 선형 영역」이라 함)에서 동작하도록 설정되어 있다. 전류원 회로부(4)는 트랜지스터(5a, 5b, 6b)의 특성으로 정해지는 전류(I_P)를 커런트 미러부(2)의 제1 전류 출력 단자(P_C1) 및 제2 전류 출력 단자(P_C2)로부터 입력받도록 동작한다.

여기서, 강반전 선형 영역에서 MOSFET의 전류 전압 특성은 하기 식 (1);

[식 1]

에 의해 표현된다. 여기서, I_D는 드레인 전류, K _β β는 전류 이득 계수, K _β 는 MOSFET의 아스펙트비(=W(채널 폭)/L(채널 길이)), V_GS는 게이트-소스간 전압, V_TH는 문턱값 전압, V_DS는 드레인-소스간 전압을 나타낸다. 특히, V_DS가 충분히 작을 때 V_DS의 고차항은 무시할 수 있고, 식 (1)은 하기 식 (2);

[식 2]

에 의해 근사된다.

한편, 서브문턱값 영역의 MOSFET의 전류 전압 특성은 하기 식 (3);

[식 3]

에 의해 표현된다. 여기서, K는 FET의 아스펙트비(=W(채널 폭)/L(채널 길이)), I₀은 서브문턱값 전류의 전치(前置) 계수, V_T(=k_BT/q)는 열 전압, k_B는 볼츠만 정수, T는 절대 온도, q는 전기 소량(素量), η은 서브문턱값 슬로프 계수, μ는 이동도, C_OX는 산화막의 단위 면적 용량이다. 이 서브문턱값 전류(I_D)는 드레인 전압이 4×V_T(~0.1V) 이상의 포화 영역에서는 드레인-소스간 전압(V_DS)에 의존하지 않게 되어, 하기 식 (4);

[식 4]

로 계산된다.

상술한 계산식으로부터, MOSFET(5a, 5b)의 게이트-소스간 전압의 차분이 강반전 선형 영역에서 동작하는 MOSFET(6b)의 드레인 전압(V_R1)으로 되기 때문에, V_R1은 하기 식 (5);

[식 5]

가 된다. 따라서, MOSFET(6b)의 특성으로부터, 커런트 미러부(2)에 의해 생성되는 전류(I_P)는 하기 식 (6);

[식 6]

에 의해 표현된다. K₁, K₂는 각각 MOSFET(5a, 5b)의 아스펙트비, V_REF는 기준 전압 출력 단자(P_OUT)로부터 출력되는 기준 전압이다.

커런트 미러부(2)의 제3 ~ 제5 전류 출력 단자(P_C3, P_C4, P_C5)에는 커런트 미러부(2)로부터 유입되는 전류(I_P)에 의해 기준 전압(V_REF)을 생성하는 전압원 회로부(7)가 접속되어 있다. 이 전압원 회로부(7)는 2조(組)의 N형 MOSFET 쌍에 의해 구성된 합성 전압 발생부(8)와 2개의 N형 MOSFET(9, 10)으로 구성되어 있다.

합성 전압 발생부(8)에 있어서는, 일방의 MOSFET 쌍을 구성하는 MOSFET(8a, 8b)의 소스 단자끼리가 서로 접속되고, MOSFET(8a)의 게이트 단자가 입력 단자(P_IN)에, MOSFET(8b)의 게이트 단자가 타방의 MOSFET 쌍을 통하여 출력 단자(P_OUT)측에 각각 접속되어 있다. 또, 타방의 MOSFET 쌍을 구성하는 MOSFET(8c, 8d)의 소스 단자끼리가 서로 접속되고, MOSFET(8c)의 게이트 단자가 일방의 MOSFET 쌍을 통하여 입력 단자(P_IN)측에, MOSFET(8d)의 게이트 단자가 출력 단자(P_OUT)에 각각 접속되어 있다.

또, 3개의 MOSFET(8a, 8c, 8d)에는 각각의 드레인 단자가 전류 출력 단자(P_C3, P_C4, P_C5)에 접속되는 것에 의해 드레인 전류(I_P)가 생성되고, MOSFET(8b)에는 드레인 단자가 MOSFET(8c, 8d)을 경유하여 전류 출력 단자(P_C4, P_C5)에 접속되는 것에 의해 드레인 전류(2×I_P)가 생성된다. 또한, MOSFET(8a, 8b, 8c, 8d)은 게이트 단자가 전류 출력 단자(P_C3, P_C4, P_C4, P_C5)에 각각 접속되고, 또한 전원 전압(V_DD) 및 각 FET의 사이즈가 적절하게 설정되는 것에 의해 서브문턱값 포화 영역에서 동작한다.

상기 구성을 가지는 합성 전압 발생부(8)는 커런트 미러부(2)로부터 공급되는 전류(I_P)에 따라 각각의 MOSFET 쌍의 2개의 게이트 단자 사이에 온도 계수가 정인 합성 전압을 발생시킨다. 이 때, MOSFET 쌍이 생성하는 합성 전압에 있어서는 각 MOSFET의 게이트-소스간에 나타나는 문턱값 전압이 서로 상쇄되고 있다.

MOSFET(9)에는 드레인 단자가 4개의 MOSFET(8a, 8b, 8c, 8d)을 통하여 전류 출력 단자(P_C3, P_C4, P_C5)측에 접속되는 것에 의해, 전류 출력 단자(P_C3, P_C4, P_C5)로부터 드레인 전류(3×I_P)가 공급된다. 또, MOSFET(9)의 소스 단자는 MOSFET(10)을 통하여 그라운드측에 접속되어 있다. 또한, MOSFET(9)은 게이트 단자가 입력 단자(P_IN) 및 전류 출력 단자(P_C3)에 접속되고, 전원 전압(V_DD) 및 각 FET의 사이즈가 적절히 설정되는 것에 의해 서브문턱값 단자가 포화 영역에서 동작한다. 이 MOSFET(9)은 게이트 단자가 접속된 입력 단자(P_IN)와 소스 단자 사이에 온도 계수가 부인 전압을 발생시킨다.

MOSFET(10)은 드레인 단자가 MOSFET(9)의 소스 단자에 접속되고, 소스 단자가 그라운드에 접속되고, 게이트 단자가 기준 전압 출력 단자(P_OUT)에 접속되어 있다. 이 MOSFET(10)은 전류 출력 단자(P_C3, P_C4, P_C5)로부터 드레인 전류(3×I_P)가 공급되어 강반전 선형 영역에서 동작하는 것에 의해, 드레인-소스간에 정의 온도 계수를 가지는 전압을 발생시키는 선형 저항으로서 동작한다.

여기서, 기준 전압 출력 단자(P_OUT)에 생성되는 기준 전압(V_REF)은 MOSFET(10)의 드레인 전압(V_R2)로부터 서브문턱값 포화 영역에서 동작하는 MOSFET(8a, 8b, 8c, 8d, 9)의 게이트-소스간 전압을 가감산한 것이기 때문에, 하기 식 (7);

[식 7]

로 주어진다. 또한, V_GS3, V_GS4,V_GS5,V_GS6,V_GS7은 각각 MOSFET(8a), MOSFET(9), MOSFET(8c), MOSFET(8b), MOSFET(8d)의 게이트-소스간 전압이다. 강반전 선형 영역의 MOSFET(10)에 흐르는 드레인 전류가 3×I_P로 되는 것에 주목하면, MOSFET(10)의 드레인 전압(V_R2)은 하기 식 (8);

[식 8]

로 표현된다. 따라서, 식 (6), (8)을 사용하여, 드레인 전압(V_R2)은 하기 식 (9);

[식 9]

에 의해 계산된다.

따라서, 식 (4) 및 식 (9)를 사용하면, 식 (7)은 이하와 같이 치환된다.

[식 10]

또한, K₃ ~ K₇은 MOSFET(8a, 9, 8c, 8b, 8d)의 아스펙트비이다. 이로 인해, 기준 전압(V_REF)은 MOSFET(9)의 게이트-소스간 전압(V_GS4)과 열 전압(V_T)을, 트랜지스터 사이즈 K₁ ~ K₇로 스케일링한 값에 의존한다. 상기 식 (10)의 제3항 및 제4항은 합성 전압 발생부(8)의 2개의 MOSFET 쌍의 게이트 단자간 전압이다.

다음으로, 기준 전압(V_REF)의 온도 특성에 대해 고찰한다. 일반적으로, 문턱값 전압(V_TH) 및 이동도 μ의 온도 의존성은 하기 식 (11) 및 (12)로 표현된다.

[식 11]

[식 12]

여기서, V_THO는 절대 영도에 있어서 문턱값 전압, κ는 문턱값 전압의 온도 계수, T는 절대 온도, μ ₀은 온도 T_O에 있어서 이동도, m은 이동도의 온도 계수이다. 이로부터, 기준 전압(V_REF)의 온도 미분 계수는 하기 식 (13);

[식 13]

으로 나타난다. 상기 식 (13)을 식 (6)을 사용하여 정리하면 하기 식 (14);

[식 14]

의 관계를 얻을 수 있다. ηV_T가, 또는 기준 전압(V_REF)과 절대 영도에 있어서 문턱값 전압(V_THO)의 차분이, κT에 비해 충분히 작을 때, 즉 ηV_T<<κT, V_REF-V_THO<<κT라고 하면, 상기 식 (14)로부터 하기 식 (15)를 얻을 수 있다.

[식 15]

따라서, 회로 설계 파라미터인 각 아스펙트비 K를 하기 식 (16)과 같이 설정함으로서, 기준 전압(V_REF)의 온도 계수를 영으로 할 수 있다.

[식 16]

이 때의 기준 전압(V_REF)은 ηV_T<<κT, V_REF-V_TH0<<κT의 경우는 하기 식 (17);

[식 17]

에 의해 표현된다. 이로 인해, 기준 전압(V_REF)은 절대 영도에 있어서 문턱값 전압(V_THO)과 거의 같아지는 것을 알 수 있다. 또, 이 때의 커런트 미러부(2)가 생성하는 전류(I_P)는 식 (16)으로부터 하기 식 (18) 및 (19);

[식 18]

[식 19]

에 의해 표현되고, 서브문턱값 전류의 전치 계수 I_O를 참조한 전류가 된다.

이상의 고찰로부터, 기준 전압 발생 회로(1)가 생성하는 기준 전압(V_REF)은 합성 전압 발생부(8)의 2개의 MOSFET 쌍이 발생시키는 정의 온도 계수를 가지는 전압과, MOSFET(10)이 발생시키는 정의 온도 계수를 가지는 전압과, MOSFET(9)이 발생시키는 부의 온도 계수를 가지는 전압이 합성된 것이 되고, 이들 온도 계수가 상쇄되는 것에 의해 온도 계수가 0으로 되도록 설정 가능하게 된다.

이상 설명한 기준 전압 발생 회로(1)에 의하면, 커런트 미러부(2)의 5개의 전류 출력 단자(P_C1, P_C2, P_C3, P_C4, P_C5)의 각각에 있어서, 커런트 미러부(2)의 회로 특성과 기준 전압 출력값(V_REF)과 선형 저항으로서 동작하는 MOSFET(6b)의 특성으로 정해지는 전류(I_P)가 설정되고, 제3 ~ 제5 전류 출력 단자(P_C3, P_C4, P_C5)로부터 합성 전압 발생부(8)의 MOSFET 쌍의 드레인 단자에 전류(I_P), 또는 전류(I_P)가 중첩된 전류가 생성되는 것에 의해, 합성 전압 발생부(8)의 입력 단자(P_IN)와 기준 전압 출력 단자(P_OUT) 사이에, 온도 계수가 정인 합성 전압 V_GS6-V_GS3+V_GS7-V_GS5가 생성된다. 또, MOSFET(9)의 드레인 단자에 제3 ~ 제5 전류 출력 단자(P_C3, P_C4, P_C5)로부터 전류(3×I_P)가 생성되는 것에 의해, MOSFET(9)의 드레인 단자와 소스 단자 사이에 부의 온도 특성을 가지는 전압(V_GS4)이 출력된다. 이로 인해, 각각의 MOSFET의 아스펙트비 등의 회로 설계 파라미터를 조정하는 것에 의해, 기준 전압 출력 단자(P_OUT)에 온도에 의존하지 않는 일정 전압을 출력할 수 있다. 이 때, 기준 전압(V_REF)의 발생에 기여하는 MOSFET 쌍과 MOSFET(9)은 같은 동작 영역에서 동작하므로, 동작 파라미터의 미스 매칭이 발생하기 어렵고, 설계 파라미터에 대해 MOSFET 사이에서 특성이 크게 변동되는 일도 없기 때문에, 온도 변동에 대해 안정된 기준 전압(V_REF)의 생성이 가능하게 된다.

나아가서, 전원 전압(V_DD)의 변동 등에 의해 커런트 미러부(2)의 출력 전류(I_P)가 변동해도 안정된 기준 전압(V_REF)의 발생을 가능하게 한다. 도 9에 나타내는 종래의 기준 전압 발생 회로(901)는 커런트 미러부의 2개의 전류 출력 패스에, 강반전 선형 영역에서 동작하는 MOSFETM₁과, 강반전 포화 영역에서 동작하는 MOSFETM₂가 접속된 구성을 갖고 있다. 이 기준 전압 발생 회로(901)가 생성하는 기준 전압(V_REF)은 커런트 미러부(2)의 출력 전류(I_REF)의 평방근에 의존하여 변동해 버린다. 이에 대해, 본 실시 형태에 있어서 기준 전압(V_REF)은 식 (17)로부터 알 수 있는 바와 같이, 전류(I_P)에 의존하지 않는 안정된 전압으로서 생성된다.

또, 선형 저항으로서 동작하고, 정의 온도 계수를 가지는 전압을 발생시키는 MOSFET(10)을 추가로 구비함으로써, 합성 전압 발생부(8)의 온도 계수가 작아도 온도에 대해 일정한 기준 전압(V_REF)의 출력이 가능하게 되어 전체 회로 규모를 작게 할 수 있다.

또한, MOSFET 쌍을 구성하는 MOSFET(8a, 8b, 8c, 8d) 및 MOSFET(9)은 게이트 단자가 제3 ~ 제5 전류 출력 단자(P_C3, P_C4, P_C5) 중 어느 하나에 접속되는 것에 의해, 서브문턱값 영역에서 동작하기 때문에, 회로의 소비 전력을 저감할 수 있음과 아울러, 각각의 게이트 단자를 커런트 미러부(2)의 출력에 접속함으로써, 각각의 MOSFET의 동작 영역을 용이하게 일치시킬 수 있다.

도 2는 기준 전압 발생 회로(1)가 생성하는 기준 전압(V_REF)의 온도 특성의 시뮬레이션 결과를 나타내는 그래프이다. 또, 도 3은 기준 전압(V_REF)의 전원 전압(V_DD) 의존성의 시뮬레이션 결과를 나타내는 그래프이다. 이 때, 각 FET의 사이즈는 K₁=20, K₂=36, K₃=110, K₄=4, K₅=110, K₆=4, K₇=4로 설정했다. 이들 결과로부터, 온도가 -20℃ ~ 100℃의 넓은 범위로 변동해도 오차 0.4% 이내에서 평균 830mV의 기준 전압(V_REF)이 출력되고 있어, 온도에 의존하지 않는 안정된 기준 전압이 생성되고 있는 것을 알 수 있다. 또, 전원 전압(V_DD)이 약 1V 이상이면, 전원 전압이 변화해도 안정된 기준 전압이 생성 가능함을 알 수 있다.

또, 도 4에는 트랜지스터의 프로세스 변동에 의한 편차를 고려한 기준 전압(V_REF)의 온도 특성의 시뮬레이션 결과를 나타낸다. 도 4(a)는 기준 전압(V_REF)의 온도 특성을 나타내는 그래프이고, 도 4(b)는 기준 전압(V_REF)의 온도에 대한 변화율 ΔV_REF/V_REF를 나타내는 그래프이다. 기준 전압 발생 회로(1)에, 문턱값 전압 참조형의 기준 전압원이기 때문에 기준 전압(V_REF)의 절대값 자체는 프로세스 변동에 의해 변화하지만, 온도에 대한 변동은 ±0.4% 에서 충분히 작게 억제되어 있는 것을 알 수 있다.

또한, 본 발명은 상술한 실시 형태로 한정되지 않는다. 예를 들어, 본 발명은 도 5에 나타낸 바와 같은 변형 형태를 취할 수 있다. 즉, 도 5에 나타낸 본 발명의 변형예인 기준 전압 발생 회로(101)와 같이, n개(n은 4 이상의 정수)의 P형 MOSFET을 갖고, 전류 출력 단자(P_C1~ P_Cn)에 전류를 생성하는 커런트 미러부(102)와, 전류 출력 단자(P_C3~ P_Cn)에 접속되어 n-3조의 MOSFET 쌍이 직렬로 접속된 합성 전압 발생부(108)와, 합성 전압 발생부(108)를 통하여 전류 출력 단자(P_C3~ P_Cn)에 접속된 MOSFET(9)을 구비한다. 이 커런트 미러부(102)의 단수 n은 전원 전압(V_DD)의 크기 및 각 FET의 사이즈에 따라 적절히 설정된다. 이와 같은 기준 전압 발생 회로(101)에 의해서도, 합성 전압 발생부(108)에 의해 발생된 정의 온도 계수를 가지는 전압과 MOSFET(9)에 의해 발생된 부의 온도 계수를 가지는 전압이 합성되어, 온도에 대해 안정된 기준 전압(V_REF)을 생성할 수 있다. 특히, MOSFET(9)의 소스 단자를 직접 그라운드에 접속함으로써, MOSFET(9)에 있어서 기판 바이어스 효과를 캔슬할 수 있기 때문에, 기준 전압(V_REF)의 변동을 보다 저감 할 수 있다.

또한, 기준 전압 발생 회로(1)의 MOSFET(5a, 5b, 6b, 8a, 8b, 8c, 8d, 9, 10)은 N형을 사용하고 있지만, P형을 사용한 회로 구성으로도 실현 가능하다.

또, 본 발명은 도 6에 나타낸 바와 같은 변형 형태를 취할 수 있다. 구체적으로, 동 도면에 나타낸 기준 전압 발생 회로(201)는 커런트 미러부(2)에 있어서 안정된 전류(I_P)를 발생시키도록 연산 증폭기(208)를 구비하고 있어도 된다. 이 연산 증폭기(208)는 2개의 입력 단자가 각각 MOSFET(3a, 3b)의 드레인 단자에 접속되고, 출력 단자가 MOSFET(3a ~ 3e)의 게이트 단자에 공통적으로 접속되어 있다. 이와 같은 구성에 의해, 전원 전압(V_DD)이 변동한 경우에도 MOSFET(3a, 3b)의 드레인 전압이 동일 값으로 안정적으로 유지되므로, 전류(I_P)를 안정화시킬 수 있고, 또 회로의 저전압화를 도모할 수 있다. 또한, 기준 전압 발생 회로(201)에서, 강반전 선형 영역에서 동작하는 MOSFET(10)은 삭제되어도 된다. 즉, MOSFET(10)이 존재하는 경우는 MOSFET(9)의 소스 단자가 그라운드 전압보다 커져, MOSFET(9)의 문턱값 전압이 기판 바이어스 효과에 의해 약간 변화하게 된다. 이와 같은 영향을 줄이고 싶을 때에는 MOSFET(9)의 소스 단자를 그라운드에 직접 접속하면 된다.

도 7은 전원 전압(V_DD)을 변화시킨 경우 기준 전압 발생 회로(201)가 생성하는 기준 전압(V_REF)의 온도 특성의 측정 결과를 나타내는 그래프이다. 이 측정 결과는 기준 전압 발생 회로(201)를 실제의 LSI 칩에 의해 작성하고, 그것을 대상으로 측정한 결과이다. 이러한 결과로부터, 전원 전압(V_DD)을 다양하게 변화시켜도 온도의 의존하지 않는 안정된 기준 전압이 생성되고 있는 것을 알 수 있다.

마지막으로, 기준 전압 발생 회로(1)의 응용예에 대해 설명한다. 도 8에 나타낸 바와 같이, 기준 전압 발생 회로(1)는 프로세스 변동에 의한 트랜지스터의 문턱값 전압을 모니터하기 위한 3 단자 레귤레이터 회로로서 응용할 수 있다. 즉, 기준 전압 발생 회로(1)의 출력인 기준 전압(V_REF)은 문턱값 전압(V_TH0)을 나타내고 있으므로, 이 기준 전압을 모니터 전압(V_MON)에 의해 모니터하는 것에 의해 프로세스 변동을 검출할 수 있다.

전계 효과 트랜지스터 쌍을 구성하는 트랜지스터 및 제2 전계 효과 트랜지스터는 각각 게이트 단자가 제3 ~ 제N 전류 출력 단자에 접속되는 것에 의해, 서브문턱값 영역에서 동작하는 것이 바람직하다. 이 경우, 전계 효과 트랜지스터 쌍 및 제2 전계 효과 트랜지스터가 서브문턱값 영역에서 동작함으로써, 회로의 소비 전력을 저감할 수 있음과 아울러, 각각의 게이트 단자를 커런트 미러부의 출력에 접속함으로써, 각각의 트랜지스터의 동작 영역을 용이하게 일치시킬 수 있다.

또, 제2 전계 효과 트랜지스터의 소스 단자에 드레인 단자가 접속되고, 그라운드에 소스 단자가 접속되고, 기준 전압 출력 단자에 게이트 단자가 접속되어, 선형 저항으로서 동작하는 제3 전계 효과 트랜지스터를 추가로 구비하는 것도 바람직하다. 이렇게 하면, 제3 전계 효과 트랜지스터의 드레인 단자와 소스 단자 사이에 정의 비교적 큰 온도 계수를 가지는 전압이 추가로 생성되므로, 합성 전압 발생부의 온도 계수가 작아도 일정한 기준 전압의 출력이 가능하게 되어 전체 회로 규모를 작게 할 수 있다.

본 발명은 기준 전압 발생 회로를 사용 용도로 하여, 기준 전압의 발생에 기여하는 MOSFET의 동작 영역을 일치시키는 것에 의해, 제조 프로세스의 변동에 대해 안정된 기준 전압을 생성하는 것이다.

1, 101, 201ㆍㆍㆍ기준 전압 발생 회로,
2, 102ㆍㆍㆍ커런트 미러부,
8, 108ㆍㆍㆍ합성 전압 발생부,
6bㆍㆍㆍ제1 MOSFET,
9ㆍㆍㆍ제2 MOSFET,
10ㆍㆍㆍ제3 MOSFET,
P_C1, P_C2, P_C3, P_C4, P_C5ㆍㆍㆍ전류 출력 단자,
P_INㆍㆍㆍ입력 단자,
P_OUTㆍㆍㆍ기준 전압 출력 단자,
V_DDㆍㆍㆍ전원 전압,
V_REFㆍㆍㆍ기준 전압.

Claims

전원 전압이 공급되어 제1 ~ 제N(N은 4 이상의 정수) 전류 출력 단자에 전류를 생성하는 커런트 미러부와,
상기 제2 전류 출력 단자에 드레인 단자가 접속되고, 그라운드에 소스 단자가 접속되고, 기준 전압 출력 단자에 게이트 단자가 접속되어, 선형 저항으로서 동작하는 제1 전계 효과 트랜지스터와,
N-3개의 트랜지스터 쌍을 가지는 합성 전압 발생부로서,
각각의 상기 트랜지스터 쌍은 제1 요소 전계 효과 트랜지스터와 제2 요소 전계 효과 트랜지스터로 이루어지고, 상기 제1 요소 전계 효과 트랜지스터와 상기 제2 요소 전계 효과 트랜지스터는 소스 단자끼리가 서로 접속되고, 서로의 게이트 단자 간에 온도 계수가 정(正)인 합성 전압이 발생하고,
제1 트랜지스터 쌍의 제1 요소 전계 효과 트랜지스터의 게이트 단자에 입력단자가 접속되고,
N=4인 경우
상기 제1 트랜지스터 쌍의 제1 요소 전계 효과 트랜지스터의 드레인 단자는 상기 제3 전류 출력 단자와 접속되고,
상기 제1 트랜지스터 쌍의 제2 요소 전계 효과 트랜지스터의 드레인 단자는 상기 제4 전류 출력 단자 및 상기 기준 전압 출력 단자와 접속되고,
N=5인 경우
상기 제1 및 제2 트랜지스터 쌍의 제1 요소 전계 효과 트랜지스터의 드레인 단자는 상기 제3 및 제4 전류 출력 단자와 각각 접속되고,
상기 제1 트랜지스터 쌍의 제2 요소 전계 효과 트랜지스터의 드레인 단자는 상기 제2 트랜지스터 쌍의 제1 요소 전계 효과 트랜지스터의 소스 단자와 접속되고,
상기 제2 트랜지스터 쌍의 제2 요소 전계 효과 트랜지스터의 드레인 단자는 상기 제5 전류 출력 단자 및 상기 기준 전압 출력 단자와 접속되고,
N≥6인 경우
상기 제1 ~ 제N-3 트랜지스터 쌍의 제1 요소 전계 효과 트랜지스터의 드레인 단자는 상기 제3 ~ 제N-1 전류 출력 단자와 각각 접속되고,
상기 제1 ~ 제N-4 트랜지스터 쌍의 제2 요소 전계 효과 트랜지스터의 드레인 단자는 상기 제2 ~ 제N-3 트랜지스터 쌍의 제1 요소 전계 효과 트랜지스터의 소스 단자와 각각 접속되고,
상기 제N-3 트랜지스터 쌍의 제2 요소 전계 효과 트랜지스터의 드레인 단자는 상기 제N 전류 출력 단자 및 상기 기준 전압 출력 단자와 접속되는 합성 전압 발생부와,
드레인 단자가 상기 제1 트랜지스터 쌍의 제1 요소 전계 효과 트랜지스터의 소스 단자에 접속되고, 게이트 단자가 상기 합성 전압 발생부의 상기 입력 단자에 접속되고, 소스 단자가 그라운드측에 접속되어, 게이트 단자와 소스 단자 간에 온도 계수가 부(負)인 전압이 발생하는 제2 전계 효과 트랜지스터를 구비하는 것을 특징으로 하는 기준 전압 발생 회로.
청구항 1에 있어서,
N=4인 경우
상기 제1 트랜지스터 쌍의 제1 요소 전계 효과 트랜지스터의 게이트 단자가 상기 제3 전류 출력 단자에 접속되고,
상기 제1 트랜지스터 쌍의 제2 요소 전계 효과 트랜지스터의 게이트 단자가 상기 제4 전류 출력 단자에 각각 접속되고,
상기 제2 전계 효과 트랜지스터의 게이트 단자가 상기 제3 전류 출력 단자에 접속되는 것에 의하여, 상기 제1 트랜지스터 쌍의 제1 요소 전계 효과 트랜지스터 및 제2 요소 전계 효과 트랜지스터, 그리고 상기 제2 전계 효과 트랜지스터는 서브문턱값(subthreshold) 영역에서 동작하고
N≥5인 경우
상기 제1 ~ 제N-3 트랜지스터 쌍의 제1 요소 전계 효과 트랜지스터의 게이트 단자가 각각 상기 제3 ~ 제N-1 전류 출력 단자에 접속되고,
상기 제1 ~ 제N-3 트랜지스터 쌍의 제2 요소 전계 효과 트랜지스터의 게이트 단자가 각각 상기 제4 ~ 제N 전류 출력 단자에 각각 접속되고,
상기 제2 전계 효과 트랜지스터의 게이트 단자가 상기 제3 전류 출력 단자에 접속되는 것에 의하여, 상기 제1 ~ 제N-3 트랜지스터 쌍의 제1 요소 전계 효과 트랜지스터 및 제2 요소 전계 효과 트랜지스터, 그리고 상기 제2 전계 효과 트랜지스터는 서브문턱값 영역에서 동작하는 것을 특징으로 하는 기준 전압 발생 회로.
청구항 1 또는 청구항 2에 있어서,
상기 제2 전계 효과 트랜지스터의 소스 단자에 드레인 단자가 접속되고, 그라운드에 소스 단자가 접속되고, 상기 기준 전압 출력 단자에 게이트 단자가 접속되어, 선형 저항으로서 동작하는 제3 전계 효과 트랜지스터를 추가로 구비하는 것을 특징으로 하는 기준 전압 발생 회로.