KR101483825B1

KR101483825B1 - 전자부품 내장기판 및 그 제조방법

Info

Publication number: KR101483825B1
Application number: KR20120139727A
Authority: KR
Inventors: 정율교; 이두환; 이승은; 신이나
Original assignee: 삼성전기주식회사
Priority date: 2012-12-04
Filing date: 2012-12-04
Publication date: 2015-01-16
Anticipated expiration: 2032-12-04
Also published as: US20140151104A1; TW201433226A; KR20140071769A; JP2014110423A

Abstract

본 발명은 전자부품이 내장된 기판에 관한 것으로, 전자부품 내장기판의 내부에 구비되는 적어도 하나의 절연층에 형성되는 캐비티; 적어도 일부가 상기 캐비티 내부로 삽입되는 전자부품; 및 상기 전자부품의 적어도 일면과 대향되는 상기 캐비티의 표면에 형성되는 캐비티 도금부;를 포함할 수 있으며, 전자부품의 외부전극 사이즈가 종래보다 작아질 경우에도 외부전극과 비아 사이의 전기적 연결성이 개선될 수 있다.

Description

전자부품 내장기판 및 그 제조방법{SUBSTRATE EMBEDDING ELECTRONIC COMPONENT AND MANUFACTURING MEHTOD THEREOF}

본 발명은 전자부품이 내장된 기판에 관한 것이다.

최근 출시되고 있는 스마트폰, 태블릿 PC 등의 모바일 기기들은 그 성능이 비약적으로 향상되면서도 높은 휴대성이 요구됨에 따라, 이러한 모바일 기기에 사용되는 전자부품들의 소형화, 슬림화 및 고성능화를 위한 연구가 계속되고 있다.

여기서, 특허문헌1 등에 소개된 바 있는 전자부품 내장기판은, 전자부품을 기판 내부에 내장함으로써, 그 표면에 여분의 부품을 실장할 수 있는 공간을 확보할 수 있는 바, 모바일 기기에 탑재되는 전자부품들의 소형화, 슬림화 및 고성능화를 구현하기 위한 한 방법으로써 각광받고 있다.

특히, 반도체 칩의 성능이 향상될 수록, 반도체 칩에 공급되는 전원의 안정성이 중요시되는데, 이를 위하여 소위 디커플링 캐패시터(Decoupling capacitor) 또는 바이패스 캐패시터(Bypass capacitor)를 반도체 칩과 전원공급선 사이에 구비하여 전원의 노이즈를 제거하고 전원전류가 급변하는 상황에서도 반도체 칩에 안정적인 전류가 공급될 수 있도록 하고 있다.

이때, 캐패시터가 내장된 기판에 반도체 칩을 실장하게 되면, 디커플링 캐패시터와 반도체 칩 사이의 거리를 최소화 할 수 있게 되므로 고성능 반도체 칩에 안정적인 전원공급이 가능하면서도 소형화 및 슬림화가 가능해 질 수 있다.

한편, 특허문헌1에 따르면, 전자부품이 들어갈 위치에 캐비티(cavity)를 가공한 후 캐패시터를 고정시키고, 절연재를 이용하여 열압착하여 내장한 다음, 레이저(laser)로 미세 비아홀(micro via hole)을 가공하고 도금을 통하여 전기적 접속을 이루는 방식이 소개된 바 있다.

즉, 기판에 내장된 전자부품과 기판 표면에 구비되는 회로패턴 사이를 전기적으로 연결하기 위해서, 레이저를 이용하여 비아홀을 가공한 뒤 비아홀 내부에 도금 등의 방법으로 도전성 물질을 충진하는 방식이 보편적으로 적용되고 있었던 것이다.

이러한 보편적인 방법에 따르면, 전자부품이 기판에 내장될 때 발생하는 위치 공차(placing tolerance), 비아홀 가공 공차 및 비아홀의 크기 등의 요인에 따라, 내장되는 전자부품에 형성될 비아 접촉부 면적의 최소조건이 결정될 수 있다.

그러나, 전자부품의 크기가 작아질수록 비아 접촉부도 작아질 수 밖에 없기 때문에, 전자부품이 소형화될수록 비아와 전자부품의 정합 오류가 심각한 문제로 대두될 수 밖에 없다.

대한민국공개특허공보 제2007-0101183호

상기와 같은 문제점들을 해결하기 위하여 창안된 본 발명은, 기판에 내장되는 전자부품의 전기적 연결성이 개선된 전자부품 내장기판을 제공하는 것을 목적으로 한다.

또한, 본 발명은, 기판에 내장되는 전자부품의 전기적 연결성이 개선된 전자부품 내장기판 제조방법을 제공하는 것을 목적으로 한다.

상기와 같은 목적을 달성하기 위하여 창안된 본 발명의 일실시예에 따른 전자부품 내장기판은, 전자부품이 내장된 전자부품 내장기판에 있어서, 상기 전자부품 내장기판의 내부에 구비되는 적어도 하나의 절연층에 형성되는 캐비티; 적어도 일부가 상기 캐비티 내부로 삽입되는 전자부품; 및 상기 전자부품의 적어도 일면과 대향되는 상기 캐비티의 표면에 형성되는 캐비티 도금부;를 포함할 수 있다.

이때, 상기 전자부품의 측면에는 외부전극이 구비되고, 상기 캐비티 도금부와 상기 외부전극 사이에 도전성 물질이 충진되어 상기 캐비티 도금부와 상기 외부전극 사이를 전기적으로 연결시키는 도전성 충진부를 더 포함할 수 있다.

또한, 상기 외부전극 중 적어도 일부, 상기 도전성 충진부 중 적어도 일부 및 상기 캐비티 도금부 중 적어도 일부에서 선택되는 적어도 한 영역에 일면이 접촉되는 비아를 더 포함할 수 있다.

또한, 상기 외부전극은 상기 전자부품의 표면에서 서로 분리되어 구비되는 적어도 두 개의 전극들로 이루어지고, 상기 전극들과 연결되는 상기 캐비티 도금부에는 상기 전극들 각각이 서로 전기적으로 차단되도록 단선부들이 형성되며, 상기 단선부들에 의하여 전기적으로 분리된 각각의 캐비티 도금부와 상기 전극들 각각의 사이에 상기 도전성 충진부가 각각 충진될 수 있다.

또한, 상기 전극들 사이, 상기 단선부들 사이 및 상기 도전성 충진부들 사이의 공간에 절연재료가 충진될 수 있다.

또한, 상기 절연층의 표면에 구비되며, 상기 캐비티 도금부와 전기적으로 연결되는 금속패턴을 더 포함하고, 상기 외부전극 중 적어도 일부, 상기 도전성 충진부 중 적어도 일부, 상기 캐비티 도금부 중 적어도 일부 및 상기 금속패턴 중 적어도 일부에서 선택되는 적어도 한 영역에 일면이 접촉되는 비아를 더 포함할 수 있다.

이때, 상기 외부전극은 상기 전자부품의 표면에서 서로 분리되어 구비되는 적어도 두 개의 전극들로 이루어지고, 상기 전극들과 연결되는 캐비티 도금부에는 상기 전극들 각각이 서로 전기적으로 차단되도록 단선부들이 형성되며, 상기 단선부들에 의하여 전기적으로 분리된 각각의 캐비티 도금부와 상기 전극들 각각의 사이에 상기 도전성 충진부가 각각 충진될 수 있다.

또한, 상기 전자부품 복수 개가 상기 캐비티 내부에 삽입되며, 복수 개의 전자부품들 중 적어도 두 개의 전자부품들이 서로 병렬로 연결될 수 있다.

한편, 상기 전자부품의 측면에는 외부전극이 구비되고, 상기 캐비티 도금부와 상기 외부전극이 접촉되어 전기적으로 연결될 수도 있다.

이 경우, 상기 외부전극 중 적어도 일부 및 상기 캐비티 도금부 중 적어도 일부에서 선택되는 적어도 한 영역에 일면이 접촉되는 비아를 더 포함할 수 있다.

또한, 상기 외부전극은 상기 전자부품의 표면에서 서로 분리되어 구비되는 적어도 두 개의 전극들로 이루어지고, 상기 전극들과 연결되는 상기 캐비티 도금부에는 상기 전극들 각각이 서로 전기적으로 차단되도록 단선부들이 형성될 수 있다.

또한, 상기 전극들 사이 및 상기 단선부들 사이의 공간에 절연재료가 충진될 수 있다.

또한, 상기 절연층의 표면에 구비되며, 상기 캐비티 도금부와 전기적으로 연결되는 금속패턴을 더 포함하고, 상기 외부전극 중 적어도 일부, 상기 캐비티 도금부 중 적어도 일부 및 상기 금속패턴 중 적어도 일부에서 선택되는 적어도 한 영역에 일면이 접촉되는 비아를 더 포함할 수 있다.

이때, 상기 외부전극은 상기 전자부품의 표면에서 서로 분리되어 구비되는 적어도 두 개의 전극들로 이루어지고, 상기 전극들과 연결되는 캐비티 도금부에는 상기 전극들 각각이 서로 전기적으로 차단되도록 단선부들이 형성될 수 있다.

본 발명의 일실시예에 따른 전자부품 내장기판은, 육면체 형상의 바디부와, 상기 바디부의 대향되는 두 면을 덮는 두 개의 외부전극을 포함하는 전자부품이 내장된 전자부품 내장기판에 있어서, 상기 전자부품 내장기판의 내부에 구비되는 적어도 하나의 절연층에 형성되는 캐비티; 및 상기 외부전극에 대향되는 상기 캐비티의 표면에 형성되는 캐비티 도금부;를 포함할 수 있다.

본 발명의 일실시예에 따른 전자부품 내장기판은, 하부면에 제1 금속패턴이 구비되고, 상부면에 제2 금속패턴이 구비되며, 상부면과 하부면 사이가 관통된 캐비티를 포함하는 제1 절연층; 표면에 적어도 하나의 외부전극이 구비되며, 적어도 일부가 상기 캐비티 내부로 삽입되는 전자부품; 상기 외부전극에 대향되는 캐비티의 표면에 형성되어, 상기 제1 금속패턴, 상기 제2 금속패턴 중 적어도 하나와 전기적으로 연결되는 캐비티 도금부; 상기 캐비티 도금부와 상기 외부전극 사이에 도전성 물질이 충진되어 이루어지는 도전성 충진부; 상기 제1 금속패턴, 상기 제1 절연층, 상기 캐비티 도금부, 상기 도전성 충진부 및 상기 전자부품의 노출된 표면을 덮는 제2 절연층; 상기 제2 절연층의 표면에 형성된 제1 회로패턴; 및 상기 외부전극 중 적어도 일부, 상기 도전성 충진부 중 적어도 일부, 상기 캐비티 도금부 중 적어도 일부 및 상기 제1 금속패턴 중 상기 캐비티 도금부에 접촉되는 것의 적어도 일부에서 선택되는 적어도 한 영역에 일면이 접촉되고, 상기 제1 회로패턴에 타면이 접촉되는 제1 비아;를 포함할 수 있다.

이때, 상기 전자부품에는, 상기 전자부품의 표면에서 서로 분리된 영역에 형성되는 적어도 두 개의 외부전극들이 구비되고, 상기 외부전극들과 연결되는 캐비티 도금부에는 상기 전극들 각각이 서로 전기적으로 차단되도록 단선부들이 형성되며, 상기 단선부들에 의하여 전기적으로 분리된 각각의 캐비티 도금부와 상기 외부전극들 각각의 사이에 상기 도전성 충진부가 각각 충진될 수 있다.

또한, 상기 외부전극들 사이, 상기 단선부들 사이 및 상기 도전성 충진부들 사이의 공간에 상기 제2 절연층을 이루는 물질이 채워질 수 있다.

또한, 상기 제1 금속패턴 중 상기 캐비티 도금부에 접촉되는 것을 제외한 것의 적어도 일부에 일면이 접촉되고, 상기 제1 회로패턴 중 적어도 일부에 타면이 접촉되는 제5 비아;를 더 포함할 수 있다.

또한, 상기 제2 금속패턴, 상기 제1 절연층, 상기 캐비티 도금부, 상기 도전성 충진부 및 상기 전자부품의 노출된 표면을 덮는 제3 절연층; 상기 제3 절연층의 표면에 형성된 제2 회로패턴; 및 상기 외부전극 중 적어도 일부, 상기 도전성 충진부 중 적어도 일부, 상기 캐비티 도금부 중 적어도 일부 및 상기 제2 금속패턴 중 상기 캐비티 도금부에 접촉되는 것의 적어도 일부에서 선택되는 적어도 한 영역에 일면이 접촉되고, 상기 제2 회로패턴에 타면이 접촉되는 제3 비아;를 더 포함할 수 있다.

이때, 상기 외부전극들 사이, 상기 단선부들 사이 및 상기 도전성 충진부들 사이의 공간에 상기 제1 절연층을 이루는 물질, 상기 제2 절연층을 이루는 물질 중 적어도 한 물질이 채워질 수 있다.

또한, 상기 제2 금속패턴 중 상기 캐비티 도금부에 접촉되는 것을 제외한 것의 적어도 일부에 일면이 접촉되고, 상기 제2 회로패턴 중 적어도 일부에 타면이 접촉되는 제6 비아;를 더 포함할 수 있다.

본 발명의 일실시예에 따른 전자부품 내장기판 제조방법은, 전자부품이 내장된 전자부품 내장기판을 제조하는 전자부품 내장기판 제조방법에 있어서, (A) 상기 전자부품 내장기판의 내부에 구비되는 적어도 하나의 절연층에 캐비티를 형성하고, 상기 캐비티를 이루는 면에 도전성 물질을 도금하여 캐비티 도금부를 형성하는 단계; 및 (B) 상기 전자부품의 적어도 일부를 상기 캐비티 내부로 삽입하는 단계;를 포함할 수 있다.

이때, 상기 (B) 단계 이후에, 상기 전자부품과 상기 캐비티 도금부 사이의 공간에 도전성 물질을 충진하는 단계를 더 포함할 수 있다.

또한, 상기 (A) 단계는, (A1) "ㄷ"자 형상의 제1 임시 캐비티 및 상기 제1 임시 캐비티와 대칭되는 형상의 제2 임시 캐비티가, 상기 절연층에 미리 정해진 간격으로 이격되면서 서로 마주보도록 가공하여 상기 캐비티가 형성될 영역 중 일부에 임시 잔여부를 형성하는 단계; (A2) 상기 제1 임시 캐비티 및 상기 제2 임시 캐비티의 표면에 도전성 물질을 도금하는 단계; 및 (A3) 상기 임시 잔여부를 제거하는 단계;를 포함할 수 있다.

또한, 상기 (A) 단계는, (a1) 상기 캐비티의 한 표면에서 마주보는 표면 방향으로 상기 절연층이 돌출되어 이루어지는 제1 돌출부 및 상기 제1 돌출부가 형성된 표면에서 마주보는 표면에 상기 제1 돌출부와 대칭되도록 형성되는 제2 돌출부를 제외한 영역에 제3 임시 캐비티를 형성하는 단계; (a2) 상기 제3 임시 캐비티의 표면에 도전성 물질을 도금하는 단계; 및 (a3) 상기 제1 돌출부 및 상기 제2 돌출부의 일부를 제거하는 단계;를 포함할 수도 있다.

본 발명의 일실시예에 따른 전자부품 내장기판 제조방법은, (a) 하부면에 제1 금속패턴이 구비되고, 상부면에 제2 금속패턴이 구비된 제1 절연층을 제공하는 단계; (b) 상기 제1 절연층에 캐비티를 형성하고, 상기 캐비티를 이루는 면에 도전성 물질을 도금하여, 상기 제1 금속패턴 및 상기 제2 금속패턴 중 적어도 하나와 전기적으로 연결되는 캐비티 도금부를 형성하는 단계; (c) 상기 제1 금속패턴의 하부면에 디테치 필름을 접착하는 단계; (d) 표면에 복수 개의 외부전극들이 구비된 전자부품의 적어도 일부를 상기 캐비티 내부로 삽입하여, 상기 전자부품의 하부면을 상기 디테치 필름에 접착시키는 단계; (e) 상기 캐비티 도금부와 상기 외부전극들 사이에 도전성 물질을 충진하여 도전성 충진부를 형성하는 단계; (f) 상기 제2 금속패턴, 상기 제1 절연층, 상기 캐비티 도금부, 상기 도전성 충진부 및 상기 전자부품의 노출된 표면에 절연물질을 도포하여 제3 절연층을 형성하는 단계; (g) 상기 제3 절연층을 관통하여, 상기 외부전극들 중 적어도 일부, 상기 도전성 충진부 중 적어도 일부, 상기 캐비티 도금부 중 적어도 일부 및 상기 제2 금속패턴 중 상기 캐비티 도금부에 접촉되는 것의 적어도 일부에서 선택되는 적어도 한 영역을 노출하는 비아홀을 가공하는 단계; 및 (h) 상기 비아홀 내부에 도전성 물질을 충진하고, 상기 제3 절연층 상부면에 제2 회로패턴을 형성하는 단계;를 포함할 수 있다.

이때, 상기 (b) 단계는, (b1) "ㄷ"자 형상의 제1 임시 캐비티 및 상기 제1 임시 캐비티와 대칭되는 형상의 제2 임시 캐비티가, 상기 절연층에 미리 정해진 간격으로 이격되면서 서로 마주보도록 가공하여 상기 캐비티가 형성될 영역 중 일부에 임시 잔여부를 형성하는 단계; (b2) 상기 제1 임시 캐비티 및 상기 제2 임시 캐비티의 표면에 도전성 물질을 도금하는 단계; 및 (b3) 상기 임시 잔여부를 제거하는 단계;를 포함할 수 있다.

또한, 상기 (b) 단계는, (b1') 상기 캐비티의 한 표면에서 마주보는 표면 방향으로 상기 절연층이 돌출되어 이루어지는 제1 돌출부 및 상기 제1 돌출부가 형성된 표면에서 마주보는 표면에 상기 제1 돌출부와 대칭되도록 형성되는 제2 돌출부를 제외한 영역에 제3 임시 캐비티를 형성하는 단계; (b2') 상기 제3 임시 캐비티의 표면에 도전성 물질을 도금하는 단계; 및 (b3') 상기 제1 돌출부 및 상기 제2 돌출부의 일부를 제거하는 단계;를 포함할 수도 있다.

본 발명의 일실시예에 따른 전자부품 내장기판 제조방법은, (f1) 상기 제2 금속패턴, 상기 제1 절연층, 상기 캐비티 도금부, 상기 도전성 충진부 및 상기 전자부품의 노출된 표면에 절연물질을 도포하여 제3 절연층을 형성하는 단계; (f2) 상기 디테치 필름을 제거한 후, 상기 제1 금속패턴, 상기 제1 절연층, 상기 캐비티 도금부, 상기 도전성 충진부 및 상기 전자부품의 노출된 표면에 절연물질을 도포하여 제2 절연층을 형성하는 단계; (g1) 상기 제2 절연층을 관통하는 제1 비아 및 상기 제2 절연층의 하부면에 구비되어 상기 제1 비아에 연결되는 제1 회로패턴을 형성하는 단계; 및 (g2) 상기 제3 절연층을 관통하는 제3 비아 및 상기 제3 절연층의 상부면에 구비되어 상기 제3 비아에 연결되는 제2 회로패턴을 형성하는 단계;를 포함하되, 상기 제1 비아는, 상기 외부전극들 중 적어도 일부, 상기 도전성 충진부 중 적어도 일부, 상기 캐비티 도금부 중 적어도 일부 및 상기 제1 금속패턴 중 상기 캐비티 도금부에 접촉되는 것의 적어도 일부에서 선택되는 적어도 한 영역에 일면이 접촉되고, 상기 제3 비아는, 상기 외부전극들 중 적어도 일부, 상기 도전성 충진부 중 적어도 일부, 상기 캐비티 도금부 중 적어도 일부 및 상기 제2 금속패턴 중 상기 캐비티 도금부에 접촉되는 것의 적어도 일부에서 선택되는 적어도 한 영역에 일면이 접촉되도록 형성되는 것일 수 있다.

이때, 상기 (d) 단계는, 상기 전자부품 복수 개가 상기 캐비티 내부에 삽입되어 상기 전자부품의 하부면이 상기 디테치 필름에 접착되도록 수행되는 것일 수 있다.

또한, 상기 복수 개의 전자부품들 중 적어도 두 개의 전자부품들이 서로 병렬로 연결될 수 있다.

이상과 같이 구성된 본 발명은, 전자부품의 외부전극 사이즈가 종래보다 작아질 경우에도, 기판에 내장된 전자부품과 외층 회로패턴 사이를 전기적으로 연결하는 비아가 접촉될 수 있는 허용면적이 확장되므로, 전자부품의 실장시 발생되는 위치 공차, 비아홀 가공시 발생되는 비아홀 가공 공차 및 비아홀의 크기 등의 요인으로 인한 전기적 연결성 저하문제가 해결될 수 있다는 유용한 효과를 제공한다.

또한, 기판에 내장된 전자부품에 이르는 전기적 연결 경로가 넓어지므로, 전자부품과 전기적으로 연결되는 다른 요소 사이의 전하 이동속도가 향상될 수 있다.

도 1은 본 발명의 일실시예에 따른 전자부품 내장기판을 개략적으로 보인 단면도이다.
도 2는 본 발명의 일실시예에 따른 전자부품 내장기판에서 도 1의 I-I'선으로 절단한 면을 보인 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 전자부품 내장기판에서 도 1의 I-I'선으로 절단한 면을 보인 평면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 전자부품 내장기판에서 도 1의 I-I'선으로 절단한 면을 보인 평면도이다.
도 5a 내지 도 5i는 본 발명의 일실시예에 따른 전자부품 내장기판 제조방법을 개략적으로 보인 공정순서도로써,
도 5a는 제1 절연층에 제1 금속패턴과 제2 금속패턴이 형성된 상태를 개략적으로 예시한 단면도이고,
도 5b는 제1 절연층에 캐비티가 형성된 상태를 개략적으로 예시한 단면도이고,
도 5c는 캐비티에 캐비티 도금부가 형성된 상태를 개략적으로 예시한 단면도이고,
도 5d는 제1 금속패턴에 디테치 필름을 접착한 상태를 개략적으로 예시한 단면도이고,
도 5e는 캐비티에 전자부품을 삽입한 상태를 개략적으로 예시한 단면도이고,
도 5f는 도전성 충진부를 형성한 상태를 개략적으로 예시한 단면도이고,
도 5g는 제3 절연층을 형성한 상태를 개략적으로 예시한 단면도이고,
도 5h는 제2 절연층을 형성한 상태를 개략적으로 예시한 단면도이고,
도 5i는 제1 내지 제6 비아들과 제1 회로패턴 및 제2 회로패턴이 형성된 상태를 개략적으로 예시한 단면도이다.
도 6a 내지 도 6d는 본 발명의 일실시예에 따른 전자부품 내장기판 제조방법에서 제1 절연층에 캐비티 도금부가 구비된 캐비티를 형성하는 과정을 개략적으로 보인 공정순서도로써,
도 6a는 제1 임시 캐비티 및 제2 임시 캐비티가 형성된 상태를 개략적으로 예시한 평면도이고,
도 6b는 레지스트부가 형성된 상태를 개략적으로 예시한 평면도이고,
도 6c는 도금 공정이 수행된 상태를 개략적으로 예시한 평면도이고,
도 6d는 임시 잔여부 및 레지스트부가 제거된 상태를 개략적으로 예시한 평면도이다.
도 7a 내지 도 7c는 본 발명의 다른 실시예에 따른 전자부품 내장기판 제조방법에서 제1 절연층에 캐비티 도금부가 구비된 캐비티를 형성하는 과정을 개략적으로 보인 공정순서도로써,
도 7a는 제1 돌출부 및 제2 돌출부가 형성된 상태를 개략적으로 예시한 평면도이고,
도 7b는 도금 공정이 수행된 상태를 개략적으로 예시한 평면도이고,
도 7c는 제1 돌출부 및 제2 돌출부가 제거된 상태를 개략적으로 예시한 평면도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

도시의 간략화 및 명료화를 위해, 도면은 일반적 구성 방식을 도시하고, 본 발명의 설명된 실시예의 논의를 불필요하게 불명료하도록 하는 것을 피하기 위해 공지된 특징 및 기술의 상세한 설명은 생략될 수 있다. 부가적으로, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니다. 예컨대, 본 발명의 실시예의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다. 서로 다른 도면의 동일한 참조부호는 동일한 구성요소를 나타내고, 유사한 참조부호는 반드시 그렇지는 않지만 유사한 구성요소를 나타낼 수 있다.

명세서 및 청구범위에서 "제 1", "제 2", "제 3" 및 "제 4" 등의 용어는, 만약 있는 경우, 유사한 구성요소 사이의 구분을 위해 사용되며, 반드시 그렇지는 않지만 특정 순차 또는 발생 순서를 기술하기 위해 사용된다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 시퀀스로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 마찬가지로, 여기서 방법이 일련의 단계를 포함하는 것으로 기술되는 경우, 여기에 제시된 그러한 단계의 순서는 반드시 그러한 단계가 실행될 수 있는 순서인 것은 아니며, 임의의 기술된 단계는 생략될 수 있고/있거나 여기에 기술되지 않은 임의의 다른 단계가 그 방법에 부가 가능할 것이다.

명세서 및 청구범위의 "왼쪽", "오른쪽", "앞", "뒤", "상부", "바닥", "위에", "아래에" 등의 용어는, 만약 있다면, 설명을 위해 사용되는 것이며, 반드시 불변의 상대적 위치를 기술하기 위한 것은 아니다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 방향으로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 여기서 사용된 용어 "연결된"은 전기적 또는 비 전기적 방식으로 직접 또는 간접적으로 접속되는 것으로 정의된다. 여기서 서로 "인접하는" 것으로 기술된 대상은, 그 문구가 사용되는 문맥에 대해 적절하게, 서로 물리적으로 접촉하거나, 서로 근접하거나, 서로 동일한 일반적 범위 또는 영역에 있는 것일 수 있다. 여기서 "일 실시예에서"라는 문구의 존재는 반드시 그런 것은 아니지만 동일한 실시예를 의미한다.

이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.

도 1은 본 발명의 일실시예에 따른 전자부품 내장기판(100)을 개략적으로 보인 단면도이다.

도 1을 참조하면, 본 발명의 일실시예에 따른 전자부품 내장기판(100)은, 캐비티(111)가 형성된 제1 절연층(110), 캐비티(111)의 표면에 형성되는 캐비티 도금부(140) 및 전자부품(160)을 포함할 수 있다.

제1 절연층(110)은 일반적인 절연재료로 구현될 수 있으며, CCL과 같은 코어 보드(Core Board)로 구현될 수 있다.

또한, 제1 절연층(110)의 적어도 한 표면에는 금속패턴(120, 130)이 형성될 수 있다.

도 1을 참조하면 제1 절연층(110)의 하부면에 제1 금속패턴(120)이 형성되고, 제2 절연층(171)의 상부면에 제2 금속패턴(130)이 형성될 수 있음을 이해할 수 있을 것이다.

이때, CO₂ 레이저를 이용하여 캐비티(Cavity)(111) 또는 스루비아(VT)를 구현하기 위한 스루 비아 홀(Through via hole) 등을 형성하는 경우라면, 제1 금속패턴(120)과 제2 금속패턴(130)이 일종의 마스크 역할을 수행할 수 있다.

물론, YAG 레이저 등을 이용하여 비아홀이나 캐비티(111)를 형성할 수도 있다.

전자부품(160)은 캐비티(111)에 삽입되는 것으로, 캐패시터, 저항, 인덕터, 필터 등과 같은 수동소자나, IC 등의 능동소자일 수 있다.

특히, 외부전극(161)이 표면 또는 측면에 형성되어 있는 캐패시터 등의 전자부품(160)을 기판에 내장할 경우, 전자부품(160)에 전기적 접속을 구현하기 위한 충분한 면적을 확보하기 어렵다.

예컨데, CO₂ 레이저를 이용하여 비아홀을 가공하는 경우, 약 150um 의 비아 접촉부 면적이 필요하며, 전자부품을 실장할 때 발생되는 약 50um 정도의 위치 공차가 발생될 수 있으므로, 비아 접촉부의 사이즈는 최소 200um 이상 확보될 필요가 있다.

최근 보편적으로 사용되고 있는 1.0×0.5 mm 크기의 캐패시터는 외부전극의 편측 크기를 200um 이상으로 구현할 수 있으므로 종래의 일반적인 방법을 적용해도 큰 문제가 없었다.

그러나, 초소형 MLCC(Multi Layer Ceramic Capacitor) 등과 같은 칩 캐패시터(Chip capacitor) 외부전극(161)의 폭은 0603칩(600um × 300um)의 경우 약 100 ~ 200 um, 0402칩(400um × 200um)의 경우 약 70 ~ 140 um에 불과하다.

그런데, CO₂ 레이저를 이용하여 비아홀을 가공할 경우, 최소 200um 이상의 비아 접촉부 폭이 필요하므로, 이러한 초소형 MLCC 등을 기판에 내장하고 비아를 이용하여 전기적 접속 구현하는 것은 극히 어려웠던 것이다.

즉, 전자부품(160)의 위치공차, 비아홀 가공 공차, 비아 직경 등의 문제로 인하여 오차가 발생될 수 있으며, 이러한 오차 발생률은 전자부품(160)의 크기가 작아질수록 더욱 심각한 문제로 대두될 수 있는 것이다.

이러한 문제를 해결하기 위하여, 본 발명의 일실시예에 따른 전자부품 내장기판(100)에서는 캐비티(111)의 표면에 캐비티 도금부(140)를 형성하였다.

즉, 종래에는 전자부품(160)의 상부면 또는 하부면의 일부에 비아가 접촉되도록 하여 전자부품(160)의 전기적 연결을 구현했었기 때문에 비아 접속부의 면적이 좁아질 경우 문제가 발생되던 것인데, 전자부품(160)이 캐비티 도금부(140)를 통과하는 경로로도 전기적 연결이 확보되도록 하여 종래의 문제점을 해결할 수 있는 것이다. 특히, MLCC 등은 일반적으로 자성체와 내부전극을 포함하는 바디부(162)가 직육면체 형상으로 이루어지며, 마주보는 양쪽면 전부를 덮고 나머지 측면들의 일부를 덮는 2개의 외부전극(161)이 구비되는데, 이러한 MLCC를 본 발명의 일실시예에 따른 전자부품 내장기판(100)의 캐비티(111)에 삽입하여 외부전극(161)과 캐비티 도금부(140)가 전기적으로 연결되도록 할 경우 그 효과가 극대화 될 수 있다.

이때, 캐비티(111)의 크기, 전자부품(160)의 크기, 캐비티 도금부(140)의 두께 등을 정밀하게 제어할 경우 캐비티 도금부(140)와 전자부품(160)이 직접 접촉되도록 구현할 수 있다.

또한, 이러한 정밀한 제어가 어렵다면 캐비티 도금부(140)와 전자부품(160) 사이에 소정의 여유간격이 있도록 구현할 수도 있으며, 이 경우, 캐비티 도금부(140)와 전자부품(160) 사이에는 도전성 물질을 채워넣어 도전성 충진부(150)를 형성함으로써 캐비티 도금부(140)와 전자부품(160) 사이의 전기적 연결성을 확보할 수도 있다.

한편, 캐비티 도금부(140)는 제1 절연층(110)의 표면에 형성되는 제1 금속패턴(120), 제2 금속패턴(130) 등과 접촉될 수 있다.

따라서, 본 발명의 일실시예에 따른 전자부품 내장기판(100)의 경우 비아를 형성함에 있어서, 전자부품(160)의 외부전극(161) 뿐만 아니라, 최소한 캐비티 도금부(140) 두께 만큼의 여유가 더 확보되며, 더 나아가, 도전성 충진부(150), 제1 또는 제2 금속패턴(130) 까지 비아 접속부가 확장될 수 있게 된다.

이에 따라, 종래에는 전자부품(160)의 외부전극(161)에 비아가 접속되어야만 했기 때문에 외부전극(161)의 폭이 좁아질 경우 문제가 발생되었던 것과 달리, 본 발명의 일실시예에 따른 전자부품 내장기판(100)에서는 비아가 접속될 수 있는 영역이 종래보다 월등히 확장될 수 있으므로 종래의 문제를 해결할 수 있게 되는 것이다.

계속해서 도 1을 참조하면, 본 발명의 일실시예에 따른 전자부품 내장기판(100)은 제2 절연층(171), 제3 절연층(172), 제1 회로패턴(181), 제2 회로패턴(182), 제1 내지 제6 비아(V6) 및 스루비아(VT) 등을 포함할 수 있다.

제2 절연층(171)은 제1 절연층(110) 하방에 형성되는 것으로, 제1 금속패턴(120), 제1 절연층(110), 캐비티 도금부(140), 도전성 충진부(150) 및 전자부품(160)의 노출된 표면을 덮도록 형성될 수 있다.

제3 절연층(172)은 제1 절연층(110) 상방에 형성되는 것으로, 제2 금속패턴(130), 제1 절연층(110), 캐비티 도금부(140), 도전성 충진부(150) 및 전자부품(160)의 노출된 표면을 덮도록 형성될 수 있다.

제1 회로패턴(181)은 제2 절연층(171)의 하면에 형성될 수 있고, 제2 회로패턴(182)은 제3 절연층(172)의 상면에 형성될 수 있다.

제1 비아(V1) 내지 제4 비아(V4)는 기판에 내장된 전자부품(160)을 다른 구성요소와 전기적으로 연결하는 기능을 수행한다.

이때, 제1 비아(V1) 및 제2 비아(V2)는 전자부품(160)의 외부전극(161), 도전성 충진부(150), 캐비티 도금부(140) 및 제1 금속패턴(120) 중 캐비티 도금부(140)에 접촉되는 패턴으로 이루어지는 광범위한 영역 중 어느 곳에나 연결될 수 있다.

또한, 제3 비아(V3) 및 제4 비아(V4)는 전자부품(160)의 외부전극(161), 도전성 충진부(150), 캐비티 도금부(140) 및 제2 금속패턴(130) 중 캐비티 도금부(140)에 접촉되는 패턴으로 이루어지는 광범위한 영역 중 어느 곳에나 연결될 수 있다.

즉, 도 1에 예시된 바와 같이, 제2 비아(V2)처럼 전자부품(160)의 외부전극(161)에 직접 접촉되거나, 제3 비아(V3)처럼 외부전극(161)의 일부, 도전성 충진부(150) 및 캐비티 도금부(140)에 걸쳐 접촉될 수 있다. 또한, 제1 비아(V1)처럼 제1 금속패턴(120) 중 캐비티 도금부(140)에 접촉되는 패턴에 접촉되거나, 제4 비아(V4)처럼 제2 금속패턴(130) 중 캐비티 도금부(140)에 접촉되는 패턴에 접촉됨으로써 전자부품(160)의 전기적 연결을 구현할 수 있는 것이다.

한편, 전술한 제1 내지 제4 비아(V4) 외에도, 제1 금속패턴(120)과 제1 회로패턴(181) 사이에 연결되는 제5 비아(V5), 제2 금속패턴(130)과 제2 회로패턴(182) 사이에 연결되는 제6 비아(V6), 제1 절연층(110)을 관통하여 제1 금속패턴(120)과 제2 금속패턴(130)을 직접 연결하는 스루비아(VT) 등이 더 구비될 수 있다.

도 2는 본 발명의 일실시예에 따른 전자부품 내장기판(100)에서 도 1의 I-I'선으로 절단한 면을 보인 평면도이다.

도 2를 참조하면, 두 개의 외부전극(161)이 바디부(162)의 양측면을 각각 덮으면서 다른 측면에서는 서로 분리되도록 구성된 전자부품(160)이 캐비티(111)의 중심에 위치하고, 두 개의 도전성 충진부(150)가 각각의 외부전극(161) 표면과 접촉되며, 두 개의 캐비티 도금부(140)가 도전성 충진부(150) 각각의 표면에 접촉되도록 캐비티(111)의 표면에 형성될 수 있음을 이해할 수 있을 것이다.

즉, 전자부품(160)이 캐패시터인 경우 양 전극이 전기적으로 차단되어야 하므로 도 2에 도시된 바와 같이 구성될 필요가 있다.

이때, 캐비티(111) 내부에서 두 개의 캐비티 도금부(140) 및 두 개의 도전성 충진부(150) 사이에는 절연을 확보하기 위한 단선부(141)가 구비될 수 있다. 이 단선부(141)에는 절연재료(172')가 채워질 수 있는데, 도 1에 예시된 제2 절연층(171)이나 제3 절연층(172)을 이루는 물질이 단선부(141)에 충진될 수 있다.

도 3은 본 발명의 다른 실시예에 따른 전자부품 내장기판(100)에서 도 1의 I-I'선으로 절단한 면을 보인 평면도이다.

도 3을 참조하면, 본 발명의 다른 실시예에 따른 전자부품 내장기판(100)은 캐비티(111) 내부에 복수 개의 전자부품(160)들이 삽입될 수 있으며, 이때, 복수 개의 전자부품(160)들이 서로 병렬로 연결될 수 있다.

도 4는 본 발명의 또 다른 실시예에 따른 전자부품 내장기판(100)에서 도 1의 I-I'선으로 절단한 면을 보인 평면도이다.

도 4를 참조하면, 본 발명의 또 다른 실시예에 따른 전자부품 내장기판(100)은 캐비티(111) 내부에 복수 개의 전자부품(160)들이 삽입되되, 모든 전자부품(160)들이 병렬로 연결되지 않고, 일부씩 나뉘어 병렬로 연결될 수도 있음을 이해할 수 있을 것이다.

도 3과 도 4에 예시된 바와 같이 전자부품(160), 특히 캐패시터를 다양한 조합으로 병렬 연결함으로써, 규격화되어 대량으로 생산되는 캐패시터들을 이용하여 필요에 따라 다양한 캐패시턴스들을 구현할 수 있게 된다.

도 5a 내지 도 5i는 본 발명의 일실시예에 따른 전자부품 내장기판 제조방법을 개략적으로 보인 공정순서도이다.

도 5a 및 도 5b를 참조하면, 먼저, 제1 절연층(110)에 CO₂ 레이저, YAG 레이저 등을 이용하여 캐비티(111)를 형성한다.

이때, 제1 절연층(110)에는 제1 금속패턴(120)과 제2 금속패턴(130)이 형성되어 있을 수 있다.

또한, CO₂ 레이저를 이용하여 캐비티(111)를 가공할 경우에는 제1 금속패턴(120) 또는 제2 금속패턴(130)이 마스크 역할을 수행할 수도 있다.

또한, 이 과정에서 스루비아(VT)를 형성하기 위한 스루 비아 홀도 가공될 수 있다.

다음으로, 도 5c를 참조하면, 제1 절연층(110)에 형성된 캐비티(111) 표면에 캐비티 도금부(140)를 형성한다.

다음으로, 도 5d 및 도 5e를 참조하면, 제1 금속패턴(120)에 디테치 필름(Detach Film)(DF)을 접착한 상태에서 캐비티(111) 내부로 전자부품(160)을 삽입하여, 전자부품(160)이 디테치 필름(DF)에 고정되도록 한다.

다음으로, 도 5f를 참조하면, 캐비티 도금부(140)와 전자부품(160) 사이의 공간에 절연물질을 채워넣어 도전성 충진부(150)를 형성한다. 이때, 캐비티 도금부(140)와 전자부품(160)이 직접 접촉되도록 할 경우 도전성 충진부(150)는 형성되지 않을 수 있다.

이 상태에서는 전자부품(160)이 잘 연결되었는지, 제1 및 제2 금속패턴(130)들에 단선된 부분이 없는지 등을 검사할 수도 있다.

다음으로, 도 5g를 참조하면, 제1 금속패턴(120), 제1 절연층(110), 캐비티 도금부(140), 도전성 충진부(150) 및 전자부품(160) 등의 상부면에 제3 절연층(172)을 형성한다. 이때, 도 2 내지 도 4에 예시된 바와 같이 단선부(141)에 레진 등의 절연재료를 충진할 수 있고, 이 절연재료는 제3 절연층(172)을 구현하는데 사용될 수도 있다.

다음으로, 도 5h를 참조하면, 디테치 필름(DF)을 제거한 후 층간 절연재를 적층하여 제2 절연층(171)을 형성할 수 있다.

다음으로, 도 5i를 참조하면, 제1 내지 제6 비아(V6)들과 제1 회로패턴(181) 및 제2 회로패턴(182)들을 형성할 수 있다.

도시된 바와 같이, 제1 비아(V1), 제3 비아(V3), 제4 비아(V4) 처럼, 제1 금속패턴(120) 또는 제2 금속패턴(130), 캐비티 도금부(140), 도전성 충진부(150) 및 외부전극(161) 중 선택되는 한 영역에 비아홀을 가공하고 비아를 형성할 수 있다.

종래에는 전자부품(160)의 크기가 작아짐에 따라 전자부품(160)의 외부전극(161)을 정확하게 노출시키는 비아홀 가공이 어려웠지만, 본 발명의 일실시예에 따른 전자부품 내장기판 제조방법에 따르면 종래보다 광범위한 영역에 비아홀을 가공해도 전자부품(160)의 전기적 연결성을 확보할 수 있게 된다는 점을 이해할 수 있을 것이다.

뿐만 아니라, 전자부품(160)이 캐패시터인 경우, 캐비티 도금부(140)와 외부전극(161)이 넓은 면적에 걸쳐 접촉되므로, 전자부품(160)의 전하이동경로 상에서 저저항이 구현될 수 있고, 접속 신뢰성이 향상될 수 있다는 장점도 있다.

한편, 이상에서는 서브스트렉티브(substractive) 공법으로 제조되는 과정을 예로 들어 설명했지만, 에디티브(additive) 공법으로 구현될 수도 있다.

도 6a 내지 도 6d는 본 발명의 일실시예에 따른 전자부품 내장기판 제조방법에서 제1 절연층(110)에 캐비티 도금부(140)가 구비된 캐비티(111)를 형성하는 과정을 개략적으로 보인 공정순서도이다.

먼저, 도 6a를 참조하면, 제1 절연층(110)에 제1 임시 캐비티(111a) 및 제2 임시 캐비티(111b)를 가공할 수 있다.

이때, 제1 임시 캐비티(111a)는 "ㄷ"자 형상으로 이루어지고, 제2 캐비티(111)는 제1 임시 캐비티(111a)가 좌우 반전된 형태, 즉 "⊃"자 형상을 이룰 수 있다.

또한, 제1 임시 캐비티(111a)와 제2 임시 캐비티(111b)는 열려진 방향이 서로 마주보도록 형성됨으로써, 제1 임시 캐비티(111a)와 제2 임시 캐비티(111b) 사이에 임시 잔여부(112)가 형성될 수 있다.

다음으로, 도 6b와 6c를 참조하면, 도금 공정을 수행하기 위하여 레지스트부(R)를 형성할 수 있고, 무전해 또는 전해 도금방식으로 캐비티(111) 표면에 캐비티 도금부(140)를 형성할 수 있다.

다음으로, 도 6c 및 도 6d를 참조하면, 절단선(CL)에 따라 임시 잔여부(112)를 제거하고, 레지스트부(R)도 제거함으로써 단선부(141)가 구비된 캐비티 도금부(140)를 형성할 수 있다.

이때, 점선으로 표시된 영역에 형성되는 도금부(140')는 제2 금속패턴과 캐비티 도금부(140) 사이의 전기적 연결성을 향상시키는 기능을 수행할 수 있다.

도 7a 내지 도 7c는 본 발명의 다른 실시예에 따른 전자부품 내장기판 제조방법에서 제1 절연층(110)에 캐비티 도금부(140)가 구비된 캐비티(111)를 형성하는 과정을 개략적으로 보인 공정순서도이다.

먼저, 도 7a을 참조하면, 제1 절연부의 일부를 가공하여 제1 돌출부(113) 및 제2 돌출부(114)가 형성된 제3 임시 캐비티(111c)를 형성한다.

이때, 제1 돌출부(113)와 제2 돌출부(114)는 서로 마주보도록 대칭되게 형성될 수 있다.

다음으로, 도 7b 및 도 7c를 참조하면, 제3 임시 캐비티(111c) 표면에 무전해 또는 전해 도금 방식으로 도전성 물질을 도금한 후, 절단선(CL)을 따라 제1 돌출부(113) 및 제2 돌출부(114)의 일부를 제거하여 캐비티 도금부(140)를 형성할 수 있다.

100 : 전자부품 내장기판
110 : 제1 절연층
111 : 캐비티
111a : 제1 임시 캐비티
111b : 제2 임시 캐비티
111c : 제3 임시 캐비티
112 : 임시 잔여부
113 : 제1 돌출부
114 : 제2 돌출부
120 : 제1 금속패턴
130 : 제2 금속패턴
140, 340 : 캐비티 도금부
141, 341, 342 : 단선부
150, 250, 350 : 도전성 충진부
160 : 전자부품
161 : 외부전극
162 : 바디부
171 : 제2 절연층
172 : 제3 절연층
172' : 절연재료
181 : 제1 회로패턴
182 : 제2 회로패턴
VT : 스루비아
V1 : 제1 비아
V2 : 제2 비아
V3 : 제3 비아
V4 : 제4 비아
V5 : 제5 비아
V6 : 제6 비아
CL : 절단선
DF : 디테치 필름
R : 레지스트부

Claims

측면에 외부전극이 구비된 전자부품이 내장된 전자부품 내장기판에 있어서,
상기 전자부품 내장기판의 내부에 구비되는 적어도 하나의 절연층에 형성되는 캐비티;
적어도 일부가 상기 캐비티 내부로 삽입되는 전자부품;
상기 전자부품의 적어도 일면과 대향되는 상기 캐비티의 표면에 형성되어 상기 외부전극에 접촉되는 캐비티 도금부; 및
상기 외부전극 중 적어도 일부 및 상기 캐비티 도금부 중 적어도 일부에 일면이 동시에 접촉되는 비아;
를 포함하는
전자부품 내장기판.
측면에 외부전극이 구비된 전자부품이 내장된 전자부품 내장기판에 있어서,
상기 전자부품 내장기판의 내부에 구비되는 적어도 하나의 절연층에 형성되는 캐비티;
적어도 일부가 상기 캐비티 내부로 삽입되는 전자부품;
상기 전자부품의 적어도 일면과 대향되는 상기 캐비티의 표면에 형성되는 캐비티 도금부;
상기 캐비티 도금부와 상기 외부전극 사이에 도전성 물질이 충진되어 상기 캐비티 도금부와 상기 외부전극 사이를 전기적으로 연결시키는 도전성 충진부; 및
상기 외부전극 중 적어도 일부 및 상기 도전성 충진부 중 적어도 일부에 일면이 동시에 접촉되는 비아;
를 포함하는
전자부품 내장기판.
측면에 외부전극이 구비된 전자부품이 내장된 전자부품 내장기판에 있어서,
상기 전자부품 내장기판의 내부에 구비되는 적어도 하나의 절연층에 형성되는 캐비티;
적어도 일부가 상기 캐비티 내부로 삽입되는 전자부품;
상기 전자부품의 적어도 일면과 대향되는 상기 캐비티의 표면에 형성되는 캐비티 도금부;
상기 캐비티 도금부와 상기 외부전극 사이에 도전성 물질이 충진되어 상기 캐비티 도금부와 상기 외부전극 사이를 전기적으로 연결시키는 도전성 충진부; 및
상기 외부전극 중 적어도 일부, 상기 도전성 충진부 중 적어도 일부 및 상기 캐비티 도금부 중 적어도 일부에 일면이 동시에 접촉되는 비아;
를 포함하는
전자부품 내장기판.
청구항 2 또는 청구항 3에 있어서,
상기 외부전극은 상기 전자부품의 표면에서 서로 분리되어 구비되는 적어도 두 개의 전극들로 이루어지고,
상기 전극들과 연결되는 상기 캐비티 도금부에는 상기 전극들 각각이 서로 전기적으로 차단되도록 단선부들이 형성되며,
상기 단선부들에 의하여 전기적으로 분리된 각각의 캐비티 도금부와 상기 전극들 각각의 사이에 상기 도전성 충진부가 각각 충진되는
전자부품 내장기판.
청구항 4에 있어서,
상기 전극들 사이, 상기 단선부들 사이 및 상기 도전성 충진부들 사이의 공간에 절연재료가 충진되는
전자부품 내장기판.
청구항 3에 있어서,
상기 절연층의 표면에 구비되며, 상기 캐비티 도금부와 전기적으로 연결되는 금속패턴을 더 포함하고,
상기 비아의 일면은 상기 금속패턴 중 적어도 일부에도 접촉되는
전자부품 내장기판.
청구항 6에 있어서,
상기 외부전극은 상기 전자부품의 표면에서 서로 분리되어 구비되는 적어도 두 개의 전극들로 이루어지고,
상기 전극들과 연결되는 캐비티 도금부에는 상기 전극들 각각이 서로 전기적으로 차단되도록 단선부들이 형성되며,
상기 단선부들에 의하여 전기적으로 분리된 각각의 캐비티 도금부와 상기 전극들 각각의 사이에 상기 도전성 충진부가 각각 충진되는
전자부품 내장기판.
청구항 7에 있어서,
상기 전극들 사이, 상기 단선부들 사이 및 상기 도전성 충진부들 사이의 공간에 절연재료가 충진되는
전자부품 내장기판.
청구항 2에 있어서,
상기 전자부품 복수 개가 상기 캐비티 내부에 삽입되며, 복수 개의 전자부품들 중 적어도 두 개의 전자부품들이 서로 병렬로 연결되는
전자부품 내장기판.
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청구항 1에 있어서,
상기 외부전극은 상기 전자부품의 표면에서 서로 분리되어 구비되는 적어도 두 개의 전극들로 이루어지고,
상기 전극들과 연결되는 상기 캐비티 도금부에는 상기 전극들 각각이 서로 전기적으로 차단되도록 단선부들이 형성되는
전자부품 내장기판.
청구항 12에 있어서,
상기 전극들 사이 및 상기 단선부들 사이의 공간에 절연재료가 충진되는
전자부품 내장기판.
청구항 1에 있어서,
상기 절연층의 표면에 구비되며, 상기 캐비티 도금부와 전기적으로 연결되는 금속패턴을 더 포함하고,
상기 비아의 일면은 상기 금속패턴 중 적어도 일부에도 접촉되는
전자부품 내장기판.
청구항 14에 있어서,
상기 외부전극은 상기 전자부품의 표면에서 서로 분리되어 구비되는 적어도 두 개의 전극들로 이루어지고,
상기 전극들과 연결되는 캐비티 도금부에는 상기 전극들 각각이 서로 전기적으로 차단되도록 단선부들이 형성되는
전자부품 내장기판.
청구항 15에 있어서,
상기 전극들 사이 및 상기 단선부들 사이의 공간에 절연재료가 충진되는
전자부품 내장기판.
청구항 1에 있어서,
상기 전자부품 복수 개가 상기 캐비티 내부에 삽입되며, 복수 개의 전자부품들 중 적어도 두 개의 전자부품들이 서로 병렬로 연결되는
전자부품 내장기판.
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하부면에 제1 금속패턴이 구비되고, 상부면에 제2 금속패턴이 구비되며, 상부면과 하부면 사이가 관통된 캐비티를 포함하는 제1 절연층;
표면에 적어도 하나의 외부전극이 구비되며, 적어도 일부가 상기 캐비티 내부로 삽입되는 전자부품;
상기 외부전극에 대향되는 캐비티의 표면에 형성되어, 상기 제1 금속패턴, 상기 제2 금속패턴 중 적어도 하나와 전기적으로 연결되는 캐비티 도금부;
상기 캐비티 도금부와 상기 외부전극 사이에 도전성 물질이 충진되어 이루어지는 도전성 충진부;
상기 제1 금속패턴, 상기 제1 절연층, 상기 캐비티 도금부, 상기 도전성 충진부 및 상기 전자부품의 노출된 표면을 덮는 제2 절연층;
상기 제2 절연층의 표면에 형성된 제1 회로패턴; 및
상기 외부전극 중 적어도 일부, 상기 도전성 충진부 중 적어도 일부, 상기 캐비티 도금부 중 적어도 일부 및 상기 제1 금속패턴 중 상기 캐비티 도금부에 접촉되는 것의 적어도 일부에 일면이 동시에 접촉되고, 상기 제1 회로패턴에 타면이 접촉되는 제1 비아;
를 포함하는
전자부품 내장기판.
청구항 19에 있어서,
상기 전자부품에는, 상기 전자부품의 표면에서 서로 분리된 영역에 형성되는 적어도 두 개의 외부전극들이 구비되고,
상기 외부전극들과 연결되는 캐비티 도금부에는 상기 전극들 각각이 서로 전기적으로 차단되도록 단선부들이 형성되며,
상기 단선부들에 의하여 전기적으로 분리된 각각의 캐비티 도금부와 상기 외부전극들 각각의 사이에 상기 도전성 충진부가 각각 충진되는
전자부품 내장기판.
청구항 20에 있어서,
상기 외부전극들 사이, 상기 단선부들 사이 및 상기 도전성 충진부들 사이의 공간에 상기 제2 절연층을 이루는 물질이 채워지는
전자부품 내장기판.
청구항 20에 있어서,
상기 제1 금속패턴 중 상기 캐비티 도금부에 접촉되는 것을 제외한 것의 적어도 일부에 일면이 접촉되고, 상기 제1 회로패턴 중 적어도 일부에 타면이 접촉되는 제5 비아;
를 더 포함하는
전자부품 내장기판.
청구항 20에 있어서,
상기 제2 금속패턴, 상기 제1 절연층, 상기 캐비티 도금부, 상기 도전성 충진부 및 상기 전자부품의 노출된 표면을 덮는 제3 절연층;
상기 제3 절연층의 표면에 형성된 제2 회로패턴; 및
상기 외부전극 중 적어도 일부, 상기 도전성 충진부 중 적어도 일부, 상기 캐비티 도금부 중 적어도 일부 및 상기 제2 금속패턴 중 상기 캐비티 도금부에 접촉되는 것의 적어도 일부에서 선택되는 적어도 한 영역에 일면이 접촉되고, 상기 제2 회로패턴에 타면이 접촉되는 제3 비아;
를 더 포함하는
전자부품 내장기판.
청구항 23에 있어서,
상기 외부전극들 사이, 상기 단선부들 사이 및 상기 도전성 충진부들 사이의 공간에 상기 제1 절연층을 이루는 물질, 상기 제2 절연층을 이루는 물질 중 적어도 한 물질이 채워지는
전자부품 내장기판.
청구항 23에 있어서,
상기 제2 금속패턴 중 상기 캐비티 도금부에 접촉되는 것을 제외한 것의 적어도 일부에 일면이 접촉되고, 상기 제2 회로패턴 중 적어도 일부에 타면이 접촉되는 제6 비아;
를 더 포함하는
전자부품 내장기판.
외부전극들이 구비된 전자부품이 내장된 전자부품 내장기판을 제조하는 전자부품 내장기판 제조방법에 있어서,
(A) 상기 전자부품 내장기판의 내부에 구비되는 적어도 하나의 절연층에 캐비티를 형성하고, 상기 캐비티를 이루는 면에 도전성 물질을 도금하여 캐비티 도금부를 형성하는 단계;
(B) 상기 전자부품의 적어도 일부를 상기 캐비티 내부로 삽입하는 단계; 및
(C) 상기 외부전극들 중 적어도 일부 및 상기 캐비티 도금부 중 적어도 일부에 동시에 접촉되는 비아를 형성하는 단계;
를 포함하는
전자부품 내장기판 제조방법.
청구항 26에 있어서,
상기 (B) 단계와 상기 (C) 단계 사이에,
상기 전자부품과 상기 캐비티 도금부 사이의 공간에 도전성 물질을 충진하는 단계를 더 포함하는
전자부품 내장기판 제조방법.
청구항 26에 있어서,
상기 (A) 단계는,
(A1) "ㄷ"자 형상의 제1 임시 캐비티 및 상기 제1 임시 캐비티와 대칭되는 형상의 제2 임시 캐비티가, 상기 절연층에 미리 정해진 간격으로 이격되면서 서로 마주보도록 가공하여 상기 캐비티가 형성될 영역 중 일부에 임시 잔여부를 형성하는 단계;
(A2) 상기 제1 임시 캐비티 및 상기 제2 임시 캐비티의 표면에 도전성 물질을 도금하는 단계; 및
(A3) 상기 임시 잔여부를 제거하는 단계;
를 포함하는
전자부품 내장기판 제조방법.
전자부품이 내장된 전자부품 내장기판을 제조하는 전자부품 내장기판 제조방법에 있어서,
(A) 상기 전자부품 내장기판의 내부에 구비되는 적어도 하나의 절연층에 캐비티를 형성하고, 상기 캐비티를 이루는 면에 도전성 물질을 도금하여 캐비티 도금부를 형성하는 단계; 및
(B) 상기 전자부품의 적어도 일부를 상기 캐비티 내부로 삽입하는 단계;
를 포함하되,
상기 (A) 단계는,
(a1) 상기 캐비티의 한 표면에서 마주보는 표면 방향으로 상기 절연층이 돌출되어 이루어지는 제1 돌출부 및 상기 제1 돌출부가 형성된 표면에서 마주보는 표면에 상기 제1 돌출부와 대칭되도록 형성되는 제2 돌출부를 제외한 영역에 제3 임시 캐비티를 형성하는 단계;
(a2) 상기 제3 임시 캐비티의 표면에 도전성 물질을 도금하는 단계; 및
(a3) 상기 제1 돌출부 및 상기 제2 돌출부의 일부를 제거하는 단계;
를 포함하는
전자부품 내장기판 제조방법.
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(a) 하부면에 제1 금속패턴이 구비되고, 상부면에 제2 금속패턴이 구비된 제1 절연층을 제공하는 단계;
(b) 상기 제1 절연층에 캐비티를 형성하고, 상기 캐비티를 이루는 면에 도전성 물질을 도금하여, 상기 제1 금속패턴 및 상기 제2 금속패턴 중 적어도 하나와 전기적으로 연결되는 캐비티 도금부를 형성하는 단계;
(c) 상기 제1 금속패턴의 하부면에 디테치 필름을 접착하는 단계;
(d) 표면에 복수 개의 외부전극들이 구비된 전자부품의 적어도 일부를 상기 캐비티 내부로 삽입하여, 상기 전자부품의 하부면을 상기 디테치 필름에 접착시키는 단계;
(e) 상기 캐비티 도금부와 상기 외부전극들 사이에 도전성 물질을 충진하여 도전성 충진부를 형성하는 단계;
(f) 상기 제2 금속패턴, 상기 제1 절연층, 상기 캐비티 도금부, 상기 도전성 충진부 및 상기 전자부품의 노출된 표면에 절연물질을 도포하여 제3 절연층을 형성하는 단계;
(g) 상기 제3 절연층을 관통하여, 상기 외부전극들 중 적어도 일부, 상기 도전성 충진부 중 적어도 일부, 상기 캐비티 도금부 중 적어도 일부 및 상기 제2 금속패턴 중 상기 캐비티 도금부에 접촉되는 것의 적어도 일부에서 선택되는 적어도 한 영역을 노출하는 비아홀을 가공하는 단계; 및
(h) 상기 비아홀 내부에 도전성 물질을 충진하고, 상기 제3 절연층 상부면에 제2 회로패턴을 형성하는 단계;
를 포함하되,
상기 (b) 단계는,
(b1') 상기 캐비티의 한 표면에서 마주보는 표면 방향으로 상기 절연층이 돌출되어 이루어지는 제1 돌출부 및 상기 제1 돌출부가 형성된 표면에서 마주보는 표면에 상기 제1 돌출부와 대칭되도록 형성되는 제2 돌출부를 제외한 영역에 제3 임시 캐비티를 형성하는 단계;
(b2') 상기 제3 임시 캐비티의 표면에 도전성 물질을 도금하는 단계; 및
(b3') 상기 제1 돌출부 및 상기 제2 돌출부의 일부를 제거하는 단계;
를 포함하는
전자부품 내장기판 제조방법.
(a) 하부면에 제1 금속패턴이 구비되고, 상부면에 제2 금속패턴이 구비된 제1 절연층을 제공하는 단계;
(b) 상기 제1 절연층에 캐비티를 형성하고, 상기 캐비티를 이루는 면에 도전성 물질을 도금하여, 상기 제1 금속패턴 및 상기 제2 금속패턴 중 적어도 하나와 전기적으로 연결되는 캐비티 도금부를 형성하는 단계;
(c) 상기 제1 금속패턴의 하부면에 디테치 필름을 접착하는 단계;
(d) 표면에 복수 개의 외부전극들이 구비된 전자부품의 적어도 일부를 상기 캐비티 내부로 삽입하여, 상기 전자부품의 하부면을 상기 디테치 필름에 접착시키는 단계;
(e) 상기 캐비티 도금부와 상기 외부전극들 사이에 도전성 물질을 충진하여 도전성 충진부를 형성하는 단계;
(f1) 상기 제2 금속패턴, 상기 제1 절연층, 상기 캐비티 도금부, 상기 도전성 충진부 및 상기 전자부품의 노출된 표면에 절연물질을 도포하여 제3 절연층을 형성하는 단계;
(f2) 상기 디테치 필름을 제거한 후, 상기 제1 금속패턴, 상기 제1 절연층, 상기 캐비티 도금부, 상기 도전성 충진부 및 상기 전자부품의 노출된 표면에 절연물질을 도포하여 제2 절연층을 형성하는 단계;
(g1) 상기 제2 절연층을 관통하는 제1 비아 및 상기 제2 절연층의 하부면에 구비되어 상기 제1 비아에 연결되는 제1 회로패턴을 형성하는 단계; 및
(g2) 상기 제3 절연층을 관통하는 제3 비아 및 상기 제3 절연층의 상부면에 구비되어 상기 제3 비아에 연결되는 제2 회로패턴을 형성하는 단계;
를 포함하되,
상기 제1 비아는, 상기 외부전극들 중 적어도 일부, 상기 도전성 충진부 중 적어도 일부, 상기 캐비티 도금부 중 적어도 일부 및 상기 제1 금속패턴 중 상기 캐비티 도금부에 접촉되는 것의 적어도 일부에 일면이 동시에 접촉되고,
상기 제3 비아는, 상기 외부전극들 중 적어도 일부, 상기 도전성 충진부 중 적어도 일부, 상기 캐비티 도금부 중 적어도 일부 및 상기 제2 금속패턴 중 상기 캐비티 도금부에 접촉되는 것의 적어도 일부에 일면이 동시에 접촉되도록 형성되는 것인
전자부품 내장기판 제조방법.
청구항 33에 있어서,
상기 (d) 단계는,
상기 전자부품 복수 개가 상기 캐비티 내부에 삽입되어 상기 전자부품의 하부면이 상기 디테치 필름에 접착되도록 수행되는
전자부품 내장기판 제조방법.
청구항 34에 있어서,
상기 복수 개의 전자부품들 중 적어도 두 개의 전자부품들이 서로 병렬로 연결되는
전자부품 내장기판 제조방법.