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KR101475066B1 - 유기전계발광표시장치와 이의 제조방법 - Google Patents

유기전계발광표시장치와 이의 제조방법 Download PDF

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KR101475066B1
KR101475066B1 KR1020070129310A KR20070129310A KR101475066B1 KR 101475066 B1 KR101475066 B1 KR 101475066B1 KR 1020070129310 A KR1020070129310 A KR 1020070129310A KR 20070129310 A KR20070129310 A KR 20070129310A KR 101475066 B1 KR101475066 B1 KR 101475066B1
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organic light
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서창기
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엘지디스플레이 주식회사
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Abstract

본 발명은, 복수의 서브 픽셀의 영역별로 다른 단차를 갖는 기판; 복수의 서브 픽셀 영역에 위치하는 반사막; 반사막 상에 위치하는 평탄화막; 및 평탄화막 상에 위치하며 제1전극, 유기 발광층 및 제2전극을 포함하는 유기 발광다이오드를 포함하는 유기전계발광표시장치를 제공한다.
유기전계발광표시장치, 반사막, 평탄화막

Description

유기전계발광표시장치와 이의 제조방법{Organic Light Emitting Display and Manufacturing Method for the same}
본 발명은 유기전계발광표시장치와 이의 제조방법에 관한 것이다.
최근, 평판표시장치(FPD: Flat Panel Display)는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 디스플레이(Liquid Crystal Display: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전계방출표시장치(Field Emission Display: FED), 유기전계발광표시장치(Organic Light Emitting Device) 등과 같은 여러 가지의 평면형 디스플레이가 실용화되고 있다.
특히, 유기전계발광표시장치는 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 소비 전력이 낮고 자체 발광이다. 또한, 시야각에 문제가 없어서 장치의 크기에 상관없이 동화상 표시 매체로서 장점이 있다. 또한, 저온 제작이 가능하고, 기존의 반도체 공정 기술을 바탕으로 제조 공정이 간단하므로 향후 차세대 평판 표시 장치로 주목받고 있다.
한편, 유기전계발광표시장치는 적색, 녹색 및 청색 서브 픽셀의 발광효율을 향상시키기 위해 각 서브 픽셀별로 광 경로를 다르게 하는 마이크로 캐비티(Micro Cavity) 구조를 형성하였다.
그러나, 종래 사용되고 있는 마이크로 캐비티 구조는 하부 또는 상부 공통층 형성시 섀도 마스크를 사용하여 그 두께를 달리하거나 제1전극(예: ITO)의 두께를 달리하기 위해 증착 공정을 각각 함에 따라 챔버를 추가로 사용해야 하거나 마스크 사용에 따른 비용 상승과 아울러 생산성이 떨어지는 문제가 있어 이의 개선이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명의 목적은, 서브 픽셀별로 광 경로를 다르게 하여 발광효율을 향상시킬 수 있는 유기전계발광표시장치와 이의 제조방법을 제공하는 것이다.
상술한 과제 해결 수단으로 본 발명은, 복수의 서브 픽셀의 영역별로 다른 단차를 갖는 기판; 복수의 서브 픽셀 영역에 위치하는 반사막; 반사막 상에 위치하는 평탄화막; 및 평탄화막 상에 위치하며 제1전극, 유기 발광층 및 제2전극을 포함하는 유기 발광다이오드를 포함하는 유기전계발광표시장치를 제공한다.
평탄화막의 두께는, 복수의 서브 픽셀의 영역별로 다를 수 있다.
평탄화막의 상부의 높이는, 동일할 수 있다.
복수의 서브 픽셀의 영역별 단차는, 100 Å 이상 1000 Å 이하일 수 있다.
기판과 상기 반사막 사이에는, 복수의 서브 픽셀의 영역에 각각 위치하며 반사막과 전기적으로 연결된 트랜지스터부를 더 포함하되, 트랜지스터부는, 기판 상에 위치하는 반도체층, 게이트, 소오스 및 드레인을 포함할 수 있다.
유기 발광다이오드는, 전공주입층, 전공수송층, 전자수송층 및 전자주입층 중 하나 이상을 포함할 수 있다.
복수의 서브 픽셀의 영역은, 기판 상에 위치하는 청색 서브 픽셀 영역, 녹색 서브 픽셀 영역 및 적색 서브 픽셀 영역 순으로 낮은 단차를 가질 수 있다.
한편, 다른 측면에서 본 발명은 기판 상에 복수의 서브 픽셀 영역을 정의하고 복수의 서브 픽셀의 영역별로 단차를 형성하는 기판 준비단계; 복수의 서브 픽셀 영역에 반사막을 형성하는 반사막 형성단계; 반사막 상에 평탄화막을 형성하는 평탄화막 형성단계; 및 평탄화막 상에 제1전극, 유기 발광층 및 제2전극을 포함하는 유기 발광다이오드를 형성하는 발광부 형성단계를 포함하는 유기전계발광표시장치의 제조방법을 제공한다.
평탄화막의 두께는, 복수의 서브 픽셀의 영역별로 다르게 형성할 수 있다.
기판 준비단계 이후, 기판 상에 정의된 복수의 서브 픽셀의 영역에 트랜지스터부를 형성하는 트랜지스터부 형성단계를 더 포함하되, 트랜지스터부는, 기판 상에 위치하는 반도체층, 게이트, 소오스 및 드레인을 포함할 수 있다.
본 발명은, 서브 픽셀별로 광 경로를 다르게 하여 발광효율을 향상시킬 수 있는 유기전계발광표시장치와 이의 제조방법을 제공하는 효과가 있다. 또한, 마스크 공정을 줄여 생산 수율을 향상시킬 수 있는 마이크로 캐비티 구조를 제공하는 효과가 있다.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 유기전계발광표시장치의 개략적인 평면 도이다.
도 1에 도시된 바와 같이, 유기전계발광표시장치는 기판(110) 상에 다수의 서브 픽셀(P)이 위치하는 표시부(180)를 포함할 수 있다. 기판(110) 상에 위치하는 다수의 서브 픽셀(P)은 수분이나 산소에 취약하다.
그리하여, 밀봉기판(130)을 구비하고, 표시부(180)의 외곽 기판(110)에 접착부재(140)를 형성하여 기판(110)과 밀봉기판(130)을 봉지할 수 있다. 한편, 다수의 서브 픽셀(P)은 기판(110) 상에 위치하는 구동부(150)에 의해 구동되어 영상을 표현할 수 있다.
구동부(150)는 외부로부터 공급된 각종 신호에 대응하여 스캔 신호 및 데이터 신호 등을 생성할 수 있으며, 생성된 신호 등을 표시부(180)에 공급할 수 있다.
구동부(150)는 다수의 서브 픽셀(P)에 스캔 신호를 공급하는 스캔 구동부와 다수의 서브 픽셀(P)에 데이터 신호를 공급하는 데이터 구동부를 포함할 수 있다. 여기서, 구동부(150)는 스캔 구동부 및 데이터 구동부가 하나의 칩에 형성된 것을 일례로 개략적으로 도시한 것일 뿐 스캔 구동부, 데이터 구동부는 기판(110) 또는 기판(110)의 외부에 구분되어 위치할 수 있다.
이하에서는, 도 1에 도시된 서브 픽셀(P)의 회로 구성에 대해 설명한다.
도 2는 도 1에 도시된 서브 픽셀의 예시도 이다. 단, 도 2에 도시된 서브 픽셀의 회로 구성은 실시예의 일례를 설명하기 위한 것일 뿐 본 발명은 이에 한정되지 않는다.
도 2에 도시된 바와 같이, 서브 픽셀은 스캔 배선(SCAN)에 게이트가 연결되고 데이터 배선(DATA)에 일단이 연결되며 제1노드(A)에 타단이 연결된 스위칭 트랜지스터(S1)를 포함할 수 있다. 또한, 제1전원 배선(VDD)에 제1전극이 연결되고 제2노드(B)에 제2전극이 연결된 유기 발광다이오드(D)를 포함할 수 있다. 또한, 제1노드(A)에 게이트가 연결되고 제2노드(B)에 일단이 연결되며 제2전원 배선(VSS)에 타단이 연결된 구동 트랜지스터(T1)을 포함할 수 있다. 또한, 제1노드(A)에 일단이 연결되고 제2전원 배선(VSS)에 타단이 연결된 커패시터(Cst)를 포함할 수 있다.
여기서, 서브 픽셀(P)에 포함된 트랜지스터들(S1, T1)은 도시된 바와 같이 N-Type일 수 있으나 이에 한정되지 않는다.
이하에서는, 도 1에 도시된 서브 픽셀(P)의 단면 구조에 대해 개략적으로 설명한다.
도 3은 본 발명의 일 실시예에 따른 서브 픽셀의 개략적인 단면도이다.
도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 서브 픽셀은, 복수의 서브 픽셀의 영역(R, G, B)별로 다른 단차를 갖는 기판(110)을 포함할 수 있다. 또한, 복수의 서브 픽셀의 영역(R, G, B)에 위치하는 반사막(117)을 포함할 수 있다. 또한, 반사막(117) 상에 위치하는 평탄화막(118)을 포함할 수 있다. 또한, 평탄화막(118) 상에 위치하며 제1전극(119), 하부 공통층(121a), 유기 발광층(121b), 상부 공통층(121c) 및 제2전극(122)을 포함하는 유기 발광다이오드(D)를 포함할 수 있다.
여기서, 기판(110)의 표면이 복수의 서브 픽셀인 적색 서브 픽셀의 영역(R), 녹색 서브 픽셀의 영역(G) 및 청색 서브 픽셀의 영역(B)별로 다른 단차를 가지므로 평탄화막(118)의 두께는 복수의 서브 픽셀의 영역(R, G, B)별로 달리 형성될 수 있다. 다만, 평탄화막(118)의 상부의 높이는 동일하도록 형성할 수 있다.
이와 같이, 평탄화막(118)의 상부의 높이를 동일하게 형성하면, 복수의 서브 픽셀의 영역(R, G, B)에 각각 위치하는 유기 발광다이오드(D)의 제1전극(119), 하부 공통층(121a), 발광층(121b), 상부 공통층(121c) 및 제2전극(122)은 평탄화막(118) 상에서 균일하게 형성될 수 있다.
한편, 앞서 설명한 하부 공통층(121a)은 정공 주입층 및 정공 수송층 중 하나 이상을 포함할 수 있고, 상부 공통층(121c)은 전자 수송층 및 전자 주입층 중 하나 이상을 포함할 수 있으며, 각 층과 층 사이에는 정공 또는 전자의 유입을 저지하는 블록킹 층이 더 포함될 수도 있다.
또한, 복수의 서브 픽셀 영역(R, G, B)은 뱅크층(120)에 의해 적색 서브 픽셀(R), 녹색 서브 픽셀(G) 및 청색 서브 픽셀(B)로 구분되어 위치할 수 있다.
이하에서는, 도 3에 도시된 서브 픽셀(P)의 단면 구조에 대해 더욱 자세히 설명한다.
도 4는 본 발명의 일 실시예에 따른 서브 픽셀의 단면도이다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 서브 픽셀은, 복수의 서브 픽셀의 영역(R, G, B)별로 다른 단차를 갖는 기판(110)을 포함할 수 있다. 복수의 서브 픽셀의 영역(R, G, B)별 단차는, 100 Å 이상 1000 Å 이하일 수 있다.
복수의 서브 픽셀의 영역(R, G, B)별 단차를 100 Å 이상로 유지하면, 한정된 기판(110)의 두께 내에서 각 서브 픽셀별로 단차를 형성하다. 반면, 복수의 서브 픽셀의 영역(R, G, B)별 단차를 1000 Å 이하로 유지하면, 기판(110)의 강도를 떨어뜨리지 않는 범위 내에서 각 서브 픽셀별로 단차를 형성할 수 있고 이후, 스텝 커버리지가 떨어지지 않는 범위 내에서 기판(110) 상에 각 구조물(트랜지스터부, 배선 등)을 형성할 수 있다.
이와 같은 단차에 의해 청색 서브 픽셀 영역(B), 녹색 서브 픽셀 영역(G) 및 적색 서브 픽셀 영역(R) 순으로 낮은 단차를 가질 수 있다. 즉, 청색 서브 픽셀 영역(B)은 기판(110) 상에서 가장 높은 위치를 가지게 되고 적색 서브 픽셀 영역(R)은 가장 낮은 위치를 가질 수 있다.
이와 같이 기판(110) 상에 복수의 서브 픽셀의 영역(R, G, B)별로 다른 단차를 두면, 마이크로 캐비티 형성 공정을 간소화하여 제조비용을 줄일 수 있으며, 생산성도 향상시킬 수 있다.
기판(110)은 소자를 형성하기 위한 재료로 기계적 강도나 치수 안정성이 우수한 것을 선택할 수 있다. 기판(110)의 재료로는, 유리판, 금속판, 세라믹판 또는 플라스틱판(폴리카보네이트 수지, 아크릴 수지, 염화비닐 수지, 폴리에틸렌테레프탈레이트 수지, 폴리이미드 수지, 폴리에스테르 수지, 에폭시 수지, 실리콘 수지, 불소수지 등) 등을 예로 들 수 있다.
기판(110) 상에 단차를 형성하는 방법은 포토레지스트를 이용한 사진 식각 방법 또는 센드 블라스트에 의한 식각 방법 등을 이용하거나, 이와는 달리 PSG(Photosensitive glass)를 사용하여 포토 공정을 통한 단차 형성 방법을 이용할 수 있으나 재료에 따라 각각 다른 방법을 이용할 수 있으므로 이에 한정되진 않는다.
도시되어 있진 않지만 기판(110) 상에는 버퍼층이 위치할 수 있다. 버퍼층은 기판(110)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 트랜지스터부를 보호하기 위해 형성할 수 있다. 버퍼층의 재료로는 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 등을 사용할 수 있으나 이에 한정되지 않는다.
기판(110) 상에는 트랜지스터부(T)가 위치할 수 있다.
트랜지스터부(T)는 기판(110) 상에 정의된 복수의 서브 픽셀의 영역(R, G, B)별로 각각 반도체층(111)을 포함할 수 있다.
반도체층(111)의 재료로는 비정질 실리콘 또는 이를 결정화한 다결정 실리콘 등을 포함할 수 있으나 이에 한정되지 않는다. 도시되어 있진 않지만, 반도체층(111)은 채널 영역, 소오스 영역 및 드레인 영역을 포함할 수 있으며, 소오스 영역 및 드레인 영역에는 P형 또는 N형 불순물이 도핑될 수 있다.
반도체층(111)을 포함하는 기판(110) 상에는 층간 절연막(112)이 위치할 수 있다. 층간 절연막(112)은 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiNx) 등을 선택적으로 형성할 수 있으나 이에 한정되지 않는다.
층간 절연막(112) 상에는 반도체층(111)의 일정 영역인 채널 영역에 대응되도록 게이트(113)가 각각 위치할 수 있다. 게이트(113)는 알루미늄(Al), 알루미늄 합금(Al alloy), 타이타늄(Ti), 은(Ag), 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 텅스텐(W), 텅스텐 실리사이드(WSi2) 중 어느 하나를 포함할 수 있으나 이에 한정되지 않는다.
게이트(113)를 포함한 기판(110) 상에는 게이트 절연막(114)이 위치할 수 있다. 게이트 절연막(114)은 유기막 또는 무기막일 수 있으며, 이들의 복합막일 수도 있다.
게이트 절연막(114)이 무기막인 경우 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 또는 SOG(silicate on glass)를 포함할 수 있으나 이에 한정되지 않는다. 반면, 유기막인 경우 아크릴계 수지, 폴리이미드계 수지 또는 벤조사이클로부텐(benzocyclobutene,BCB)계 수지를 포함할 수 있으나 이에 한정되지 않는다. 층간 절연막(112) 및 게이트 절연막(114) 내에는 반도체층(111)의 일부를 노출시키는 제1콘택홀(114a) 및 제2콘택홀(114b)이 위치할 수 있다.
게이트 절연막(114) 상에는 소오스(115a) 및 드레인(115b)이 각각 위치할 수 있다. 소오스(115a) 및 드레인(115b)은 제1콘택홀(114a) 및 제2콘택홀(114b)을 통하여 반도체층(111)과 각각 전기적으로 연결될 수 있다. 소오스(115a) 및 드레인(115b)은 배선 저항을 낮추기 위해 저저항 물질을 포함할 수 있다. 여기서, 소오스(115a) 및 드레인(115b)은 알루미늄(Al), 알미네리윰(Alnd), 몰리브덴(Mo), 크 롬(Cr), 타이타늄 나이트라이드(TiN), 몰리브덴 나이트라이드(MoN) 또는 크롬 나이트라이드(CrN) 등과 같은 금속층을 포함하여 단층 또는 복층 구조로 형성될 수 있으나 이에 한정되지 않는다.
게이트 절연막(114)을 포함하는 소오스(115a) 및 드레인(115b) 상에는 보호막(116)이 위치할 수 있다. 보호막(116)은 아크릴계 수지, 폴리이미드계 수지 또는 벤조사이클로부텐(benzocyclobutene,BCB)계 수지를 포함할 수 있으나 이에 한정되지 않는다.
보호막(116) 상에는 반사막(117)이 위치할 수 있다. 반사막(117)은 트랜지스터부(T)의 소오스(115a) 또는 드레인(115b)에 연결될 수 있다. 여기서, 반사막(117)은 반사율이 높은 은(Ag), 알루미늄(Al), 니켈(Ni) 또는 이들의 합금을 포함할 수 있으나 이에 한정되지 않는다.
반사막(117) 상에는 평탄화막(118)이 위치할 수 있다. 평탄화막(118)에는 반사막(117)을 노출하는 제3콘택홀(118a)이 형성될 수 있다. 여기서, 평탄화막(118)은 벤조사이클로부텐(benzocyclobutene,BCB)계 수지, 아크릴계 수지 또는 폴리이미드 수지 등의 유기물을 포함할 수 있으나 이에 한정되지 않는다.
단, 평탄화막(118)의 하부에 위치하는 기판(110)에 단차가 있으므로, 평탄화막(118)을 형성할 때는 평탄화막(118)의 상부가 동일한 높이를 갖도록 하프톤 마스크 등을 이용하여 패턴할 수 있으나 이에 한정되지 않는다.
평탄화막(118) 상에는 제3콘택홀(118a)을 통해 트랜지스터부(T)의 소오스(115a) 또는 드레인(115b)에 연결된 제1전극(119)이 위치할 수 있다. 제1전 극(119)은 애노드일 수 있으며 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등과 같은 도전층을 포함하여 단층 또는 복층 구조로 형성될 수 있으나 이에 한정되지 않는다.
제1전극(119) 상에는 제1전극(119)을 노출하는 뱅크층(120)이 위치할 수 있다. 뱅크층(120)은 기판(110) 상에 정의된 복수의 서브 픽셀의 영역(R, G, B)별로 구분되도록 개구부를 형성할 수 있다.
뱅크층(120)에 의해 노출된 제1전극(119) 상에는 유기 발광층(121)이 위치할 수 있다. 유기 발광층(121)은 적색 서브 픽셀 영역(R)에는 적색을 발광하는 유기물을 형성하고, 녹색 서브 픽셀 영역(G)에는 녹색을 발광하는 유기물을 형성하며, 청색 서브 픽셀 영역(B)에는 청색을 발광하는 유기물을 형성할 수 있다.
유기 발광층(121) 상에는 제2전극(122)이 위치할 수 있다. 제2전극(122)은 캐소드일 수 있으며, 알루미늄(Al), 마그네슘(Mg), 은(Ag), 칼슘(Ca) 또는 이들의 합금을 사용할 수 있으나 이에 한정되지 않는다.
앞서 설명한 바와 같이, 평탄화막(118)의 상부의 높이를 동일하게 형성하게 되면, 복수의 서브 픽셀의 영역(R, G, B)에 각각 위치하는 유기 발광다이오드(D)의 제1전극(119), 유기 발광층(121) 및 제2전극(122)은 평탄화막(118) 상에서 균일하게 형성될 수 있다.
이하에서는, 도 5를 참조하여 앞서 설명한 유기 발광다이오드의 계층 구조에 대해 더욱 자세히 설명한다.
도 5는 서브 픽셀에 포함된 유기 발광다이오드의 계층 구조도 이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 유기 발광다이오드는 제1전극(119)이 위치하고, 제1전극(119) 상에 위치하는 정공주입층 및 정공수송층을 포함하는 하부 공통층(121a), 발광층(121b), 전자수송층 및 전자주입층을 포함하는 상부 공통층(121c) 및 제2전극(122)을 포함할 수 있다.
제1전극(119) 상에는 하부 공통층(121a) 중에서 정공주입층이 위치한다. 정공주입층은 제1전극(119)으로부터 발광층(121b)으로 정공의 주입을 원활하게 하는 역할을 할 수 있으며, CuPc(cupper phthalocyanine), PEDOT(poly(3,4)-ethylenedioxythiophene), PANI(polyaniline) 및 NPD(N,N-dinaphthyl-N,N'-diphenyl benzidine)로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.
앞서 설명한, 정공주입층은 증발법 또는 스핀코팅법을 이용하여 형성할 수 있으나 이에 한정되지 않는다.
하부 공통층(121a) 중에서 정공수송층은 정공의 수송을 원활하게 하는 역할을 하며, NPD(N,N-dinaphthyl-N,N'-diphenyl benzidine), TPD(N,N'-bis-(3-methylphenyl)-N,N'-bis-(phenyl)-benzidine), s-TAD 및 MTDATA(4,4',4"-Tris(N-3-methylphenyl-N-phenyl-amino)-triphenylamine)로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.
정공수송층은 증발법 또는 스핀코팅법을 이용하여 형성할 수 있으나 이에 한정되지 않는다.
발광층(121b)은 적색, 녹색, 청색 및 백색을 발광하는 물질로 이루어질 수 있으며, 인광 또는 형광물질을 이용하여 형성할 수 있다.
발광층(121b)이 적색인 경우, CBP(carbazole biphenyl) 또는 mCP(1,3-bis(carbazol-9-yl)를 포함하는 호스트 물질을 포함하며, PIQIr(acac)(bis(1-phenylisoquinoline)acetylacetonate iridium), PQIr(acac)(bis(1-phenylquinoline)acetylacetonate iridium), PQIr(tris(1-phenylquinoline)iridium) 및 PtOEP(octaethylporphyrin platinum)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 도펀트를 포함하는 인광물질로 이루어질 수 있고, 이와는 달리 PBD:Eu(DBM)3(Phen) 또는 Perylene을 포함하는 형광물질로 이루어질 수 있으나 이에 한정되지 않는다.
발광층(121b)이 녹색인 경우, CBP 또는 mCP를 포함하는 호스트 물질을 포함하며, Ir(ppy)3(fac tris(2-phenylpyridine)iridium)을 포함하는 도펀트 물질을 포함하는 인광물질로 이루어질 수 있고, 이와는 달리, Alq3(tris(8-hydroxyquinolino)aluminum)을 포함하는 형광물질로 이루어질 수 있으나 이에 한정되지 않는다.
발광층(121b)이 청색인 경우, CBP 또는 mCP를 포함하는 호스트 물질을 포함하며, (4,6-F2ppy)2Irpic을 포함하는 도펀트 물질을 포함하는 인광물질로 이루어질 수 있다.
이와는 달리, spiro-DPVBi, spiro-6P, 디스틸벤젠(DSB), 디스트릴아릴렌(DSA), PFO계 고분자 및 PPV계 고분자로 이루어진 군에서 선택된 어느 하나를 포 함하는 형광물질로 이루어질 수 있으나 이에 한정되지 않는다.
상부 공통층(121c) 중에서 전자수송층은 전자의 수송을 원활하게 하는 역할을 하며, Alq3(tris(8-hydroxyquinolino)aluminum), PBD, TAZ, spiro-PBD, BAlq 및 SAlq로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.
전자수송층은 증발법 또는 스핀코팅법 등을 이용하여 형성할 수 있으나 이에 한정되지 않는다. 전자수송층은 제1전극(119)으로부터 주입된 정공이 발광층(121b)을 통과하여 제2전극(122)으로 이동하는 것을 방지하는 역할도 할 수 있다. 즉, 정공저지층의 역할을 하여 발광층(121b)에서 정공과 전자의 결합을 효율적이게 하는 역할을 할 수도 있다.
상부 공통층(121c)에서 전자주입층은 전자의 주입을 원활하게 하는 역할을 하며, Alq3(tris(8-hydroxyquinolino)aluminum), PBD, TAZ, spiro-PBD, BAlq 또는 SAlq를 사용할 수 있으나 이에 한정되지 않는다.
전자주입층은 전자주입층을 이루는 유기물과 무기물을 진공증착법으로 형성할 수 있으나 이에 한정되지 않는다.
한편, 정공주입층 또는 전자주입층은 무기물을 더 포함할 수 있으며, 무기물은 금속화합물을 더 포함할 수 있다. 금속화합물은 알칼리 금속 또는 알칼리 토금속을 포함할 수 있다. 알칼리 금속 또는 알칼리 토금속을 포함하는 금속화합물은 LiQ, LiF, NaF, KF, RbF, CsF, FrF, BeF2, MgF2, CaF2, SrF2, BaF2 및 RaF2로 이루어 진 군에서 선택된 어느 하나 이상일 수 있으나 이에 한정되지 않는다.
즉, 전자주입층 내의 무기물은 제2전극(122)으로부터 발광층(121b)으로 주입되는 전자의 호핑(hopping)을 용이하게 하여, 발광층(121b) 내로 주입되는 정공과 전자의 밸런스를 맞추어 발광효율을 향상시킬 수 있다.
또한, 정공주입층 내의 무기물은 제1전극(119)으로부터 발광층(121b)으로 주입되는 정공의 이동성을 줄여줌으로써, 발광층(121b) 내로 주입되는 정공과 전자의 밸런스를 맞추어 발광효율을 향상시킬 수 있다.
본 발명은 도 5에 한정되는 것은 아니며, 전자 주입층, 전자 수송층, 정공 수송층, 정공 주입층 중 적어도 어느 하나가 생략될 수도 있다.
한편, 본 발명의 다른 실시예에 따르면 유기전계발광표시장치는 다음과 같은 구조를 가질 수도 있다.
도 6은 본 발명의 다른 실시에에 따른 서브 픽셀의 단면도이다. 단, 도 6에 도시된 다른 실시예는 설명의 중복을 피하기 위해 앞서 설명한 도 4와 다른 특이점만 설명한다.
도 6에 도시된 서브 픽셀은 도 4에 도시된 서브 픽셀과는 달리, 보호막 또는 평탄화막 중 하나를 선택적으로 형성하고 그 상부에 트랜지스터부(T)의 소오스(115a) 또는 드레인(115b)에 연장되는 반사막(117)을 형성할 수 있다.
이와 같이, 트랜지스터부(T) 상에 위치하는 유기 또는 무기막 중 보호막 또는 평탄화막 중 하나만 선택적으로 형성하게 되면 마스크 공정 수를 줄일 수 있음 은 물론 비용절감과 함께 생산 수율을 향상시킬 수도 있다.
이하에서는, 본 발명의 일 실시예에 따른 유기전계발광표시장치의 제조방법에 대해 설명한다.
도 7a 내지 도 7c는 본 발명의 일 실시에에 따른 유기전계발광표시장치의 제조방법을 설명하기 위한 개략적인 공정도이다.
도 7a에 도시된 바와 같이, 기판(110) 상에 복수의 서브 픽셀 영역(R, G, B)을 정의하고 복수의 서브 픽셀의 영역(R, G, B)별로 단차를 형성하는 기판 준비단계를 실시한다.
복수의 서브 픽셀의 영역(R, G, B)별 단차는, 100 Å 이상 1000 Å 이하일 수 있다. 복수의 서브 픽셀의 영역(R, G, B)별 단차를 100 Å 이상로 유지하면, 한정된 기판(110)의 두께 내에서 각 서브 픽셀별로 단차를 형성하다. 반면, 복수의 서브 픽셀의 영역(R, G, B)별 단차를 1000 Å 이하로 유지하면, 기판(110)의 강도를 떨어뜨리지 않는 범위 내에서 각 서브 픽셀별로 단차를 형성할 수 있고 이후, 스텝 커버리지가 떨어지지 않는 범위 내에서 기판(110) 상에 각 구조물(트랜지스터부, 배선 등)을 형성할 수 있다.
이와 같은 단차에 의해 청색 서브 픽셀 영역(B), 녹색 서브 픽셀 영역(G) 및 적색 서브 픽셀 영역(R) 순으로 낮은 단차를 가질 수 있다. 즉, 청색 서브 픽셀 영역(B)은 기판(110) 상에서 가장 높은 위치를 가지게 되고 적색 서브 픽셀 영역(R)은 가장 낮은 위치를 가질 수 있다.
이와 같이 기판(110) 상에 복수의 서브 픽셀의 영역(R, G, B)별로 다른 단차를 두면, 마이크로 캐비티 형성 공정을 간소화하여 제조비용을 줄일 수 있으며, 생산성도 향상시킬 수 있다.
기판(110)은 소자를 형성하기 위한 재료로 기계적 강도나 치수 안정성이 우수한 것을 선택할 수 있다. 기판(110)의 재료로는, 유리판, 금속판, 세라믹판 또는 플라스틱판(폴리카보네이트 수지, 아크릴 수지, 염화비닐 수지, 폴리에틸렌테레프탈레이트 수지, 폴리이미드 수지, 폴리에스테르 수지, 에폭시 수지, 실리콘 수지, 불소수지 등) 등을 예로 들 수 있다.
기판(110) 상에 단차를 형성하는 방법은 포토레지스트를 이용한 사진 식각 방법 또는 센드 블라스트에 의한 식각 방법 등을 이용하거나, 이와는 달리 PSG(Photosensitive glass)를 사용하여 포토 공정을 통한 단차 형성 방법을 이용할 수 있으나 재료에 따라 각각 다른 방법을 이용할 수 있으므로 이에 한정되진 않는다.
도시되어 있진 않지만 기판(110) 상에는 버퍼층이 위치할 수 있다. 버퍼층은 기판(110)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 트랜지스터부를 보호하기 위해 형성할 수 있다. 버퍼층의 재료로는 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 등을 사용할 수 있으나 이에 한정되지 않는다.
기판 준비단계 이후, 기판(110) 상에 정의된 복수의 서브 픽셀의 영역(R, G, B)에 트랜지스터부(T)를 형성하는 트랜지스터부 형성단계를 더 실시할 수 있다.
트랜지스터부(T)는 기판(110) 상에 위치하는 반도체층(111), 게이트(113), 소오스(115a) 및 드레인(115b)을 포함할 수 있다.
트랜지스터부(T) 형성단계를 더욱 자세히 설명하면, 기판(110) 상에 정의된 복수의 서브 픽셀의 영역(R, G, B)별로 각각 반도체층(111)을 형성할 수 있다.
반도체층(111)의 재료로는 비정질 실리콘 또는 이를 결정화한 다결정 실리콘 등을 포함할 수 있으나 이에 한정되지 않는다. 도시되어 있진 않지만, 반도체층(111)은 채널 영역, 소오스 영역 및 드레인 영역을 포함할 수 있으며, 소오스 영역 및 드레인 영역에는 P형 또는 N형 불순물이 도핑될 수 있다.
반도체층(111)을 포함하는 기판(110) 상에는 층간 절연막(112)을 형성할 수 있다. 층간 절연막(112)은 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiNx) 등을 선택적으로 형성할 수 있으나 이에 한정되지 않는다.
층간 절연막(112) 상에는 반도체층(111)의 일정 영역인 채널 영역에 대응되도록 게이트(113)를 각각 형성할 수 있다. 게이트(113)는 알루미늄(Al), 알루미늄 합금(Al alloy), 타이타늄(Ti), 은(Ag), 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 텅스텐(W), 텅스텐 실리사이드(WSi2) 중 어느 하나를 포함할 수 있으나 이에 한정되지 않는다.
게이트(113)를 포함한 기판(110) 상에는 게이트 절연막(114)을 형성할 수 있다. 게이트 절연막(114)은 유기막 또는 무기막일 수 있으며, 이들의 복합막일 수도 있다.
게이트 절연막(114)이 무기막인 경우 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 또는 SOG(silicate on glass)를 포함할 수 있으나 이에 한정되지 않는다. 반면, 유기막인 경우 아크릴계 수지, 폴리이미드계 수지 또는 벤조사이클로부텐(benzocyclobutene,BCB)계 수지를 포함할 수 있으나 이에 한정되지 않는다.
층간 절연막(112) 및 게이트 절연막(114) 내에는 반도체층(111)의 일부를 노출시키는 제1콘택홀(114a) 및 제2콘택홀(114b)을 형성할 수 있다.
게이트 절연막(114) 상에는 소오스(115a) 및 드레인(115b)을 각각 형성할 수 있다. 소오스(115a) 및 드레인(115b)은 제1콘택홀(114a) 및 제2콘택홀(114b)을 통하여 반도체층(111)과 각각 전기적으로 연결될 수 있다.
소오스(115a) 및 드레인(115b)은 배선 저항을 낮추기 위해 저저항 물질을 포함할 수 있다. 여기서, 소오스(115a) 및 드레인(115b)은 알루미늄(Al), 알미네리윰(Alnd), 몰리브덴(Mo), 크롬(Cr), 타이타늄 나이트라이드(TiN), 몰리브덴 나이트라이드(MoN) 또는 크롬 나이트라이드(CrN) 등과 같은 금속층을 포함하여 단층 또는 복층 구조로 형성될 수 있으나 이에 한정되지 않는다.
게이트 절연막(114)을 포함하는 소오스(115a) 및 드레인(115b) 상에는 보호막(116)을 형성할 수 있다. 보호막(116)은 아크릴계 수지, 폴리이미드계 수지 또는 벤조사이클로부텐(benzocyclobutene,BCB)계 수지를 포함할 수 있으나 이에 한정되지 않는다.
다음, 복수의 서브 픽셀 영역(R, G, B)에 반사막(117)을 형성하는 반사막 형성단계를 실시한다.
기판(110) 상에 트랜지스터부(T)의 보호막(116)이 위치하므로 보호막(116) 상에 반사막(117)을 형성할 수 있다. 반사막(117)은 트랜지스터부(T)의 소오스(115a) 또는 드레인(115b)에 연결될 수 있다. 여기서, 반사막(117)은 반사율이 높은 은(Ag), 알루미늄(Al), 니켈(Ni) 또는 이들의 합금을 포함할 수 있으나 이에 한정되지 않는다.
다음, 반사막(117) 상에 평탄화막(118)을 형성하는 평탄화막 형성단계를 실시한다.
반사막(117) 상에 평탄화막(118)을 형성할 수 있다. 평탄화막(118)에는 반사막(117)을 노출하는 제3콘택홀(118a)을 형성할 수 있다. 여기서, 평탄화막(118)은 벤조사이클로부텐(benzocyclobutene,BCB)계 수지, 아크릴계 수지 또는 폴리이미드 수지 등의 유기물을 포함할 수 있으나 이에 한정되지 않는다.
단, 평탄화막(118)의 하부에 위치하는 기판(110)에 단차가 있으므로, 평탄화막(118)을 형성할 때는 평탄화막(118)의 상부가 동일한 높이를 갖도록 하프톤 마스크 등을 이용하여 패턴할 수 있으나 이에 한정되지 않는다.
이에 따라, 평탄화막(118)의 두께는, 복수의 서브 픽셀의 영역(R, G, B)별로 다르게 형성될 수 있으나 그 상부 면의 높이는 동일할 수 있으나, 제조공정 상에서 나타나는 약간의 오차는 무시할 수 있다.
다음, 평탄화막(118) 상에 제1전극(119), 유기 발광층(121) 및 제2전극(122)을 포함하는 유기 발광다이오드(D)를 형성하는 발광부 형성단계를 실시한다.
평탄화막(118) 상에 형성된 제3콘택홀(118a)을 통해 트랜지스터부(T)의 소오스(115a) 또는 드레인(115b)에 연결되도록 제1전극(119)을 형성할 수 있다. 제1전극(119)은 애노드일 수 있으며 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등과 같은 도전층을 포함하여 단층 또는 복층 구조로 형성될 수 있으나 이에 한정되지 않는다.
제1전극(119) 상에는 제1전극(119)을 노출하는 뱅크층(120)을 형성할 수 있다. 뱅크층(120)은 기판(110) 상에 정의된 복수의 서브 픽셀의 영역(R, G, B)별로 구분되도록 개구부를 가질할 수 있다.
뱅크층(120)에 의해 노출된 제1전극(119) 상에 유기 발광층(121)을 형성할 수 있다. 유기 발광층(121)은 적색 서브 픽셀 영역(R)에는 적색을 발광하는 유기물을 형성하고, 녹색 서브 픽셀 영역(G)에는 녹색을 발광하는 유기물을 형성하며, 청색 서브 픽셀 영역(B)에는 청색을 발광하는 유기물을 형성할 수 있다.
유기 발광층(121) 상에 제2전극(122)을 형성할 수 있다. 제2전극(122)은 캐소드일 수 있으며, 알루미늄(Al), 마그네슘(Mg), 은(Ag), 칼슘(Ca) 또는 이들의 합금을 사용할 수 있으나 이에 한정되지 않는다.
앞서 설명한 바와 같이, 평탄화막(118)의 상부의 높이를 동일하게 형성하게 되면, 복수의 서브 픽셀의 영역(R, G, B)에 각각 위치하는 유기 발광다이오드(D)의 제1전극(119), 유기 발광층(121) 및 제2전극(122)은 평탄화막(118) 상에서 균일하게 형성될 수 있다.
앞서 설명한 본 발명의 제조방법에서 보호막(116) 및 평탄화막(118) 중 하나 이상을 선택적으로 형성할 수 있다. 여기서, 보호막(116) 및 평탄화막(118) 모두 형성하면 도 7a 내지 도 7c와 같은 구조를 갖지만, 보호막(116) 또는 평탄화막(118)만 형성하면 도 6과 같은 구조를 가질 수 있다.
한편, 본 발명의 일 실시예에서는 트랜지스터부(T)의 구조가 탑 게이트 형태인 것을 일례로 설명하였으나 본 발명은 트랜지스터부(T)의 구조가 바탐 게이트 형태인 것을 포함할 수 있음은 물론이다. 여기서, 바탐 게이트 형 트랜지스터부의 경우, 기판 상에 위치하는 게이트 상에 게이트 절연막, 반도체층, 소오스 및 드레인이 순서대로 위치하는 형태일 수 있다.
이상 본 발명의 일 실시예는 서브 픽셀별로 광 경로를 다르게 하여 발광효율을 향상시킬 수 있는 유기전계발광표시장치와 이의 제조방법을 제공하는 효과가 있다. 또한, 본 발명의 일 실시예는 마스크 공정을 줄여 생산 수율을 향상시킬 수 있는 마이크로 캐비티 구조를 제공하는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에 서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 유기전계발광표시장치의 개략적인 평면도.
도 2는 도 1에 도시된 서브 픽셀의 예시도.
도 3은 본 발명의 일 실시예에 따른 서브 픽셀의 개략적인 단면도.
도 4는 본 발명의 일 실시예에 따른 서브 픽셀의 단면도.
도 5는 서브 픽셀에 포함된 유기 발광다이오드의 계층 구조도.
도 6은 본 발명의 다른 실시에에 따른 서브 픽셀의 단면도.
도 7a 내지 도 7c는 본 발명의 일 실시에에 따른 유기전계발광표시장치의 제조방법을 설명하기 위한 개략적인 공정도.
<도면의 주요 부분에 관한 부호의 설명>
110: 기판 111: 반도체층
113: 게이트 115a: 소오스
115b: 드레인 117: 반사막
118: 평탄화막 119: 제1전극
121: 유기 발광층 122: 제2전극

Claims (10)

  1. 복수의 서브 픽셀의 영역별로 다른 단차를 갖는 기판;
    상기 복수의 서브 픽셀 영역에 위치하는 반사막;
    상기 반사막 상에 위치하는 평탄화막; 및
    상기 평탄화막 상에 위치하며 제1전극, 유기 발광층 및 제2전극을 포함하는 유기 발광다이오드를 포함하고,
    상기 평탄화막의 두께는 상기 복수의 서브 픽셀의 영역별로 다르고,
    상기 기판과 상기 반사막 사이에는,
    상기 복수의 서브 픽셀의 영역에 각각 위치하며 상기 반사막과 전기적으로 연결된 트랜지스터부를 더 포함하되,
    상기 트랜지스터부는, 상기 기판 상에 위치하는 반도체층, 게이트, 소오스 및 드레인을 포함하는 유기전계발광표시장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 평탄화막의 상부의 높이는,
    동일한 유기전계발광표시장치.
  4. 제1항에 있어서,
    상기 복수의 서브 픽셀의 영역별 단차는,
    100 Å 이상 1000 Å 이하인 유기전계발광표시장치.
  5. 삭제
  6. 제1항에 있어서,
    상기 유기 발광다이오드는,
    전공주입층, 전공수송층, 전자수송층 및 전자주입층 중 하나 이상을 포함하는 유기전계발광표시장치.
  7. 제1항에 있어서,
    상기 복수의 서브 픽셀의 영역은,
    상기 기판 상에 위치하는 청색 서브 픽셀 영역, 녹색 서브 픽셀 영역 및 적색 서브 픽셀 영역 순으로 낮은 단차를 갖는 유기전계발광표시장치.
  8. 기판 상에 복수의 서브 픽셀 영역을 정의하고 상기 복수의 서브 픽셀의 영역별로 단차를 형성하는 기판 준비단계;
    상기 복수의 서브 픽셀 영역에 반사막을 형성하는 반사막 형성단계;
    상기 반사막 상에 평탄화막을 형성하는 평탄화막 형성단계; 및
    상기 평탄화막 상에 제1전극, 유기 발광층 및 제2전극을 포함하는 유기 발광다이오드를 형성하는 발광부 형성단계를 포함하고,
    상기 평탄화막의 두께는 상기 복수의 서브 픽셀의 영역별로 다르게 형성하고,
    상기 기판 준비단계 이후,
    상기 기판 상에 정의된 상기 복수의 서브 픽셀의 영역에 트랜지스터부를 형성하는 트랜지스터부 형성단계를 더 포함하되,
    상기 트랜지스터부는, 상기 기판 상에 위치하는 반도체층, 게이트, 소오스 및 드레인을 포함하는 유기전계발광표시장치의 제조방법.
  9. 삭제
  10. 삭제
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