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KR101472798B1 - ＺｎＯ 계 박막 트랜지스터의 제조방법 - Google Patents

ＺｎＯ 계 박막 트랜지스터의 제조방법 Download PDF

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KR101472798B1
KR101472798B1 KR1020080019304A KR20080019304A KR101472798B1 KR 101472798 B1 KR101472798 B1 KR 101472798B1 KR 1020080019304 A KR1020080019304 A KR 1020080019304A KR 20080019304 A KR20080019304 A KR 20080019304A KR 101472798 B1 KR101472798 B1 KR 101472798B1
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thin film
film transistor
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Abstract

ZnO 계 박막 트랜지스터의 제조방법에 관해 개시된다. ZnO 계 박막 트랜지스터의 제조방법은 소스/드레인 전극을 1회 또는 2회의 습식 에칭에 의해 패터닝한다. 또한 채널 층에는 플라즈마에 대해 상대적으로 안정적인 강한 결합력의 SnO, 불화물, 염화물 등을 함유시킨다. 습식 채널에 의해 채널 층의 손상, 특히 산소 결핍등의 문제가 나타나지 않으며, 특히 강한 결합력의 물질이 채널 층에 분포되어 있으므로 패시베이션 층 형성시 채널 층의 손상이 억제된다.
ZnO, 채널, 불화물, 염화물

Description

ＺｎＯ 계 박막 트랜지스터의 제조방법{Fabrication method of ZnO family Thin film transistor}
본 발명은 ZnO 계 박막 트랜지스터의 제조방법에 관한 것으로 특히 채널 층을 손상을 효과적으로 억제할 수 있는 ZnO 계 박막 트랜지스터의 제조방법에 관한 것이다.
비약적으로 성장하고 있는 평판디스플레이 시장에서 가장 큰 응용 대상으로 TV(Television) 제품이 있다. 현재 TV용 패널로서 액정디스플레이(LCD)가 주축을 이루고 있는 가운데, 유기발광디스플레이도 TV로의 응용을 위해 많은 연구가 진행되고 있다. 현재의 TV용 디스플레이기술의 방향은 시장에서 요구하는 주요항목에 초점을 맞추고 있는데, 시장에서 요구하는 사항으로는 대형 TV 또는 DID(Digital Information Display), 저가격, 고화질 (동영상표현력, 고해상도, 밝기, 명암비, 색재현력)이 있다. 이러한 요건에 부합되게 하기위해서는 유리 등의 기판의 대형화와 함께, 비용 증가 없이 우수한 성능을 갖는 디스플레이 스위칭 및 구동소자로 적용될 박막 트랜지스터(TFT)가 필요하다. 따라서, 향후의 기술개발은 이러한 추세에 맞게, 저가격으로 우수한 성능의 디스플레이 패널을 제작할 수 있는 TFT 제작기술확보에 초점이 맞춰져야 할 것이다.
디스플레이의 구동 및 스위칭소자로서 대표적인 비정질실리콘 박막트랜지스터(a-Si TFT)는 저가의 비용으로 2 m가 넘는 대형 기판상에 균일하게 형성될 수 있는 소자로서 현재 가장 널리 쓰이는 소자이다. 그러나, 디스플레이의 대형화 및 고화질화 추세에 따라 소자 성능 역시 고성능이 요구되어, 이동도 0.5 cm2/Vs수준의 기존의 a-Si TFT는 한계에 다다를 것으로 판단되며, 따라서 a-Si TFT보다 높은 이동도를 갖는 고성능 TFT 및 제조 기술이 필요하다. 또한, a-Si TFT는 최대의 약점으로서, 동작을 계속함에 따라 소자특성이 계속 열화되어 초기의 성능을 유지할 수 없는 신뢰성 상의 문제를 내포하고 있다. 이것은 a-Si TFT가 교류 구동의 LCD보다는 지속적으로 전류를 흐르는 흘려 보내면서 동작하는 유기발광디스플레이(OLED)로 응용되기 힘든 주된 이유이다.
a-Si TFT 대비 월등히 높은 성능을 갖는 다결정 실리콘 박막트랜지스터(poly-Si TFT)는 수십에서 수백 cm2/Vs의 높은 이동도를 갖기 때문에, 기존 a-Si TFT에서 실현하기 힘들었던 고화질 디스플레이에 적용할 수 있는 성능을 갖는다. 뿐만아니라, a-Si TFT대비 동작에 따른 소자특성 열화 문제가 매우 적다. 그러나, poly-Si TFT를 제작하기 위해서는 a-Si TFT에 비해 많은 수의 공정이 필요하고 그에 따른 추가장비 투자 역시 선행되어야한다. 따라서, p-Si TFT는 디스플레이의 고화질화나 OLED와 같은 제품에 응용되기 적합하지만, 비용 면에서는 기존 a-Si TFT에 비해 열세이므로 응용이 제한적일 수 밖에 없다. p-Si TFT의 경우, 특히, 제조장비의 한계나 균일도 불량과 같은 기술적인 문제로 현재까지는 1 m가 넘는 대형기 판을 이용한 제조공정이 실현되고 있지 않기 때문에, TV 제품으로의 응용이 어려운 것도, 고성능의 p-Si TFT가 쉽게 시장에 자리 잡기 힘들게 하는 요인이 되고 있다.
따라서, a-Si TFT의 장점(대형화, 저가격화, 균일도)과 poly-Si TFT의 장점(고성능, 신뢰성)을 모두 취할 수 있는 새로운 TFT기술에 대한 요구가 어느 때보다도 크며, 이에 대한 연구가 활발히 진행되고 있는데, 그 대표적인 것으로 산화물 반도체가 있다. 산화물 반도체소자로서 최근 각광을 받고 있는 것으로 ZnO 계 박막 트랜지스터에는 Zn 산화물 (ZnOx) TFT와 GaOx와 InOx 그리고 ZnOx의 혼합체인 Ga-In-Zn 산화물 (GIZO) TFT가 있다. (종래기술 문헌 정보 1, 2 참조) ZnOx는 일반적으로 다결정질로서 poly-Si TFT에 필적하는 높은 이동도를 갖지만, 균일도가 떨어지는 반면, GIZO TFT는 비정질상태이면서도 소자특성은 기존 a-Si TFT보다 우수하고 제조공정도 기존 a-Si TFT 제조공정을 그대로 따르기 때문에 a-Si TFT와 p-Si TFT의 장점을 모두 취하는 최적의 소자기술로서 대두되고 있다. 그러나, 아직까지 GIZO TFT 제조 기술은 확립되어 있지 않고, 제조공정에 있어서 몇가지 기술적인 과제가 있다. 여러가지 알려진 이유에 의해 BCE(back channel etching)구조의 바텀 게이트 방식의 TFT 가 선호된다.
상기한 바와 같이 GIZO 반도체 필름은 비정질 상태이므로 저온 공정이 가능하고 특히 대면적화가 용이한 장점을 가진다. 그러나, GIZO 를 포함하는 ZnO 계 반도체 필름의 캐리어 농도는 산소 함량 변화에 민감하며, 특히 열, 화학적 충격에 물리적, 전기적 성질이 크게 변화된다. 이러한 ZnO 계 박막 트랜지스터의 제조 과정에서, ZnO 계 반도체 필름이 고에너지 상태의 플라즈마에 노출되게 되는데 이때 에 반도체 필름은 ZnO의 분해에 따른 산소 결핍 등과 같은 손상을 입게 되어 캐리어의 농도가 원하지 않게 증가한다.
예를 들어, 바텀 게이트 GIZO TFT 구조를 구현할 때, 소스/드레인 전극 형성공정은 매우 중요하다. 소스/ 드레인 패턴 공정시 채널 층 및 게이트 절연막과의 선택비가 확보되는 것이 중요하다. 만약, 소스/드레인 패턴시 하부의 채널 층이 손실되거나, 소스/ 드레인 전극 외곽의 게이트 절연막이 과다식각되어 소실되면 TFT의 특성불량 및 불균일을 유발한다.
소스/드레인 전극 패터닝시 대표적으로 플라즈마식각이 이용된다. 이러한 과정에서 채널 층의 표면, 즉 백 채널이 플라즈마에 의해 손상되어 (Ga, In, Zn)-O 결합이 깨지면서 전기전도도가 상승할 수 있다. 이러한 전도도 상승은 TFT 문턱전압 제어를 힘들게 하고, 온/오프 전류비(Ion/Ioff)를 떨어뜨리게 된다. 이를 보완하기위한 방법으로 후열처리에 의해 끊어진 산소와의 결합을 복구시키거나, 잉여의 산소를 공급하는 방안이 제시되고 있으나 이에 의해 초기에 상태로 까지 GIZO특성이 회복되지 않는다. 또한 소스 /드레인 전극 패터닝후 후속공정으로 트랜지스터 구조의 보호막인 패시베니션층을 증착할때에 다시 채널의 표면이 플라즈마에 손상된다.
본 발명이 이루고자 하는 기술적 과제는 채널 층의 손상이 효과적으로 억제될 수 있는 ZnO 계 박막 트랜지스터의 제조방법을 제공하는 것이다.
본 발명에 따른 ZnO 계 박막 트랜지스터의 제조방법의 한 유형은:
기판에 게이트를 형성하는 단계;
상기 게이트 위에 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 위에 ZnO 계 채널 층을 형성하는 단계;
전극 제조용 도전성 물질층을 형성하는 단계;
도전성 물질층 위에 박막 트랜지스터의 채널 층 양측의 소스/드레인 전극에 대응하는 패턴을 가지는 마스크 층을 형성하는 단계;
상기 채널 층에 비해 상기 도전성 물질층에 대해 큰 선택성을 갖는 습식 식각액에 의해 상기 마스크층에 덮이지 않은 영역을 식각하여 상기 소스/드레인 전극을 형성하는 단계; 그리고
상기 소스/드레인 전극 및 채널 층을 덮는 패시베이션 층을 형성하는 단계;를 포함한다.
본 발명의 바람직한 실시예에 따르면, 상기 채널 층을 형성하는 단계에서 채널 층에 Sn 산화물을 포함시킨다.
본 발명의 바람직한 다른 실시예에 따르면, 채널 층과 상기 소스 전극 및 드레인 전극의 각 사이에 오믹층이 형성될 수 있다.
본 발명의 구체적인 실시예에 따른 제조 방법은: 상기 채널 층을 스퍼터링(sputtering) 법 및 증발(evaporation) 법을 포함하는 물리 기상 증착(Physical Vapor Deposition, PVD) 방법으로 형성될 수 있다. 상기 게이트 절연층은 SiNx로 형성될 수 있다. 본 발명의 바람직한 실시예들에 따르면, 상기 채널 층은 GIZO로 형성되며, 나아가서는 상기 게이트 절연층은 SiNx로 형성된다.
본 발명의 구체적인 다른 실시예에 따르면, 상기 도전성 물질층은 Mo, Ti, Pt, Cu, Al, W, MoW, AlNd, Ni, Ag, Au, IZO, ITO 로 구성되는 그룹 중의 선택된 어느 하나 또는 선택된 어느 하나의 실리사이드로 된 적층을 하나 또는 복수 구비하며, 바람직하게 Cu, Mo, Al 을 함유한다.
본 발명의 구체적인 또 다른 실시예에 따르면, 상기 소스/드레인 전극을 형성하는 단계는 물과 과산화수소를 주성분으로 하고 HF 를 미량 함유하는 제1에쳔트에 의한 식각에 의해 이루어진다.
본 발명의 구체적인 또 다른 실시예에 따르면, 도전성 물질층은 Mo이며, 상기 소스/드레인 전극을 형성하는 단계는 HNO3, H3PO4, CH3COOH, H2SO4, NH4OH, KOH, Cr2O3, CuCl2, CuSO4, H2O2, HCl, HCOOH, HF, HNO3, K3Fe(CN)6, KCN, KF, KNO3, MnO4, NaCr2O7, NaNO2, NaOH 또는 NaSO4 등를 함유하는 에쳔트에 의한 식각에 의해 이루어 진다.
본 발명의 구체적인 또 다른 실시예에 따르면, 상기 소스/드레인 전극을 형성하는 단계는 에쳔트를 달리하는 2 단계의 에칭 과정을 포함하며, 제 1 단계는 상기 인산, 질산, 아세트 산을 주성분으로 하는 제2에쳔트에 의해 진행되며, 제 2 단계는 상기 제1에쳔트에 의해 진행된다.
한편, 본 발명의 구체적인 실시예에 따르면 채널 층은 ZnO 계열 채널 층은 a(In2O3)·b(Ga2O3)·c(ZnO) 층(여기서, a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)일 수 있다.
본 발명이 다른 구체적인 실시예에 따르면, 상기 채널 층은 a(In2O3)·b(Ga2O3)·c(ZnO) 층(여기서, a, b, c는 각각 a≥1, b≥1, 0＜c≤1의 조건을 만족시키는 실수)일 수 있다.
본 발명의 바람직한 실시예에 따르면, 상기 염화물은 GaCl3, InCl3, ZnCl2 (또는 GaClx, InClx, ZnCly, 0<x≤3, 0<y≤2) 중의 적어도 어느 하나를 포함한다.
본 발명의 바람직한 다른 실시예에 따르면, 상기 불화물은 GaF3, InF3, ZnF2 (또는 GaFx, InFx, ZnFy, 0<x≤3, 0<y≤2) 중의 적어도 어느 하나를 포함한다.
이하, 본 발명의 바람직한 실시예에 따른 박막 트랜지스터의 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1은 본 발명에 따른 바텀 게이트 방식의 ZnO 계 박막 트랜지스터의 개략적 단면을 도시한다.
도 1를 참조하면, 기판(10) 상에 게이트(20)와 이를 덮는 게이트 절연층(21)이 형성되어 있다. 게이트 절연층(21) 위에는 상기 게이트(20)에 대응하는 채널 층(22)이 형성되어 있다. 채널 층(22)은 소스 전극(23a)과 드레인 전극(23b)에 덮 이지 않은 부분에 오버 에치 부분(22a)가 형성되어 있다. 기판(10)은 투명하거나 불투명한 재료로서 실리콘, 유리 또는 플라스틱으로 형성된다. 채널 층(22)은 예컨대 Zn0 계열의 물질로서 구체적으로 GIZO(Ga-In-Zn-O) 로 형성될 수 있다. 상기 GIZO는 a(In2O3)·b(Ga2O3)·c(ZnO)일 수 있다. 상기 GIZO 채널 층(22)은 스퍼터링(sputtering) 법 및 증발(evaporation) 법을 포함하는 물리 기상 증착(Physical Vapor Deposition)(PVD) 방법으로 형성된 것일 수 있다.
상기 채널 층(22)은 반도체 물질인 SnO, 염화물, 불화물 중의 적어도 어느 하나를 더 함유할 수 있다. 염화물은 GaCl3, InCl3, ZnCl2 (또는 GaClx, InClx, ZnCly, 0<x≤3, 0<y≤2) 중의 적어도 어느 하나이다. 또한 불화물은 GaF3, InF3, ZnF2 (또는 GaFx, InFx, ZnFy, 0<x≤3, 0<y≤2) 중의 적어도 어느 하나이다. 상기 SnO, 염화물, 불화물등은 ZnO에 비해 본딩 에너지가 크며 따라서 제조 공정 중 가해지는 플라즈마에 대해 ZnO 에 비해 상대적으로 안정적이다.
상기 소오스 전극(23a) 및 드레인 전극(23b)은 각각 채널 층(22) 양측에 겹쳐지 상태에서 기판(10) 상으로 연장된다. 소오스 전극(23a) 및 드레인 전극(23b)은 금속으로 형성될 수 있다. 이때 사용되는 물질에는 Mo, Ti, Pt, Cu, Al, W, MoW, AlNd, Ni, Ag, Au, IZO, ITO 등이 있다. 바람직하게 상기 소스 전극(23a) 및 드레인 전극(23b)은 Cu 또는 Mo 단일 금속층, Mo층을 포함하는 다중 금속층, Ti를 포함하는 금속층 및 Cr을 포함하는 금속층 중 어느 하나일 수 있다.
상기 채널 층(22), 소스 전극(23a) 및 드레인 전극(23b) 위에는 두터운 패시 베이션 층(25)이 형성된다. 패시베이션 층(25)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 법에 의해 형성될 수 있으며, 바람직하게 Si 질화물(SiNx)로 형성된다.
상기 채널 층(22), 소오스 전극(23a), 드레인 전극(23b), 게이트 절연층(21) 및 게이트(20)의 두께는 각각 30∼200nm, 10∼200nm, 10∼200nm, 100∼300nm 및 100∼300nm 정도일 수 있다.
채널 층(22)과 소오스 전극(23a) 사이 및 채널 층(20)과 드레인 전극(23b) 사이에 각각 오믹 콘택층(미도시)이 더 구비될 수 있다. 상기 오믹 콘택층은 채널 층(22)보다 산소 함량이 적은 전도성 산화물 층일 수 있다. 이러한 오믹 콘택층은 채널 층(22)과 소오스 전극(23a) 및 드레인 전극(23b) 간의 접촉 저항을 낮추고, 홀(hole)이 채널 층(22) 외부로 빠져나가는 것을 방지한다.
상기 채널 층(22)을 형성하는 단계에서 스퍼터링(sputtering) 법 및 증발(evaporation) 법 등에서 기존의 Ga2O3, In2O3, ZnO 타겟 물질과 함께 상기 SnO, 염화물, 불화물 타겟 물질을 같이 증착함으로써 Sn, F, Cl 이 함유된 채널 층(22)을 얻을 수 있다. 상기 ZnO계 반도체 물질층의 증착은 RF 스퍼터링(Sputtering)법을 이용한다. 이때에 RF 파워가 100~500 W, 스퍼터시 챔버에 유입되는 가스로 Ar과 O2를 이용한다. Ar유량이 100 sccm일 때, O2 유량이 0~100 sccm범위의 공정으로 진행한다.
본 발명에 의해 Zn 계 산화물 채널 층(22)에서 염화물 또는 불화물이 함유 구조를 마련한다. 이러한 염화물(GaCl3, InCl3, ZnCl2 ) 또는 불화물(GaF3, InF3, ZnF2 ) 각각은 Ga2O3, In2O3, ZnO 각각에 비해 본딩 에너지(Bonding energy)가 아래 표 1에 나타내 보인 바와 같이 높다.


구분
본딩 에너지
(kJ/mol at room temperature)

본딩 에너지 비교
산화물
(Oxide)		 염화물
(Chloride)		 불화물
(Fluoride)
Ga 354 481 oxide < chloride
In 320 439 oxide < chloride
Zn 159 229 368 oxide < chloride < Fluoride
따라서 채널 층(22) 패터닝 후 후속되는 공정 예를 들어 PECVD 등에 의한 SiNx 패시베이션 층(24)이 형성될 때 플라즈마에 노출되는 채널 층(22)이 보호된다. 높은 결합 에너지를 갖는 염화물 또는 불화물이 채널 층(22)의 표면에 존재하고 이들이 플라즈마에 대해 잘 손상되지 않으므로 플라즈마 손상에 따른 산소 결핍의 억제 및 이에 따른 케리어 농도의 상승이 억제된다. 위의 표 1을 참조하면 ZnO 가 가장 낮은 본딩 에너지를 가지며, 따라서 플라즈마에 의해 ZnO 가 가장 먼저 분해되고 따라서 분해된 Zn에 의한 캐리어 농도 증가가 가장 크게 나타난다. 따라서, Cl 또는 F는 Zn 과 가장 많은 결합을 이룰 것이다. 즉, 본 발명에 따른 결합 에너지가 가장 낮은 ZnO 에 의한 캐리어 증가를 억제하기 위하여 채널 층(22)의 표면에 ZnCl 또는 ZnF 가 많이 분포하여 쉽게 분해되는 ZnO의 농도를 감소시키는 것이 바람직하다. 한편, 채널 층(22)에 함유되는 Sn 산화물(SnO)은 결합 에너지가 532 kJ/mol 로서 매우 높은 결합에너지를 가지며 따라서 플라즈마에 의한 손상이 잘 일어나지 않는다.
상기와 같은 본 발명은 기본적으로 채널 층 하부에 게이트가 마련되는 바텀 게이트 방식의 BCE(back channel etching) 박막 트랜지스터에 관련되며, 특히 플라즈마에 의한 채널 층의 손상을 억제하기 위해 결합 에너지가 낮은 Zn의 농도를 다른 층에 비해 감소시키고 대신에 높은 결합 에너지의 Sn 산화물, 염화물, 불화물 등을 채널 층의 표면에 형성하는 것이다.
이하, 본 발명의 모범적 실시예들에 따른 ZnO 계 박막 트랜지스터의 제조 방법을 단계적으로 설명한다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 박막 트랜지스터의 제조방법을 보여준다. 도 1 및 도 2a 내지 도 2f에서 동일한 참조 번호(부호)는 동일한 구성 요소를 나타낸다.
도 2a를 참조하면, 기판(10) 상에 게이트(20)를 형성하고, 기판(10) 상에 게이트(20)를 덮는 SiO2 또는 SiNx 게이트 절연층(21)을 형성한다. 게이트 절연층(21) 형성 후, 게이트 절연층(21) 상면에 존재하는 불순물들을 제거하기 위한 습식 세정을 수행할 수 있다. 상기 습식 세정에서 세정액으로는 IPA(isopropyl alcohol)와 탈이온수(deionized water) 및 아세톤(aceton) 중 적어도 어느 하나를 사용할 수 있다.
도 2b를 참조하면, 게이트 절연층(21) 상에 게이트(21)에 대응하는 채널 층(22)을 형성한다. 채널 층(22)은 게이트(20) 위쪽의 게이트 절연층(21) 상에 위치한다. 채널 층(22)은 일반적인 스퍼터링(sputtering) 법 및 증발(evaporation) 법을 포함하는 물리 기상 증착(Physical Vapor Deposition)(PVD) 방법으로 형성될 수 있다. PVD 방법을 이용한 채널 층(22)의 형성에 In2O3, Ga2O3 및 ZnO 중 적어도 하나의 타겟을 포함할 수 있다. 따라서 채널 층(22)은 GIZO 를 주재료로 형성된다. 이때에 상기 타겟에는 염화물로서 GaCl3, InCl3, ZnCl2, 불화물로서 GaF3, InF3, ZnF2 중의 어느 하나가 포함될 수 있다.
도 2c를 참조하면, 게이트 절연층(21) 상에 채널 층(22)을 덮는 금속층(23)을 형성한 후 이 위에 소오스 전극(23a) 및 드레인 전극(23b)을 형성하기 위한 포토레지스트 등에 의해 마스크(25)를 형성한다. 상기 금속층(23)은 Cu, Mo, Al 각각으로 된 단일층 구조로 형성될 수 도 있으나, Mo/Cu, Mo/Al, Mo/AlNd, Mo/Al/Mo, Mo/AlNd/Mo, Ti/Al, Ti/AlNd, Ti/Al/Ti, Ti/AlNd/Ti 등의 적층 구조를 가질 수 도 있다. 그 외에 Pt, Cu, Al, W, MoW, AlNd, Ni, Ag, Au, IZO, ITO 또는 이들 중 하나를 함유하는 실리사이드가 사용될 수 있다. 상기 재료들에 의한 금속층은 PVD 방법으로 형성할 수 있다.
도 2d를 참조하면, 습식 에쳔트를 이용해 상기 마스크(25)에 의해 덮이지 않은 금속층(23)의 노출 부분을 에칭하여 상기 마스크(25) 하부에 소스 전극(23a)과 드레인 전극(23b)을 형성한다. 이때에 소스 전극(23a)과 드레인 전극(23b) 사이에 노출된 채널 층(22)의 중앙에 오버 에치 부분(22a)이 형성된다. 오버 에치 부분(22a)은 백 채널 부분으로 부터 금속물질을 완전히 제거하기 위한 것이다. 이때에 사용가능한 에쳔트는 채널 층에 비해 금속에 대해 선택도가 높은 물질이 사용되며, 예를 들어 인산, 질산, 아세트 산을 주성분으로 하는 제1에쳔트 또는 물과 과산화수소를 주성분으로 하고 HF 를 미량 함유하는 제2에쳔트가 사용될 수 있다.
한 실시예로서, 금속층(23)이 Mo 로 형성된 경우, 사용가능한 에쳔트에는 질산(HNO3), 인산(H3PO4), 초산(CH3COOH), 황산(H2SO4) 또는 암모니아수(NH4OH), 수산화칼륨(KOH) 용액 등이 있다. 그 외에 Cr2O3, CuCl2, CuSO4, H2O2, HCl, HCOOH, HF, HNO3, K3Fe(CN)6, KCN, KF, KNO3, MnO4, NaCr2O7, NaNO2, NaOH, NaSO4 등이 있다. 이들 Mo 에쳔트들은 Zn 산화물, In 산화물, Ga 산화물, Sn 산화물에 대해 어느 정도의 선택비를 가지며, 따라서 위의 산화물은 금속층(23)의 에칭시 일부 식각이 일어 날 수 있다. 이러한 산화물의 식각을 고려하여 채널 층(22)을 두께를 3000Å의 이하에서 적절히 두껍게 유지하는 것이 필요할 수 있다. 이와 같이 적절히 두꺼운 채널 층(22)을 적용함으로써 약간의 식각에 불구하고 채널 층(22)은 기능을 유지할 수 있는 정도의 두께를 여전히 유지할 수 있고, 그리고 Mo 금속층(23)은 성공적으로 패터닝될 수 있다. 그리고 금속층(23)이 Cu로 형성된 경우, 에쳔트의 주성분은 H2O2를 이용할 수 있다.
이러한 습식 에칭에 의하면 채널 층에 대한 손상이 일어나지 않고 따라서 채널 층의 표면(back channel)이나 그 반대의 저면(front channel)의 전도도 차이가 발생하지 않는다.
도 2e를 참조하면, 게이트 절연층(21) 상에 소오스 전극(23a) 및 드레인 전극(23b)을 덮는 패시베이션 층(24)을 PECVD 법 등에 의해 형성한다. 한편, 패시베이션층(24)을 형성하기 전에 후속되는 패시베이션층에서의 플라즈마 손상을 억보상 또는 감소 시키기 위한 반응성 산소 첨가 과정이 추가될 수 있다. 이는 패시베이션층 형성 전에 채널 층의 표면을 오존(O3) 가스로 직접 처리하거나 자외선을 가하여 공기 중 발생된 오존을 이용해 채널 층의 표면을 처리할 수 있다. 다른 한편, O2 플라즈마로 채널 층(22)의 표면을 처리하여 활성 산소를 주입할 수 있다. 이러한 과정을 통해 채널 층에 존재할 수 있는 산소 결핍이 제거되게 된다.
도 2f에 도시된 바와 같이, 채널 층(22) 및 패비베이션 층(24)에 열을 가하는 어닐링을 실시한다. 어닐링 공정은 퍼니스 어닐링(furnace annealing) 또는 급속 가열 어닐링(rapid thermal annealing : RTA)일 수 있는데, 산소 또는 질소 분위기에서 200∼400℃의 온도로 10분∼2시간 동안 수행할 수 있다. 바람직하게는 200℃에서 1 시간 정도 수행한다. 이러한 어닐링 과정을 통해서 채널 층(22)의 캐리어 농도가 감소하여 적정한 전기적 특성 및 문턱 전압을 갖는 목적하는 박막 트랜지스터를 얻을 수 있게 된다.
위와 같은 본 발명의 제조방법의 첫째의 특징은 습식 식각법에 의해 소스/드레인 전극을 형성하는 것이며, 둘째의 특징으로 이에 더하여 SnO, 불화물, 염화물이 추가되는 것에 있다.
도 3a 내지 도 3g는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조방법을 보여준다. 도 1 및 도 3a 내지 도 3g에서 동일한 참조 번호(부호)는 동일한 구성 요소를 나타낸다.
도 3a를 참조하면, 기판(10) 상에 게이트(20)를 형성하고, 기판(10) 상에 게이트(20)를 덮는 SiO2 또는 SiNx 게이트 절연층(21)을 형성한다. 게이트 절연층(21) 형성 후, 게이트 절연층(21) 상면에 존재하는 불순물들을 제거하기 위한 습식 세정을 수행할 수 있다. 상기 습식 세정에서 세정액으로는 IPA(isopropyl alcohol)와 탈이온수(deionized water) 및 아세톤(aceton) 중 적어도 어느 하나를 사용할 수 있다.
도 3b를 참조하면, 게이트 절연층(21) 상에 게이트(20)에 대응하는 채널 층(22)을 형성한다. 채널 층(22)은 전술한 실시예와 동일하다. 즉, 채널 층(22)은 일반적인 스퍼터링(sputtering) 법 및 증발(evaporation) 법을 포함하는 물리 기상 증착(Physical Vapor Deposition)(PVD) 방법으로 형성될 수 있다. PVD 방법을 이용한 채널 층(22)의 형성에 In2O3, Ga2O3 및 ZnO 중 적어도 하나의 타겟을 포함할 수 있다. 따라서 채널 층(22)은 GIZO 를 주재료로 형성된다. 이때에 상기 타겟에는 염화물로서 GaCl3, InCl3, ZnCl2, 불화물로서 GaF3, InF3, ZnF2 중의 어느 하나가 포함될 수 있다.
도 3c를 참조하면, 게이트 절연층(21) 상에 채널 층(22)을 덮는 금속층(23)을 형성한 후 이 위에 소오스 전극(23a) 및 드레인 전극(23b)을 형성하기 위한 포토레지스트 등에 의해 마스크(25)를 형성한다. 상기 금속층(23)은 Cu, Mo, Al 각각으로 된 단일층 구조로 형성될 수 도 있으나, Mo/Cu, Mo/Al, Mo/AlNd, Mo/Al/Mo, Mo/AlNd/Mo, Ti/Al, Ti/AlNd, Ti/Al/Ti, Ti/AlNd/Ti 등의 적층 구조를 가질 수 도 있다. 그 외에 Pt, Cu, Al, W, MoW, AlNd, Ni, Ag, Au, IZO, ITO 또는 이들 중 하나를 함유하는 실리사이드가 사용될 수 있다. 상기 재료들에 의한 금속층은 PVD 방법으로 형성할 수 있다. 바람직하게 상기 금속층(23)은 Cu, Mo, Al 중의 적어도 어느 하나를 함유할 수 있다.
도 3d와 3e를 참조하면, 습식 에쳔트를 이용한 2 단계의 에칭과정을 통해 상기 마스크(25)에 의해 덮이지 않은 금속층(23)의 노출 부분을 에칭하여 상기 마스크(25) 하부에 소스 전극(23a)과 드레인 전극(23b)을 형성한다.
1차 식각은, 도 3d에 도시된 바와 같이, 예를 들어 인산, 질산, 아세트 산을 주성분으로 하는 제1에쳔트에 의해 진행되며, 이때에 금속층(23)의 전체 두께 중 약 50~80% 만 에칭한다. 2 차 식각은, 도 3e에 도시된 바와 같이 예를 들어 물과 과산화수소를 주성분으로 하고 HF 를 미량 함유하는 제2에쳔트에 의해 진행된다. 2차 식각에 의하면, 마스크(25)에 덮이지 않은 금속층이 완전히 제거되어 소스/드레인 전극(23a, 23b)이 완성되고 채널 층(22)의 표면에 오버 에치부분(22a)가 형성된다.이러한 습식 에칭에 의하면 전술한 실시예에서와 마찬가지로 채널 층에 대한 손상이 일어나지 않고 따라서 채널 층의 표면(back channel)이나 그 반대의 저면(front channel)의 전도도 차이가 발생하지 않는다.
게이트 절연층(21) 상에 소오스 전극(23a) 및 드레인 전극(23b)을 덮는 패시베이션 층(24)을 PECVD 법 등에 의해 형성한다. 한편, 패시베이션층(24)을 형성하기 전에 후속되는 패시베이션층에서의 플라즈마 손상을 억보상 또는 감소 시키기 위한 반응성 산소 첨가 과정이 추가될 수 있다. 이는 패시베이션층 형성 전에 채널 층의 표면을 오존(O3) 가스로 직접 처리하거나 자외선을 가하여 공기 중 발생된 오존을 이용해 채널 층의 표면을 처리할 수 있다. 다른 한편, O2 플라즈마로 채널 층(22)의 표면을 처리하여 활성 산소를 주입할 수 있다. 이러한 과정을 통해 채널 층에 존재할 수 있는 산소 결핍이 제거되게 된다.
도 3f에 도시된 바와 같이, 채널 층(22) 및 패비베이션 층(24)에 열을 가하는 어닐링을 실시한다. 어닐링 공정은 퍼니스 어닐링(furnace annealing) 또는 급속 가열 어닐링(rapid thermal annealing : RTA)일 수 있는데, 산소 또는 질소 분위기에서 200∼400℃의 온도로 10분∼2시간 동안 수행할 수 있다. 바람직하게는 200℃에서 1 시간 정도 수행한다. 이러한 어닐링 과정을 통해서 채널 층(22)의 캐리어 농도가 감소하여 적정한 전기적 특성 및 문턱 전압을 갖는 목적하는 박막 트랜지스터를 얻을 수 있게 된다.
이상과 같은 본 발명의 제2실시예에 따른 제조방법의 첫째의 특징은 2 단계의 습식 식각법에 의해 소스/드레인 전극을 형성하는 것이며, 둘째의 특징으로 이에 더하여 SnO, 불화물, 염화물이 추가되는 것에 있다.
전술한 바와 같이 본 발명은 소스 /드레인 전극 패터닝 시 습식 식각법을 이용함으로써 종래 방법에 따른 플라즈마 손상을 감소시킬 수 있다. 더욱이 채널 층에 결합력이 강한 SnO, 염화물, 불화물 등이 포함되어 있으므로 패시베이션층 형성시 플라즈마에 의한 손상이 감소 된다. 따라서 본 발명에 따르면 양질의 전기적 특성을 갖는 소망하는 특성의 박막 트랜지스터를 얻을 수 있게 된다.
이러한 본 발명은 대면적의 스위칭 소자를 요구하는 LCD, OLED 디스플레이 등에 적용될 수 있다. 즉, 본 발명은 기존 비정질 실리콘 박막트랜지스터(a-Si TFT)나 다결정질 실리콘 박막트랜지스터(poly-Si TFT)를 대체할 수 있는 산화물 반도체 박막트랜지스터 (oxide TFT)소자 제작에 응용될 수 있다. 또한, 상기 박막트랜지스터를 기반으로 한 스위칭 및 구동소자가 요구되는 평판디스플레이 특히, 액정디스플레이(LCD)와 유기발광디스플레이(OLED)에 적용될 수 있다. 최종적으로 LCD나 OLED를 채용한 평판디스플레이 제품, 핸드폰 및 모바일기기, 노트북, 모니터, TV제품에 적용된다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 박막 트랜지스터의 구성 요소는 다양화할 수 있을 것이고, 구조 또한 다양한 형태로 변형할 수 있을 것이다. 또한, 본 발명의 박막 트랜지스터는 액정표시장치나 유기발광표시장치뿐만 아니라 메모리 소자 및 논리 소자 분야에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1는 본 발명의 한 실시예에 따른 ZnO 계 박막 트랜지스터의 개략적 단면도이다.
도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 제조방법을 보여준다.
도 3a 내지 도 3g는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조방법을 보여준다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판 20: 게이트
21 : 게이트 절연 층 22: 채널 층
23a, 23b : 소스/드레인 전극 24 : 패시베이션 층

Claims (17)

  1. 기판에 게이트를 형성하는 단계;
    상기 게이트 위에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에 ZnO 계 채널 층을 형성하는 단계;
    전극 제조용 도전성 물질층을 형성하는 단계;
    도전성 물질층 위에 박막 트랜지스터의 채널 층 양측의 소스/드레인 전극에 대응하는 패턴을 가지는 마스크 층을 형성하는 단계;
    상기 채널 층의 보호를 위하여 상기 채널 층에 비해 상기 도전성 물질층에 대해 큰 선택성을 갖는 습식 식각액으로 상기 마스크층에 의해 덮이지 않은 영역을 식각하여 상기 소스/드레인 전극을 형성하는 단계; 및
    상기 소스/드레인 전극 및 채널 층을 덮는 패시베이션 층을 형성하는 단계;를 포함하며,
    상기 소스/드레인 전극을 형성하는 단계는, 상기 소스/드레인 전극을 두 단계의 에칭 과정을 통해 패터닝하고
    상기 두 단계의 에칭과정은, 인산, 질산, 아세트 산을 포함하는 제 1 에쳔트와, 물과 과산화수소와 HF를 포함하는 제 2 에쳔트를 이용하는 ZnO 계 박막 트랜지스터의 제조방법.
  2. 제 1 항에 있어서,
    상기 채널 층에 Sn 산화물, 불화물, 염화물 중에 적어도 어느 하나를 함유시키는 것을 특징으로 하는 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  3. 제 1 항에 있어서,
    상기 채널 층을 GIZO(GaInZn Oxide)로 형성하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  4. 제 2 항에 있어서,
    상기 채널 층을 GIZO(GaInZn Oxide)로 형성하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 소스/드레인 전극은 Cu, Mo, Al, Mo/Cu, Mo/Al, Mo/AlNd, Mo/Al/Mo, Mo/AlNd/Mo, Ti/Al, Ti/AlNd, Ti/Al/Ti, Ti/AlNd/Ti 중의 적어도 어느 하나로 형성하는 것을 특징으로 ZnO 계 박막 트랜지스터의 제조방법.
  8. 제 1 항에 있어서,
    상기 도전성 물질층은 Mo, Ti, Pt, Cu, Al, W, MoW, AlNd, Ni, Ag, Au, IZO, ITO 로 구성되는 그룹 중의 선택된 어느 하나 또는 선택된 어느 하나의 실리사이드로 된 적어도 하나의 적층을 포함하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  9. 제 1 항에 있어서,
    상기 도전성 물질층은 Mo, Ti, Pt, Cu, Al, W, MoW, AlNd, Ni, Ag, Au, IZO, ITO 로 구성되는 그룹 중의 선택된 어느 하나 또는 선택된 어느 하나의 실리사이드로 된 적어도 하나의 적층을 포함하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  10. 제 7 항에 있어서,
    상기 도전성 물질층은 Mo, Ti, Pt, Cu, Al, W, MoW, AlNd, Ni, Ag, Au, IZO, ITO 로 구성되는 그룹 중의 선택된 어느 하나 또는 선택된 어느 하나의 실리사이드로 된 적어도 하나의 적층을 포함하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  11. 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,
    상기 불화물은 GaF3, InF3, ZnF2 에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  12. 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,
    상기 염화물은 GaCl3, InCl3, ZnCl2 에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  13. 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,
    상기 패시베이션 층을 형성하기 전에 상기 채널 층의 표면에 활성 산소를 주입하는 단계를 더 포함하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  14. 제 1 항에 있어서,
    상기 패시베이션 층을 형성하기 전에 상기 채널 층의 표면에 활성 산소를 주입하는 단계를 더 포함하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  15. 제 1 항에 있어서,
    상기 패시베이션 층을 형성하기 전에 상기 채널 층의 표면에 활성 산소를 주입하는 단계를 더 포함하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  16. 제 7 항에 있어서,
    상기 패시베이션 층을 형성하기 전에 상기 채널 층의 표면에 활성 산소를 주입하는 단계를 더 포함하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
    상기 패시베이션 층을 형성하기 전에 상기 채널 층의 표면에 활성 산소를 주입하는 단계를 더 포함하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  17. 삭제
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