KR101470415B1

KR101470415B1 - 래칭 회로

Info

Publication number: KR101470415B1
Application number: KR1020137005036A
Authority: KR
Inventors: 성욱 정; 경호 류; 지수 김; 정필 김; 승 에이치. 강
Original assignee: 퀄컴 인코포레이티드
Priority date: 2010-07-30
Filing date: 2011-07-25
Publication date: 2014-12-08
Anticipated expiration: 2031-07-25
Also published as: WO2012015754A3; KR20130042589A; EP2599084B1; EP2599084A2; US20120026783A1; WO2012015754A2; CN103052989B; US8406064B2; US8717811B2; JP2013539150A; CN103052989A; JP5499222B2; US20130182500A1

Abstract

비휘발성 래치 회로는 한 쌍의 상호 결합 인버터들, 한 쌍의 저항 기반 메모리 엘리먼트들, 및 한 쌍의 저항 기반 메모리 엘리먼트들에 데이터를 기록하도록 구성된 기록 회로를 포함한다. 한 쌍의 저항 기반 메모리 엘리먼트들은 래칭 동작 동안 한 쌍의 상호 결합 인버터들로부터 절연된다. 감지 회로는 제 1 저항 기반 메모리 엘리먼트 및 감지 회로의 출력을 포함하는 제 1 전류 경로를 포함한다. 감지 회로는 감지 회로의 제 1 동작점에서 제 1 저항 기반 메모리 엘리먼트를 통하는 전류 흐름을 감소시키기 위한 제 2 전류 경로를 포함한다. 감지 회로는 또한 제 1 전류 경로에 점감 공급 전압을 제공하기 위한 n형 금속 산화막 반도체(NMOS) 트랜지스터를 포함할 수 있다.

Description

래칭 회로{LATCHING CIRCUIT}

본 개시는 일반적으로 래칭 회로에 관한 것이다.

기술의 진보들은 더 작고 더 강력한 컴퓨팅 디바이스들을 창출해 왔다. 예를 들어, 작고 가벼우며 사용자들이 쉽게 휴대하는 휴대용 무선 전화들, 개인용 디지털 보조기기(PDA: personal digital assistant)들 및 페이징 디바이스들과 같은 무선 컴퓨팅 디바이스들을 포함하여, 현재 다양한 휴대용 개인 컴퓨팅 디바이스들이 존재한다. 보다 구체적으로, 셀룰러 전화들과 인터넷 프로토콜(IP: Internet Protocol) 전화들과 같은 휴대용 무선 전화들은 무선 네트워크들을 통해 음성 및 데이터 패킷들을 전달할 수 있다. 또한, 이러한 많은 무선 전화들은 그 안에 통합되는 다른 타입들의 디바이스들을 포함한다. 예를 들어, 무선 전화는 또한 디지털 스틸 카메라, 디지털 비디오 카메라, 디지털 레코더 및 오디오 파일 플레이어를 포함할 수 있다.

이러한 휴대용 컴퓨팅 디바이스들은 일반적으로 동작 중에 데이터 값들을 수신하여 유지하는데 사용되는 래치들을 포함한다. 일부 래치들은 또한 시동(power-up)시 래치의 초기 상태를 설정하기 위해 액세스될 수 있는 비휘발성 저장 엘리먼트들을 포함할 수 있다. 비휘발성 저장 엘리먼트들을 갖는 개선된 래칭 회로는 컴퓨팅 디바이스들의 동작을 향상시킬 수 있다.

래칭 회로는 래칭 동작 동안 한 쌍의 상호 결합(cross-coupled) 인버터들을 한 쌍의 저항 기반 메모리 엘리먼트들로부터 절연시키기 위한 절연 엘리먼트를 포함한다. 래칭 회로는 송신 게이트를 통해 슬레이브 래치 엘리먼트로부터 절연되는 한 쌍의 자기 터널 접합(MTJ: magnetic tunnel junction) 엘리먼트들을 포함할 수 있다. 저항 기반 메모리 엘리먼트들을 래칭 엘리먼트로부터 절연시킴으로써, 더 빠른 C-Q 지연, 더 높은 프로세스 변동 허용량(tolerance), 누설 전류에 의해 접지 부스팅이 유도되지 않음, 그리고 기록 전류 저하가 없음과 같이 다양한 성능 메트릭들이 개선될 수 있다. 감지 방식은 저항 기반 메모리 엘리먼트들의 상태 감지시 감지 전류를 낮추도록 감지 회로의 풀업(pull-up) 부분에 대한 그리고 감지 회로의 풀다운(pull-down) 부분에 대한 피드백 경로들을 제공하는 것을 포함할 수 있다.

특정 실시예에서, 비휘발성 래치 회로는 한 쌍의 상호 결합 인버터들, 한 쌍의 저항 기반 메모리 엘리먼트들, 및 상기 한 쌍의 저항 기반 메모리 엘리먼트들에 데이터를 기록하도록 구성된 기록 회로를 포함한다. 상기 한 쌍의 저항 기반 메모리 엘리먼트들은 래칭 동작 동안 상기 한 쌍의 상호 결합 인버터들로부터 절연된다.

다른 특정 실시예에서, 감지 회로는 제 1 저항 기반 메모리 엘리먼트 및 감지 회로의 출력을 포함하는 제 1 전류 경로를 포함한다. 상기 감지 회로는 상기 감지 회로의 제 1 동작점에서 상기 제 1 저항 기반 메모리 엘리먼트를 통하는 전류 흐름을 감소시키기 위한 제 2 전류 경로를 포함한다. 상기 감지 회로는 또한 상기 제 1 전류 경로에 점감(step down) 공급 전압을 제공하기 위한 제 1 n형 금속 산화막 반도체(NMOS: n-type metal-oxide-semiconductor) 트랜지스터를 포함한다.

다른 특정 실시예에서, 방법은 기록 회로에서 한 쌍의 저항 기반 메모리 엘리먼트들에 대한 제 1 기록 동작을 시작하는 단계를 포함한다. 상기 방법은 래칭 동작 동안 상기 한 쌍의 저항 기반 메모리 엘리먼트들을 한 쌍의 상호 결합 인버터들로부터 절연시키는 단계를 포함한다.

다른 특정 실시예에서, 상기 방법은 제 1 저항 기반 메모리 엘리먼트 및 감지 회로의 출력을 포함하는 제 1 전류 경로를 제공하는 단계를 포함한다. 상기 제 1 전류 경로는 점감 전압에 의해 공급된다. 상기 방법은 상기 감지 회로의 제 1 동작점에서 상기 제 1 저항 기반 메모리 엘리먼트를 통하는 전류 흐름을 감소시키기 위한 제 2 전류 경로를 제공하는 단계를 포함한다.

래칭 회로의 개시되는 실시예들 중 적어도 하나에 의해 제공되는 특정 이점들은 래칭 동작 동안 저항 기반 메모리 엘리먼트들을 래칭 엘리먼트로부터 절연시키지 않는 래칭 회로와 비교할 때, 클록 입력과 데이터 출력 간의 더 빠른 지연(C-Q 지연), 감소된 감지 전류, 증가된 프로세스 변동 허용량, 누설 전류에 의해 접지 부스팅이 유도되지 않음, 그리고 기록 전류 저하가 없음 중 하나 또는 그보다 많은 것의 달성을 포함할 수 있다.

본 개시의 다른 양상들, 이점들 및 특징들은 다음 섹션들: 도면의 간단한 설명, 발명을 실시하기 위한 구체적인 내용 및 특허청구범위를 포함하는 전체 출원의 검토 후 명백해질 것이다.

도 1은 래칭 회로의 제 1 예시적인 실시예의 블록도이다.
도 2는 유지(retention) 플립플롭 구성에서 도 1의 래칭 회로의 특정 실시예의 회로도이다.
도 3은 도 1의 래칭 회로에 사용될 수 있는 감지 회로의 특정 실시예를 포함하는 다수의 감지 회로들을 나타내는 회로도이다.
도 4는 도 3의 감지 회로들의 로드 라인들을 나타내는 그래프도이다.
도 5는 도 1의 래칭 회로에 사용될 수 있는 도 3의 감지 회로의 타이밍 동작을 나타내는 그래프도이다.
도 6은 도 1의 래칭 회로에 사용될 수 있는 기록 회로의 특정 실시예의 회로도이다.
도 7은 다수의 프로세서 조건들에서 도 1의 래칭 회로의 클록 전이-데이터 출력(C-Q) 지연을 나타내는 그래프도이다.
도 8은 다수의 프로세스 조건들에서 도 1의 래칭 회로의 감지 전류를 나타내는 그래프도이다.
도 9는 다수의 프로세스 조건들에서 도 1의 래칭 회로의 감지 지연을 나타내는 그래프도이다.
도 10은 래칭 시스템의 동작 방법의 제 1 예시적인 실시예의 흐름도이다.
도 11은 래칭 시스템의 동작 방법의 제 2 예시적인 실시예의 흐름도이다.
도 12는 래칭 동작 동안 MTJ들을 래치 엘리먼트로부터 절연시키기 위한 래칭 회로를 포함하는 전자 디바이스의 예시적인 실시예이다.
도 13은 래칭 동작 동안 MTJ들을 래치 엘리먼트로부터 절연시키기 위한 래칭 회로를 포함하는 집적 회로 디바이스를 제조하기 위한 방법의 예시적인 실시예이다.

도 1을 참조하면, 비휘발성 래칭 회로의 제 1 예시적인 실시예의 블록도가 개시되며 일반적으로 100으로 표기된다. 래칭 회로(100)는 절연 엘리먼트(104)를 통해 감지 회로(106)에 결합되는 래치(102)를 포함한다. 래치(102)는 한 쌍의 상호 결합 인버터들(120, 122)을 포함한다. 감지 회로(106)는 기록 회로(108)에 결합된다. 감지 회로(106)는 한 쌍의 저항 기반 메모리 엘리먼트들(110)을 포함한다. 한 쌍의 저항 기반 메모리 엘리먼트들(110)은 제 1 저항 기반 메모리 엘리먼트(112)(예를 들어, 제 1 자기 터널 접합(MTJ)(112))와 제 2 저항 기반 메모리 엘리먼트(114)(예를 들어, 제 2 MTJ)를 포함한다.

래치(102)는 입력을 수신하고 수신된 입력에 대응하는 출력을 유지하도록 구성된다. 예를 들어, 래치(102)는 도 2에 관해 설명되는 바와 같이, 플립플롭 디바이스의 슬레이브 래치로서 구현될 수 있다. 래치(102)는 하나 또는 그보다 많은 출력 버퍼들에 또는 다른 로드 엘리먼트들(도시되지 않음)에 결합될 수 있다.

절연 엘리먼트(104)는 래칭 동작 동안 래치(102)를 감지 회로(106)로부터 전기적으로 절연시키도록 구성될 수 있다. 예를 들어, 절연 엘리먼트(104)는 도 2에 예시된 바와 같이, 송신 게이트로도 또한 지칭되는 패스게이트(passgate)를 포함할 수 있다. 절연 엘리먼트(104)는 래치(102)에서 래칭 동작 동안의 스위칭 전류가 한 쌍의 저항 기반 메모리 엘리먼트들(110)의 상태를 교란시키는 것을 막도록 구성된다.

감지 회로(106)는 제 1 저항 기반 메모리 엘리먼트(112) 및 제 2 저항 기반 메모리 엘리먼트(114)의 상태를 기초로 래치(102)가 특정 상태로 설정될 수 있게 하도록 구성된다. 예를 들어, 회로(100)가 시동 이벤트를 경험할 때, 래치(102)는 미결정 상태로 시동할 수 있다. 감지 회로(106)는 도 3에 관해 설명되는 바와 같이, 감지 회로(106)의 출력이 래치(102)의 상태를 알려진 값으로 설정하도록 시동 시퀀스 동안 래치(102)에 전기적으로 결합될 수 있다. 래치(102)의 상태를 설정한 후, 한 쌍의 저항 기반 메모리 엘리먼트들(110)이 절연 엘리먼트(104)를 통해 래칭 동작 동안 한 쌍의 상호 결합 인버터들(120, 122)로부터 절연될 수 있다.

기록 회로(108)는 상기 한 쌍의 저항 기반 메모리 엘리먼트들(110)에 데이터를 기록하도록 구성된 기록 회로를 포함한다. 예를 들어, 기록 회로(108)는 데이터 입력을 수신하고 제 1 저항 기반 메모리 엘리먼트(112)에 제 1 값을 그리고 제 2 저항 기반 메모리 엘리먼트(114)에 제 2 값을 선택적으로 기록하도록 구성될 수 있다. 기록 회로(108)의 일례는 도 6에 관해 설명된다.

동작시, 래치 회로(100)는 정전(power-off) 또는 저 전압 상태로부터 시동될 수 있다. 절연 엘리먼트(104)는 제 2 인버터(122)의 입력에 감지 회로(106)의 출력을 결합하도록 제어될 수 있다. 그 결과, 래치(102)는 한 쌍의 저항 기반 메모리 엘리먼트들(110)에 저장된 값들에 의해 결정되는 초기 상태로 설정될 수 있다. 예를 들어, 래치(102)는 버스의 드라이버 회로를 제어할 수 있고 래치(102)의 초기 상태는 시동 중에 버스의 다른 드라이버 회로들과의 충돌들을 막도록 설정될 수 있다.

래치(102)를 초기 상태로 설정한 후, 절연 엘리먼트(104)는 한 쌍의 저항 기반 메모리 엘리먼트들(110)을 래치(102)로부터 절연(즉, 전기적으로 분리(decouple))시키도록 제어될 수 있다. 래치(102)가 한 쌍의 저항 기반 메모리 엘리먼트들(110)로부터 절연된 후, 래칭 동작이 수행되어 래치(102)에 입력 데이터를 저장할 수 있다.

래칭 동작 동안 한 쌍의 저항 기반 메모리 엘리먼트들(110)을 래치(102)로부터 절연시킴으로써, 래칭 동작 동안 저항 기반 메모리 엘리먼트들(112, 114)이 상호 결합 인버터들(120, 122)과 함께 포함되는 설계와 비교하여 래치(102)의 C-Q 지연이 감소될 수 있다.

도 2를 참조하면, 도 1의 래치 회로(100)가 유지 플립플롭 구성(200)으로 도시된다. 유지 플립플롭 구성(200)은 슬레이브 래치로서 동작하도록 구성되며 마스터 래치(202)로부터 입력 데이터를 수신하도록 결합된 래치(102)를 포함한다. 래치(102)는 패스게이트(즉, 제 1 멀티플렉서 송신 게이트) TGMUX1(104)로서 예시된 절연 엘리먼트(104)를 통해 감지 회로(106)에 결합된다. 감지 회로(106)는 기록 회로(108)에 결합된다.

마스터 래치(202)는 데이터 입력(D)과 마스터 회로(INVM1)(207)의 제 1 인버터의 입력 사이에 결합되는 패스게이트(205)를 포함한다. 패스게이트(205)는 클록 신호(CLK)가 하이(high) 값을 가질 때 INVM1(207)에 데이터 입력을 제공하고 CLK가 로우(low) 값을 가질 때 INVM1(207)을 데이터 입력으로부터 절연시키도록 구성된다. INVM1(207)의 출력은 마스터 회로(INVM2)(208)의 제 2 인버터의 입력에 결합된다. 패스게이트(206)는 CLK가 하이 값을 가질 때 INVM2(208)의 출력을 INVM1(207)의 입력으로부터 절연시켜 데이터 입력(D)과의 경쟁을 줄이고 CLK가 로우 값을 가질 때 INVM2(208)의 출력을 INVM1(207)의 입력에 결합하여 마스터 래치(202)의 안정 상태를 설정하도록 구성된다.

슬레이브 래치(102)는 슬레이브 래치(INVS1)(120)의 제 1 인버터에 결합되어 CLK가 로우일 때(즉, 로직 로우 값을 가질 때) 마스터 래치(202)의 출력을 입력으로부터 INVS1로 전기적으로 절연시키고 CLK가 하이일 때(즉, 로직 하이 값을 가질 때) 마스터 래치(202)의 출력을 INVS1의 입력에 전기적으로 결합하는 패스게이트(212)를 포함한다. 슬레이브 래치(INVS2)(122)의 제 2 인버터의 입력은 제 1 멀티플렉서 송신 게이트(TGMUX1)(104)로서 동작하는 패스게이트를 통해 감지 회로(106)(OUTSC)의 출력에 선택적으로 결합된다. INVS2(122)의 입력은 또한 제 2 멀티플렉서 송신 게이트(TGMUX2)(220)로서 동작하는 패스게이트를 통해 INVS1의 출력에 선택적으로 결합된다. TGMUX1(104)과 TGMUX2(220)는 감지 인에이블(SE: sense enable) 신호가 로우일 때 슬레이브 래치 출력(OUTSL)을 선택하고 SE 신호가 하이일 때 감지 회로(106) 출력(OUTSC)을 선택하는 멀티플렉서로서 동작한다. 패스게이트(TGS1)(216)는 CLK가 하이일 때 INVS2(122)의 출력을 INVS1(120)의 입력으로부터 선택적으로 절연시켜 마스터 래치(202)의 출력의 래칭시 경쟁을 감소시킨다. 한 쌍의 직렬로 결합된 인버터들(INVQ1, INVQ2)(222)에 의해 형성되며 INVS1(120)의 출력(OUTSL)에 응답하는 출력 버퍼에 의해 데이터 출력(Q)이 발생된다.

감지 회로(106)는 n-채널 금속 산화막 반도체(NMOS) 트랜지스터와 같은 n형 트랜지스터(232)를 통해 공급 전압(VDD)에 결합된다. 트랜지스터(232)는 SE 신호에 의해 게이팅되고 감지 회로(106)에 점감 공급 전압(VDDL)을 제공한다. 감지 회로(106)는 제 1 저항 기반 메모리 엘리먼트(MTJ1)(112) 및 제 2 저항 기반 메모리 엘리먼트(MTJ2)(114)를 포함하는 한 쌍의 저항 기반 메모리 엘리먼트들(110)을 포함한다.

래칭 회로(200)는 래치들(102, 202)의 마스터-슬레이브 구성을 사용한다. 도 2에서, 감지 회로(106)는 상호 결합된 인버터들인 INVS1(120)과 INVS2(122)로부터 분리되어 감지 회로(106) 및 래치(102)가 상충되는 설계 목표들을 충족하도록 설계될 수 있게 한다. 예를 들어, 큰 스위칭 전류는 래치(102)가 빠르게 스위칭하게 할 수 있지만, 감지 회로(106)를 통하는 전류는 저항 기반 메모리 엘리먼트들(112, 114)에 대한 장애들을 감소시키도록 제한될 수 있다. 저항 기반 메모리 엘리먼트들(112, 114)은 래칭 동작 동안 절연 엘리먼트(TGMUX1)(104)를 통해 한 쌍의 상호 결합 인버터들(120, 122)로부터 절연될 수 있다.

동작시, 감지 인에이블(SE) 신호가 로우 로직 레벨(SE=0)을 갖고 기록 인에이블(WE: write enable) 신호가 로우 로직 레벨(WE=0)을 가질 때, 래칭 회로(200)는 래치 모드일 수 있다. 래치 모드에서 마스터 래치(202)로부터의 데이터 기록시, 슬레이브 래치(102)는 2개의 상호 결합 인버터들인 INVS1(120)과 INVS2(122) 사이에 삽입된 TGS1(216)을 사용하여 마스터 래치(202)에서 구동하는 인버터 INVM1(207)과 슬레이브 래치(102)에서 구동하는 INVS2(122) 사이의 경쟁을 감소시킬 수 있다.

감지 인에이블(SE) 신호가 하이 로직 레벨(SE=1)을 갖고 WE=0일 때, 슬레이브 래치(102)는 감지 회로(106)의 출력(OUTSC)을 기초로 상태를 래칭한다. TGMUX1은 INVS2(122)의 입력에 OUTSC를 제공하고, TGMUX2(220)는 INVS1(120)의 출력을 INVS2(122)의 입력으로부터 전기적으로 절연하여 경쟁을 막는다. INVS2(122)는 로직 로우 레벨로 스큐(skew)된 전달 특성을 가질 수 있으며, 이는 INVS2(122)가 VDD보다 낮은 입력 전압에서 상태들을 스위칭할 수 있음을 의미한다. 그 결과, INVS2(122)는 감지 회로(106)로부터의 레벨 시프트된 신호(즉, VDD보다는 로직 하이 전압으로서 VDDL을 갖는)에 효과적으로 응답할 수 있다. 따라서 INVS2(122)는 감지 회로(106)로부터 VDDL 레벨에 의해 공급되는 신호로부터 충분한 VDD 출력 레벨을 달성하기 위한 레벨 변환기로서 동작할 수 있다.

도 2에서는, 슬레이브 래치(102)에서 TGS2(212)에서부터 한 쌍의 인버터들 중 구동 인버터 INVQ2(222)까지 형성되는 경로(즉, TGS2(212), INVS1(120), INVQ1 및 INVQ2를 포함하는 경로)에 의해 클록-출력(C-Q) 지연이 결정될 수 있다. 이 경로는 TGMUX1(104)을 통해 저항 기반 메모리 엘리먼트들(112, 114)로부터 분리되기 때문에, 저항 기반 메모리 엘리먼트들(112, 114)에 대한 무효 기록들을 방지하도록 전류 한계를 부과하지 않으면서 지연이 감소될 수 있다. 래칭 동작들은 래칭 인버터들을 MTJ들로부터 절연시키지 않는 래치들보다는 상대적으로 더 큰 전류를 사용하여 개선될 수 있다. 이 때문에, 도 2에 예시된 회로는 높은 성능의 단일 칩 시스템(SoC: system-on-chip) 애플리케이션들에 사용하기에 적합할 수 있다.

도 3을 참조하면, 감지 회로들(310, 320)의 예시들과 도 1의 감지 회로(106)의 예시적인 실시예를 도시하는 블록도가 개시되며 일반적으로 300으로 표기된다. 감지 회로(106)에서, 점감 공급 전압(VDDL)을 제공하는 n형 트랜지스터(NHS)(232)는 기록 인에이블(WE) 신호에 의해 게이팅되는 p형 트랜지스터(PWE)(334)를 통해 제 1 노드(N1)(335)에 결합된다. 감지 회로(106)는 하이 전압 레벨(예를 들어, VDDL)에서 감지 회로(106)의 출력(OUTSC(246))을 선택적으로 바이어스하도록 구성된 풀업 경로(370) 및 로우 전압 레벨(예를 들어, 접지)에서 OUTSC(246)를 선택적으로 바이어스하도록 구성된 풀다운 경로(380)를 포함한다.

N1(335)과 출력(246) 사이의 제 1 전류 경로(372)는 3개의 직렬로 결합된 p형 트랜지스터들: SE 신호(PSEB)의 보수에 의해 게이팅되는 트랜지스터(336) 및 제 2 노드(N2)(339)에서의 전압에 의해 게이팅되는 2개의 트랜지스터들((PST2)(338), (PST1)(340))에 결합된 제 1 자기 터널 접합(MTJ1)(112)으로서 예시된 제 1 저항 기반 메모리 엘리먼트(112)를 포함한다.

제 2 전류 경로(374)는 N2(339)를 통해 n형 트랜지스터(NFBPU)(344)에 직렬 결합된 p형 트랜지스터(PFBPU)(342)를 포함하는 풀업 피드백 경로에 해당한다. PFBPU(342)는 OUTSC(246)에 결합된 게이트를 갖고, NFBPU(344)는 SE 신호에 결합된 게이트를 갖는다. 제 2 전류 경로(374)는 감지 회로(106)의 제 1 동작점에서 제 1 MTJ1(112)을 통하는 전류 흐름을 감소시킬 수 있다. 예를 들어, OUTSC(246)가 낮은 전압을 가질 때, PFBPU(342)가 온 상태가 되어, N2(339)에서의 전압을 증가시키고 PST2(338) 및 PST1(340)을 통하는 전류를 감소시킨다.

OUTSC(246)와 제 3 노드(N3) 사이의 제 3 전류 경로(376)는 3개의 직렬로 결합된 n형 트랜지스터들: 제 4 노드(N4)(351)에서의 전압에 의해 게이팅되는 2개의 트랜지스터들((NST1)(350), (NST2)(352)) 및 SE 신호(NSE)에 의해 게이팅되는 트랜지스터(354)를 포함한다. 제 3 전류 경로(376)는 또한 제 2 자기 터널 접합(MTJ2)(114)으로서 예시된 제 2 저항 기반 메모리 엘리먼트(114)를 포함한다. MTJ2(114)는 N3(355)에 결합된다. N3(355)은 WE 신호의 보수에 응답하는 n형 트랜지스터(NWEB)(356)를 통해 접지에 결합된다.

제 4 전류 경로(378)는 N4(351)를 통해 n형 트랜지스터(NFBPD)(360)에 직렬 결합된 p형 트랜지스터(PFBPD)(358)를 포함하는 풀다운 피드백 경로에 해당한다. PFBPD(358)는 SE 신호의 보수(/SE)에 결합된 게이트를 갖고, NFBPD(360)는 OUTSC(246)에 결합된 게이트를 갖는다. 제 4 전류 경로(378)는 감지 회로(106)의 제 2 동작점에서 제 2 MTJ2(114)를 통하는 전류 흐름을 감소시킬 수 있다. 예를 들어, OUTSC(246)가 높은 전압을 가질 때, NFBPD(360)가 온 상태가 되어, N4(351)에서의 전압을 낮추고 NST1(350)와 NST2(352)를 통하는 전류를 감소시킬 수 있다.

n형 트랜지스터(NIC)(362)는 감지 동작이 수행되고 있지 않을 때(/SE=1) OUTSC(246)를 접지에 결합함으로써 OUTSC(246)의 초기 바이어스 조건을 설정한다. 감지 동작이 수행되고 있을 때(SE=1), NIC(362)는 접지로부터 OUTSC(246)를 절연시켜, OUTSC(246)가 풀업 경로(370) 및 풀다운 경로(380)에 의해 설정될 수 있게 한다. 전류 경로들(372-378)은 또한 래칭 동작 동안 (도 1 - 도 2에 도시된) 한 쌍의 상호 결합 인버터들(120, 122)로부터 절연된다.

동작시, SE=1이고 WE=0일 때, 래칭 회로(100)는 감지 모드로 배치될 수 있다. MTJ들(112, 114)의 상태 '0' 및 상태 '1'에 대한 감지 회로(106)의 동작점들을 찾기 위해, 로드 라인 분석이 사용될 수 있다. 출력(246)에서의 전압(VOUTSC)에 따라 MTJ1_0, MTJ1_1, MTJ2_0 및 MTJ2_1을 통하는 전류들(각각 IMTJ1_0, IMTJ1_1, IMTJ2_0 및 IMTJ2_01)을 측정함으로써 상태 '0'을 갖는 제 1 MTJ1(112)(MTJ1_0), 상태 '1'을 갖는 제 1 MTJ1(112)(MTJ1_1), 상태 '0'을 갖는 제 2 MTJ2(114)(MTJ2_0), 및 상태 '1'을 갖는 제 2 MTJ2(114)(MTJ2_1)의 I-V 특성들이 획득될 수 있다. 도 4에 예시된 바와 같이, 풀다운 경로(380)에 대한 MTJ2_0 및 MTJ2_1의 I-V 곡선들 상에 풀업 경로(370)에 대한 MTJ1_0 및 MTJ2_1의 I-V 곡선들을 겹침으로써 감지 회로(106)의 상태 '0' 및 상태 '1'에 대한 동작점들이 결정될 수 있다.

감지 회로(310)는 2개의 직렬 접속된 MTJ들의 중간 노드 전압을 감지하기 위한 분압기 구조를 포함한다. 감지 회로(320)는 p-채널 금속 산화막 반도체(PMOS: p-channel metal oxide semiconductor) 트랜지스터와 n-채널 금속 산화막 반도체(NMOS) 트랜지스터를 2개의 MTJ들 사이에 추가하여 2개의 MTJ들 사이의 유효 저항 차를 확대한다. 감지 회로(320)는 감지 회로(310)보다 더 큰 감지 마진 및 더 적은 전류를 나타낼 수 있다. 작은 감지 전류 및 큰 감지 마진을 획득하기 위해, MTJ들의 저장된 값이 상태 '0'(또는 상태 '1')일 때 추가된 PMOS는 포화(또는 3극) 영역에서 동작할 수 있고 추가된 NMOS는 3극(또는 포화) 영역에서 동작할 수 있다.

도 3에 도시된 감지 회로(106)에서, 풀업 경로(370)에 대한 트랜지스터들(PFBPU(342), NFBPU(344))을 사용하는 약한 포지티브(positive) 피드백과 풀다운 경로(380)에 대한 트랜지스터들(PFBPD(358), NFBPD(360))을 사용하는 강한 포지티브 피드백은 낮은 감지 전류 및 큰 감지 마진을 야기할 수 있다. 풀다운 경로(380)는 PMOS 트랜지스터들에 비해 더 작은 NMOS 트랜지스터들(NST1(350), NST2(352), NSE(354))을 사용할 수 있기 때문에, 풀다운 경로(380)는 풀업 경로(370)보다 프로세스 변동에 더 취약할 수 있다. 프로세스 변동은 드레인-소스 전압(Vds)이 증가할수록 악화할 수 있다. 이런 이유로, 트랜지스터들(NST1(350), NST2(352))은 풀다운 경로(380)에 대해 강한 피드백을 사용함으로써 높은 Vds(즉, 높은 VOUTSC)에서 오프로 전환될 수 있다. 이는 슬레이브 래치(102)에서의 안정 레벨 변환을 가능하게 한다.

또한, 감지 전류를 감소시키기 위해 낮은 VDD(VDDL) 점감 전압이 사용될 수 있다. VDD 전력 레일과 감지 회로(106) 사이의 헤드스위치 NMOS 트랜지스터(NHS)(232)에 의해 VDDL이 발생될 수 있다. 추가로, 풀업 경로(370)에 대한 PST1(340)과 PST2(338) 및 풀다운 경로(380)에 대한 NST1(350)과 NST2(352)와 같은 추가 트랜지스터 스택을 사용함으로써 추가 감지 전류 감소가 달성될 수 있다.

MTJ들(112, 114)은 비휘발성 특성들을 갖기 때문에, 래칭 회로(100)와 같은 MTJ 기반 래칭 회로들을 사용하여 0의 대기 누설 전류가 달성될 수 있다. 도 1 - 도 2의 절연 엘리먼트(104)가 없는 래칭 회로는 짧은 C-Q 지연, 낮은 감지 전류 및 높은 프로세스 변동 허용량을 동시에 달성하는데 어려움을 가질 수 있다. 또한, 절연 엘리먼트(104)가 없는 래칭 회로는 누설 유도 접지(GND) 부스팅 및 높은 무효 기록 가능성과 같은 문제점들을 가질 수 있다. 절연 엘리먼트(104)가 있는 래칭 회로(100)는 더 낮은 C-Q 지연을 달성할 수 있고 슬레이브 래치(102)로부터 MTJ들(112, 114)을 분리함으로써 누설 유도 GND 부스팅을 제거할 수 있다. 절연 엘리먼트가 있는 래칭 회로는 또한 포지티브 피드백, 더 낮은 VDD 및 트랜지스터 스택을 사용함으로써 낮은 감지 전류 및 높은 프로세스 변동 허용량을 달성할 수 있다. 절연 엘리먼트(104)가 없는 래칭 회로에 비해, 절연 엘리먼트(104)가 있는 래칭 회로(100)는 더 낮은 C-Q 지연 및 더 적은 감지 전류를 가질 수 있다.

도 4는 도 3의 감지 회로들의 동작 상태들을 비교하는 로드 라인 도면(402)을 나타내는 그래프도이다. 제 1 동작점(406) 및 제 2 동작점(408)은 각각 상태 "0" 및 상태 "1"에서의 감지 회로(310)에 대응한다. 제 1 동작점(410) 및 제 2 동작점(412)은 각각 상태 "0" 및 상태 "1"에서의 감지 회로(320)에 대응한다. 제 1 동작점(414) 및 제 2 동작점(416)은 각각 상태 "0" 및 상태 "1"에서의 감지 회로(106)에 대응한다.

감지 회로(106)의 동작 양상들은 그래프(404)로 더 상세히 도시된다. MTJ1(112)이 "0" 상태(MTJ1_0)일 때, VDDL ≤ VOUTSC ≤ VDD인 경우의 MTJ1_0(426)의 I-V 특성인 감지 모드(SE=1)에서는, MTJ1_0에 인가되는 전압이 없기 때문에 MTJ1_0을 통하는 전류(IMTJ1_0)는 0일 수 있다. PFBPU(342)의 임계 전압(VTH_PFBPU) < VOUTSC < VDDL일 때, PFBPU(342)는 오프로 전환되어 PFBPU(342)를 통해서는 전류가 흐르지 않는다. VOUTSC가 감소됨에 따라, MTJ1_0에 인가되는 전압이 증가되어 IMTJ1_0이 증가된다. 0 ≤ VOUTSC ≤ VTH_PFBPU일 때, PFBPU(342)는 온으로 전환될 수 있다. VOUTSC가 감소함에 따라, PFBPU(342)의 소스-게이트 전압(VSG_PFBPU)이 증가되기 때문에 PFBPU(342)를 통하는 전류가 증가될 수 있으며, 따라서 노드(N2)(339)에서의 전압(VN2)이 증가된다. 이는 PST1(338) 및 PST2(340)의 소스-게이트 전압들(VSG_PST1 및 VSG_PST2)을 낮춘다. 따라서 IMTJ1_0은 VOUTSC의 감소에 따라 감소될 수 있다. "1" 상태에서의 MTJ1(112)(MTJ1_1)은, MTJ1_1의 저항(RMTJ1_1)이 MTJ1_0의 저항(RMTJ1_0)보다 더 클 때 MTJ1_1을 통하는 전류(IMTJ1_1)가 동일한 VOUTSC에서의 IMTJ1_0보다 더 작을 수도 있다는 점을 제외하면 MTJ1_0과 유사한 I-V 특성(424)을 가질 수 있다.

감지 모드(SE=1)에서, "0" 상태의 MTJ2(MTJ2_0)는 다음과 같은 I-V 특성(420)을 가질 수 있다. 0 ≤ VOUTSC < NFBPD(360)의 임계 전압(VTH_NFBPD)일 때, NFBPD(360)가 오프로 전환될 수 있어 NFBPD(360)를 통해서는 전류가 흐르지 않을 수 있다. VOUTSC가 증가됨에 따라, MTJ2_0에 인가되는 전압이 증가할 수 있어 MTJ1_0을 통하는 전류(IMTJ1_0) 또한 증가할 수 있다. VTH_NFBPD ≤ VOUTSC < NST1(350)의 오프 전환 전압(VNOFF)일 때, NFBPD(360)는 온으로 전환될 수 있다. VOUTSC가 증가됨에 따라, NFBPD(360)의 게이트-소스 전압(VGS_NFBPD)이 증가되기 때문에 NFBPD(360)를 통하는 전류가 증가될 수 있고, 따라서 노드(N4)(351)에서의 전압(VN4)은 감소될 수 있다. 이는 NST1(350) 및 NST2(352)의 게이트-소스 전압들(VGS_NST1 및 VGS_NST2)을 낮출 수 있다. 따라서 VOUTSC가 증가함에 따라 MTJ2_0을 통하는 전류(IMTJ2_0)가 감소할 수 있다. VOUTSC가 VNOFF에 도달하면, 풀다운 경로(380)에 대한 더 강한 피드백이 사용될 수 있기 때문에 VGS_NST1은 NST1(350)의 임계 전압(VTH_NST1)보다 더 작아질 수 있다. 따라서 VNOFF ≤ VOUTSC ≤ VDD일 때, IMTJ2_0은 0일 수 있다. "1" 상태인 MTJ2(114)(MTJ2_1)는 도 4에 도시된 바와 같이, MTJ2_1의 저항(RMTJ2_1)이 MTJ2_0의 저항(RMTJ2_0)보다 더 클 때 MTJ2_1을 통하는 전류(IMTJ2_1)가 대략 동일한 VOUTSC에 대해 MTJ2_0을 통하는 전류(IMTJ2_0)보다 더 작을 수도 있다는 점을 제외하면 MTJ2_0과 유사한 I-V 특성(422)을 가질 수 있다.

IMTJ1_0(IMTJ1_1)은 도 4의 동작점 그래프(404)에서 IMTJ2_1(IMTJ2_0)과 대략 동일할 수 있기 때문에 상태 '0'의 동작점(414)(상태 '1'(416))은 MTJ1_1(424)(MTJ1_0(426))과 MTJ2_0(420)(MTJ2_1(422))의 I-V 곡선들의 교점일 수 있다. 풀업 경로(370)보다는 풀다운 경로(380)에 대한 더 강한 피드백에 의해 유도되는 비대칭 로드 곡선들 및 저 전압 사용으로 인한 상태 '0'에 대해서는 2개의 동작점들이 존재할 수 있다. 그러나 상태 '0'에 대한 동작점이 정확히 결정될 때 2개의 동작점들은 문제가 되지 않을 수도 있다. NMOS 트랜지스터(NIC)(362)를 설정하는 초기 조건에 의해 SE가 로우일 때 VOUTSC는 0 볼트(V)로 설정되므로 감지 동작은 VOUTSC = 0V에서 시작할 수 있다. 따라서 2개의 동작점들(414, 416) 중 더 낮은 전압 동작점이 상태 '0'에 대한 동작점이 될 수 있다.

도 5는 도 3의 감지 회로(106)에서의 감지 동작을 설명하는 타이밍도이다. 제 1 신호(502)는 감지 인에이블(SE) 신호의 전압에 해당한다. 제 2 신호(504) 및 제 3 신호(506)는 각각 '0' 상태 및 '1' 상태에 대한 감지 회로(106)의 출력 전압(예를 들어, OUTSC(246)에서의 전압(VOUT))에 해당한다.

VOUTSC=0V에서 감지 동작이 시작될 때, 상태 '0'에 대한 (지연 시간 Tstate_0(508)으로 예시된) 감지 속도는 매우 빠를 수 있다. 그러나 감지 회로(106)가 상태 '1'일 때, VOUTSC는 도 5에 도시된 바와 같이 0V에서부터 느리게 증가되고, 도 4의 그래프(404)에 도시된 바와 같이, VOUTSC가 VDDL에 도달할 때까지 IMTJ1_0은 여전히 IMTJ2_1보다 더 높을 수 있다. 따라서 PFBPU(342)가 오프로 전환될 때 VN1은 VDDL이 될 수 있고 VN2는 0V가 될 수 있다. NFBPD(360)가 온으로 전환될 때 VN3과 VN4는 낮아질 수 있다(거의 0V). 이러한 노드 전압들은 풀업 저항을 낮아지게 할 수 있고 풀다운 저항을 높아지게 할 수 있다. 따라서 VOUTSC는 VDDL에 도달할 수 있다. IMTJ1_0은 낮은 VOUTSC에서 PFBPU(342) 및 NFBPU(344)를 통한 피드백에 의해 상당히 감소되기 때문에, 회로가 안정 상태에 도달할 때까지 감지 회로(106)의 내부 노드들이 느리게 통과될 수 있다. 따라서 상태 '1'에 대한 감지 속도는 상태 '0'에 대한 감지 속도보다 상당히 더 느릴 수 있다. 그러나 감지 속도는 웨이크업 시간보다 비교적 훨씬 더 빠를 수 있기 때문에 상태 '1'에 대한 느린 감지 속도는 문제가 안 될 수도 있다.

VDDL을 발생시키고 감지 전류를 감소시키기 위해 추가 트랜지스터들이 사용될 수 있다 하더라도, 그리고 VDDL 동작이 감지 회로를 프로세스 변동에 더 취약하게 할 수 있다 하더라도, 감지 경로의 저항과 커패시턴스 모두에 의해 영향을 받는 감지 결과를 갖는 종래의 설계들과는 대조적으로, 도 3의 감지 회로(106)의 감지 결과는 주로 풀업 경로(370)와 풀다운 경로(380) 사이의 저항 차에 의해 결정될 수 있기 때문에 감지 회로(106)는 종래의 감지 회로 설계들보다 양호한 변동 허용량을 가질 수 있다.

감지 회로(106)에서의 저 VDD 사용은 레벨 변환을 필요로 할 수도 있다. 예를 들어, VOUTSC를 수신하는 2개의 상호 결합 인버터들(120, 122) 중 하나는 LO-스큐 설계를 사용하는 레벨 변환기 역할을 할 수 있다. 이는 DC 전류를 야기할 수도 있지만, DC 전류는 감지 동작 동안에만 발생할 수 있기 때문에 DC 전류는 전체 전력에 거의 영향을 주지 않을 수 있다.

도 6은 래치 회로(100)의 기록 회로(108)의 추가 세부 사항들을 나타내고 도 3의 감지 회로(106)로부터의 다른 회로 엘리먼트들을 나타내는 시스템(600)을 도시하는 회로도이다. 시스템(600)에서, n형 트랜지스터(232)는 p형 트랜지스터(PWE)(334)에 결합된다. PWE(334)는 MTJ1(112)에 결합된다. MTJ1(112)은 PSEB(336)에 그리고 기록 회로(108)의 송신 게이트(TGWR)(612)에 결합된다. NSE(354)는 TGWR(612)에 그리고 MTJ2(114)에 결합된다. 제 2 MTJ2(114)는 NWEB(356)에 결합된다.

N1(335)은 기록 회로(108)의 제 1 인버터(602)의 출력에 결합된다. N3(355)은 제 2 인버터(604)의 출력에 결합된다. PMOS 트랜지스터 헤드스위치(PHS)(606)는 제 1 인버터(602)와 제 2 인버터(604)를 전압 공급부에 선택적으로 결합하도록 구성된다. NMOS 풋스위치(NFS)(608)는 제 1 인버터(602)와 제 2 인버터(604)를 접지에 선택적으로 결합하도록 구성된다.

동작시, 감지 인에이블 신호가 로직 로우 값(SE=0)을 갖고 기록 인에이블 신호가 로직 하이 값(WE=1)을 가질 때, 시스템(600)은 기록 모드로 동작할 수 있다. 데이터(상태 '0' 또는 상태 '1')를 MTJ에 기록하기 위해 양방향 전류 경로가 사용될 수 있기 때문에, 2개의 기록 드라이버들이 사용될 수 있다. 래칭 동작 동안 그리고 감지 동작 동안 기록 드라이버를 전력 레일들(VDD, GND)로부터 분리시키기 위해 NFS(608) 및 PHS(606)가 사용될 수 있다. 2개의 기록 드라이버들을 사용하는 것은 풋스위치(608)와 헤드스위치(606)가 공유될 수 있도록 반대 방향 전류를 발생시킬 수 있다.

감지 회로(106)는 저 전압 공급(예를 들어, VDDL)을 사용하기 때문에, 기록 동작 동안 감지 경로(NHS(232)에서부터 MTJ1(112)과 MTJ2(114)를 통과하여 NWEB(356)까지의 감지 회로(106)의 직렬 경로)를 사용함으로써 충분한 기록 전류가 달성될 수 없을 수도 있다. 따라서 송신 게이트(TGWR)(612)를 사용하는 기록 경로가 MTJ1(112)과 MTJ2(114) 사이에 삽입되어 저 저항 기록 경로를 제공할 수도 있다. 기록 회로(108)는 래치 회로(102) 및 감지 회로(106)와 별개이기 때문에, 기록 전류 저하가 감소될 수 있다.

기록 동작 동안, 인버터(602)의 출력(610)이 하이(OUTSL=1)일 때, MTJ1(112)에 접속된 제 1 기록 드라이버(PMTJ1, NMTJ1)는 전류 싱크가 될 수 있는 한편, 다른 기록 드라이버(PMTJ2, NMTJ2)는 전류 소스가 될 수 있다. MTJ1(112)의 저항(RMTJ1)은 저 저항으로 변경될 수 있는 한편, MTJ2(114)의 저항(RMTJ2)은 고 저항으로 변경되어 감지 회로(106)에 상태 '1'을 기록할 수 있다.

기록 회로(108)에서 누설 감소가 또한 이용될 수 있다. 기록 회로(108)는 스택형 구조를 기반으로 할 수 있기 때문에, 상당한 누설 전류가 억제될 수 있다.

도 7은 래칭 시스템의 성능 메트릭들을 나타내는 그래프도이며 일반적으로 700으로 표기된다. 도면(700)은 45 나노미터(㎚) 프로세스 기술을 사용하여 그리고 표면상 1.1V의 VDD에서 절연 엘리먼트가 없는 래칭 회로 및 절연 엘리먼트가 있는 래칭 회로(예를 들어, 도 1 - 도 3 및 도 6의 래칭 회로)에서의 C-Q 지연을 나타낸다. C-Q 지연은 4의 팬아웃(fan-out)(FO 4) 로드를 사용하여 클록 신호(CLK)의 양의 에지에서부터 출력 신호(Q)의 음의 에지까지 측정될 수 있다. Monte-Carlo 시뮬레이션은 절연 엘리먼트가 있는 래칭 회로에서의 C-Q 지연(평균 + 3sigma)이 절연 엘리먼트가 없는 래칭 회로보다 47.4% 더 적을 수 있음을 보여준다. 이 결과는 적어도 부분적으로는, 래치 회로(102)로부터 MTJ들(112, 114)의 절연에 기인할 수 있다.

도 8은 절연 엘리먼트가 없는 래칭 회로 및 절연 엘리먼트가 있는 래칭 회로(예를 들어, 도 1 - 도 3 및 도 6의 래칭 회로)에서의 감지 전류를 나타내는 그래프도이다. 도 4에 예시된 것과 같은 로드 곡선을 사용하여 안정 상태 감지 전류가 추정될 수 있다. 감지 인에이블(SE) 신호가 인에이블된 직후의 돌입(rush) 전류, SE 신호와 부동 노드 간의 결합 효과, 및 피드백 효과에 따른 전이 전류로 인한 과도 응답에서 짧은 피크 전류가 발생할 수 있다. 피크 전류는 도 8에 예시된 감지 전류로서 정의될 수 있다. 절연 엘리먼트가 있는 래칭 회로는 절연 엘리먼트가 없는 래칭 회로와 비교할 때, 포지티브 피드백, 낮은 VDD(VDDL) 동작 및 스택형 구조로 인해 Monte-Carlo 시뮬레이션에서 감지 전류(평균 + 3sigma)의 74.4%의 감소를 보여준다.

도 9는 절연 엘리먼트가 없는 래칭 회로 및 절연 엘리먼트가 있는 래칭 회로(예를 들어, 도 1 - 도 3 및 도 6의 래칭 회로)에서의 감지 지연을 나타내는 그래프도이다.

상태 '1'에 대한 감지 지연은 상태 '0'에 대한 감지 지연보다 훨씬 더 클 수 있기 때문에, 도 9는 절연 엘리먼트가 있는 래칭 회로와 절연 엘리먼트가 없는 래칭 회로 간에 상태 '1'에 대한 감지 지연을 비교한다. 절연 엘리먼트가 있는 래칭 회로의 감지 지연은 절연 엘리먼트가 없는 래칭 회로의 감지 지연보다 훨씬 더 길다. 절연 엘리먼트가 있는 래칭 회로의 더 긴 지연에 대한 주 원인들은 도 3의 감지 회로(106)에 대해 설명된 바와 같이, 도 3의 감지 회로(106)를 도 3의 NIC(362) 및 피드백 효과를 통해 "0" 초기 전압으로 초기화하는 것일 수 있다.

래치 회로(100)가 구현되는 단일 칩 시스템(SoC)의 웨이크업 시간은 몇 나노초인 감지 지연에 비해 수백 나노초(㎱) 내지 수 마이크로초(㎲)에 이를 수 있다. 감지 지연은 SoC의 웨이크업 시간에 비해 상대적으로 짧기 때문에 더 긴 감지 지연은 SOC의 설계에 장애가 되지는 않을 수도 있다.

더 긴 감지 지연의 다른 잠재적 문제점은 무효 기록에 관련될 수 있다. 감지 지연이 증가됨에 따라, 임계 전류가 감소할 수 있다. 감지 지연 및 임계 전류는 로그 관계를 가질 수 있다. 예를 들어, 임계 전류의 1/4을 얻기 위해 감지 지연의 약 10⁶배가 요구될 수 있다. 절연 엘리먼트가 없는 래칭 회로와 비교하여, 절연 엘리먼트가 있는 래칭 회로는 1/4의 감지 전류, 그러나 거의 10배의 감지 지연을 가질 수 있다. 따라서 큰 감지 지연은 무효 기록 문제를 일으키지 않을 수도 있다. 제안된 구조는 낮은 전류 감지로 인한 매우 낮은 무효 기록 가능성을 갖기 때문에, 이는 매우 양호한 확장성(scalability)을 갖지만 무효 기록에 취약할 수도 있는 수직 MTJ(P-MTJ) 구현들에 적용 가능할 수 있다. 더 긴 감지 지연은 또한 에너지 소비를 증가시킬 수 있다. 그러나 절연 엘리먼트가 있는 래칭 회로는 웨이크업 동안에만 감지 동작을 수행할 수 있다. 따라서 사용되는 감지 에너지의 일부는 절연 엘리먼트가 있는 래칭 회로의 전체 에너지 소비에 비해 무시해도 될 정도이다.

도 10을 참조하면, 래칭 시스템의 동작 방법의 제 1 예시적인 실시예가 도시되며 일반적으로 1000으로 표기된다. 이 방법은 도 1의 래칭 회로(100)와 같은 래칭 시스템에 의해 수행될 수 있다.

방법(1000)은 1002에서 래칭 동작 동안 한 쌍의 상호 결합 인버터들로부터 한 쌍의 저항 기반 메모리 엘리먼트들을 절연시키는 것을 포함할 수 있다. 예를 들어, 도 1에서 한 쌍의 저항 기반 메모리 엘리먼트들(110)은 래칭 동작 동안 절연 엘리먼트(104)를 통해 상호 결합 인버터들(120, 122)로부터 절연될 수 있다.

전력 붕괴를 시작하기 전에, 1004에서 기록 동작을 통해 저항 기반 메모리 엘리먼트들에 래치 데이터가 기록될 수 있다. 예를 들어, 한 쌍의 저항 기반 메모리 엘리먼트들에 대해 제 1 기록 동작이 시작될 수 있다. 한 쌍의 저항 기반 메모리 엘리먼트들은 제 1 저항 기반 메모리 엘리먼트와 제 2 저항 기반 메모리 엘리먼트를 포함할 수 있다. 특정 실시예에서, 한 쌍의 저항 기반 메모리 엘리먼트들은 도 3의 MTJ 메모리 엘리먼트들인 MTJ1(112)과 MTJ2(114)와 같은 한 쌍의 자기 터널 접합(MTJ) 메모리 엘리먼트들일 수 있다.

1006으로 진행하면, 전력 붕괴로부터 빠져나갈 때, 감지 동작을 통해 저항 기반 메모리 엘리먼트 데이터가 래치로 전달될 수 있다. 감지 동작 동안, 감지 회로의 제 1 동작점에서 제 1 전류 경로를 따라 제 1 저항 기반 메모리 엘리먼트를 통하는 전류 흐름을 감소시키기 위해 제 2 전류 경로가 제공될 수 있다. 예를 들어, 도 3에서 MTJ1(112)을 통하는 전류 흐름을 감소시키기 위해 PST1(338) 및 PST2(340)의 게이트들을 높은 전압으로 바이어스함으로써 제 1 전류 경로(372)를 통하는 전류를 감소시키도록 OUTSC(246)가 로우 레벨일 때 PFBPU(342)를 활성화함으로써 제 2 전류 경로(374)가 제공될 수 있다. 감지 회로의 제 2 동작점에서 제 3 전류 경로를 따라 제 1 저항 기반 메모리 엘리먼트를 통하는 전류 흐름을 감소시키기 위해 제 4 전류 경로를 통해 전류가 제공될 수 있다. 예를 들어, 도 3에서 MTJ2(114)를 통하는 전류 흐름을 감소시키기 위해 NST1(350) 및 NST2(352)의 게이트들을 낮은 전압으로 바이어스함으로써 제 3 전류 경로(376)를 통하는 전류를 감소시키도록 OUTSC(246)가 하이 레벨일 때 NFBPD(360)를 활성화함으로써 제 4 전류 경로(378)가 제공될 수 있다.

1008로 이동하면, 감지 동작을 통해 데이터를 래치로 전달한 후, 한 쌍의 저항 기반 메모리 엘리먼트들은 한 쌍의 상호 결합 인버터들로부터 절연될 수 있고 래칭 동작이 재개될 수 있다.

래칭 동작 동안 한 쌍의 저항 기반 메모리 엘리먼트들을 래치로부터 절연시킴으로써, 데이터를 래치에 저장하는데 사용되는 전류는 저항 기반 메모리 엘리먼트들의 상태들에 영향을 미치는 것으로부터 고립된다. 래치의 데이터는 저항 기반 메모리 엘리먼트들에 저장되어 전력 붕괴 이벤트 이후 감지 동작에 의해 복구된다. 피드백 경로들을 사용하여 저항 기반 메모리를 통하는 전류를 감소시키는 것은 감지 동작 동안 저항 기반 메모리 디바이스들의 상태를 교란시키는 것을 막을 수 있다.

도 11을 참조하면, 래칭 시스템의 동작 방법의 제 2 예시적인 실시예가 도시되며 일반적으로 1100으로 표기된다. 이 방법은 도 3의 감지 회로(106)를 갖는 도 1의 래칭 회로(100)와 같은 래칭 시스템에 의해 수행될 수 있다.

방법(1100)은 1102에서 전력 붕괴 이벤트 전에 래치 데이터를 저항 기반 메모리 엘리먼트들에 저장하는 것을 포함할 수 있다. 예를 들어, 한 쌍의 저항 기반 메모리 엘리먼트들(110)에 래치(102)의 데이터를 저장하기 위해 도 1의 기록 회로(108)가 사용될 수 있다. 전력 붕괴 이벤트를 빠져나간 후, 1104에서 데이터를 래치에 전달하기 위해 감지 동작이 시작될 수 있다. 예를 들어, 절연 엘리먼트(104)는 감지 회로(106)의 출력을 래치(102)의 인버터(122)의 입력에 결합하도록 제어될 수 있으며 감지 인에이블(SE) 신호가 어서트(assert)될 수 있다.

감지 동작은 1106에서 제 1 저항 기반 메모리 엘리먼트 및 감지 회로의 출력을 포함하는 제 1 전류 경로를 제공하는 것을 포함할 수 있다. 제 1 전류 경로는 점감 전압에 의해 공급될 수 있다. 예를 들어, 도 3에서 제 1 전류 경로(372)는 MTJ1(112)과 OUTSC(246)를 포함하고 NHS(232)에 의해 공급되는 점감 전압(VDDL)에 의해 공급된다. 1108에서는, 감지 회로의 제 1 동작점에서 제 1 저항 기반 메모리 엘리먼트를 통하는 전류 흐름을 감소시키기 위한 제 2 전류 경로가 제공될 수 있다. 예를 들어, 도 3에서 제 2 전류 경로(374)는 OUTSC(246)가 로우 전압을 가질 때 N2(339)에서 전압을 증가시킴으로써 MTJ1(112)을 통하는 전류 흐름을 감소시킬 수 있다. 1110에서 제 2 저항 기반 메모리 엘리먼트를 포함하는 제 3 전류 경로가 제공될 수 있다. 예를 들어, 도 3에서 제 3 전류 경로(376)는 MTJ2(114)를 포함한다. 1112에서는, 감지 회로의 제 2 동작점에서 제 2 저항 기반 메모리 엘리먼트를 통하는 전류 흐름을 감소시키기 위한 제 4 전류 경로가 제공될 수 있다. 예를 들어, 도 3에서 제 4 전류 경로(378)는 OUTSC(246)가 높은 전압을 가질 때 N4(351)에서 전압을 감소시킴으로써 MTJ2(114)를 통하는 전류 흐름을 감소시킬 수 있다.

감지 동작이 저항 기반 메모리 엘리먼트들의 데이터를 래치에 제공한 후, 1114에서 저항 기반 메모리 엘리먼트들이 래치로부터 절연될 수 있고, 래칭 동작들이 수행될 수 있다. 회로의 동작점들에서 저항 기반 메모리 엘리먼트들을 통하는 전류를 감소시키기 위한 피드백 경로들을 제공함으로써, 감지 전류의 양이 감소될 수 있다. 감소된 감지 전류는 전력 소비를 감소시킬 수 있고 감지 전류가 저항 기반 메모리 엘리먼트들의 상태를 교란시킬 가능성을 줄일 수 있다.

도 12를 참조하면, 래칭 동작 동안 MTJ들을 절연시키도록 구성된 래칭 회로(1264)를 포함하는 전자 디바이스의 특정 예시적인 실시예의 블록도가 도시되며 1200으로 표기된다. 디바이스(1200)는 개인용 디지털 보조기기(PDA), 무선 모바일 디바이스, 컴퓨팅 디바이스, 다른 타입의 디바이스, 또는 이들의 임의의 조합과 같은 전자 디바이스일 수 있다. 디바이스(1200)는 래칭 동작 동안 MTJ들을 절연시키도록 구성된 래칭 회로(1264)를 포함하는 디지털 신호 프로세서(DSP: digital signal processor)와 같은 프로세서(1212)를 포함한다. 예를 들어, 래칭 회로(1264)는 도 10 또는 도 11의 방법에 따라 동작할 수 있는 도 1의 래칭 회로(100), 도 2의 유지 플립플롭 구성(200), 도 3의 감지 회로(106), 도 6의 기록 회로(108), 또는 이들의 임의의 조합일 수 있다.

코더-디코더(코덱(CODEC))(1210), 디스플레이 제어기(1211) 및 무선 제어기(1213)가 프로세서(1212)에 연결된다. 프로세서(1212)는 또한 메모리(1232)에 연결된다. 예를 들어, 메모리(1232)는 프로세서(1212)가 래칭 회로(1264)의 동작을 제어하기 위해 본 명세서에서 설명된 방법들 중 임의의 방법을 수행하게 하도록 실행 가능한 (도시되지 않은) 프로세서 명령들을 저장하는 비-일시적 컴퓨터 판독 가능 매체일 수 있다.

디스플레이 제어기(1211)는 디스플레이(1228)에 연결된다. 스피커(1236) 및 마이크로폰(1238)이 코덱(1210)에 연결될 수 있다.

무선 제어기(1213)가 무선 안테나(1242)에 연결될 수 있다. 특정 실시예에서, DSP(1212), 디스플레이 제어기(1211), 메모리(1232), 코덱(1210) 및 무선 제어기(1213)는 시스템-인-패키지(system-in-package) 또는 단일 칩 시스템 디바이스(1222)에 포함된다. 특정 실시예에서, 입력 디바이스(1230) 및 전원(1244)이 단일 칩 시스템 디바이스(1222)에 연결된다. 더욱이, 도 12에 예시된 바와 같이 특정 실시예에서, 디스플레이(1228), 입력 디바이스(1230), 스피커(1236), 마이크로폰(1238), 무선 안테나(1242) 및 전원(1244)은 단일 칩 시스템 디바이스(1222) 외부에 있다. 그러나 디스플레이(1228), 입력 디바이스(1230), 스피커(1236), 마이크로폰(1238), 무선 안테나(1242) 및 전원(1244) 각각은 인터페이스나 제어기와 같은 단일 칩 시스템 디바이스(1222)의 컴포넌트에 연결될 수 있다.

도 13은 래칭 동작 동안 MTJ들을 절연시키기 위한 래칭 회로를 포함하는 전자 디바이스들을 제조하기 위한 제조 프로세스의 특정 예시적인 실시예의 데이터 흐름도이다.

앞에 개시된 디바이스들과 기능들은 컴퓨터 판독 가능 매체 상에 저장되는 컴퓨터 파일들(예를 들어, RTL, GDSⅡ, GERBER 등)로 설계 및 구성될 수 있다. 일부 또는 모든 이러한 파일들은 이러한 파일들을 기초로 디바이스들을 제작하는 제작 핸들러들에 제공될 수 있다. 결과물들은, 다음에 반도체 다이로 컷팅되고 반도체 칩으로 패키징되는 반도체 웨이퍼들을 포함한다. 다음에, 칩들은 위에서 설명된 디바이스들에 이용된다. 도 13은 전자 디바이스 제조 프로세스(1300)의 특정 예시적인 실시예를 도시한다.

물리적 디바이스 정보(1302)가 제조 프로세스(1300)에서, 예컨대 연구용 컴퓨터(1306)에서 수신된다. 물리적 디바이스 정보(1302)는 도 1의 회로(100)와 같은 반도체 디바이스의 적어도 하나의 물리적 속성을 나타내는 설계 정보를 포함할 수 있다. 예를 들어, 물리적 디바이스 정보(1302)는 물리적 파라미터들, 재료 특성들, 및 연구용 컴퓨터(1306)에 연결된 사용자 인터페이스(1304)를 통해 입력되는 구조 정보를 포함할 수 있다. 연구용 컴퓨터(1306)는 메모리(1310)와 같은 컴퓨터 판독 가능 매체에 연결된, 하나 또는 그보다 많은 처리 코어들과 같은 프로세서(1308)를 포함한다. 메모리(1310)는 프로세서(1308)로 하여금 물리적 디바이스 정보(1302)를 파일 포맷에 따르도록 변환하여 라이브러리 파일(1312)을 생성하게 하도록 실행 가능한 컴퓨터 판독 가능 명령들을 저장할 수 있다.

특정 실시예에서, 라이브러리 파일(1312)은 변환된 설계 정보를 포함하는 적어도 하나의 데이터 파일을 포함한다. 예를 들어, 라이브러리 파일(1312)은 전자 설계 자동화(EDA: electronic design automation) 툴(1320)에 사용하기 위해 제공되는 도 1의 회로(100)를 포함하는 반도체 디바이스들의 라이브러리를 포함할 수 있다.

라이브러리 파일(1312)은 메모리(1318)에 연결된, 하나 또는 그보다 많은 처리 코어들과 같은 프로세서(1316)를 포함하는 설계용 컴퓨터(1314)에서 EDA 툴(1320)과 함께 사용될 수 있다. EDA 툴(1320)은 설계용 컴퓨터(1314)의 사용자가 라이브러리 파일(1312)의, 도 1의 회로(100)를 사용하는 시스템을 설계할 수 있게 하도록 프로세서 실행 가능 명령들로서 메모리(1318)에 저장될 수 있다. 예를 들어, 설계용 컴퓨터(1314)의 사용자는 설계용 컴퓨터(1314)에 연결된 사용자 인터페이스(1324)를 통해 회로 설계 정보(1322)를 입력할 수 있다. 회로 설계 정보(1322)는 도 1의 회로(100)와 같은 반도체 디바이스의 적어도 하나의 물리적 속성을 나타내는 설계 정보를 포함할 수 있다. 설명을 위해, 회로 설계 속성은 회로 설계에서의 다른 엘리먼트들에 대한 관계들 및 특정 회로들의 식별, 포지셔닝 정보, 피처 크기 정보, 상호 접속 정보, 또는 반도체 디바이스의 물리적 속성을 나타내는 다른 정보를 포함할 수 있다.

설계용 컴퓨터(1314)는 회로 설계 정보(1322)를 포함하는 설계 정보를 파일 포맷을 따르게 변환하도록 구성될 수 있다. 설명을 위해, 파일 포맷은 평면 기하학적 형상들, 텍스트 라벨들, 및 회로 레이아웃에 관한 다른 정보를 계층 구조 포맷으로 표현하는 데이터베이스 이진 파일 포맷, 예컨대 그래픽 데이터 시스템(GDSⅡ) 파일 포맷을 포함할 수 있다. 설계용 컴퓨터(1314)는 다른 회로들이나 정보들 외에도, 도 1의 회로(100)를 기술하는 정보를 포함하는 GDSⅡ 파일(1326)과 같은, 변환된 설계 정보를 포함하는 데이터 파일을 생성하도록 구성될 수 있다. 설명을 위해, 데이터 파일은 도 1의 회로(100)를 포함하고 또한 단일 칩 시스템(SOC) 내에 추가 전자 회로들 및 컴포넌트들을 포함하는 단일 칩 시스템(SOC)에 대응하는 정보를 포함할 수 있다.

GDSⅡ 파일(1326) 내의 변환된 정보에 따라 도 1의 회로(100)를 제조하기 위해 제작 프로세스(1328)에서 GDSⅡ 파일(1326)이 수신될 수 있다. 예를 들어, 디바이스 제조 프로세스는 대표적인 마스크(1332)로서 예시된, 포토리소그래피 처리에 사용될 마스크들과 같은 하나 또는 그보다 많은 마스크들을 생성하도록 GDSⅡ 파일(1326)을 마스크 제조사(1330)에 제공하는 것을 포함할 수 있다. 마스크(1332)는 제작 프로세스 동안, 테스트되어 대표적인 다이(1336)와 같은 다이들로 분리될 수 있는 하나 또는 그보다 많은 웨이퍼들(1334)을 생성하는데 사용될 수 있다. 다이(1336)는 도 1의 회로(100)를 포함한다.

다이(1336)는 패키징 프로세스(1338)에 제공될 수 있으며, 여기서 다이(1336)가 대표적인 패키지(1340)에 통합된다. 예를 들어, 패키지(1340)는 시스템-인-패키지(SiP) 방식과 같이 단일 다이(1336) 또는 다수의 다이들을 포함한다. 패키지(1340)는 합동 전자 디바이스 엔지니어링 협의회(JEDEC: Joint Electron Device Engineering Council) 표준들과 같은 하나 또는 그보다 많은 표준들 또는 규격들에 따르도록 구성될 수 있다.

패키지(1340)에 관한 정보는 다양한 제품 설계자들에게, 예컨대 컴퓨터(1346)에 저장된 컴포넌트 라이브러리를 통해 배포될 수 있다. 컴퓨터(1346)는 메모리(1350)에 연결된, 하나 또는 그보다 많은 처리 코어들과 같은 프로세서(1348)를 포함할 수 있다. 사용자 인터페이스(1344)를 통해 컴퓨터(1346)의 사용자로부터 수신된 PCB 설계 정보(1342)를 처리하도록 인쇄 회로 보드(PCB: printed circuit board) 툴이 프로세서 실행 가능 명령들로서 메모리(1350)에 저장될 수 있다. PCB 설계 정보(1342)는 회로 보드 상에서의 패키징된 반도체 디바이스의 물리적 포지셔닝 정보를 포함할 수 있으며, 패키징된 반도체 디바이스는 도 1의 회로(100)를 포함하는 패키지(1340)에 해당한다.

컴퓨터(1346)는 회로 보드 상에서의 패키징된 반도체 디바이스의 물리적 포지셔닝 정보뿐 아니라, 트레이스(trace)들 및 비아(via)들과 같은 전기 접속들의 레이아웃도 포함하는 데이터를 가진 GERBER 파일(1352)과 같은 데이터 파일을 생성하게 PCB 설계 정보(1342)를 변환하도록 구성될 수 있으며, 여기서 패키징된 반도체 디바이스는 도 1의 회로(100)를 포함하는 패키지(1340)에 해당한다. 다른 실시예들에서, 변환된 PCB 설계 정보에 의해 생성된 데이터 파일은 GERBER 포맷 이외의 포맷을 가질 수도 있다.

GERBER 파일(1352)이 보드 어셈블리 프로세스(1354)에서 수신되어, GERBER 파일(1352) 내에 저장된 설계 정보에 따라 제조되는, 대표적인 PCB(1356)와 같은 PCB들을 생성하는데 사용될 수 있다. 예를 들어, GERBER 파일(1352)은 PCB 생산 프로세스의 다양한 단계들을 수행하기 위한 하나 또는 그보다 많은 기계들에 업로드될 수 있다. PCB(1356)는 패키지(1340)를 포함하는 전자 컴포넌트들로 채워져, 제시된 인쇄 회로 어셈블리(PCA: printed circuit assembly)(1358)를 형성할 수 있다.

PCA(1358)는 제품 제조 프로세스(1360)에 수신되어 제 1 대표적 전자 디바이스(1362) 및 제 2 대표적 전자 디바이스(1364)와 같은 하나 또는 그보다 많은 전자 디바이스들로 통합될 수 있다. 예시적인 비-한정 예로서, 제 1 대표적 전자 디바이스(1362), 제 2 대표적 전자 디바이스(1364), 또는 이 둘 모두가 셋톱박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인용 디지털 보조기기(PDA), 고정 위치 데이터 유닛 및 컴퓨터의 그룹으로부터 선택될 수 있다. 다른 예시적인 비-한정 예로서, 전자 디바이스들(1362, 1364) 중 하나 또는 그보다 많은 전자 디바이스는 원격 유닛들, 예컨대 모바일 전화들, 핸드헬드 개인 통신 시스템(PCS: hand-held personal communication systems) 유닛들, 휴대용 데이터 유닛들, 예컨대 개인용 데이터 보조기기들, 글로벌 포지셔닝 시스템(GPS: global positioning system) 가능 디바이스들, 네비게이션 디바이스들, 고정 위치 데이터 유닛들, 예컨대 검침(meter reading) 장비, 또는 데이터나 컴퓨터 명령들을 저장 또는 검색하는 임의의 다른 디바이스, 또는 이들의 임의의 조합일 수 있다. 도 1 - 도 13 중 하나 또는 그보다 많은 도면은 본 개시의 사상들에 따른 원격 유닛들을 예시할 수 있지만, 본 개시는 이러한 예시적인 설명된 유닛들로 한정되는 것은 아니다. 본 개시의 실시예들은 테스트 및 특성화를 위한 칩 내장(on-chip) 회로 및 메모리를 포함하는 능동 집적 회로를 포함하는 임의의 디바이스에 적절히 이용될 수 있다.

따라서 도 1의 회로(100)는 예시적인 프로세스(1300)에서 설명된 바와 같이, 제작되고 처리되어 전자 디바이스로 통합될 수 있다. 도 1 - 도 2에 관해 개시된 실시예들의 하나 또는 그보다 많은 양상들은 다양한 처리 스테이지들에서, 예컨대 라이브러리 파일(1312), GDSⅡ 파일(1326) 및 GERBER 파일(1352) 내에 포함될 수 있는 것은 물론, 연구용 컴퓨터(1306)의 메모리(1310), 설계용 컴퓨터(1314)의 메모리(1318), 컴퓨터(1346)의 메모리(1350), 다양한 스테이지들에서, 예컨대 보드 어셈블리 프로세스(1354)에서 사용되는 (도시되지 않은) 하나 또는 그보다 많은 다른 컴퓨터들이나 프로세서들의 메모리에 저장될 수도 있고, 또한 마스크(1332), 다이(1336), 패키지(1340), PCA(1358), (도시되지 않은) 프로토타입 회로들이나 디바이스들과 같은 다른 제품들, 또는 이들의 임의의 조합과 같은 하나 또는 그보다 많은 다른 물리적 실시예들로 통합될 수도 있다. 물리적 디바이스 설계에서부터 최종 제품까지의 다양한 대표적인 생산 스테이지들이 도시되지만, 다른 실시예들에서는 더 적은 수의 스테이지들이 사용될 수 있거나 추가 스테이지들의 포함될 수도 있다. 마찬가지로, 프로세스(1300)는 단일 엔티티에 의해 또는 프로세스(1300)의 다양한 스테이지들을 수행하는 하나 또는 그보다 많은 엔티티들에 의해 수행될 수 있다.

해당 기술분야에서 통상의 지식을 가진 자들은 또한 본 명세서에 개시된 실시예들과 관련하여 설명된 다양한 예시적인 로직 블록들, 구성들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 하드웨어 프로세서와 같은 처리 디바이스에 의해 실행되는 컴퓨터 소프트웨어, 또는 이 둘의 조합들로 구현될 수 있음을 인식할 것이다. 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들 및 단계들은 위에서 일반적으로 그 기능과 관련하여 설명되었다. 이러한 기능이 하드웨어로 구현되는지 아니면 실행 가능한 소프트웨어로 구현되는지는 특정 애플리케이션 및 전체 시스템에 부과된 설계 제약들에 좌우된다. 해당 기술분야에서 통상의 지식을 가진 자들은 설명된 기능을 특정 애플리케이션마다 다양한 방식들로 구현할 수도 있지만, 이러한 구현 결정들은 본 개시의 범위를 벗어나게 하는 것으로 해석되지 않아야 한다.

본 명세서에 개시된 실시예들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 직접 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 조합으로 구현될 수 있다. 소프트웨어 모듈은 랜덤 액세스 메모리(RAM), 자기 저항 랜덤 액세스 메모리(MRAM: magnetoresistive random access memory), 스핀 토크 전달 MRAM(STT-MRAM: spin-torque transfer MRAM), 플래시 메모리, 판독 전용 메모리(ROM: read-only memory), 프로그램 가능 판독 전용 메모리(PROM: programmable read-only memory), 소거 가능한 프로그램 가능 판독 전용 메모리(EPROM: erasable programmable read-only memory), 전기적으로 소거 가능한 프로그램 가능 판독 전용 메모리(EEPROM: electrically erasable programmable read-only memory), 레지스터들, 하드디스크, 착탈식 디스크, 콤팩트 디스크 판독 전용 메모리(CD-ROM: compact disc read-only memory), 또는 해당 기술분야에 공지된 임의의 다른 형태의 저장 매체와 같은 비-일시적 저장 매체에 상주할 수 있다. 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 읽고 저장 매체에 정보를 기록할 수 있도록 프로세서에 연결된다. 대안으로, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서 및 저장 매체는 주문형 집적 회로(ASIC: application-specific integrated circuit)에 상주할 수 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스나 사용자 단말에 개별 컴포넌트들로서 상주할 수도 있다.

개시된 실시예들의 상기 설명은 해당 기술분야에서 통상의 지식을 가진 자가 개시된 실시예들을 실시 또는 사용할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들이 해당 기술분야에서 통상의 지식을 가진 자들에게 쉽게 명백할 것이며, 본 명세서에 정의된 원리들은 본 개시의 범위를 벗어나지 않으면서 다른 실시예들에 적용될 수도 있다. 따라서 본 개시는 본 명세서에 도시된 실시예들로 한정되는 것으로 의도되는 것이 아니라 다음의 청구항들에 의해 정의되는 바와 같은 원리들 및 새로운 특징들에 가능한 한 부합하는 가장 넓은 범위에 따르는 것이다.

Claims

비휘발성 래치 회로로서,
한 쌍의 상호 결합(cross-coupled) 인버터들;
한 쌍의 저항 기반 메모리 엘리먼트들;
상기 한 쌍의 저항 기반 메모리 엘리먼트들에 데이터를 기록하도록 구성된 기록 회로 ― 상기 한 쌍의 저항 기반 메모리 엘리먼트들은 래칭 동작 동안 상기 한 쌍의 상호 결합 인버터들로부터 절연됨 ―; 및
감지 회로를 포함하며,
상기 감지 회로는,
상기 한 쌍의 저항 기반 메모리 엘리먼트들 중 제 1 저항 기반 메모리 엘리먼트 및 상기 감지 회로의 출력을 포함하는 제 1 전류 경로; 및
상기 감지 회로의 제 1 동작점에서 상기 한 쌍의 저항 기반 메모리 엘리먼트들 중 상기 제 1 저항 기반 메모리 엘리먼트를 통하는 전류 흐름을 감소시키기 위한 제 2 전류 경로를 포함하고,
상기 감지 회로는 상기 감지 회로의 출력의 전압을 감소시키는 결과로써, 적어도 하나의 p형 트랜지스터의 게이트에 인가되는 전압을 증가시킴으로써 상기 전류 흐름을 감소시키도록 구성되고,
상기 적어도 하나의 p형 트랜지스터는 상기 한 쌍의 상호 결합 인버터들 외부에 있으며, 상기 제 1 저항 기반 메모리 엘리먼트에 직렬로 연결되는,
비휘발성 래치 회로.
제 1 항에 있어서,
상기 한 쌍의 저항 기반 메모리 엘리먼트들은 절연 엘리먼트를 통해 상기 한 쌍의 상호 결합 인버터들로부터 절연되는,
비휘발성 래치 회로.
제 1 항에 있어서,
상기 감지 회로는,
상기 한 쌍의 저항 기반 메모리 엘리먼트들 중 제 2 저항 기반 메모리 엘리먼트 및 상기 감지 회로의 출력을 포함하는 제 3 전류 경로; 및
상기 감지 회로의 제 2 동작점에서 상기 한 쌍의 저항 기반 메모리 엘리먼트들 중 상기 제 2 저항 기반 메모리 엘리먼트를 통하는 전류 흐름을 감소시키기 위한 제 4 전류 경로를 포함하는,
비휘발성 래치 회로.
감지 회로로서,
제 1 저항 기반 메모리 엘리먼트 및 상기 감지 회로의 출력을 포함하는 제 1 전류 경로;
상기 감지 회로의 출력의 전압의 감소로부터 기인하는, 적어도 하나의 p형 트랜지스터의 게이트의 전압의 증가에 응답하여, 상기 감지 회로의 제 1 동작점에서 상기 제 1 저항 기반 메모리 엘리먼트를 통하는 전류 흐름을 감소시키기 위한 제 2 전류 경로 ― 상기 적어도 하나의 p형 트랜지스터는 상기 한 쌍의 상호 결합 인버터들 외부에 있으며, 상기 제 1 저항 기반 메모리 엘리먼트에 직렬로 연결됨 ― ;
제 2 저항 기반 메모리 엘리먼트 및 상기 감지 회로의 출력을 포함하는 제 3 전류 경로;
상기 감지 회로의 제 2 동작점에서 상기 제 2 저항 기반 메모리 엘리먼트를 통하는 전류 흐름을 감소시키기 위한 제 4 전류 경로; 및
상기 제 1 전류 경로에 점감(step down) 공급 전압을 제공하기 위한 제 1 n형 금속 산화막 반도체(NMOS: n-type metal-oxide-semiconductor) 트랜지스터를 포함하는,
감지 회로.
제 4 항에 있어서,
상기 제 1 전류 경로는,
다수의 p형 금속 산화막 반도체(PMOS: p-type metal-oxide-semiconductor) 트랜지스터들을 더 포함하는,
감지 회로.
제 4 항에 있어서,
상기 제 2 전류 경로는,
p형 금속 산화막 반도체(PMOS) 트랜지스터; 및
제 2 NMOS 트랜지스터를 더 포함하는,
감지 회로.
제 4 항에 있어서,
상기 제 1 전류 경로와 상기 제 2 전류 경로는 래칭 동작 동안 상기 한 쌍의 상호 결합 인버터들로부터 절연되는,
감지 회로.
제 7 항에 있어서,
상기 제 1 전류 경로와 상기 제 2 전류 경로는 패스게이트(passgate)를 통해 상기 한 쌍의 상호 결합 인버터들로부터 절연되는,
감지 회로.
방법으로서,
기록 회로에서, 한 쌍의 저항 기반 메모리 엘리먼트들에 대한 제 1 기록 동작을 시작하는 단계 ― 상기 한 쌍의 저항 기반 메모리 엘리먼트들은 제 1 저항 기반 메모리 엘리먼트와 제 2 저항 기반 메모리 엘리먼트를 포함함 ―;
래칭 동작 동안 상기 한 쌍의 저항 기반 메모리 엘리먼트들을 한 쌍의 상호 결합 인버터들로부터 절연시키는 단계; 및
감지 회로의 제 1 동작점에서 제 1 전류 경로를 통해 상기 제 1 저항 기반 메모리 엘리먼트를 통하는 전류 흐름을 감소시키기 위해 제 2 전류 경로를 통해 전류를 제공하는 단계를 포함하며,
상기 감지 회로의 출력의 전압을 감소시키는 결과로써, 적어도 하나의 p형 트랜지스터의 게이트에 인가되는 전압을 증가시킴으로써 상기 전류 흐름이 감소되고,
상기 적어도 하나의 p형 트랜지스터는 상기 한 쌍의 상호 결합 인버터들 외부에 있으며, 상기 제 1 저항 기반 메모리 엘리먼트에 직렬로 연결되는,
방법.
제 9 항에 있어서,
상기 한 쌍의 저항 기반 메모리 엘리먼트들은 패스게이트를 통해 상기 상호 결합 인버터들로부터 절연되는,
방법.
제 9 항에 있어서,
상기 제 1 전류 경로를 통해 상기 감지 회로의 출력을 선택적으로 바이어스하는 단계를 더 포함하는,
방법.
제 9 항에 있어서,
상기 감지 회로의 제 2 동작점에서 제 3 전류 경로를 통해 상기 제 2 저항 기반 메모리 엘리먼트를 통하는 전류 흐름을 감소시키기 위해 제 4 전류 경로를 통해 전류를 제공하는 단계를 더 포함하는,
방법.
방법으로서,
제 1 저항 기반 메모리 엘리먼트 및 감지 회로의 출력을 포함하는 제 1 전류 경로를 제공하는 단계 ― 상기 제 1 전류 경로는 점감(stepped down) 전압에 의해 공급됨 ―; 및
상기 감지 회로의 제 1 동작점에서 상기 제 1 저항 기반 메모리 엘리먼트를 통하는 전류 흐름을 감소시키기 위한 제 2 전류 경로를 제공하는 단계를 포함하며,
상기 감지 회로의 출력의 전압을 감소시키는 결과로써, 적어도 하나의 p형 트랜지스터의 게이트에 인가되는 전압을 증가시킴으로써 상기 전류 흐름이 감소되고,
상기 적어도 하나의 p형 트랜지스터는 한 쌍의 상호 결합 인버터들 외부에 있으며, 상기 제 1 저항 기반 메모리 엘리먼트에 직렬로 연결되는,
방법.
제 13 항에 있어서,
상기 점감 전압은 공급 전압에 결합된 제 1 n형 금속 산화막 반도체(NMOS) 트랜지스터에 의해 출력되는,
방법.
제 13 항에 있어서,
상기 제 1 전류 경로는 다수의 p형 금속 산화막 반도체(PMOS) 트랜지스터들을 더 포함하는,
방법.
제 13 항에 있어서,
상기 제 2 전류 경로는,
PMOS 트랜지스터; 및
제 2 NMOS 트랜지스터를 더 포함하는,
방법.
제 13 항에 있어서,
제 2 저항 기반 메모리 엘리먼트를 포함하는 제 3 전류 경로를 제공하는 단계를 더 포함하는,
방법.
장치로서,
데이터를 래칭하기 위한 수단;
한 쌍의 저항 기반 메모리 엘리먼트들에 데이터를 기록하기 위한 수단 ― 상기 한 쌍의 저항 기반 메모리 엘리먼트들은 래칭 동작 동안 상기 데이터를 래칭하기 위한 수단으로부터 절연됨 ―;
상기 한 쌍의 저항 기반 메모리 엘리먼트들 중 제 1 저항 기반 메모리 엘리먼트 및 감지 회로의 출력을 포함하는 제 1 전류 경로를 제공하기 위한 수단; 및
상기 감지 회로의 출력의 전압을 감소시키는 결과로써, 적어도 하나의 p형 트랜지스터의 게이트에 인가되는 전압을 증가시킴으로써 상기 감지 회로의 제 1 동작점에서 상기 한 쌍의 저항 기반 메모리 엘리먼트들 중 상기 제 1 저항 기반 메모리 엘리먼트를 통하는 전류 흐름을 감소시키기 위한 제 2 전류 경로를 제공하기 위한 수단을 포함하고,
상기 적어도 하나의 p형 트랜지스터는 상기 래칭하기 위한 수단 외부에 있으며, 상기 제 1 저항 기반 메모리 엘리먼트에 직렬로 연결되는,
장치.
제 18 항에 있어서,
상기 한 쌍의 저항 기반 메모리 엘리먼트들은 패스게이트를 통해 상기 데이터를 래칭하기 위한 수단으로부터 절연되는,
장치.
제 18 항에 있어서,
상기 한 쌍의 저항 기반 메모리 엘리먼트들 중 제 2 저항 기반 메모리 엘리먼트 및 상기 감지 회로의 출력을 포함하는 제 3 전류 경로를 제공하기 위한 수단; 및
상기 감지 회로의 제 2 동작점에서 상기 한 쌍의 저항 기반 메모리 엘리먼트들 중 상기 제 2 저항 기반 메모리 엘리먼트를 통하는 전류 흐름을 감소시키기 위한 제 4 전류 경로를 제공하기 위한 수단을 더 포함하는,
장치.