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KR101469295B1 - 페이지 삭제 기능내의 어드레스 천이 검출을 갖춘 디코딩 제어 - Google Patents

페이지 삭제 기능내의 어드레스 천이 검출을 갖춘 디코딩 제어 Download PDF

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KR101469295B1
KR101469295B1 KR1020097020083A KR20097020083A KR101469295B1 KR 101469295 B1 KR101469295 B1 KR 101469295B1 KR 1020097020083 A KR1020097020083 A KR 1020097020083A KR 20097020083 A KR20097020083 A KR 20097020083A KR 101469295 B1 KR101469295 B1 KR 101469295B1
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홍범 편
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컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드
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Abstract

플래시 메모리내의 멀티-페이지 삭제 동작들을 제어하기 위한 회로들 및 방법들이 제공된다. 멀티-페이지 삭제 동작의 각 어드레스의 페이지 어드레스는 워드라인 디코더들내에서 래치된다. 페이지 선택 리셋 생성기는 멀티-페이지 삭제 동작의 각 어드레스의 블록 어드레스들을 처리한다. 어드레스들이 상이한 블록들내의 페이지들에 관련되는 경우에, 전에 래치된 페이지 어드레스들이 리셋된다. 이것은 상이한 블록들내의 다수의 페이지들을 포함하는 멀티-페이지 삭제 동작을 초래할 부정확한 회로 동작을 회피한다.

Description

페이지 삭제 기능내의 어드레스 천이 검출을 갖춘 디코딩 제어 {DECODING CONTROL WITH ADDRESS TRANSITION DETECTION IN PAGE ERASE FUNCTION}
본 발명은 플래시 메모리의 페이지 삭제 기능에 관한 것이다.
삭제 기능은, 플래시 셀의 원래의 상태를 복원하기 위해 비휘발성 플래시 메모리내에서 사용된다. 삭제 동작의 물리적 한계로 인해, 동작을 완료하는데 긴 시간이 걸린다. 삭제 동작은, 페이지 프로그램과 같은 다른 주 동작들보다 상대적으로 더 길게 걸린다. 예를 들어, 삭제 시간이 1.5ms일 수 있는 경우에, 페이지 프로그램 시간은 25us일 수 있다. 페이지 삭제 동작에 의해, 전체 블록이 동시에 삭제된다 - 블록은 일련의 페이지들(로우(row)들)로 구성됨 -. 이 때문에, 블록의 일부 내용들이 유지되어야 한다는 가정하에 일부 내용들(특정 페이지들)이 복원될 수 있게 하도록, 블록 삭제는, 선택된 블록내의 전체 내용들이 동시에 삭제되기 전에 다른 메모리 매체에 내용들을 백업할 필요가 있다. 이것은, 언급된 플래시 메모리의 데이터 복원을 지원하기 위해 다른 메모리 시스템이 동일한 기판이나 동일한 패키지내에 통합될 것을 요구한다. 이것은 플래시 메모리에 관한 총 시스템 비용을 증가시키고 데이터 제어를 더욱 복잡하게 만든다.
넓은 일 양태에 따르면, 본 발명은 비휘발성 메모리내의 멀티-페이지 삭제 동작들을 제한하기 위한 페이지 선택 리셋 생성기 회로를 제공하며, 상기 페이지 선택 리셋 생성기 회로는, 일련의 하나 이상의 어드레스들의 각 어드레스의 블록 어드레스 부분들을 수신하기 위한 입력; 상기 일련의 페이지 어드레스들 중 2개의 어드레스들의 블록 어드레스 부분들이 상이한 시간을 검출하는 어드레스 천이 검출 회로; 2개의 어드레스들의 블록 어드레스 부분들이 상이한 것을 검출시에 래치된 페이지들을 삭제하기 위한 리셋 출력을 생성하도록 동작할 수 있는 페이지 선택 리셋 생성기를 포함한다.
몇몇의 실시예들에 있어서, 페이지 선택 리셋 생성기 회로는 플래시 메모리를 포함하는 비휘발성 메모리내의 멀티-페이지 삭제 동작들을 제한하기 위한 것이다.
몇몇의 실시예들에 있어서, 상기 페이지 선택 리셋 생성기 회로는, 상기 어드레스들이 멀티-페이지 삭제 동작에 관한 것일 때, 상기 리셋 출력의 생성을 인에이블시키는 제1 페이지 선택 리셋 인에이블 회로를 더 포함한다.
몇몇의 실시예들에 있어서, 상기 페이지 선택 리셋 생성기 회로는, 메인 어드레스 레지스터들내의 어드레스들의 래치에 적절히 시간을 맞추어 상기 리셋 출력의 생성을 인에이블시키는 제2 페이지 선택 리셋 인에이블 회로를 더 포함한다.
몇몇의 실시예들에 있어서, 상기 페이지 선택 리셋 생성기 회로는, 상기 페이지 어드레스들이 멀티-페이지 삭제 동작에 관한 것일 때, 상기 리셋 출력의 생성을 인에이블시키는 제1 페이지 선택 리셋 인에이블 회로와, 메인 어드레스 레지스터들내의 어드레스들의 래치에 적절히 시간을 맞추어 상기 리셋 출력의 생성을 인에이블시키는 제2 페이지 선택 리셋 인에이블 회로를 더 포함하고, 상기 페이지 선택 리셋 생성기는, 상기 제1 페이지 선택 리셋 인에이블 회로와 상기 제2 페이지 선택 리셋 인에이블 회로의 양쪽에 의해 인에이블되었을 때에만 상기 리셋 출력을 생성하도록 동작될 수 있다.
몇몇의 실시예들에 있어서, 상기 어드레스 천이 검출 회로는: 멀티-비트 블록 어드레스의 각 비트에 대해서, a) 상기 비트를 기록하고 기록된 어드레스 출력을 생성하기 위한 각각의 서브-어드레스 레지스터; b) 상기 기록된 어드레스 출력내의 천이를 검출하기 위한 각각의 비트 단위의 어드레스 검출 회로를 포함하고; 상기 비트 단위의 어드레스 검출 회로들의 출력들을 결합시키기 위한 병합 회로를 포함한다.
몇몇의 실시예들에 있어서, 각 비트 단위의 어드레스 검출 회로는, 상승하는 어드레스 천이들을 검출하기 위한 제1 회로; 하강하는 어드레스 천이들을 검출하기 위한 제2 회로; 상기 제1 회로와 상기 제2 회로의 출력들을 결합시키기 위한 회로를 포함한다.
몇몇의 실시예들에 있어서, 상기 상승하는 어드레스 천이들을 검출하기 위한 제1 회로는, a) 서로 순서대로 연결된 반전기 및 지연 소자와, b) 상기 기록된 어드레스 출력들 중 하나를 수신하도록 연결되는 제1 입력을 갖고, 상기 반전기에 의한 반전과 상기 지연 소자에 의한 지연 후에 상기 기록된 어드레스 출력들 중 상기 하나를 수신하도록 연결되는 제2 입력을 갖는 NAND 게이트를 포함하며; 상기 하강하는 어드레스 천이들을 검출하기 위한 제2 회로는, a) 반전기 및 지연 소자와, b) 상기 반전기에 의한 반전 후에 상기 기록된 어드레스 출력들 중 하나를 수신하도록 연결되는 제1 입력을 갖고, 상기 지연 소자에 의한 지연 후에 상기 기록된 어드레스 출력들 중 상기 하나를 수신하도록 연결되는 제2 입력을 갖는 NAND 게이트를 포함한다.
몇몇의 실시예들에 있어서, 상기 멀티-비트 블록 어드레스의 각 비트에 대해서, 상기 각각의 서브-어드레스 레지스터는, 상기 비트를 수신하도록 연결되는 입력을 갖는 SR 래치부와, 상기 페이지 어드레스들이 멀티-페이지 삭제 동작에 관한 것일 때 상기 리셋 출력의 생성을 인에이블시키는, 상기 SR 래치부로의 상기 비트의 래치를 인에이블시키기 위한 인에이블 회로를 포함한다.
몇몇의 실시예들에 있어서, 페이지 선택 리셋 생성기 회로는 메인 리셋 펄스 생성기 회로를 더 포함한다.
넓은 다른 양태에 따르면, 본 발명은, 각 블록이 복수의 페이지들로 배열된 비휘발성 메모리 셀들을 포함하는 복수의 메모리 블록들; 각 페이지에 대한 각각의 래치 회로로서, 각 페이지는 페이지 어드레스를 갖고, 상기 페이지들의 상기 페이지 어드레스들은 각 블록내에서 고유하고, 각 페이지의 상기 페이지 어드레스는 각각의 다른 블록내의 대응 페이지의 페이지 어드레스와 동일한, 각 페이지에 대한 각각의 래치 회로; 각 블록에 대한 각각의 블록 인에이블 회로; 상기 어드레스의 상기 블록 어드레스 부분에 의해 식별되는 상기 블록에 대한 상기 블록 인에이블 회로를 인에이블시키는 것에 의해 페이지 삭제 커맨드의 각 어드레스의 블록 어드레스 부분을 처리하는 블록 프리-디코더(pre-decoder) 회로; 상기 어드레스 부분에 의해 식별되는 상기 페이지 어드레스를 가진 각 페이지에 대한 상기 래치 회로를 설정하는 것에 의해 페이지 삭제 커맨드의 각 어드레스의 페이지 어드레스 부분을 처리하는 페이지 프리-디코더 회로; 앞서 개괄된 바와 같은 상기 페이지 선택 리셋 생성기 회로를 포함하며; 상기 래치 회로들은 상기 페이지 삭제 커맨드의 전체 어드레스들이 상기 블록 프리-디코더, 상기 페이지 프리-디코더, 및 상기 페이지 선택 리셋 생성기 회로에 의해 처리되고 난 후에 상기 인에이블된 블록들의 상기 선택된 페이지들에 삭제 전압을 연결시키도록 더 동작할 수 있고; 2 이상의 상이한 블록 어드레스들에 관한 멀티-페이지 삭제 동작으로 인한 페이지들의 우발적인 삭제가 방지되는, 메모리 회로를 제공한다.
몇몇의 실시예들에 있어서, 상기 비휘발성 메모리는 플래시 메모리를 포함한다.
몇몇의 실시예들에 있어서, 상기 래치 회로들은, 상기 페이지 선택 리셋 생성기에 의해 생성되는 상기 리셋 출력을 수신하기 위한 공통적으로 연결된 리셋 입력을 갖는다.
넓은 다른 양태에 따르면, 본 발명은, 비휘발성 메모리에 관계하는 멀티-페이지 삭제 동작의 복수의 어드레스들의 각각으로서, 각각의 어드레스가 블록 어드레스 부분 및 페이지 어드레스 부분을 포함하는 상기 복수의 어드레스들의 각각에 대해, a) 상기 블록 어드레스 부분이 상기 복수의 어드레스들 중에 전(前)의 어드레스의 블록 어드레스 부분과 상이한지의 여부를 검출하는 단계와, b) 상기 블록 어드레스가 상기 복수의 어드레스들 중에 전의 어드레스의 블록 어드레스와 상이하다는 것을 검출시에 페이지들 및 블록들의 임의의 전의 선택들을 리셋시키는 단계와, c) 각각의 복수의 블록들내의 각각의 페이지를 선택하는 단계, 및 d) 상기 복수의 블록들의 각각을 선택하는 단계를 포함하며; 상기 검출하는 단계, 상기 리셋시키는 단계, 상기 각각의 페이지를 선택하는 단계, 및 각 어드레스의 상기 복수의 블록들의 각각을 선택하는 단계 후에, 싱글의 잔여 블록 어드레스가 선택될 것이며, 상기 싱글의 잔여 선택된 블록내의 임의의 선택된 페이지들을 삭제하는 단계를 더 포함하는, 방법을 제공한다.
몇몇의 실시예들에 있어서, 상기 방법은, 상기 전의 선택들을 리셋시키기 위해 리셋 출력을 생성하는 단계를 더 포함한다.
몇몇의 실시예들에 있어서, 상기 방법은, 각 어드레스가 블록 어드레스 부분 및 페이지 어드레스 부분을 포함하는, 어드레스들을 수신하는 단계; 각 수신된 어드레스에 대해, 상기 어드레스가 페이지 삭제 동작의 부분인가를 판정하는 단계; 상기 어드레스가 페이지 삭제 동작의 부분이라고 판정된 경우에만 상기 검출하는 단계 및 상기 리셋시키는 단계를 실행하는 단계를 더 포함한다.
몇몇의 실시예들에 있어서, 상기 방법은, 메인 어드레스 레지스터들내의 어드레스들을 래치시키는 단계; 상기 리셋 출력의 생성을 상기 메인 어드레스 레지스터들내의 어드레스들의 래치와 시간을 맞추는 단계를 더 포함한다.
몇몇의 실시예들에 있어서, 상기 블록 어드레스 부분이 상기 복수의 어드레스들 중 전의 어드레스의 블록 어드레스 부분과 상이한지의 여부를 검출하는 단계는, 멀티-비트 블록 어드레스의 각 비트에 대해, a) 상기 비트를 각각의 서브-어드레스 레지스터내로 기록하는 단계와, b) 상기 서브-어드레스 레지스터의 출력내의 천이를 검출하도록 비트 단위의 어드레스 검출을 실행하는 단계를 포함하며; 상기 비트 단위의 어드레스 검출의 출력들을 결합시키는 단계를 포함한다.
몇몇의 실시예들에 있어서, 상기 비트 단위의 어드레스 검출을 실행하 단계는, 상승하는 어드레스 천이들을 검출하는 단계; 및 하강하는 어드레스 천이들을 검출하는 단계를 포함한다.
몇몇의 실시예들에 있어서, 상기 방법은 플래시 메모리에 적용된다.
본 발명의 실시예들이 이제, 첨부된 도면들을 참조하여, 예시만으로, 기술될 것이다.
도 1은 플래시 메모리 시스템의 개략도이다.
도 2는 플래시 메모리 셀들에 대한 디코더 회로의 회로도이다.
도 3은 블록 디코더 연결들의 보다 세부적인 것을 도시하는 플래시 메모리 시스템의 회로도이다.
도 4A는 싱글 블록내에서 다수의 페이지 삭제를 실행할 때의 동작을 도시하는 플래시 메모리 시스템의 회로도이다.
도 4B는 다수의 페이지 삭제 동작이 상이한 블록들내의 페이지들과 실행될 때의 동작을 도시하는 플래시 메모리 시스템의 회로도이다.
도 5는 싱글 블록내에서 다수의 페이지들이 삭제되는 것에 대한 정확한 동작 을 도시하는 플래시 메모리 시스템의 회로도이다.
도 6A 및 6B는 시도되는 다수의 블록들내의 다수의 페이지 삭제와 더불어, 상이한 블록의 검출시에 리셋되는 페이지 어드레스들을 도시하는 플래시 메모리 시스템의 개략도를 도시한다.
도 7은 서브-어드레스 레지스터의 세부적인 회로도이다.
도 8은 ATD(어드레스 천이 검출) 회로의 세부적인 회로도이다.
도 9는 다수의 페이지 삭제 동안에 블록 어드레스 변경이 된 시간을 검출하고, 그래서 페이지 어드레스들을 리셋시키기 위해 리셋 펄스를 생성하는 회로의 세부적인 회로도이다.
도 10은 페이지 삭제 동작의 연속적인 어드레스 입력들에 대한 도 9의 회로의 동작의 제1 예시이다.
도 11은 양쪽의 페이지 어드레스들이 아닌 연속적인 커맨드들에 대한 도 9의 회로의 동작의 제2 예시이다.
블록 삭제의 한계 때문에, 페이지 기반 삭제가 플래시 메모리의 블록 삭제 동작의 대안으로서 소개되었다. 예시들이, 출원인의 계속 출원 중인 미국 특허 가출원 제60/786,897호(2006년 3월 29일 출원) 및 제60/843,593호(2006년 9월 11일 출원)에 기술되어 있다. 블록 삭제는 여전히 전체 블록을 삭제하도록 하는 어플리케이션을 갖는다. 블록 및 페이지 삭제 기능들은 플래시 메모리 동작들내에서 공존할 수 있다. 다수의 블록 삭제 동작에 있어서, 동시에 삭제하고자 하는 블록들 의 선택에 제한이 없다. 플래시 메모리 어플리케이션들은 주로, 카메라, 데이터 저장 장치, 휴대형 오디오 및 비디오 재생기들과 같은, 밀도 지향 시장들에서 사용됨으로써, 셀 밀도가 중요하고 작은 주변 및 디코더(decoder) 블록들이 필수이다. 플래시 메모리 시스템에 있어서, 종종 메모리 코어(memory core) 주변의 회로의 양을 최소화시키고 단순화시키는 것이 목적이다. 이 때문에, 플래시 메모리 시스템에 있어서는 일반적으로 페이지 선택 디코딩 신호들이 글로벌 디코딩으로 전체 블록들에 공통적으로 연결된다. 상기 시스템에 있어서, 상이한 블록 어드레스들을 가진 페이지 삭제가 있다면, 상이한 블록들내의 원치 않는 페이지들이 우발적으로 삭제될 수 있다. 이러한 부정확한 동작의 예시는 하기에 상세히 기술된다.
도 1은, 각기 플래시 메모리 셀들(21, 23, 25, 27) 및 각각의 디코더(11, 13, ..., 15, 17)를 가진, 물리적 섹터들 또는 블록들(10, 12, ..., 14, 16)이 있는, 플래시 메모리 셀들의 배열을 도시한다. 각 블록의 메모리 셀들은 일련의 페이지들(로우(row)들)로 구성된다. 페이지1(24) 및 페이지N(26)이 블록(10)에 대해 도시되었고, 페이지1(28) 및 페이지N(30)이 블록(12)에 대해 도시되었다. 블록 프리-디코더(block pre-decoder)(20)는 일련의 블록 선택 출력들(32)을 생성한다. 블록 선택 출력들 중 하나 및 공통적으로 공유되는 신호들(32)은 각각의 블록들에 연결된다. 일련의 페이지 선택 출력들(34)을 가진 프리-디코더(22)가 또한 도시되어 있다. 페이지 선택 출력들(34)은 전체의 블록들(10, 12, ..., 14, 16)에 공통적으로 연결된다. 동작시에, 블록 프리-디코더(20)는 블록들(10, 12, 14, 16)의 특정 서브셋(subset)들을 선택하기 위해 블록 선택 신호들(32)을 생성한다. 프리- 디코더(22)는 특정 페이지들을 선택하는 페이지 선택 출력들(34)을 생성한다. 일단 이것이 행해지면, 삭제 동작은 선택된 블록들로부터 선택된 페이지들을 삭제할 것이다.
도 2는 로우 어드레스 디코더를 가진 코어 블록내의 다수의 페이지 삭제 기능을 갖도록 된 세부적인 래치 구조를 도시한다. 도 2의 구조는 도 1의 디코더들(11, 13, ..., 15, 17)의 일부를 형성하고, 각 페이지에 대해 되풀이된다. 회로는, wl_act(워드라인(wordline) 활성 = 페이지라인(pageline) 활성)(40), Address_Set(42), 프리-디코디드(pre-decoded) 입력들 X, Y, Z(44)(도 1의 프리-디코더(22)의 출력부들), Address_Reset(46), 및 블록 선택(47)(도 1의 블록 디코더(20)로부터의 블록 선택 신호들(32) 중 하나)으로 이루어지는 입력들을 갖는다. 입력 wl_act는 NAND 게이트(48)에 제1 입력으로서 입력된다. Address_Set(42)은 트랜지스터(50)의 게이트에 연결된다. 프리-디코디드 입력들 X, Y, Z(44)은 3 입력 AND 게이트(45)에 입력되며, 3 입력 AND 게이트(45)의 출력은 다른 트랜지스터(52)의 입력에 그리고 OR 게이트(62)의 입력에 연결된다. 이러한 예시에 있어서, 소정의 페이지에 대해서, X는 x 또는
Figure 112009059033676-pct00001
를 수신하도록 연결되며, Y는 y 또는
Figure 112009059033676-pct00002
를 수신하도록 연결되며, Z는 z 또는
Figure 112009059033676-pct00003
를 수신하도록 연결되는데, 여기서, x,
Figure 112009059033676-pct00004
, y,
Figure 112009059033676-pct00005
, z,
Figure 112009059033676-pct00006
는 프리-디코더의 출력들이다. 각 페이지는 프리-디코더 출력들에 상이한 일련의 연결들을 가짐으로써, 그것들은 개별적으로 선택될 수 있다. 전체 블륵들의 대응 페이지들에 대한 디코더 회로들은 동일한 프리-디코디드 입력들을 갖는다. Address_Reset(46)은 다른 트랜지스터(60)의 게이트에 연결된다. 반 전기들(54, 56)은 셋-리셋(set-reset; “SR”) 래치부(58)를 형성하도록 연결된다. 셋-리셋 래치부(58)의 출력은 OR 게이트(62)의 다른 입력에 연결되고, OR 게이트(62)의 출력은 NAND 게이트(48)에 제2 입력으로서 연결된다. NAND 게이트(48)의 출력은 반전기(64)를 통해 WL_드라이버(66)에 패스된다. WL_드라이버(66)의 출력은, 블록 선택 입력(47)에 의해 인에이블되는(또는 인에이블되지 않는) 블록 선택 트랜지스터(68)를 통해 패스된다. 블록 선택 입력은 소정의 블록의 전체 페이지에 대해서 동일하지만, 각 블록에 대해서는 상이하다.
동작시에, wl_act(40)는 임의의 페이지 삭제 동작에 대해서 하이(high)일 필요가 있다. 셋-리셋 래치부(58)의 설정 동작은 AND 게이트(45)의 출력과 협력하여 Address_set(42)에 의해 제어된다. AND 게이트(45)의 출력은, 페이지 선택 신호들이 그 페이지에 대해 적절히 설정될 때, 하이이다. Address_set(42)과 AND 게이트(45)의 출력의 양쪽은 셋-리셋 래치부(58)내에서 설정 동작이 일어나도록 하기 위해 하이일 필요가 있다. 셋-리셋 래치부(58)의 리셋 동작은 Address_reset 입력(46)에 의해 제어된다. Address_reset이 하이일 때, 리셋이 일어난다. 래치부(58)가 설정되면, OR 게이트(62)의 출력은 하이로 갈 것이다. wl_act(40)가 하이라고 가정하면, 이것은, 드라이버(66)를 통과하는 반전기(64)의 출력에서 하이를 만들 것이다. WL_드라이버(66)의 출력은, 블록 디코더로부터의 대응하는 블록 선택(47)이 또한 하이이면, 그 페이지의 메모리 셀들에만 연결될 것이다. 삭제가 필요할 때, WL 드라이버(66)는 로(low) 값을 갖는다. ‘H’(Vdd 레벨, 동작 전압)는 비-선택이고 ‘L’(Vss, 그라운드 레벨)은 선택이다. 삭제 전압은 기판에 인가된 다.(~20v).
블록 디코더 및 프리-디코더에 의해 처리될 수 있는 커맨드 구조의 예는 다음과 같다:
{블록 B1, 페이지 P1}, {블록 B2, 페이지 P2}, ..., {블록 BK, 페이지 PK}, 삭제
이것은, 블록 B1에서 페이지 P1이 삭제될 것이고, 블록 B2에서 페이지 P2가 삭제될 것이며, PK가 삭제될 블록 BK까지 기타 등등이다. 이들 {블록, 페이지} 쌍들의 각각은 블록 및 페이지에 대한 대응 디코더 로직내의 설정 동작을 초래한다. 전체 설정 동작들이 완료된 후, 삭제 커맨드는 선택된 페이지들 및 블록들에 대해 삭제 동작을 수행하도록 실행된다.
도 2의 회로는 각 페이지에 대해 반복된다. 이러한 구조에 의해, 선택된 블록내의 각 페이지 어드레스는 각 워드라인 디코딩 블록의 래치부(58)내로 래치되며, 삭제될 다수의 워드라인들은 삭제 기능이 시작되기 전에 어드레스 설정 단계 동안 선택될 수 있다. 각 블록내의 공통 연결된 로우 어드레스 디코더들은, 동시에, 프리-디코더 및 블록 디코더에 의해 선택된다. 정확한 블록내의 페이지는, 블록 선택(47)을 선택된 블록 상에서 (WL_드라이버(66)와 메모리 셀 블록들(도시되지 않음)사이에 배치된 트랜지스터(68)에) 하이로 드라이브하는 것에 의해, 선택된다. 이 때문에, 다수의 페이지 삭제는, 동일 블록 내에서 다수의 페이지들을 삭제하는 것에 한정되는 경우에만, 적절히 동작할 것이다.
도 3은 다수의 페이지들이 전부 동일한 블록내에 있을 때, 다수의 페이지 삭제가 어떻게 적절히 동작할 수 있는 가를 도시한다. 도 3은 도 1의 회로의 상이한 뷰(view)를 도시한다. 블록(10)은 메모리 셀들(21) 및 워드라인 디코더들(80, 82, 84, 86)(도 1의 디코더(11)의 일부를 형성하는)로 확장되었다. 블록 선택 출력들(32) 중 하나는 각 페이지에 대한 각각의 트랜지스터(68)에 연결된다. 선택된 다수의 페이지들은 모든 블록의 대응하는 워드라인 디코더들이 설정되는 결과를 가져올 것이다. 하지만, 제1 블록(10)내에서만의 페이지들이 삭제될 경우, 블록 선택은 제1 블록(10)만을 인에이블시킬 것이고, 그리하여, 그 블록내의 페이지들만 삭제될 것이며, 그것은 요구되는 결과이다. 최종 선택은 NMOS 스위치로서 기능하는 트랜지스터들(68)에 의해 실행된다. 전체 블록들내의 선택된 페이지들에 대한 WL_드라이버들은 페이지 삭제 전압(0V)을 생성한다. 선택된 블록들의 트랜지스터들(68)만이 스위치 온되기 때문에, 이것은 선택된 블록들의 메모리 셀들의 게이트 레벨에 통해 결합된다. 추가적으로, 20V가 플래시 메모리의 기판에 인가된다. 게이트(0v)와 기판(20v) 사이의 이러한 역전압으로 인해, 각 선택된 셀의 플로팅(floating) 게이트의 트랩(trap)된 전하가 삭제될 수 있다. 선택되지 않은 셀들에 대해서, WL_드라이버는 Vdd를 생성한다. Vdd 인가된 페이지 라인에서의 플로팅 레벨은 기판 레벨(20v)에 의해 부스트 업(boost up)됨으로써, 선택되지 않은 셀의 게이트가 대략 16V를 가지며, 삭제가 일어나지 않는다.
도 4A는, 다수의 페이지들이 모두 동일 블록내에 있을 때, 다수의 페이지 삭제가 적절히 동작할 수 있는 방식의 추가적인 세부를 도시한다. 도 4A는 도 1의 회로의 상이한 뷰를 도시한다. 블록(10)은 도 3에서와 같이 확장되었다. 추가적으로, 블록(12)은, 메모리 셀들(23) 및 워드라인 디코더들(100, 102, 104, 106)(도 1의 디코더(13)의 일부를 형성하는)로 확장되었다. 블록(12)에 대한 블록 선택 출력(32)은 블록(12)내의 각 페이지에 대한 각각의 트랜지스터(110)에 연결된다. 이러한 예시의 목적으로, 삭제 동작의 목적을 위해 하기의 어드레스 정보가 생성되었다고 가정하고, 블록0은 블록(10)이고, 블록1은 블록(12)이고, 페이지0은 디코더들(80, 100)과 관련되는 페이지이고, 페이지1은 디코더들(82, 102)과 관련되는 페이지이고, 페이지2는 디코더들(84, 104)과 관련되는 페이지이며, 페이지3은 디코더들(86, 106)과 관련되는 페이지라고 가정한다:
{블록0, 페이지1}, {블록0, 페이지2}, 삭제
선택된 다수의 페이지들은 모든 블록의 대응하는 워드라인 디코더들이 설정되는 결과를 가져온다. 하지만, 동일 블록내의 페이지들이 삭제될 것이라면(이러한 예시에서는 블록0), 블록 선택은 제1 블록(10)만을 인에이블시킬 것이고, 그리하여, 그 블록의 페이지들만이 삭제될 것이고, 그것은 요구되는 결과이다. 여기서, 워드라인 디코더들(82, 84)이 인에이블되고 따라서 “L” 출력(선택된 셀의 삭제 전압)을 생성하며, 워드라인 디코더들(80, 86)이 디스에이블되고 따라서 “H” 출력을 생성한다고 가정한다. 프리-디코더 출력들이 모든 블록에 대해 동일하게 연결되므로, 블록(12)에 대한 대응 워드라인 디코더들이 인에이블 및 디스에이블된다. 보다 상세하게, 워드라인 디코더들(102, 104)이 인에이블되고, 워드라인 디코더들(100, 106)이 디스에이블된다. 이러한 예에 있어서, 인에이블된 블록(10)만 이(블록 선택 입력이 “H”) 트랜지스터(68)를 턴온시키며, 트랜지스터(110)를 턴온시키지 않는다. 블록(10)의 디코더들의 “L”출력들이, 삭제 커맨드가 어스트(assert)될 때 삭제될, 블록(10)의 메모리 셀들(21)에 통해 전해진다. “H”출력들은 삭제가 일어나지 않는 것을 의미하는 플로팅 상태를 만든다. 블록(12)에 있어서, 디코더들(100, 102, 104, 106)의 출력들 중 어느 것도 메모리 셀들(23)에 통해 전해지지 않으며, 전체 셀들은 삭제가 일어나지 않는 것을 의미하는 플로팅 상태를 가지며, 이것은 요구되는 결과이다.
도 4B는 다수의 페이지들이 모두 동일 블록내에 있을 때, 다수의 페이지 삭제가 적절히 동작할 수 있는 방식의 추가적인 세부를 도시한다. 도 4B는 도 4A와 동일한 회로 세부를 도시한다. 이러한 예시의 목적을 위해, 하기의 어드레스 정보가 삭제 동작의 목적을 위해 생성되었다고 가정한다:
{블록0, 페이지1}, {블록1, 페이지2}, 삭제
양쪽의 블록들이 선택되었기 때문에, 트랜지스터들(68, 110)이 전부 인에이블될 것이다. 선택된 다수의 페이지들은 모든 블록의 대응 워드라인 디코더들이 설정되는 결과를 가져온다. 따라서, 디코더들(82, 84, 102, 104)의 출력들이 전부 인에이블되어, “L”출력들을 생성할 것이다. 트랜지스터들(68, 110)이 모두 인에이블되었기 때문에, 삭제 전압은 셀들(21, 23)에 통해 전해질 것이다. 그 결과로서, 블록0에서, 페이지1 및 페이지2가 삭제되고, 블록1에서, 페이지1 및 페이지2가 삭제된다. 이것은, 커맨드에 따라 삭제될 것이었던 것보다 더 많다는 것이 이의 없이 명백하다.
도 5, 6A 및 6B는 페이지 삭제 기능성을 제공하는 본 발명의 실시예에 의해 제공되는 회로의 뷰들이다. 도 5는 동일 블록내의 페이지들과 다수의 페이지 삭제 커맨드를 처리하는 회로를 도시하고, 도 6A 및 6B는 상이한 블록들내에 있는 페이지들과, 다수의 페이지 삭제 커맨드를 처리하는 동일 회로의 2가지 뷰들이다. 회로에 있어서, 2개의 블록들(610, 612)이 있다. 블록(610)은 메모리 셀들(588)의 일부를 형성하는 4개의 페이지들을 갖는다. 블록(612)은 메모리 셀들(608)의 일부를 형성하는 4개의 페이지들을 갖는다. 보다 일반적으로, 임의의 수의 블록돌 및 페이지들이 존재할 수 있다. 블록(610)은 스위칭 트랜지스터들(590)을 통해 메모리 셀들(588)에 연결되는 워드라인 디코더들(580, 582, 584, 586)(페이지당 하나)을 갖는다. 블록(612)은 스위칭 트랜지스터들(710)을 통해 메모리 셀들(608)에 연결되는 워드라인 디코더들(600, 602, 604, 606)을 갖는다. 또한, 블록 프리-디코더(500)가 도시되어 있다. 블록 프리-디코더(500)는 블록(610)에 대한 스위칭 트랜지스터들(590)을 인에이블/디스에이블시키도록 연결되는 블록 선택 출력(506)을 가지며, 스위칭 트랜지스터들(710)을 인에이블/디스에이블시키도록 연결되는 블록 선택 출력(508)을 갖는다. 일반적인 구현들에 대해 이전에 기술된 바와 같이 각 블록내의 대응 워드라인 디코더들에 공통적으로 연결되는 페이지 선택 출력들(509)을 갖는 페이지 프리-디코더(502)가 또한 제공된다. 페이지 프리-디코더(502)는 또한, 워드라인 디코더들의 각각의 리셋 입력에 공통적으로 연결되는 Address_reset 출력(510), 워드라인 디코더들의 각각의 일련의 입력에 공통적으로 연결되는 Address_set 출력(512), 및 워드라인 디코더들의 WL_act 입력에 공통적으 로 연결되는 WL_act 출력(514)을 갖는다. 또한, 페이지 선택 리셋 생성기 회로(504)가 도시되어 있다. 이 회로는, 페이지 프리-디코더(502)에, 또는 직접적으로 어드레스 리셋(510)에, 그리고 블록 프리-디코더(500)에 연결되는 리셋 출력(516)을 갖는다.
도 5, 6A 및 6B에 있어서, 블록 프리-디코더(500)와 블록들 사이의 연결들은 논리적 상호 연결들이라고 간주될 수 있다. 일반적으로, 블록들이 개별적으로 선택될 수 있게 하는 임의의 기능이 구현될 수 있다. 다른 논리적인 개재(logic intervening)가 있을 수 있다. 예를 들어, 다수의 블록들(하기의 예시에 있어서 2048과 같은)과의 구현에 있어서, 블록 선택이 페이지 선택과 유사하게 실행될 수 있다. 예를 들어, 각 블록은, 일련의 블록 선택 라인들상에 송신되는 특정 비트들에 의해 고유하게 어드레스되는(addressed) 블록 라인 디코더를 가질 수 있다. 환언하면, 일련의 블록 라인 디코더들은 싱글(single) 블록의 일련의 워드라인 디코더들에 유사할 수 있다. 블록 라인 디코더들은 전에 래치된 블록 어드레스들을 리셋시키기 위한 유사한 리셋 입력을 가질 수 있다.
페이지 선택 리셋 생성기 회로(504)는 페이지 프리-디코더와는 분리된 회로로서 도시되었지만, 그것들은 싱글 회로로서 구현될 수 있다. 페이지 선택 출력들의 특정 형태가 도시되지만, 보다 일반적으로, 워드라인 디코더들의 대응 페이지들이 선택될 수 있게 하는 임의의 타입의 페이지 선택 출력들이 사용될 수 있다. 또한, 몇몇의 실시예들에 있어서, 도 5, 6A 및 6B의 워드라인 디코더들이 형태적으로 도 2의 디코더들과 유사하지만, 보다 일반적으로, 임의의 래치 회로들이 채용될 수 있다.
동작 시에, 선택된 다수의 페이지들은 모든 블록의 대응 워드라인 디코더들이 설정되는 결과를 가져올 것이다. 페이지들이 동일 블록내에 있다고 가정하면, 페이지 선택 리셋 생성기 회로(504)는 리셋을 생성하지 않을 것이다. 전체 어드레스들이 설정되고난 후, 삭제 동작이 실행되며, (블록(610)에 대한 트랜지스터들(590)을 턴온시키는 것에 의해, 또는 블록(612)에 대한 트랜지스터들(710)을 턴온시키는 것에 의해) 삭제 전압(0v)이 스위칭 트랜지스터들의 적절한 제어를 통해 선택된 블록의 페이지들에 전해질 것이다. 한편, 페이지들이 동일 블록내에 있지 않을 때, 상이한 블록이 검출되자마자, 페이지 선택 리셋 생성기 회로(504)는 전에 설정된 페이지 어드레스들의 전부를 리셋시키고 블록 어드레스들을 리셋시키는 리셋 출력(516)상의 리셋을 생성한다. 다음의 어드레스들은, 그것들이 모두 동일 블록에 속한다는 가정하에, 일반적으로 래치되고 삭제된다.
도 5에, 동일 블록내의 다수의 페이지 삭제 동작의 예시가 도시된다. 여기서 계획된 동작은 다음과 같다:
{블록0, 페이지1}, {블록0, 페이지2}, 삭제
페이지 삭제 어드레스 페이지1은 워드라인 디코더들(582, 602)내의 래치부들의 설정을 초래하며, 페이지 어드레스 페이지2는 워드라인 디코더들(584, 604)내의 래치부들의 설정을 초래한다. 추가적으로, 블록 어드레스 블록0은 블록 선택(506)이 인에이블 상태로 가는 결과를 가져온다. 블록 선택(508)은 디스에이블 상태에 머문다. 삭제 동작이 실행되면, 워드라인 디코더들(582, 584, 602, 604)내의 WL_ 드라이버들(도시되지 않음)은 2개의 블록들(610, 612)내의 페이지1, 페이지2의 각각에 대한 삭제 전압을 생성한다. 예시된 예에 있어서, 삭제 전압(“L”)은 선택된 페이지들(페이지1, 페이지2)의 각각에 대해 생성되는 것으로 도시되었다. 블록 선택 신호들(블록0(610)의 스위칭 트랜지스터들(590)로의 입력(506)상의 “H” 대 블록1(612)의 스위칭 트랜지스터들(710)로의 입력(508)상의 “L”)에 의한 블록0만의 선택은 블록0(610)으로부터의 페이지들만이 삭제되는 것을 의미하며 이것은 요구되는 결과이다.
도 6A 및 6B에 묘사된 시점에, 상이한 블록들내의 페이지 어드레스들에 대한 다수의 페이지 삭제 동작의 예에 대한 회로의 순차적인 상태가 도시된다. 여기서 계획된 동작은 다음과 같다:
{블록0, 페이지1}, {블록1, 페이지2}, 삭제
페이지 삭제 어드레스 페이지1은 워드라인 디코더들(582, 602)내의 래치부들의 설정을 초래한다. 추가적으로 블록 어드레스 블록0은 블록 선택(506)이 인에이블 상태로 가는 결과를 가져온다. 이러한 시점에서의 회로의 상태는 도 6A에 묘사되어 있다. 전체 어드레스들이 처리될 때까지 삭제 동작이 실행되지 않았고 확인 커맨드 ‘삭제’가 아직 발행되지 않았기 때문에, 삭제 전압은 아직 메모리 셀들에 전해지지 않았다. 이러한 후에, 상이한 블록내의 다음 페이지가 설정되도록 시도되면, 블록1이 블록0과는 상이하므로, 페이지 선택 리셋 생성기 회로(504)가 다음 어드레스의 블록 어드레스가 상이한 것을 검출한다. 이 시점에서, 리셋(516)이 생성되고, 이것은 워드라인 디코더들내의 전에 설정된 래치부들을 리셋되는 결과를 가져오며(특히, 이러한 예시에 있어서 디코더들(582, 602)내의 래치부들이 리셋됨), 또한 블록 선택(506)을 디스에이블 상태로 리셋시키는 결과를 가져온다. 그 다음, 제2 어드레스가 일반적으로 처리된다. 특히, 페이지 어드레스 페이지2는 워드라인 디코더들(584, 604)내의 래치부들의 설정을 초래한다. 추가적으로, 블록 어드레스 블록1은 블록 선택(508)이 인에이블 상태로 가는 결과를 가져온다. 블록 선택(506)은 디스에이블 상태에 머문다. 워드라인 디코더들(584, 604)내의 WL_드라이버들(도시되지 않음)은 2개의 블록들내의 페이지2에 대한 삭제 전압(0V)을 생성한다. 이 시점에, 회로의 상태는 도 6B에 묘사되는 바와 같다. 블록(10)에 대한 블록 선택상의 ‘H’는 ‘L’로 리셋되었고, 워드라인 디코더들(582, 602)내의 페이지 선택은 리셋되었다. 예시된 예에 있어서, 삭제 전압(“L”)은 선택된 페이지(페이지2)에 대해 생성된 것으로 도시되었다. 블록 선택 신호들(블록1(612)의 스위칭 트랜지스터들(710)로의 입력(508)상의 “H” 대 블록0(610)의 스위칭 트랜지스터들(590)로의 입력(506)상의 “L”)에 의한 블록1만의 선택은 블록1(612)로부터의 페이지만이 삭제되는 것을 의미하며 이것은 요구되는 결과이다.
이제 페이지 선택 리셋 생성기 회로(504)의 예시적인 구현들의 세부들이 제공될 것이다. 몇몇의 실시예들에 있어서, 기술된 동작들을 구현하기 위해, 상이한 블록 어드레스 검출이 ATD(Address Transition Detect; 어드레스 천이 검출) 메커니즘을 이용하여 실행된다. ATD(어드레스 천이 검출)은 비동기 DRAM(동적 랜덤 액세스 메모리) 및 SRAM(정적 랜덤 액세스 메모리)에서 새로운 어드레스의 시작을 찾기 위해 대중적으로 사용되고 있다는 것에 주목한다. 검출된 어드레스 변경의 기 능으로서, 내부 제어 로직이 DRAM 또는 SRAM내의 관련 신호들을 생성한다. 펄스 폭 및 다수의 또는 싱글의 어드레스 천이들은, 비동기 DRAM 또는 SRAM의 회로 설계가 고려되었고 이 때문에, ATD 기능을 실행하기 위해 복잡한 로직이 사용되었을 때, 중요 인자들이었다.
이제 도 7을 참조하여 보면, 페이지 선택 리셋 생성기 회로(504)의 일부를 형성하는 블록 어드레스들을 래치시키기 위한 블록 서브-어드레스(sub-address) 레지스터 회로가 도시된다. 도 7의 회로는 트랜지스터들(204, 212)의 입력들을 인에이블시키도록 연결되는 wr_en 입력(200)을 갖는다. 트랜지스터(204)를 통해 반전기들(206, 208)로 구성되는 래치부(210)의 설정 입력에 연결되는 블록 어드레스 입력(202)이 있다. 블록 어드레스 입력(202)은 반전기(214) 및 트랜지스터(212)를 통해 래치부(210)의 리셋 입력에 또한 연결된다. 래치부(210)는 전체 출력(218)을 생성하도록 반전기(216)를 통해 연결되는 출력을 갖는다.
동작시에, wr_en 입력(200)이 하이이면, 트랜지스터(204)가 스위치 온되고, 어드레스 입력(202)상의 포지티브(positive) 천이가 반전기들(206, 208)로 구성되는 래치부(210)를 설정한다. wr_en 입력(200)이 하이인 동안, 트랜지스터(212)가 또한 스위치 온되고, 어드레스 입력(202)상의 네거티브(negative) 천이가 래치부(210)를 리셋시킬 것이다. 래치 상태는 출력 신호(218)를 생성하도록 반전기(216)에 의해 반전되며, 이것은 래치된 블록 어드레스이다. 도 7의 회로는 블록 어드레스 비트들의 수만큼의 회수로 되풀이된다. 이러한 경우에, RA<16:6>으로부터, 블록 어드레스는 11 비트이고, 그리하여 도 7의 회로는 11회 되풀이된다. 블 록 어드레스들과 페이지 어드레스들(도시되지 않음)로 구성되는 메인 어드레스 레지스터들내에 로우(row) 어드레스들을 저장한 후에, 블록 어드레스들은 도 7의 서브-어드레스 레지스터내로 래치된다. ‘wr_en’제어 신호(200)는 2개의 입력 조합으로부터 생성된다. 제1 입력, cmd_addip_pgperse은, 최신의 커맨드가 페이지 삭제 어드레스 입력 커맨드라는 것을 나타내고, 제2 입력은 도 7 서브-어드레스 레지스터(도시되지 않음) 전의 레지스터 블록들내에 배치되는 메인 어드레스 레지스터들내에서 사용되는 Row_latch이다. cmd_addip_pgperse와 Row_latch의 조합의 특정 메커니즘은 도 9의 기술에서 상세히 후술된다.
도 7의 각 서브-어드레스 레지스터는 wr_en에 의해 인에이블될 때만 래치된 블록 어드레스 출력(218)을 생성하며, 이것은 오로지 페이지 삭제 어드레스들을 처리하고 있을 때에만 발생한다. 그 결과로서, 상기 서브-어드레스 레지스터를 사용하여, 로우 어드레스들에 관련된 다른 커맨드의 불필요한 어드레스 천이 검출에 의한 전력 소비가 회피될 수 있다.
ATD(어드레스 천이 검출) 회로의 예는 도 8에 묘사되어 있지만, ATD 기능을 구현하기 위한 많은 회로들이 대안적으로 채용될 수 있다는 것을 분명히 이해해야 한다. 도 8에 있어서, 입력(230)은 도 7의 회로들 중 하나에 의해 생성되는 래치된 블록 어드레스들(218) 중 하나이다. 도 8의 회로는 또한 블록 어드레스 비트들의 수만큼의 회수로 되풀이된다. 이러한 경우에, RA<16:6>으로부터, 블록 어드레스는 11 비트이고, 그리하여 도 8의 회로는 11회 되풀이된다. 입력(230)은 제1 NAND 게이트(240)의 제1 입력에, 그리고 반전기(232) 및 지연 소자(236)를 통해 제 1 NAND 게이트(240)의 제2 입력에, 그리고 반전기(234)를 통해 제2 NAND 게이트(242)의 제1 입력에, 그리고 지연 소자(238)를 통해 제2 NAND 게이트(242)의 제2 입력에 공급된다. 제1 NAND 게이트(240) 및 제2 NAND 게이트(242)의 출력들은 제3 NAND 게이트(244)의 각각의 입력들에 공급되며, 제3 NAND 게이트(244)의 출력은 전체 ATD_out 신호(246)이다. 이러한 ATD_out 신호는 도 9에 도시된 ATD 병합 회로(340)의 입력에 연결되는 출력들(총 11) 중 하나이다. 보다 일반적으로, 몇몇의 실시예들에 있어서, ATD회로는, 하강하는 어드레스 천이들을 검출하기 위한 제1 회로, 상승하는 어드레스 천이들을 검출하기 위한 제2 회로, 및 제1 회로와 제2 회로의 출력들을 조합하기 위한 회로로 구성된다.
동작시에, 입력(230)상의 로(low)로부터 하이로의 천이(상승하는 어드레스 천이)는, 지연 소자(236)에 의해 도입되는 지연의 지속 시간을 지속하는 NAND 게이트(240)의 출력에서의 펄스(활성 로)를 초래할 것이다. 이것은 ATD_out(246)내의 대응 펄스(활성 하이)를 생성한다. 입력(230)상의 하이로부터 로로의 천이(하강하는 어드레스 천이)는, 지연 소자(238)에 의해 도입되는 지연의 지속 시간을 지속하는 NAND 게이트(242)의 출력에서의 펄스(활성 로)를 초래할 것이다. 이것은 ATD_out(246)내의 대응 펄스(활성 하이)를 생성한다. 따라서, 회로는 입력(230)내의 임의의 변경을 검출할 것이고 상기 검출시에 ATD_out(246)내의 펄스를 생성한다.
도 9는 새로운 블록 어드레스들을 검출하기 위한 전체 회로의 블록도이다. 이것은, 예컨대, 도 5 및 6의 페이지 리셋 생성기 회로(504)로서 구현될 수 있다. 입력들은 Row_latch(310), Rst_b(302)(2 위치의 입력으로 도시됨), New_cmd_b(304)(2 위치의 입력으로 도시됨), Radd<16:6>, Cmd_addip_pgperse(308)를 포함한다. Row latch(310)는 반전기(314)에 의해 반전되어 NAND 게이트(316)에 제1 입력으로서 입력된다. Rst_b(302) 및 New_cmd_b는 NAND 게이트(318)에 입력된다. NAND 게이트(316, 318)는 SR 래치부(319)로서 연결된다. SR 래치부(319)의 출력은 지연 소자(330)에 입력된다. 지연 소자(330)의 출력(331)은 Latch_start라고 명칭이 붙여지고 이것은 NAND 게이트(320)의 제1 입력에 입력된다. 유사하게, Cmd_addip_pgperse(308)는 반전기(324)에 의해 반전되어 NAND 게이트(326)에 제1 입력으로서 입력된다. Rst_b(302) 및 New_cmd_b(304)는 NAND 게이트(328)에 입력된다. NAND 게이트(326, 328)는 SR 래치부(329)로서 연결된다. SR 래치부(329)의 출력(327)은 Pgpadd_input이라고 명칭이 붙여지고 이것은 NAND 게이트(320)의 제2 입력에 입력된다. NAND 게이트(320)의 출력은 반전기(322)에 의해 반전되어, 도 7을 참조하여 기술된 서브-어드레스 레지스터(332)에 입력되는 wr_en(323)을 생성한다. Radd<16:6>는 어드레스 레지스터(332)로의 입력으로서 기능한다. 어드레스 레지스터(332)의 출력(333)은 Raddo<16:6>이며, 이것은 ATD(어드레스 천이 검출) 회로(334)에 입력된다. 보다 상세하게, 각 비트는, 도 8에 도시된 바와 같이, 각각의 비트 단위의 ATD 소자에 입력된다. 이들 비트 단위 ATD 신호들 atd<16:6>(335)은 ATD 병합 회로(340)로 병합된다. 일련의 비트 단위의 ATD 신호들은 NOR 게이트들(342, 346, 348, 350), NAND 게이트들(352, 354) 및 NOR 게이트(356)와 결합된다. 최종 NOR 게이트(356)의 출력은 NAND 게이트들(358, 360)로 구성되는 SR 래치부(361)내에서 래치된다. 제2 NAND 게이트(360)는 Rst_b(302) 및 New_cmd_b(304)를 수신한다. 전체 병합된 출력(atd_all)은 362에 표시된다. atd_all(362)은 메인 리셋 펄스 생성기 회로(370)에 입력된다. 이것은 NAND 게이트(364)의 제1 입력에 직접적으로 입력되고, 지연 소자(366) 및 반전기(368)를 통해 NAND 게이트(364)의 제2 입력에 입력된다. NAND 게이트(364)의 출력은 반전기(371)에 의해 반전되어 dec_rst_pgp(새로운 블록 어드레스)로 칭해지는 전체 출력(372)을 생성한다.
도 9의 회로의 동작이 이제 상세히 기술될 것이다. 일반적인 동작의 시작 전에, rst_b(302)가 어서트되어(즉, 로(low)로의 천이) 전체 래치부들의 상태를 초기화시키고 그리고 각 래치부 및 연결된 로직에 분명히 알려진 출력 상태를 부여한다.
신호 new_cmd_b(304)가 커맨드의 어서트로부터 생성된다. 임의의 새로운 커맨드가 어서트될 때에는 언제든지, new_cmd_b(304)가 어서트된다(즉, 로로의 천이). 이것은 또한 모든 래치부와 연결된 로직을 초기화시킨다. 새로운 커맨드가 어서트될 때마다 새로운 동작이 시작된다.
커맨드가 페이지 삭제 동작의 어드레스 입력이면 입력 cmd_addip_pgperse(308)상에 펄스가 있다. 예를 들어, 디바이스의 입력 포트를 통해 “페이지 삭제에 대한 어드레스 입력 ”이 어서트되면, 내부 클럭이 커맨드 비트들을 래치시키고 커맨드 해석기가 8 비트 커맨드를 디코드한다. 디코드된 결과가 ‘페이지 삭제에 대한 어드레스 입력’이면, ‘cmd_addip_pgperse’가 커맨드 해석기로부터의 펄스로서 발행된다. 이러한 펄스는, 블록 어드레스가 동일 블록 또는 상이한 블록인지의 여부를 판정하도록 블록 어드레스 검출을 시작하기 위해 생성되고 사용된다. 이러한 입력은 래치부(329)에 의해 래치된다. 래치부(329)의 출력 Pgpadd_input(327)이 하이이면, 이것은 Latch_start(331)를 드라이브하는 Row_latch(310)가 페이지 삭제 동작에 대한 어드레스 입력에 관한 것이라는 점을 의미한다.
페이지 삭제의 어드레스 입력이 어서트되어 Pgpadd_input(327)이 하이로 가고, Row_latch(310)이 생성되어 Latch_start(331)가 하이로 가면, wr_en(323)(반전기(322)의 출력)이 하이로 가고 new_cmd_b(304) 또는 rst_b(302)에 의해 리셋된다. 이것은 블록 어드레스 천이 검출의 시작을 인에이블시킨다.
11 비트 Radd<16:6>(306)은 어드레스의 블록 어드레스 부분이며, 서브-어드레스 레지스터의 입력 값들로서 사용되는 블록 어드레스의 각각의 비트들은 이전에 기술되었다. 이것은 2048 블록들과의 구현이라고 가정한다. 보다 일반적으로, 임의의 개수가 사용될 수 있다. 이 값들은, Row_latch 펄스의 타이밍을 이용하여 메인 어드레스 레지스터(도시되지 않음)에 저장된다. 몇몇의 실시예들에 있어서, Radd<16:6>는 Row_latch(310)의 기능으로서도 래치되며, 따라서 블록 어드레스가 Radd<16:6>상에 출현하기 전에 지연이 있다. Radd<16:6>(306)과 wr_en(323) 사이에 타이밍 마진(timing margin)을 얻기 위해, 지연 소자(330)가 Row_latch 입력(310)으로부터 Latch_start(331)를 획득하도록 제공된다.
그 다음, 서브-어드레스 레지스터(332)의 Raddo<16:6> 출력(333)은 ATD 회 로(334)에 의해 처리되어 각각의 atd 비트 퍼 블록(bit per block)(atd<16:6>(335))을 생성하며 이것들은 ATD 병합 회로(340)와 결합하여 atd_all을 생성한다. 예시된 예에 있어서, 이것은, 싱글의 atd_all 출력(362)을 생성하도록 병합되는 개개의 ATD 11 비트로 구성된다. 임의의 하나 이상의 atd<16:6>가 하이이면, atd_all은 하이로 간다.
atd_all(362)이 하이로 갈 때, 최종 출력은 dec_rst_pgp(372)상의 펄스이다. 이것은, 상이한 블록 페이지를 액세스하는 경우의 래치 상태를 리셋시키도록 로우 어드레스 디코더들(워드라인 디코더(들)로도 칭해지는)에 연결된다.
일단 리셋 신호 dec_rst_pgp(372)가 제1 ‘페이지 삭제에 대한 어드레스 입력’ 커맨드에 대해 발행되면, 제1 페이지 어드레스가 디코드되고 디코드된 출력이 적절한 워드라인 디코더들내로 래치된다. 블록 어드레스내의 변경이 검출되었다는 가정하에 리셋 신호가 먼저 발행되고 그 다음으로 선택된 디코더 래치부들의 설정 신호가 발행된다. 동일 블록 어드레스를 가진 연속적인 페이지 어드레스들의 경우에, 추가적인 리셋 신호는 발행되지 않는다. 상이한 블록 어드레스를 가진 연속적인 페이지 어드레스들의 경우에, 전에 래치된 페이지들을 삭제하기 위해 다른 리셋 신호가 생성된다.
몇몇의 실시예들에 있어서, 메인 어드레스 레지스터들내의 어드레스들의래치와 적절히 시간이 맞추어진 리셋 출력의 생성을 인에이블시키도록 페이지 선택 리셋 인에이블 회로가 제공된다. 도 9의 예시에 있어서, 참조 번호 311로 집합적으로 칭해지는 회로는 이러한 기능을 충족시키지만, 다른 회로들도 대안적으로 채용 될 수 있다. 예컨대, SR 래치부들 대신 D 플립 플롭(flip flop)이 사용될 수 있다.
몇몇의 실시예들에 있어서, 페이지 어드레스들이 멀티-페이지 삭제 동작에 관한 것이면, 리셋 출력의 생성을 인에이블시키도록 페이지 선택 리셋 인에이블 회로가 제공된다. 도 9의 예에 있어서, 참조 번호 309로 집합적으로 칭해지는 회로는 이러한 기능을 충족시키지만, 다른 회로들도 대안적으로 채용될 수 있다. 예컨대, SR 래치부들 대신 D 플립 플롭이 사용될 수 있다.
도 9의 회로의 이해를 더 돕기 위해, 이제 2개의 특정 동작 예시들이 도 10 및 11을 참조하여 기술될 것이다. 먼저 도 10을 참조하여 보면, 이것은, 페이지 삭제 동작에 대한 연속적인 어드레스 입력들이 있을 때, 도 9의 회로가 동작하는 방식의 예를 도시한다. 2개의 사례가 도시되는데, 하나는, 2개의 어드레스들이 동일 블록 어드레스를 갖는 사례에 대한 것이고, 그리고 하나는, 2개의 어드레스들이 상이한 블록 어드레스들을 갖는 사례에 대한 것이다. 신호들은 도 9에서와 동일하게 명칭이 붙여지고 번호가 부여되었다. 오로지 싱글의 신호가 싱글 비트의 atd에 대해 도시되었다는 점에서, 간단한 표기법이 atd<16:6>에 대해 채용되었다.
동작은 Rst_b(302)상의 펄스(400)에 의해 리셋된다. 이것은 Pgpadd_input(327) 및 Latch_start(331)상의 알려진 상태를 만든다. 새로운 커맨드 어서트의 시작은 New_cmd_b(304)상의 펄스(402)에 의해 신호되는 것으로서 인식된다. 이것의 다음은, 커맨드가 페이지 삭제 커맨드라는 것을 표시하는 Cmd_Addip_pgperse(308)상의 펄스(404)이다. 이것은 래치되고 Pgpadd_input(327) 상의 천이(405)를 만든다. 새로운 커맨드 입력 다음에는 제1 로우 어드레스가 수신되었다는 것을 표시하는 Row_latch(310)상의 펄스(406)가 있다. 이것은 Latch_start(331)상의 천이(408)를 트리거(trigger)한다. Pgpadd_input(327)과 Latch_start(331)상의 하이 상태의 조합은 wr_en(323)상의 천이(410)를 초래한다. 차례로, wr_en(323)은 411에서 서브-어드레스 레지스터(332)내의 블록 어드레스들 Radd<16:6>의 래치를 트리거한다.
제1 어드레스에 대한 블록 어드레스는 412에 표시된다. 이것이 제1 어드레스라는 것을 생각하면, 새로운 블록 어드레스는 알려지지 않은 상태와는 상이할 것이다. 펄스가 11 atd 신호들 중 하나의 신호상에 실제로 발생할지라도, 이것은 atd<16:6>상의 펄스(414)에 의해 나타내어진다. 이것은 ATD 병합 회로에 의해 처리되며, 펄스(416)는, 자신의 차례에서 dec_rst_pgp(372)상의 메인 리셋 펄스(418)를 생성하는, atd_all(362)상에 생성된다. 이것은 임의의 래치된 어드레스들을 리셋시킬 것이지만, 이 시점에서는 아직 아무것도 래치되지 않았을 것이다. 이러한 동작은, 프리-디코더와 블록-디코더내에 어떤 상태가 있는지에 관계없이 리셋의 초기 동작이다. 프리-디코더와 블록 프리-디코더에 대한 리셋 동작 후에, 제1 수신된 블록 어드레스와 페이지 어드레스는 이전에 기술된 바와 같이 래치된다.
다소의 시간 후에, New_cmd_b(304)상의 펄스(422)에 의해 신호되는 바와 같이 다른 새로운 커맨드가 수신된다. 이것은, Latch_start(331)(네거티브 천이(423)) 및 Pgpadd_input(327)(네거티브 천이(425))을 리셋시키고, wr_en(네거티브 천이(427))를 리셋시킨다. 이것의 다음은, 커맨드가 페이지 삭제 커맨드의 일 부를 형성하는 어드레스라는 것을 표시하는 Cmd_Addip_pgperse(308)상의 펄스(424)이다. 이것은 래치되고 Pgpadd_input(327)상의 천이(429)를 만든다. 새로운 커맨드 입력 다음에는 어드레스가 수신되었다는 것을 표시하는 Row_latch(310)상의 펄스(426)가 있다. 이것은 Latch_start(331)상의 천이(428)를 트리거한다. Pgpadd_input(327)과 Latch_start(331)상의 하이 상태들의 조합은 wr_en(323)상의 천이(430)를 초래한다. 차례로, wr_en(323)은 431에 표시되는 바와 같이 서브-어드레스 레지스터(332)내의 블록 어드레스들 Radd<16:6>의 래치를 트리거한다.
제2 어드레스에 대한 블록 어드레스는 432에 표시된다. 이것이 제2 어드레스라는 것을 생각하면, 새로운 블록 어드레스는 전의 블록 어드레스와 상이하거나 상이하지 않을 수 있다. 새로운 블록 어드레스가 전의 블록 어드레스와 동일한 경우에 있어서, 결과적인 atd<16:6>은 335-1에 묘사된다. 이것은, atd<16:6> 신호들 중 임의의 하나의 신호상에 천이가 없다는 것을 표시하도록 간략한 표기법으로 되어 있다. atd_all이 로(low)인 것으로 귀착되고, 상기와 같이 메인 리셋 펄스가 없다. 새로운 블록 어드레스가 전의 블록 어드레스와 상이한 경우에 있어서, 결과적인 atd<16:6>은 335-2에 묘사된다. atd<16:6>상에 펄스(434)가 있고, 이것은, 11 atd 신호들 중 하나의 신호상에 펄스의 발생에 대한 간략한 표기법이다. 이것은 ATD 병합 회로에 의해 처리되며, 펄스(436)는, 자신의 차례에서 dec_rst_pgp(372)상의 메인 리셋 펄스(438)를 생성하는, atd_all(362)상에 생성된다. 이것은 전에 래치된 페이지 어드레스를 삭제시킬 것이고, 다음의 페이지 어드레스가 래치될 것이다.
이제 도 11을 검토하여 보면, 이것은 양쪽의 페이지 삭제 커맨드들이 아닌 순차적인 커맨드들에 대한 도 9의 회로의 동작의 예시이다. 예시는, 페이지 삭제 커맨드인 제1 커맨드의 처리에 대하여 도 10의 예시와 동일하며, 이것의 설명은 반복되지 않을 것이다. 다소의 시간 후에, New_cmd_b(304)상의 펄스(422)에 의해 신호되는 것으로서 다른 새로운 커맨드 시작이 인식된다. 이것은, Latch_start(331)(네거티브 천이(423)) 및 Pgpadd_input(327)(네거티브 천이(425))을 리셋시킨다. 이것은, 차례로 wr_en(323)(네거티브 천이(427))을 리셋시킨다. 이것의 다음에는, 커맨드가 페이지 삭제 커맨드라는 것을 표시하는 Cmd_Addip_pgperse(308)이 없다. 새로운 커맨드 입력 다음에는 어드레스가 수신되었다는 것을 표시하는 Row_latch(310)상의 제1 펄스(450)가 있다. 그것이 Pgpadd_input(327)과 Latch_start(331)상의 하이 상태들의 요구된 조합에 의해 인에이블되지 않았기 때문에, 이것은 회로의 임의의 추가적인 동작을 트리거하지 않는다.
상기한 실시예들에 있어서, 간략화의 목적을 위해, 도면들에 도시된 바와 같이, 디바이스 소자들과 회로들이 서로 연결되어 있다. 본 발명의 실질적인 어플리케이션들에 있어서, 소자들, 회로들 등은 서로 직접적으로 연결될 수 있다, 또한, 소자들, 회로들 등이 디바이스들 및 장치의 동작을 위해 필요한 다른 소자들, 회로들 등을 통해 서로 간접적으로 연결될 수 있다. 따라서, 실제 구성에 있어서, 회로 소자들과 회로들은 직접적으로 또는 간접적으로 서로 결합되거나 연결된다.
상기 실시예들은 플래시 메모리의 사용이 가정되었다. 보다 일반적으로는, 비휘발성 메모리가 채용될 수 있다.
본 발명의 상기한 실시예들은 예시만을 의도하였다. 변경, 변형, 및 변화들이, 오로지 이 명세서에 첨부된 청구범위에 의해서 규정되는 본 발명의 권리 범위로부터 벗어남 없이, 당업자에 의해 특정 실시예들에 초래될 수 있다.

Claims (20)

  1. 비휘발성 메모리내의 멀티-페이지 삭제 동작들을 제한하기 위한 페이지 선택 리셋 생성기 회로로서,
    일련의 어드레스들의 각 어드레스의 블록 어드레스 부분들을 수신하기 위한 입력;
    상기 일련의 어드레스들 중 2개의 어드레스들의 블록 어드레스 부분들이 상이할 때를 검출하는 어드레스 천이 검출 회로를 포함하고,
    페이지 선택 리셋 생성기 회로가 상기 2개의 어드레스들의 상기 블록 어드레스 부분들이 상이한 것을 검출시에 래치된 페이지들을 삭제하기 위한 리셋 출력을 생성하도록 동작할 수 있는, 페이지 선택 리셋 생성기 회로.
  2. 청구항 1에 있어서, 플래시 메모리를 포함하는 비휘발성 메모리내의 멀티-페이지 삭제 동작들을 제한하기 위한 것인, 페이지 선택 리셋 생성기 회로.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 어드레스들이 멀티-페이지 삭제 동작에 관한 것일 때, 상기 리셋 출력의 생성을 인에이블시키는 제1 페이지 선택 리셋 인에이블 회로를 더 포함하는, 페이지 선택 리셋 생성기 회로.
  4. 청구항 1 또는 청구항 2에 있어서,
    메인 어드레스 레지스터들내의 어드레스들의 래치를 반영하도록 시간을 맞추어 상기 리셋 출력의 생성을 인에이블시키는 제2 페이지 선택 리셋 인에이블 회로를 더 포함하는, 페이지 선택 리셋 생성기 회로.
  5. 청구항 1 또는 청구항 2에 있어서,
    상기 어드레스들이 멀티-페이지 삭제 동작에 관한 것일 때, 상기 리셋 출력의 생성을 인에이블시키는 제1 페이지 선택 리셋 인에이블 회로;
    메인 어드레스 레지스터들내의 어드레스들의 래치를 반영하도록 시간을 맞추어 상기 리셋 출력의 생성을 인에이블시키는 제2 페이지 선택 리셋 인에이블 회로를 더 포함하고,
    상기 페이지 선택 리셋 생성기 회로는, 상기 제1 페이지 선택 리셋 인에이블 회로와 상기 제2 페이지 선택 리셋 인에이블 회로의 양쪽에 의해 인에이블되었을 때에만 상기 리셋 출력을 생성하도록 동작될 수 있는, 페이지 선택 리셋 생성기 회로.
  6. 청구항 1에 있어서, 상기 어드레스 천이 검출 회로는,
    멀티-비트 블록 어드레스의 각 비트에 대해서,
    a) 상기 비트를 기록하고 기록된 어드레스 출력을 생성하기 위한 각각의 서브-어드레스 레지스터;
    b) 상기 기록된 어드레스 출력내의 천이를 검출하기 위한 각각의 비트 단위의 어드레스 검출 회로를 포함하고,
    상기 비트 단위의 어드레스 검출 회로들의 출력들을 결합시키기 위한 병합 회로를 포함하는, 페이지 선택 리셋 생성기 회로.
  7. 청구항 6에 있어서, 각각의 비트 단위의 어드레스 검출 회로는,
    상승하는 어드레스 천이들을 검출하기 위한 제1 회로;
    하강하는 어드레스 천이들을 검출하기 위한 제2 회로;
    상기 제1 회로와 상기 제2 회로의 출력들을 결합시키기 위한 회로를 포함하는, 페이지 선택 리셋 생성기 회로.
  8. 청구항 7에 있어서,
    상기 상승하는 어드레스 천이들을 검출하기 위한 제1 회로는,
    a) 서로 순서대로 연결된 반전기 및 지연 소자;
    b) 상기 기록된 어드레스 출력들 중 하나를 수신하도록 연결되는 제1 입력을 갖고, 상기 반전기에 의한 반전과 상기 지연 소자에 의한 지연 후에 상기 기록된 어드레스 출력들 중 상기 하나를 수신하도록 연결되는 제2 입력을 갖는 NAND 게이트를 포함하며,
    상기 하강하는 어드레스 천이들을 검출하기 위한 제2 회로는,
    a) 반전기 및 지연 소자;
    b) 상기 반전기에 의한 반전 후에 상기 기록된 어드레스 출력들 중 하 나를 수신하도록 연결되는 제1 입력을 갖고, 상기 지연 소자에 의한 지연 후에 상기 기록된 어드레스 출력들 중 상기 하나를 수신하도록 연결되는 제2 입력을 갖는 NAND 게이트를 포함하는, 페이지 선택 리셋 생성기 회로.
  9. 청구항 6 내지 8 중 어느 한 항에 있어서, 상기 멀티-비트 블록 어드레스의 각 비트에 대해서, 상기 각각의 서브-어드레스 레지스터는,
    상기 비트를 수신하도록 연결되는 입력을 갖는 SR 래치부;
    상기 어드레스들이 멀티-페이지 삭제 동작에 관한 것일 때 상기 리셋 출력의 생성을 인에이블시키는, 상기 SR 래치부로의 상기 비트의 래치를 인에이블시키기 위한 인에이블 회로를 포함하는, 페이지 선택 리셋 생성기 회로.
  10. 청구항 1 또는 청구항 2에 있어서,
    메인 리셋 펄스 생성기 회로를 더 포함하는, 페이지 선택 리셋 생성기 회로.
  11. 각 블록이 복수의 페이지들로 배열된 비휘발성 메모리 셀들을 포함하는 복수의 메모리 블록들;
    각 페이지에 대한 각각의 래치 회로로서, 각 페이지는 페이지 어드레스를 갖고, 상기 페이지들의 상기 페이지 어드레스들은 각 블록내에서 고유하고, 각 페이지의 상기 페이지 어드레스는 각각의 다른 블록내의 대응 페이지의 페이지 어드레스와 동일한, 각 페이지에 대한 각각의 래치 회로;
    각 블록에 대한 각각의 블록 인에이블 회로;
    블록 어드레스 부분에 의해 식별되는 상기 블록에 대한 상기 블록 인에이블 회로를 인에이블시키는 것에 의해 페이지 삭제 커맨드의 각 어드레스의 블록 어드레스 부분을 처리하는 블록 프리-디코더(pre-decoder) 회로;
    페이지 어드레스 부분에 의해 식별되는 상기 페이지 어드레스를 가진 각 페이지에 대한 상기 래치 회로를 설정하는 것에 의해 페이지 삭제 커맨드의 각 어드레스의 페이지 어드레스 부분을 처리하는 페이지 프리-디코더 회로;
    페이지 선택 리셋 생성기 회로를 포함하며,
    상기 페이지 선택 리셋 생성기 회로는,
    일련의 어드레스들의 각 어드레스의 블록 어드레스 부분들을 수신하기 위한 입력;
    상기 일련의 어드레스들 중 2개의 어드레스들의 블록 어드레스 부분들이 상이할 때를 검출하는 어드레스 천이 검출 회로를 포함하고,
    상기 페이지 선택 리셋 생성기 회로가 상기 2개의 어드레스들의 상기 블록 어드레스 부분들이 상이한 것을 검출시에 래치된 페이지들을 삭제하기 위한 리셋 출력을 생성하도록 동작할 수 있고,
    상기 래치 회로들은, 또한 상기 페이지 삭제 커맨드의 전체 어드레스들이 상기 블록 프리-디코더, 상기 페이지 프리-디코더, 및 상기 페이지 선택 리셋 생성기 회로에 의해 처리되고 난 후에 상기 인에이블된 블록들의 상기 선택된 페이지들에 삭제 전압을 연결시키도록 동작할 수 있고,
    2 이상의 상이한 블록 어드레스들에 관한 멀티-페이지 삭제 동작으로 인한 페이지들의 우발적인 삭제가 방지되는, 메모리 회로.
  12. 청구항 11에 있어서, 상기 비휘발성 메모리는 플래시 메모리를 포함하는, 메모리 회로.
  13. 청구항 11 또는 청구항 12에 있어서, 상기 래치 회로들은, 상기 페이지 선택 리셋 생성기 회로에 의해 생성되는 상기 리셋 출력을 수신하기 위한 공통적으로 연결된 리셋 입력을 갖는, 메모리 회로.
  14. 복수의 어드레스들의 각각이 블록 어드레스 부분 및 페이지 어드레스 부분을 포함하는, 비휘발성 메모리에 관계하는 멀티-페이지 삭제 동작의 복수의 어드레스들의 각각에 대해,
    a) 상기 블록 어드레스 부분이 상기 복수의 어드레스들 중에 전(前)의 어드레스의 블록 어드레스 부분과 상이한지의 여부를 검출하는 단계;
    b) 상기 블록 어드레스가 상기 복수의 어드레스들 중에 상기 전의 어드레스의 블록 어드레스와 상이하다는 것을 검출시에 페이지들 및 블록들의 임의의 전의 선택들을 리셋시키는 단계;
    c) 각각의 복수의 블록들내의 각각의 페이지를 선택하는 단계;
    d) 상기 복수의 블록들의 각각을 선택하는 단계를 포함하며,
    상기 검출하는 단계, 상기 리셋시키는 단계, 상기 각각의 페이지를 선택하는 단계, 및 각 어드레스의 상기 복수의 블록들의 각각을 선택하는 단계 후에, 싱글의 잔여 블록 어드레스가 선택될 것이며, 상기 싱글의 잔여 선택된 블록내의 임의의 선택된 페이지들을 삭제하는 단계를 더 포함하는, 방법.
  15. 청구항 14에 있어서,
    상기 전의 선택들을 리셋시키기 위해 리셋 출력을 생성하는 단계를 더 포함하는, 방법.
  16. 청구항 15에 있어서,
    메인 어드레스 레지스터들내의 어드레스들을 래치시키는 단계;
    상기 리셋 출력의 생성이 상기 메인 어드레스 레지스터들내의 어드레스들의 래치를 반영하도록 시간을 맞추는 단계를 더 포함하는, 방법.
  17. 청구항 14 또는 15에 있어서,
    각각의 어드레스가 블록 어드레스 부분 및 페이지 어드레스 부분을 포함하는, 어드레스들을 수신하는 단계;
    각각의 수신된 어드레스에 대해, 상기 어드레스가 페이지 삭제 동작의 부분인가를 판정하는 단계;
    상기 수신된 어드레스가 페이지 삭제 동작의 부분이라고 판정된 경우에만 상기 검출하는 단계 및 상기 리셋시키는 단계를 실행하는 단계를 더 포함하는, 방법.
  18. 청구항 14 내지 16 중 어느 한 항에 있어서, 상기 블록 어드레스 부분이 상기 복수의 어드레스들 중 상기 전의 어드레스의 블록 어드레스 부분과 상이한지의 여부를 검출하는 단계는,
    멀티-비트 블록 어드레스의 각 비트에 대해,
    a) 상기 비트를 각각의 서브-어드레스 레지스터내로 기록하는 단계;
    b) 상기 서브-어드레스 레지스터의 출력내의 천이를 검출하도록 비트 단위의 어드레스 검출을 실행하는 단계를 포함하며,
    상기 비트 단위의 어드레스 검출의 출력들을 결합시키는 단계를 포함하는, 방법.
  19. 청구항 18에 있어서, 상기 비트 단위의 어드레스 검출을 실행하는 단계는,
    상승하는 어드레스 천이들을 검출하는 단계; 및
    하강하는 어드레스 천이들을 검출하는 단계를 포함하는, 방법.
  20. 청구항 14 내지 16 중 어느 한 항에 있어서, 플래시 메모리에 적용되는, 방법.
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