KR101466850B1

KR101466850B1 - 데이터 전송 장치

Info

Publication number: KR101466850B1
Application number: KR1020080135770A
Authority: KR
Inventors: 김상섭
Original assignee: 주식회사 동부하이텍
Priority date: 2008-12-29
Filing date: 2008-12-29
Publication date: 2014-12-11
Anticipated expiration: 2028-12-29
Also published as: US8339353B2; US20100164853A1; KR20100077741A; TW201112225A; CN101876888A

Abstract

본 발명은 데이터 전송 장치를 제공하는 데 있다. 이 장치는, 입력 클럭에 동기된 멀티 위상 클럭들을 생성하는 지연 고정 루프(DLL)와, 선택 신호에 응답하여 멀티 위상 클럭들을 선택하는 클럭 선택부와, 멀티 위상 클럭들이 일정한 주기로 클럭 선택부에서 선택되도록, 입력 클럭과 변조 정보를 이용하여 선택 신호를 생성하는 변조 제어부와, 클럭 선택부에서 선택된 결과를 이용하여 제1 래치 클럭 및 제2 래치 클럭을 생성하는 클럭 발생부 및 제1 및 제2 래치 클럭들을 이용하여 입력 데이터를 전송하는 데이터 전송부를 구비하는 것을 특징으로 한다. 그러므로, SSCG를 이용하여 EMI를 감쇄하는 일반적인 데이터 전송 장치와 적어도 동등한 수준의 EMI 감쇄 효과를 제공할 수 있고, 데이터 에러 발생 확률을 제거할 수 있고, FIFO 메모리의 필요성을 제거하여 IC의 면적을 감소시켜 IC의 소형화에 기여하고 특히 일반적인 데이터 전송 장치가 갖는 SSCG의 기능을 IC의 내부에서 실현하여 생산성을 향상시킬 수 있는 효과를 갖는다.

데이터 전송, 평판 디스플레이, 타이밍 제어부

Description

데이터 전송 장치{Data transmission apparatus}

본 발명은 데이터 전송에 관한 것으로서, 특히 스프레드 스펙트럼 클럭 발생(SSCG:Spread Spectrum Clocking Generating) 등에 관련된 데이터 전송 장치에 관한 것이다.

근래 그 규모나 활용도가 넓게 확산되고 있는 평판 디스플레이(FPD:Flat Panel Display) 제품을 비롯한 디지털 제품 분야에는 전자기파 간섭(EMI:Electromagnetic interference) 문제가 점점 심각한 문제로 대두되고 있다. 더우기, 텔레비전이나 모니터 등 디스플레이의 해상도가 점차 높아짐에 따라 더 많은 데이터의 전송을 요하게 되었다. 예를 들어, 이와 같은` 많은 데이터의 요구에 따라 높은 전송 속도로 데이터를 전송할 때, FPD의 타이밍 제어부(미도시)와 칼럼(column) 구동 집적 회로(미도시)인 소스 드라이버(미도시) 사이의 데이터 신호를 전송하는 배선에서 특히 전자기파 간섭(EMI)이 가장 많이 발생된다. 이를 해결하고자 하는 노력도 같이 진행되고 있다.

한편, EMI를 해결할 수 있는 대표적인 구현 방법들중에서, 로직 회로(logic circuit)의 동기 클럭의 주파수를 주파수 확산시켜, 특정 대역의 EMI를 주변 대역 으로 확산시키는 스프레드 스펙트럼 클럭 발생 발생(SSCG:Spread Spectrum Clocking Generating) 방법이 있다.

도 1은 SSCG를 이용한 일반적인 데이터 전송 장치의 개략적인 블럭도로서, D 플립플롭(f/f:flip flop)들(10 및 16), 선입선출버퍼(FIFO:First Input First Output) 메모리(12) 및 SSCG(14)로 구성된다. D f/f(10)는 입력 데이터를 제1 래치 클럭(CLKI)에 응답하여 FIFO 메모리(12)로 출력한다.

도 1에 도시된 데이터 전송 장치는 일반적인 평판 디스플레이(FPD)의 타이밍 제어부(Timing controller)에서 사용된다. 이 장치는, 1차 래치(latch) 클럭(CLKI)에 의한 특정 대역의 EMI 레벨을 주변의 대역으로 확산시켜 전체적인 EMI 수준을 낮추기 위해, 집적 회로(IC)의 외부 또는 내부에 SSCG(14)를 사용한다. 이때, 클럭 영역(Domain)이 달라져 발생할 수 있는 데이터의 전송 오류를 방지하고자, 데이터 전송 장치는 일정량의 데이터를 저장하는 FIFO 메모리(12)를 더 갖고 있다. FIFO 메모리(12)의 크기는 SSCG(12)를 제어하는 변조주파수(Modulation frequency)와 변조율(Modulation rate)의 정도에 따라 결정된다.

도 2 (a) 내지 (c)들은 도 1에 도시된 각 부의 파형도를 나타낸다.

도 2 (a)는 SSCG(14)로부터 발생되는 제2 래치 클럭의 파형도를 나타내고, 도 2 (b)는 D f/f(10)로부터 출력되는 데이터의 파형도를 나타내고, 도 2 (c)는 제2 래치 클럭의 스펙트럼을 나타낸다. 도 2 (c)에서 횡축은 주파수를 나타내고 종축은 신호의 크기 즉 레벨을 나타내다.

도 2 (a) 내지 (c)를 참조하면, 도 1에 도시된 데이터 전송 장치는 SSCG(14) 를 이용하여 EMI 감쇄시킴을 출력 변조 신호와 그 주파수 스펙트럼을 통해 알 수 있다. 즉, 전술한 바와 같이 스프레드 스펙트럼의 효과를 확인할 수 있다. 이때, 전술한 일반적인 데이터 전송 장치는 다음과 같이 여러 가지의 문제점들을 갖는다.

먼저, 도 1에 도시된 장치에서, SSCG(14)의 입력과 출력 사이의 동기 클럭의 영역이 달라지는 필연 관계가 형성된다. 따라서 이론적으로 무한대 크기의 FIFO 메모리(12)가 필요하다. 따라서, 변조 주파수 및 변조율을 제한하여, FIFO 메모리(12)가 일정량만을 저장할 수 있다고 하더라도, 데이터의 전송이 가능하게 할 수 있다. 그러나, 이로 인하여, 변조 주파수 및 변조율의 사용 한계를 유발하게 된다. 그러나, EMI를 감쇄할 수 있도록, 일정 수준의 변조 주파수와 변조율을 확보하기 위해 FIFO 메모리(12)의 용량의 충분히 확보되어야 한다. 만일, FIFO 메모리(12)의 용량이 충분히 확보되지 못한다면, 데이터 전송의 오류(Error)가 발생한다. 따라서, 수십 내지 수백 ㎑의 변조주파수와 수 %의 변조율을 고려하면 상당량의 메모리 공간이 필요하게 된다. 따라서, FIFO 메모리(12)의 크기가 커지는 문제점이 있다.

게다가, 전술한 일반적인 데이터 전송 장치는 동기 클럭의 주파수 변조를 하기 위한 SSCG(14)를 IC의 외부에 장착한다. 이로 인하여, 제품의 전체적인 생산성을 저하시키게 되는 문제점이 있다. 만일, IC의 내부에 SSCG(14)를 장착하고자 하더라도, FIFO 메모리(12)로 인해 SSCG(14) 자체가 갖는 크기가 증가하여 IC의 제품경쟁력 및 제품의 생산성을 저하시키게 되는 문제점이 있다.

본 발명이 이루고자 하는 기술적 과제는, EMI를 해결하기 위해 새로운 방식으로 스프레드 스펙트럼 클럭(SSC:Spread spectrum clock)을 도입하여 데이터를 전송할 수 있는 데이터 전송 장치를 제공하는 데 있다.

상기 과제를 이루기 위한 본 발명에 의한 데이터 전송 장치는, 입력 클럭에 동기된 멀티 위상 클럭들을 생성하는 지연 고정 루프(DLL)와, 선택 신호에 응답하여 상기 멀티 위상 클럭들을 선택하는 클럭 선택부와, 상기 멀티 위상 클럭들이 일정한 주기로 상기 클럭 선택부에서 선택되도록, 상기 입력 클럭과 변조 정보를 이용하여 상기 선택 신호를 생성하는 변조 제어부와, 상기 클럭 선택부에서 선택된 결과를 이용하여 제1 래치 클럭 및 제2 래치 클럭을 생성하는 클럭 발생부 및 상기 제1 및 제2 래치 클럭들을 이용하여 입력 데이터를 전송하는 데이터 전송부로 구성되는 것이 바람직하다.

본 발명에 의한 데이터 전송 장치는 SSCG(14)를 이용하여 EMI를 감쇄하는 일반적인 데이터 전송 장치와 적어도 동등한 수준의 EMI 감쇄 효과를 제공할 수 있고,

일반적인 데이터 전송 장치에서 발생하는 데이터 에러(data error) 발생 확률을 제거할 수 있고,

일반적인 데이터 전송 장치와 비교할 때 FIFO 메모리(12)의 필요성을 제거하여 IC의 면적을 감소시켜 IC의 소형화에 기여하고

특히 일반적인 데이터 전송 장치가 갖는 SSCG(14)의 기능을 IC의 내부에서 실현하여 생산성을 향상시킬 수 있는 효과를 갖는다.

이하, 본 발명의 실시예에 의한 데이터 전송 장치를 첨부한 도면들을 참조하여 다음과 같이 설명한다.

도 3은 본 발명의 실시예에 의한 데이터 전송 장치의 개략적인 블럭도이다.

도 3에 도시된 데이터 전송 장치는 지연 고정 루프(DLL:Delay Locked Loop)(30), 클럭 선택부(40), 변조 제어부(50), 클럭 발생부(60) 및 데이터 전송부(70)로 구성된다.

도 4는 도 3에 도시된 각 부의 파형도들을 나타낸다. 여기서, CLKI는 입력 클럭을 나타내고, DLLO는 DLL(30)의 출력을 나타내고, LCLK1은 제1 래치 클럭을 나타내고, DO1는 D 플립플롭(D-FF)(72)의 출력을 나타내고, LCLK2는 제2 래치 클럭을 나타낸다.

먼저, DLL(30)은 입력 클럭(CLKI)에 동기된 멀티 위상(multi-phase) 클럭들을 생성하고, 생성된 멀티 위상 클럭들을 클럭 선택부(40)로 출력한다. 예를 들어, DLL(30)은 입력 클럭(CLKI)을 도 4에 도시된 바와 같이 일정한 시간 간격으로 지연하고, 지연된 결과들을 멀티 위상 클럭들로 출력할 수 있다.

클럭 선택부(40)는 변조 제어부(50)로부터 제공받은 선택 신호(SEL)에 응답 하여 멀티 위상 클럭들을 선택하고, 선택한 멀티 위상 클럭들을 클럭 발생부(60)로 출력한다. 이를 위해, 클럭 선택부(40)는 멀티 플렉서(MUX:MUltipleXer)(42)로 구현될 수 있다. 즉, 멀티 플렉서(42)는 선택 신호(SEL)에 응답하여 멀티 위상 클럭들을 멀티플렉싱하여 출력한다.

변조 제어부(50)는 입력 클럭(CLKI)과 변조 정보(MOD:MODulation information)를 이용하여 선택 신호(SEL)를 생성하고, 생성된 선택 신호(SEL)을 클럭 선택부(40)로 출력한다. 따라서, 선택 신호(SEL)에 응답하여 멀티 위상 클럭들이 일정한 주기로 클럭 선택부(40)에서 선택될 수 있다.

도 5는 도 3에 도시된 변조 제어부(50)의 본 발명의 실시예(50A)에 의한 블럭도로서, N-비트 카운터(52) 및 상태 머신(state machine)부(54)로 구성된다.

N-비트 카운터(52)는 변조 정보(MOD)에 상응하여 카운팅할 비트 수(N)를 결정하고, 결정된 비트 수(N) 만큼 입력 클럭(CLKI)의 개수를 카운팅한다. 예를 들어, N-비트 카운터(52)는 입력 클럭(CLKI)의 상승 엣지(rising edge)의 개수를 카운팅하고, 카운팅된 결과를 입력 클럭(CLKI)의 개수로서 결정할 수 있다.

상태 머신부(54)는 현재 상태의 먹스(MUX) 정보를 다음 상태의 먹스(MUX) 정보로 변경시키는 역할을 한다. 이를 위해, 상태 머신부(54)는 변조 정보(MOD)에 상응하여 상태의 개수를 결정하고, 결정된 개수의 상태들을 N-비트 카운터(52)에서 카운팅된 결과에 따라 변경시키고, 그 변경시킨 결과를 선택 신호(SEL)로서 출력한다.

한편, 클럭 발생부(60)는 클럭 선택부(40)에서 선택된 결과를 이용하여 도 4 에 도시된 바와 같이 제1 래치 클럭(LCLK1) 및 제2 래치 클럭(LCLK2)을 생성하고, 생성된 클럭들(LCLK1 및 LCLK2)을 데이터 전송부(70)로 출력한다.

도 6은 도 3에 도시된 클럭 발생부(60)의 본 발명의 실시예(60A)에 의한 블럭도로서, 제1 및 제2 SR 플립플롭(flip-flop)들(62 및 64)로 구성된다.

제1 SR 플립플롭(62)은 클럭 선택부(40)에서 선택된 멀티 위상 클럭들중 고정된 위상을 갖는 클럭들의 리셋 성분(RESET1)과 세트 성분(SET1)을 각각 받는 리셋 단자(R) 및 세트 단자(S)을 갖고, 도 4에 도시된 제1 래치 클럭(LCLK1)을 출력하는 정 출력단자(Q)를 갖는다. 제2 SR 플립플롭(64)은 클럭 선택부(40)에서 선택된 멀티 위상 클럭들중 변조 정보(MOD)에 따라 주기적으로 변하는 위상차를 갖는 클럭들의 리셋 성분(RESET2)과 세트 성분(SET2)을 각각 받는 리세 단자(R) 및 세트 단자(S)를 갖고, 도 4에 도시된 제2 래치 클럭(LCLK2)을 출력하는 정 출력단자(Q)를 갖는다.

한편, 데이터 전송부(70)는 클럭 발생부(60)로부터 제공되는 제1 및 제2 래치 클럭들(LCLK1 및 LCLK2)을 동기 클럭으로서 이용하여 입력 데이터(DATAIN)를 전송한다. 이를 위해, 데이터 전송부(70)는 제1 및 제2 D 플립플롭(D-FF)들(72 및 74)로 구성될 수 있다.

제1 D 플립플롭(72)은 데이터 입력 단자를 통해 도 4에 도시된 바와 같은 입력 데이터(DATAIN)를 제1 래치 클럭(LCLK1)에 응답하여 받고, 정 출력단자(Q)를 통해 도 4에 도시된 바와 같이 한 번 래치된 데이터(DO1)를 출력한다. 제2 D 플립플롭(74)은 데이터 입력 단자를 통해 도 4에 도시된 바와 같은 한 번 래치된 데이 터(DO1)를 제2 래치 클럭(LCLK2)에 응답하여 받고, 정 출력 단자(Q)를 통해 출력 데이타(DATAOUT)를 출력한다.

전술한 본 발명에 의한 데이터 전송 장치는, 일정한 주기를 갖는 위상 변조 클럭(LCLK2)으로 인해 입력 데이터(DATAIN)와 최종 출력 동기 클럭(LCLK2)은 같은 변조 정보(MOD)에 따라 위상 변조된다. 이는, SSCG(14)의 출력 주파수를 시간적 확산시키는 일반적인 데이터 전송 장치에서 실현할 수 있는 전자파 간섭(EMI)의 감쇄를 적어도 동일한 수준에서 얻을 수 있도록 한다.

또한, PLL을 이용한 SSCG(14)를 이용하는 일반적인 데이터 전송 장치는 클럭 영역(clock domain)의 단절로 인해 데이터 에러의 발생 확률이 높은 반면, 본 발명에 의한 데이터 전송 장치는 DLL(30)을 사용하여 근본적으로 클럭 영역의 단절이 이루어지지 않으므로, 데이터 에러의 발생 확률을 원천적으로 제거할 수 있다.

또한, 본 발명에서는 SSCG(14)를 이용하는 일반적인 데이터 전송 장치에서 클럭영역(clock domain)의 단절로 인한 데이터 에러의 발생 확률을 줄이기 위해 추가적으로 사용되는 FIFO 메모리(12)와 같은 버퍼 메모리(buffer memory)의 필요성을 근본적으로 제거할 수 있다. 그러므로, 본 발명에 의한 데이터 전송 장치가 IC에 집적된다고 하더라도 IC의 면적을 상당 부분 줄일 수 있다.

또한, 일반적인 데이터 전송 장치에서 PLL 바탕의 SSCG(14)를 사용하므로 인해 상당히 큰 면적을 차지하는 반면, 본 발명은 작은 면적만을 차지하는 DLL(30)을 대체하여 사용하므로, 일반적으로 외부에서 제공되는 SSCG의 기능을 IC 내부로 옮길 수 있으므로 IC 면적으로 상당 부분을 더욱 줄일 수 있다.

전술한 본 발명에 의한 데이터 전송 장치는 평판 디스플레이(FPD)의 타이밍 제어부에 포함될 수 있다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.

도 1은 SSCG를 이용한 일반적인 데이터 전송 장치의 개략적인 블럭도이다.

도 4는 도 3에 도시된 각 부의 파형도들을 나타낸다.

도 5는 도 3에 도시된 변조 제어부의 본 발명의 실시예에 의한 블럭도이다.

도 6은 도 3에 도시된 클럭 발생부의 본 발명의 실시예에 의한 블럭도이다.

* 도면의 주요부분에 대한 부호의 설명

30 : 지연 고정 루프 40 : 클럭 선택부

50 : 변조 제어부 60 : 클럭 발생부

70 : 데이터 전송부

Claims

입력 클럭에 동기된 멀티 위상 클럭들을 생성하는 지연 고정 루프(DLL);

선택 신호에 응답하여 상기 멀티 위상 클럭들을 선택하는 클럭 선택부;

상기 멀티 위상 클럭들이 일정한 주기로 상기 클럭 선택부에서 선택되도록, 상기 입력 클럭과 변조 정보를 이용하여 상기 선택 신호를 생성하는 변조 제어부;

상기 클럭 선택부에서 선택된 결과를 이용하여 제1 래치 클럭 및 제2 래치 클럭을 생성하는 클럭 발생부; 및

상기 제1 및 제2 래치 클럭들을 이용하여 입력 데이터를 전송하는 데이터 전송부를 구비하는 것을 특징으로 하는 데이터 전송 장치.
제1 항에 있어서, 상기 변조 제어부는

상기 변조 정보에 상응하여 결정된 비트 수(N) 만큼 상기 입력 클럭의 개수를 카운팅하는 N-비트 카운터; 및

상기 변조 정보에 상응하여 결정된 개수의 상태들을, 상기 N-비트 카운터에서 카운팅된 결과에 따라 변경시키는 상태 머신부를 구비하는 것을 특징으로 하는 데이터 전송 장치.
제1 항에 있어서, 상기 클럭 발생부는

상기 선택된 멀티 위상 클럭들중 고정된 위상을 갖는 클럭들의 리셋 성분과 세트 성분을 각각 받는 리셋 및 세트 단자들을 갖고, 상기 제1 래치 클럭을 출력하는 정 출력단자를 갖는 제1 SR 플립플롭; 및

상기 선택된 멀티 위상 클럭들중 상기 변조 정보가 반영된 위상을 갖는 클럭들의 리셋 성분과 세트 성분을 각각 받는 리셋 및 세트 단자들을 갖고, 상기 제2 래치 클럭을 출력하는 정 출력단자를 갖는 제2 SR 플립플롭을 구비하는 것을 특징으로 하는 데이터 전송 장치.
제1 항에 있어서, 상기 데이터 전송부는

상기 제1 래치 클럭에 응답하여 상기 입력 데이터를 출력하는 제1 D 플립플롭; 및

상기 제2 래치 클럭에 응답하여 상기 제1 D 플립플롭의 출력을 출력 데이타로서 출력하는 제2 D 플립플롭을 구비하는 것을 특징으로 하는 데이터 전송 장치.
제2 항에 있어서, 상기 N-비트 카운터는 상기 입력 클럭의 상승 엣지의 개수를 상기 입력 클럭의 개수로서 카운팅하는 것을 특징으로 하는 데이터 전송 장치.
제1 항에 있어서, 상기 데이터 전송 장치는 평판 디스플레이의 타이밍 제어부에 포함되는 것을 특징으로 하는 데이터 전송 장치.