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KR101433615B1 - 표시 기판, 이의 제조 방법 및 이를 구비한 표시 패널 - Google Patents

표시 기판, 이의 제조 방법 및 이를 구비한 표시 패널 Download PDF

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KR101433615B1
KR101433615B1 KR1020080007945A KR20080007945A KR101433615B1 KR 101433615 B1 KR101433615 B1 KR 101433615B1 KR 1020080007945 A KR1020080007945 A KR 1020080007945A KR 20080007945 A KR20080007945 A KR 20080007945A KR 101433615 B1 KR101433615 B1 KR 101433615B1
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KR
South Korea
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electrode
gate
pixel
electrically connected
switching element
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김종오
김성만
주선규
이봉준
신재민
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삼성디스플레이 주식회사
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Abstract

표시 기판은 제1 스위칭 소자, 제2 스위칭 소자, 제1 화소 전극, 제2 화소 전극, 메인 스토리지 전극 및 서브 스토리지 전극을 포함한다. 제1 스위칭 소자는 데이터 배선과 제1 게이트 배선에 연결된다. 제2 스위칭 소자는 데이터 배선과 제1 게이트 배선과 인접한 제2 게이트 배선에 연결된다. 제1 화소 전극은 제1 스위칭 소자와 전기적으로 연결된다. 제2 화소 전극은 제2 스위칭 소자와 전기적으로 연결되고, 제1 화소 전극과 제2 게이트 배선의 연장방향으로 인접하게 형성된다. 메인 스토리지 전극은 제1 및 제2 화소 전극간의 이격 영역에 제1 및 제2 화소 전극의 일단부들과 각각 중첩되도록 형성되고, 공통 전압이 인가된다. 서브 스토리지 전극은 제1 및 제2 게이트 배선과 각각 이격되고, 제1 및 제2 화소 전극의 타단부들과 부분적으로 중첩되도록 형성된다.
메인 스토리지 전극, 서브 스토리지 전극, 화소 전극, 반감 구조

Description

표시 기판, 이의 제조 방법 및 이를 구비한 표시 패널{DISPLAY SUBSTRATE, METHOD FOR MANUFACTURING THE SAME AND DISPLAY PANEL HAVING THE DISPLAY SUBSTRATE}
본 발명은 표시 기판, 이의 제조 방법 및 이를 구비한 표시 패널에 관한 것으로, 보다 상세하게는 액정표시장치에 사용되는 표시 기판, 이의 제조 방법 및 이를 구비한 표시 패널에 관한 것이다.
일반적으로 액정표시장치는 액정표시패널과, 상기 액정표시패널에 광을 제공하는 백라이트 유닛을 포함한다. 상기 액정표시패널은 복수의 데이터 배선들과 상기 데이터 배선들과 교차하는 복수의 게이트 배선들을 포함하며, 상기 데이터 배선들과 게이트 배선들에 의해 복수의 화소들이 정의된다.
최근 제조 원가를 절감하기 위한 구조로, 하나의 데이터 배선을 공유하여 좌, 우측으로 인접한 화소들에 데이터 전압을 인가하는 반감 구조가 사용되고 있다. 상기 반감 구조의 액정표시패널은 플리커(flicker) 형태의 세로줄 얼룩이 발생한다. 상기 세로줄 얼룩의 원인으로는 데이터 배선과 화소 전극간의 커플링 커패시턴스와, 화소 전극과 게이트 배선간의 커플링 커패시턴스 및 화소 전극과 화소 전 극간의 커플링 커패시턴스 등을 들 수 있다.
또한, 상기 반감 구조의 액정표시패널은 데이터 배선의 개수가 반으로 줄어든 반면 게이트 배선의 개수는 배로 증가된다. 즉, 한 수평라인에 배열된 화소들은 상, 하측에 형성된 2개의 게이트 배선들을 통해 좌, 우측 화소들이 각각 구동된다. 이에 따라서, 상기 반감 구조의 액정표시패널은 개구율이 저하되는 단점을 가진다.
상기 반감 구조의 액정표시패널은 세로줄 얼룩 및 개구율 저하의 문제점을 가지고 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 표시 품질을 개선함과 동시에 고개구율 구조를 가지는 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 기판을 제조하는 데 특히 적합한 표시 기판의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 표시 기판을 구비한 표시 패널을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 기판은 제1 스위칭 소자, 제2 스위칭 소자, 제1 화소 전극, 제2 화소 전극, 메인 스토리지 전극 및 서브 스토리지 전극을 포함한다. 상기 제1 스위칭 소자는 데이터 배선과 제1 게 이트 배선에 연결된다. 상기 제2 스위칭 소자는 상기 데이터 배선과 상기 제1 게이트 배선과 인접한 제2 게이트 배선에 연결된다. 상기 제1 화소 전극은 상기 제1 스위칭 소자와 전기적으로 연결된다. 상기 제2 화소 전극은 상기 제2 스위칭 소자와 전기적으로 연결되고, 상기 제1 화소 전극과 상기 제2 게이트 배선의 연장방향으로 인접하게 형성된다. 상기 메인 스토리지 전극은 상기 제1 및 제2 화소 전극간의 이격 영역에 상기 제1 및 제2 화소 전극의 일단부들과 각각 중첩되도록 형성되고, 공통 전압이 인가된다. 상기 서브 스토리지 전극은 상기 제1 및 제2 게이트 배선과 각각 이격되고, 상기 제1 및 제2 화소 전극의 타단부들과 부분적으로 중첩되도록 형성된다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시 기판의 제조 방법은 베이스 기판 위에 데이터 배선, 상기 데이터 배선으로부터 돌출된 연결 배선, 제1 스위칭 소자의 게이트 전극, 제2 스위칭 소자의 게이트 전극, 게이트 배선이 연장되는 방향으로 인접한 제1 및 제2 화소 영역에 플로팅 구조로 형성된 서브 스토리지 배선을 포함하는 제1 도전 패턴을 형성한다. 상기 제1 도전 패턴이 형성된 베이스 기판 위에 제1 게이트 배선, 상기 제1 게이트 배선과 인접한 제2 게이트 배선, 상기 제1 스위칭 소자의 소스 전극, 상기 제2 스위칭 소자의 소스 전극, 및 상기 제1 및 제2 화소 영역간의 경계 영역에 형성된 메인 스토리지 전극을 포함하는 제2 도전 패턴을 형성한다. 상기 제2 도전 패턴이 형성된 베이스 기판 위에 상기 제1 게이트 배선과 상기 제1 스위칭 소자의 게이트 전극을 연결하는 제1 콘택 전극, 상기 데이터 배선과 상기 제1 스위칭 소자의 소스 전극을 연결하는 제2 콘택 전극, 상기 제2 게이트 배선과 상기 제2 스위칭 소자의 게이트 전극을 연결하는 제3 콘택 전극, 상기 연결 배선과 상기 제2 스위칭 소자의 소스 전극을 연결하는 제4 콘택 전극, 상기 제1 화소 영역에 형성된 제1 화소 전극 및 상기 제2 화소 영역에 형성된 제2 화소 전극을 포함하는 제3 도전 패턴을 형성한다.
상기한 본 발명의 또 다른 목적을 실현하기 위한 실시예에 따른 표시 패널은 표시 기판 및 대향 기판을 포함한다. 상기 표시 기판은 데이터 배선과 제1 게이트 배선에 연결된 제1 스위칭 소자와, 상기 데이터 배선과 상기 제1 게이트 배선과 인접한 제2 게이트 배선에 연결된 제2 스위칭 소자와, 상기 제1 스위칭 소자와 전기적으로 연결된 제1 화소 전극과, 상기 제2 스위칭 소자와 전기적으로 연결되고, 상기 제1 화소 전극과 상기 제2 게이트 배선의 연장방향으로 인접하게 형성된 제2 화소 전극과, 상기 제1 및 제2 화소 전극간의 이격 영역에 상기 제1 및 제2 화소 전극의 일단부들과 각각 중첩되도록 형성되고, 공통 전압이 인가되는 메인 스토리지 전극, 및 상기 제1 및 제2 게이트 배선과 각각 이격되고, 상기 제1 및 제2 화소 전극의 타단부들과 부분적으로 중첩되도록 형성된 서브 스토리지 전극을 포함한다. 상기 대향 기판은 상기 표시 기판과 결합하여 액정층을 수용하고, 공통 전극이 형성된다.
이러한 표시 기판, 이의 제조 방법 및 이를 구비한 표시 패널에 의하면, 데이터 배선의 개수를 감소시키는 구조에서 세로줄 얼룩 불량을 막을 수 있으며, 또한 개구율을 향상시킬 수 있다.
이하, 도면들을 참조하여 본 발명의 표시장치의 바람직한 실시예들을 보다 상세하게 설명하기로 한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위 에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
도 1은 실시예에 따른 표시 패널의 평면도이다. 도 2는 도 1의 I-I'선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 표시 패널은 표시 기판(100), 대향 기판(200) 및 액정층(300)을 포함한다.
상기 표시 기판은 N x M(N, M 은 자연수임)개의 화소 영역들이 정의된 베이스 기판(101)을 포함한다. 상기 표시 기판(100)은 상기 베이스 기판(101) 위에 형성된 게이트 배선들(141, 149), 데이터 배선들(111, 119), 스위칭 소자들(151, 153), 메인 스토리지 전극(145) 및 서브 스토리지 전극(115)을 포함한다.
상기 게이트 배선들(141, 149)은 제1 방향으로 연장되고, 2N개 형성된다. 상기 데이터 배선들(111, 119)은 상기 제1 방향과 교차하는 제2 방향으로 연장되고, M/2개 형성된다.
상기 데이터 배선들(111, 119)은 제1 도전층으로부터 패터닝된 제1 도전 패턴이고, 상기 제1 도전 패턴 위에는 제1 절연층(이하에서는 "게이트 절연층"이라 함)(120)이 형성된다. 상기 게이트 배선들(141, 149)은 상기 제1 절연층(120) 위에 형성되고, 제2 도전층으로부터 패터닝된 제2 도전 패턴이다. 상기 제2 도전 패턴 위에는 제2 절연층(이하에서는 "보호 절연층"이라 함)(160)이 형성된다.
상기 표시 기판(100)은 상기 제2 방향으로 인접한 제1 화소 영역(P1) 및 제2 화소 영역(P2)을 가진다. 상기 제1 화소 영역(P1)에는 제1 게이트 배선(141)과 데이터 배선(111)이 교차하는 부분에 상기 제1 스위칭 소자(151)가 형성된다. 상기 제1 스위칭 소자(151)는 게이트 전극(113), 반도체 패턴(131), 소스 전극(142) 및 드레인 전극(143)을 포함한다. 상기 게이트 전극(113)은 상기 제1 도전 패턴이고, 상기 소스 및 드레인 전극(142, 143)은 상기 제2 도전 패턴이다.
따라서, 상기 게이트 전극(113)은 제1 콘택 전극(171)을 통해 상기 제2 도전 패턴인 상기 제1 게이트 배선(141)과 전기적으로 연결되고, 상기 소스 전극(142)은 제2 콘택 전극(172)을 통해 상기 제1 도전 패턴인 상기 데이터 배선(111)과 전기적으로 연결된다. 상기 드레인 전극(143)은 상기 제1 화소 영역(P1)에 형성된 제1 화소 전극(173)과 전기적으로 연결된다.
상기 제2 화소 영역(P2)에는 상기 제1 게이트 배선(141)과 상기 제1 방향으로 인접한 제2 게이트 배선(149)과 상기 데이터 배선(111)에 연결된 상기 제2 스위칭 소자(153)가 형성된다. 상기 제2 스위칭 소자(153)는 상기 제2 게이트 배선(149) 및 상기 제1 및 제2 화소 영역(P1, P2)의 경계 영역과 인접한 영역에 형성된다. 상기 제2 스위칭 소자(153)는 게이트 전극(117), 반도체 패턴(133), 소스 전극(147) 및 드레인 전극(148)을 포함한다. 상기 게이트 전극(117)은 상기 제1 도전 패턴이고, 상기 소스 및 드레인 전극(147, 148)은 상기 제2 도전 패턴이다.
따라서, 상기 게이트 전극(117)은 제3 콘택 전극(175)을 통해 상기 제2 도전 패턴인 상기 제2 게이트 배선(149)과 전기적으로 연결되고, 상기 소스 전극(142)은 상기 데이터 배선(111)으로부터 돌출된 연결 배선(111c)과 제4 콘택 전극(176)을 통해 상기 제1 도전 패턴인 상기 연결 배선(111c)과 전기적으로 연결된다. 상기 드레인 전극(148)은 상기 제2 화소 영역(P2)에 형성된 제2 화소 전극(177)과 전기적으로 연결된다.
상기 제1 및 제2 화소 영역(P1, P2)의 외곽 영역에는 전기적으로 연결된 상기 메인 스토리지 전극(145)이 형성되고, 상기 제1 및 제2 화소 전극(173, 177) 간의 이격 영역에는 전기적으로 차단된 서브 스토리지 전극(115)이 형성된다. 상기 메인 스토리지 전극(145)은 제2 도전 패턴이며, 상기 서브 스토리지 전극(115)은 제1 도전 패턴이다. 상기 메인 스토리지 전극(145)에는 공통 전압인 공통 전압이 인가되고, 상기 서브 스토리지 전극(115)은 전기적으로 플로팅 구조로 형성된다.
상기 메인 스토리지 전극(145)은 상기 데이터 배선(111)과 중첩되는 제1 부분(145a)과, 상기 제1 및 제2 화소 전극들(173, 177) 간의 이격 영역에 상기 제1 및 제2 화소 전극(173, 177)의 일단부들과 각각 중첩되도록 형성된 제2 부분(145b)과, 상기 제1 및 제2 부분들(145a, 145b)의 일단들을 연결하고 상기 제2 게이트 배선(149)과 인접하게 형성된 제3 부분(145c), 및 상기 제2 부분(145b)의 타단에 연결되어 상기 제1 게이트 배선(141)과 인접하게 형성된 제4 부분(145d)을 포함한다. 상기 메인 스토리지 전극(145)은 상기 제2 방향으로 반복되어 형성된다.
상기 서브 스토리지 전극(115)은 상기 메인 스토리지 전극(145)의 제2 부분(145)b)와 중첩되는 제1 부분(115a)과, 상기 제1 부분(115a)의 일단에 연결되어 상기 메인 스토리지 전극(145)의 제3 부분(145c)과 부분적으로 중첩되어 상기 제2 게이트 배선(149)과 인접하게 형성된 제2 부분(115b), 및 상기 제1 부분(115a)의 타단에 연결되어 상기 메인 스토리지 전극(145)의 제4 부분(145d)과 부분적으로 중첩되어 상기 제1 게이트 배선(141)과 인접하게 형성된 제3 부분(115c)을 포함한다. 상기 서브 스토리지 전극(115)의 제2 부분(115b)은 상기 제1 화소 전극(173)의 타단부와 부분적으로 중첩되고, 상기 서브 스토리지 전극(115)의 제3 부분(115c)은 상기 제2 화소 전극(177)의 타단부와 부분적으로 중첩된다.
결과적으로, 상기 메인 및 서브 스토리지 전극(145, 115)은 상기 제1 및 제2 화소 영역들(P1, P2)에 대칭으로 형성된다.
상기 대향 기판(200)은 상기 화소 영역들이 정의된 베이스 기판(201)을 포함한다. 상기 베이스 기판(201) 위에는 차광 패턴(210), 컬러 필터(220) 및 공통 전극(230)이 형성된다.
상기 차광 패턴(210)은 상기 베이스 기판(210)을 투과 영역과 차광 영역으로 구획하며, 상기 투과 영역은 상기 화소 영역들에 대응한다. 예를 들면, 상기 게이트 배선들(141, 149), 상기 데이터 배선들(111, 119) 및 상기 화소 영역들(P1, P2)의 경계 영역에 대응하여 형성된다. 상기 경계 영역은 상기 서브 스토리지 전극(115)의 제1 부분(115a) 및 상기 메인 스토리지 전극(145)의 제2 부분(145b)이 형성되는 영역이다.
상기 컬러 필터(220)는 상기 화소 전극들(173, 177)이 형성된 영역에 대응하는 영역에 형성된다. 상기 공통 전극(230)은 상기 컬러 필터(220)가 형성된 베이스 기판(201) 위에 형성되어, 상기 화소 전극들(173, 177)과 대향한다.
도 3은 도 1의 II-II'선을 따라 절단한 표시 패널의 단면도이다.
도 1 및 도 3을 참조하면, 상기 표시 패널은 표시 기판(100)과 대향 기판(200)을 포함한다. 상기 표시 기판(100)은 베이스 기판(101) 위에는 순차적으로 형성된 제1 도전층으로 형성된 데이터 배선(111)과, 게이트 절연층(120), 제2 도전층으로 형성된 메인 스토리지 전극(145a), 보호 절연층(160), 제1 화소 전극(173) 및 상기 제1 화소 전극(173)과 이격된 제3 화소 전극(179)을 포함한다. 상기 대향 기판(200)은 베이스 기판(201) 위에 형성된 차광 패턴(210) 및 공통 전극(230)을 포함한다.
상기 표시 기판(100)은 상기 데이터 배선(111)과 상기 제1 화소 전극(173) 사이에 상기 게이트 절연층(120), 상기 메인 스토리지 전극(145)의 제1 부분(145a) 및 상기 보호 절연층(160)이 형성된다. 상기 데이터 배선(111)과 제1 화소 전극(173) 사이에 형성된 상기 게이트 절연층(120), 상기 메인 스토리지 전극(145)의 제1 부분(145a) 및 상기 보호 절연층(160)에 의해 상기 데이터 배선(111)과 상기 제1 화소 전극(173) 간의 이격 거리가 멀어져 상기 데이터 배선(111)과 제1 화소 전극(173) 간의 커플링 커패시턴스를 제거할 수 있다.
또한, 상기 메인 스토리지 전극(145)의 제1 부분(145a)이 상기 데이터 배선(111) 보다 넓은 제1 폭(W1)으로 상기 데이터 배선(111) 위에 형성된다. 이에 따라서, 상기 메인 스토리지 전극(145)의 제1 부분(145a)은 상기 제1 화소 전극(173)과 제3 화소 전극(179) 사이의 이격 영역으로부터 누설되는 광을 차단할 수 있다.
결과적으로, 상기 메인 스토리지 전극(145)의 제1 부분(145a)에 대응하여 상 기 대향 기판(200)에 형성된 상기 차광 패턴(210)은 상기 제1 폭(W1) 보다 좁은 제2 폭(W2)으로 형성할 수 있다. 따라서, 상기 차광 패턴(210)의 폭을 줄임으로써 상기 표시 패널의 개구율을 향상시킬 수 있다.
도 4는 도 1의 III-III'선을 따라 절단한 표시 기판의 단면도이다.
도 1 및 도 4를 참조하면, 상기 표시 기판(100)은 제1 도전층으로 형성된 서브 스토리지 전극의 제2 부분(115b)과, 제2 도전층으로 형성된 메인 스토리지 전극의 제3 부분(145c) 및 제2 게이트 배선(149) 및 제1 화소 전극(173)을 포함한다.
상기 메인 스토리지 전극의 제3 부분(145c)과 상기 제2 게이트 배선(149)은 이격되어 형성된다. 상기 서브 스토리지 전극의 제2 부분(115b)은 상기 메인 스토리지 전극의 제3 부분(145c)과 부분적으로 중첩되고 상기 제2 게이트 배선(149)과 이격되어 형성된다.
상기 제1 화소 전극(173)의 단부는 상기 서브 스토리지 전극의 제2 부분(115b)과 부분적으로 중첩된다.
상기 서브 스토리지 전극의 제2 부분(115b)은 상기 메인 스토리지 전극의 제3 부분(145c)과 충분한 영역이 중첩됨에 따라서, 상기 메인 스토리지 전극의 제3 부분(145c)에 인가된 직류 성분의 공통 전압이 유지된다. 상기 서브 스토리지 전극의 제2 부분(115b)에 일정 레벨의 공통 전압이 유지됨에 따라 상기 서브 스토리지 전극의 제2 부분(115b)은 상기 제1 화소 전극(173)과 상기 제2 게이트 배선(149) 간의 커플링 커패시턴스를 차폐시킨다. 따라서, 상기 제2 게이트 배선(149)의 구동에 의해 상기 제1 화소 전극(173)에 발생되는 2차 킥백(Kick-Back) 현상을 막을 수 있다.
도 5는 도 1의 IV-IV'선을 따라 절단한 표시 기판의 단면도이다.
도 1 및 도 5를 참조하면, 상기 표시 기판(100)은 제1 도전층으로 형성된 서브 스토리지 전극의 제1 부분(115a)과, 제2 도전층으로 형성된 메인 스토리지 전극의 제2 부분(145b), 제1 화소 전극(173) 및 제2 화소 전극(177)을 포함한다.
상기 메인 스토리지 전극의 제2 부분(145b)과 보호 절연층(160) 및 상기 제1 화소 전극(173)에 의해 상기 제1 화소 영역(P1)에는 스토리지 커패시터가 정의된다. 또한, 상기 메인 스토리지 전극의 제2 부분(145b)과 보호 절연층(160) 및 상기 제2 화소 전극(177)에 의해 상기 제2 화소 영역(P2)에는 스토리지 커패시터가 정의된다. 상기 보호 절연층(160)은 약 2000Å의 두께를 가지며, 상기 게이트 절연층(120)은 약 4200Å의 두께를 가진다.
상기 메인 스토리지 전극의 제2 부분(145b)은 상기 제1 및 제2 화소 전극들(173, 177)과 오버랩 됨에 따라서 상기 제1 및 제2 화소 전극들(173, 177) 간의 커플링 커패시턴스를 차폐시킨다. 이에 따라서, 상기 제1 및 제2 화소 전극들(173, 177) 간의 커플링 커패시턴스에 의한 표시 불량을 제거할 수 있다.
예를 들면, 상기 제1 도전층으로 형성된 스토리지 전극에 의해 화소 전극들간의 커플링 커패시턴스를 차폐하는 경우에 비해 상기 실시예의 경우 차폐 효과는 약 3배 정도 우수하다. 상기 스토리지 전극이 상기 제1 도전층으로 형성되는 경우, 상기 스토리지 전극과 화소 전극 사이에는 약 6200Å 정도의 두께를 가지는 상기 게이트 절연층(120) 및 상기 보호 절연층(160)이 형성되는 반면, 상기 실시예의 경 우, 상기 메인 스토리지 전극(145)과 화소 전극(173) 사이에는 약 2000 Å 정도의 두께를 가지는 상기 보호 절연층(160)이 형성된다. 따라서, 상기 실시예의 경우 스토리지 커패시턴스의 정전용량이 커지므로 차폐 효과 역시 향상될 수 있다.
이하에서는 실시예에 따른 표시 기판의 제조 방법을 상세하게 설명한다.
도 6a 및 도 6b는 제1 도전 패턴의 제조 공정을 설명하기 위한 단면도 및 평면도이다.
도 6a 및 도 6b를 참조하면, 상기 베이스 기판(101) 위에 제1 도전층을 형성하고, 상기 제1 도전층을 패터닝하여 제1 도전 패턴을 형성한다. 상기 제1 도전 패턴은 상기 데이터 배선들(111, 119), 제1 스위칭 소자(151)의 게이트 전극(113), 제2 스위칭 소자(153)의 게이트 전극(117) 및 서브 스토리지 전극(115a, 115b)을 포함한다.
상기 데이터 배선(111)은 상기 제2 방향으로 연장되게 형성되고, 상기 연결 배선(111c)은 상기 데이터 배선(111)으로부터 상기 제2 화소 영역(P2)측으로 연장되어 형성된다. 상기 제1 및 제2 스위칭 소자(151, 153)의 게이트 전극들(113, 117)은 상기 데이터 배선(111)과 이격되어 형성된다.
상기 서브 스토리지 전극(115)의 제1 부분(115a)은 상기 제1 및 제2 화소 영역(P1, P2)의 경계 영역에 상기 제1 방향으로 연장되어 형성되고, 상기 서브 스토리지 전극(115)의 제2 부분(115b)은 상기 제1 부분(115a)의 일단에서 상기 제1 화소 영역(P1) 측으로 연장되며, 상기 서브 스토리지 전극(115)의 제3 부분(115c)은 상기 제1 부분(115a)의 타단에서 상기 제2 화소 영역(P2) 측으로 연장된다. 상기 서브 스토리지 전극(115)은 상기 제1 및 제2 화소 영역들(P1, P2)에 대칭되도록 형성된다.
상기 제1 도전 패턴이 형성된 베이스 기판(101) 위에 상기 게이트 절연층(120)을 형성한다. 상기 게이트 절연층(120)은 약 4200 Å의 두께로 형성된다.
도 7a 및 도 b는 제2 도전 패턴의 제조 공정을 설명하기 위한 단면도 및 평면도이다.
도 7a 및 도 7b를 참조하면, 상기 게이트 절연층(120)이 형성된 베이스 기판(101) 위에 반도체층(미도시)을 형성한다. 상기 반도체층은 불순물이 도핑된 활성층(130a) 및 상기 활성층(130a) 위에 형성된 저항 접촉층(130b)을 포함한다.
상기 반도체층을 패터닝하여 상기 제1 스위칭 소자(151)의 게이트 전극(113) 및 상기 제2 스위칭 소자(153)의 게이트 전극(117) 위에 반도체 패턴들(131, 135)을 각각 형성한다.
상기 반도체 패턴들(131, 133)이 형성된 베이스 기판(101) 위에 제2 도전층을 형성한다. 상기 제2 도전층을 패터닝하여 제2 도전 패턴을 형성한다. 상기 제2 도전 패턴은 게이트 배선들(141, 149)과, 상기 제1 스위칭 소자(151)의 소스 전극(142) 및 드레인 전극(143)과, 상기 제2 스위칭 소자(153)의 소스 전극(147) 및 드레인 전극(148), 및 메인 스토리지 전극(145)을 포함한다.
상기 게이트 배선들(141, 149)은 상기 제2 방향으로 연장되어 형성된다. 상기 제1 스위칭 소자(151)의 소스 전극(142)은 상기 게이트 배선(141)과 이격되어 형성되고, 상기 드레인 전극(143)은 상기 소스 전극(142)과 이격되어 형성된다. 상 기 제2 스위칭 소자(153)의 소스 전극(147)은 상기 게이트 전극(149)과 이격되어 형성되고, 상기 드레인 전극(148)은 상기 소스 전극(147)과 이격되어 형성된다.
상기 메인 스토리지 전극(145)은 상기 데이터 배선(111)과 중첩되는 제1 부분(145a), 상기 서브 스토리지 전극(115)의 제1 부분(115a)과 중첩되는 제2 부분(145b), 상기 서브 스토리지 전극(115)의 제2 부분(115b)과 부분적으로 중첩되는 제3 부분(145c) 및 상기 서브 스토리지 전극(115)의 제3 부분(115c)과 부분적으로 중첩되는 제4 부분(145d)을 포함한다.
상기 제2 도전 패턴이 형성된 베이스 기판(101) 위에 상기 보호 절연층(160)을 형성한다.
도 8a 및 도 8b는 제3 도전 패턴의 제조 공정을 설명하기 위한 단면도 및 평면도이다.
도 1, 도 8a 및 도 8b를 참조하면, 상기 보호 절연층(160) 및 게이트 절연층(120)을 제거하여 콘택홀들(161, 162, 163, 165, 166, 167)을 형성한다. 구체적으로, 제1 콘택홀(161)은 상기 보호 절연층(160) 및 상기 게이트 절연층(120)을 제거하여 상기 게이트 배선(141)과 상기 게이트 전극(113)을 노출시킨다. 제2 콘택홀(162)은 상기 보호 절연층(160) 및 상기 게이트 절연층(120)을 제거하여 상기 데이터 배선(111)과 소스 전극(142)을 노출시킨다. 제3 콘택홀(163)은 상기 보호 절연층(160)을 제거하여 상기 드레인 전극(143)을 노출시킨다.
제4 콘택홀(165)은 상기 보호 절연층(160) 및 상기 게이트 절연층(120)을 제거하여 상기 게이트 배선(149)과 상기 게이트 전극(117)을 노출시킨다. 제5 콘택 홀(166)은 상기 보호 절연층(160) 및 상기 게이트 절연층(120)을 제거하여 상기 연결 배선(111c)과 소스 전극(147)을 노출시킨다. 제6 콘택홀(167)은 상기 보호 절연층(160)을 제거하여 상기 드레인 전극(148)을 노출시킨다.
상기 콘택홀들(161, 162, 163, 165, 166, 167)이 형성된 베이스 기판(101) 위에 제3 도전층을 형성하고, 상기 제3 도전층을 패터닝하여 제3 도전 패턴을 형성한다. 예를 들며, 상기 제3 도전층은 투명한 도전성 물질로 이루어진다. 상기 제3 도전 패턴은 콘택 전극들(171, 172, 175, 176) 및 화소 전극들(173, 177)을 형성한다.
제1 콘택 전극(171)은 상기 제1 콘택홀(161)을 통해 상기 게이트 배선(141)과 상기 게이트 전극(113)을 전기적으로 연결시킨다. 제2 콘택 전극(172)은 상기 제2 콘택홀(162)을 통해 상기 데이터 배선(111)과 소스 전극(142)을 전기적으로 연결시킨다. 제3 콘택 전극(175)은 상기 제4 콘택홀(165)을 통해 상기 게이트 배선(149)과 상기 게이트 전극(117)을 전기적으로 연결시킨다. 제4 콘택 전극(176)은 상기 제5 콘택홀(166)을 통해 상기 연결 배선(111c)과 소스 전극(147)을 전기적으로 연결시킨다.
제1 화소 전극(173)은 상기 제3 콘택홀(163)을 통해 상기 제1 스위칭 소자(151)의 드레인 전극(143)과 전기적으로 연결되고, 제2 화소 전극(177)은 상기 제6 콘택홀(167)을 통해 상기 제2 스위칭 소자(153)의 드레인 전극(148)과 전기적으로 연결된다.
본 발명의 실시예들에 따르면, 데이터 배선의 개수를 줄이는 반감 구조를 채용한 표시 패널에서, 세로줄 얼룩을 발생하는 원인인 커플링 커패시터를 제거함으로써 표시 품질을 향상시킬 수 있다. 또한, 상기 반감 구조에서 개구율을 향상시킬 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 실시예에 따른 표시 패널의 평면도이다.
도 2는 도 1의 I-I'선을 따라 절단한 단면도이다.
도 3은 도 1의 II-II'선을 따라 절단한 표시 패널의 단면도이다.
도 4는 도 1의 III-III'선을 따라 절단한 표시 기판의 단면도이다.
도 5는 도 1의 IV-IV'선을 따라 절단한 표시 기판의 단면도이다.
도 6a 및 도 6b는 제1 도전 패턴의 제조 공정을 설명하기 위한 단면도 및 평면도이다.
도 7a 및 도 7b는 제2 도전 패턴의 제조 공정을 설명하기 위한 단면도 및 평면도이다.
도 8a 및 도 8b는 제3 도전 패턴의 제조 공정을 설명하기 위한 단면도 및 평면도이다.
<도면의 주요부분에 대한 부호의 설명>
111, 119 : 게이트 배선 141, 149 : 데이터 배선
113, 117 : 게이트 전극 115 : 서브 스토리지 전극
142, 147 : 소스 전극 143, 148 : 드레인 전극
145 : 메인 스토리지 전극 173, 177 : 화소 전극
171, 172. 175, 176 : 콘택 전극 111c : 연결 배선

Claims (19)

  1. 데이터 배선과 제1 게이트 배선에 연결된 제1 스위칭 소자;
    상기 데이터 배선과 상기 제1 게이트 배선과 인접한 제2 게이트 배선에 연결된 제2 스위칭 소자;
    상기 제1 스위칭 소자와 전기적으로 연결된 제1 화소 전극;
    상기 제2 스위칭 소자와 전기적으로 연결되고, 상기 제1 화소 전극과 상기 제2 게이트 배선의 연장방향으로 인접하게 형성된 제2 화소 전극;
    상기 제1 및 제2 화소 전극간의 이격 영역에 상기 제1 및 제2 화소 전극의 일단부들과 각각 중첩되도록 형성되고, 공통 전압이 인가되는 메인 스토리지 전극; 및
    상기 제1 및 제2 게이트 배선과 각각 이격되고, 상기 제1 및 제2 화소 전극의 타단부들과 부분적으로 중첩되도록 형성된 서브 스토리지 전극을 포함하되,
    상기 서브 스토리지 전극은 상기 데이터 배선과 동일한 층에 형성되고, 상기 메인 스토리지 전극은 상기 데이터 배선 위에 형성된 상기 제1 및 제2 게이트 배선과 동일한 층에 형성된 것을 특징으로 하는 표시 기판.
  2. 제1항에 있어서, 상기 제1 스위칭 소자는
    상기 제1 게이트 배선과 제1 콘택 전극을 통해 전기적으로 연결된 게이트 전극, 상기 데이터 배선과 제2 콘택 전극을 통해 전기적으로 연결된 소스 전극 및 상기 제1 화소 전극과 전기적으로 연결된 드레인 전극을 포함하는 것을 특징으로 하는 표시 기판.
  3. 제2항에 있어서, 상기 제2 스위칭 소자는
    상기 제2 게이트 배선과 제3 콘택 전극을 통해 전기적으로 연결된 게이트 전극, 상기 데이터 배선과 전기적으로 연결된 소스 전극 및 상기 제2 화소 전극과 전기적으로 연결된 드레인 전극을 포함하는 것을 특징으로 하는 표시 기판.
  4. 제3항에 있어서, 상기 데이터 배선으로부터 돌출된 연결 배선을 더 포함하며,
    상기 연결 배선은 상기 제2 스위칭 소자의 소스 전극과 제4 콘택 전극을 통해 전기적으로 연결된 것을 특징으로 하는 표시 기판.
  5. 제4항에 있어서, 상기 데이터 배선, 상기 소스 전극들, 상기 드레인 전극들 및 상기 메인 스토리지 전극은 제1 도전층으로 형성된 제1 도전 패턴이고,
    상기 게이트 배선들, 게이트 전극들 및 상기 서브 스토리지 전극은 제2 도전층으로 형성된 제2 도전 패턴이며,
    상기 제1, 제2, 제3 및 제4 콘택 전극들과, 상기 제1 및 제2 화소 전극은 제3 도전층으로 형성된 제3 도전 패턴인 것을 특징으로 하는 표시 기판.
  6. 제5항에 있어서, 상기 제1 및 제2 도전 패턴들 사이에 형성된 제1 절연층; 및
    상기 제2 및 제3 도전 패턴들 사이에 형성된 제2 절연층을 더 포함하는 표시 기판.
  7. 제1항에 있어서, 상기 메인 스토리지 전극은
    상기 데이터 배선과 중첩되는 제1 부분과, 상기 제1 및 제2 화소 전극간의 이격 영역에 형성된 제2 부분과, 상기 제1 및 제2 부분의 일단들을 연결하고 상기 제2 게이트 배선과 인접하게 형성된 제3 부분, 및 상기 제2 부분의 타단에 연결되고 상기 제1 게이트 배선과 인접하게 형성된 제4 부분을 포함하는 것을 특징으로 하는 표시 기판.
  8. 제7항에 있어서, 상기 서브 스토리지 전극은 전기적으로 플로팅 구조를 가지는 것을 특징으로 하는 표시 기판.
  9. 제8항에 있어서, 상기 서브 스토리지 전극은
    상기 메인 스토리지 전극의 제2 부분과 중첩되는 제1 부분과, 상기 메인 스토리지 전극의 제3 부분과 부분적으로 중첩되는 제2 부분, 및 상기 메인 스토리지 전극의 제4 부분과 부분적으로 중첩되는 제3 부분을 포함하는 것을 특징으로 하는 표시 기판.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 데이터 배선과 제1 게이트 배선에 연결된 제1 스위칭 소자와, 상기 데이터 배선과 상기 제1 게이트 배선과 인접한 제2 게이트 배선에 연결된 제2 스위칭 소자와, 상기 제1 스위칭 소자와 전기적으로 연결된 제1 화소 전극과, 상기 제2 스위칭 소자와 전기적으로 연결되고, 상기 제1 화소 전극과 상기 제2 게이트 배선의 연장방향으로 인접하게 형성된 제2 화소 전극과, 상기 제1 및 제2 화소 전극간의 이격 영역에 상기 제1 및 제2 화소 전극의 일단부들과 각각 중첩되도록 형성되고, 공통 전압이 인가되는 메인 스토리지 전극, 및 상기 제1 및 제2 게이트 배선과 각각 이격되고, 상기 제1 및 제2 화소 전극의 타단부들과 부분적으로 중첩되도록 형성된 서브 스토리지 전극을 포함하는 표시 기판; 및
    상기 표시 기판과 결합하여 액정층을 수용하고, 공통 전극이 형성된 대향 기판을 포함하되,
    상기 서브 스토리지 전극은 상기 데이터 배선과 동일한 층에 형성되고, 상기 메인 스토리지 전극은 상기 데이터 배선 위에 형성된 상기 제1 및 제2 게이트 배선과 동일한 층에 형성된 것을 특징으로 하는 표시 패널.
  14. 제13항에 있어서, 상기 제1 스위칭 소자는
    상기 제1 게이트 배선과 제1 콘택 전극을 통해 전기적으로 연결된 게이트 전극, 상기 데이터 배선과 제2 콘택 전극을 통해 전기적으로 연결된 소스 전극 및 상기 제1 화소 전극과 전기적으로 연결된 드레인 전극을 포함하는 것을 특징으로 하는 표시 패널.
  15. 제14항에 있어서, 상기 제2 스위칭 소자는
    상기 제2 게이트 배선과 제3 콘택 전극을 통해 전기적으로 연결된 게이트 전극, 상기 데이터 배선과 전기적으로 연결된 소스 전극 및 상기 제2 화소 전극과 전기적으로 연결된 드레인 전극을 포함하는 것을 특징으로 하는 표시 패널.
  16. 제15항에 있어서, 상기 표시 기판은 상기 데이터 배선으로부터 돌출된 연결 배선을 더 포함하며,
    상기 연결 배선은 상기 제2 스위칭 소자의 소스 전극과 제4 콘택 전극을 통해 전기적으로 연결된 것을 특징으로 하는 표시 패널.
  17. 제13항에 있어서, 상기 메인 스토리지 전극은
    상기 데이터 배선과 중첩되는 제1 부분과, 상기 제1 및 제2 화소 전극간의 이격 영역에 형성된 제2 부분과, 상기 제1 및 제2 부분의 일단들을 연결하고 상기 제2 게이트 배선과 인접하게 형성된 제3 부분, 및 상기 제2 부분의 타단에 연결되 고 상기 제1 게이트 배선과 인접하게 형성된 제4 부분을 포함하는 것을 특징으로 하는 표시 패널.
  18. 제17항에 있어서, 상기 서브 스토리지 전극은 전기적으로 플로팅 구조를 가지는 것을 특징으로 하는 표시 패널.
  19. 제18항에 있어서, 상기 서브 스토리지 전극은
    상기 메인 스토리지 전극의 제2 부분과 중첩되는 제1 부분과, 상기 메인 스토리지 전극의 제3 부분과 부분적으로 중첩되는 제2 부분, 및 상기 메인 스토리지 전극의 제4 부분과 부분적으로 중첩되는 제3 부분을 포함하는 것을 특징으로 하는 표시 패널.
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