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KR101432766B1 - 반도체 장치 및 그 제작방법 - Google Patents

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KR101432766B1
KR101432766B1 KR1020087031516A KR20087031516A KR101432766B1 KR 101432766 B1 KR101432766 B1 KR 101432766B1 KR 1020087031516 A KR1020087031516 A KR 1020087031516A KR 20087031516 A KR20087031516 A KR 20087031516A KR 101432766 B1 KR101432766 B1 KR 101432766B1
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film
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테쓰야 카케하타
테츠히로 타나카
요시노부 아사미
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31645—Deposition of Hafnium oxides, e.g. HfO2

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Abstract

막특성이 우수한 절연막을 제조하는 기술을 제공하는 것을 목적으로 한다. 특히, 치밀한 고내압의 절연막을 제조하는 기술을 제공하는 것을 목적으로 한다. 또한, 전자 트랩이 적은 절연막을 제조하는 기술을 제공하는 것을 목적으로 한다. 산소를 포함한 절연막에 대하여, 산소를 포함한 분위기 하에서, 고주파를 사용해서 전자밀도가 1×1011cm-3이상, 또한, 전자온도가 1.5eV이하인 조건에서 플라즈마처리를 행한다.
Figure R1020087031516
비휘발성 반도체 기억장치, 절연막, 고내압, 전자 트랩.

Description

반도체 장치 및 그 제작방법{Semiconductor device and manufacturing method thereof}
본 발명은, 절연막 및 그 제작 방법에 관한 것이다. 또한, 본 발명은, 반도체장치 또는 비휘발성 반도체 기억장치 및 그 제작 방법에 관한 것이다.
최근, 집적회로나 여러가지 고성능 소자 등의 발전에 따라, 소자의 미세화가 진행하고 있다. 그것에 따라, 스위칭소자 등으로서 사용된 트랜지스터의 게이트 절연막의 박막화가 검토되고 있다.
그렇지만, 게이트 절연막을 박막화하면, 게이트 전극과 반도체막 혹은 반도체 기판과의 사이에 리크 전류가 흐르는 등의 결함이 생기고, 반도체장치의 신뢰성이 저하할 우려가 있다. 따라서, 고내압의 절연막이 요구되고 있다.
예를 들면, 특허문헌1에서는, 산화막을 형성할 때에 산화 이온을 주입하고, 그 후에 열처리 함으로써 산화막의 내압강도를 향상시키는 기술이 개시되어 있다.
또한, 일반적인 산화막 형성 공정에서는 산화막중에 수소가 받아들이기 쉬운 것이 알려져 있다. 산화막중에 수소를 받아들이면, 0-H결합이 생성 되기 쉽고, 산화막중에 0-H결합이 존재하면, 0-H결합이 전자 트랩이 되고, 산화막의 내압을 저하 시키거나 하여, MIS(Metal Insulator Semiconductor)형태 전계 효과형 트랜지스터(F E T:Field Effect Transistor)의 한계치를 변동시키는 등, 열화의 요인이 된다. 따라서, 게이트 절연막은, 전자 트랩이 적은 막인 것이 요구되고 있다.
[특허문헌1]일본공개 특허출원 H5-55200호
(발명의 개시)
본 발명은, 막특성이 우수한 절연막을 제조하는 기술을 제공하는 것을 목적으로 한다.
또한, 본 발명은, 치밀하고 고내압의 절연막을 제조하는 기술을 제공하는 것을 다른 목적으로 한다.
또한, 본 발명은, 전자 트랩이 적은 절연막을 제조하는 기술을 제공하는 것을 다른 목적으로 한다.
또한, 본 발명은 신뢰성이 높은 반도체장치 또는 비휘발성 반도체 기억장치를 고수율로 제조하는 기술을 제공하는 것을 또 다른 목적으로 한다.
본 발명은, 산소를 포함한 절연막에 대하여, 마이크로파등의 고주파에 의해 여기된 플라즈마를 사용해서 플라즈마처리를 행한다. 구체적으로는, 고주파를 사용해서 여기되어, 전자밀도가 1×1011cm-3이상, 또한, 전자온도가 1.5eV이하의 조건의 플라즈마를 이용해서 플라즈마처리를 행한다. 산소를 포함한 절연막으로서는, CVD법, 스퍼터링법 또는 열산화법 등을 사용해서 형성한다. 예를 들면, 산소를 포함한 절연막으로서, 산화 규소, 산화 질화규소(SiOxNy)(x>y>0), 질화산화 규 소(SiNxOy)(x>y>0), 산화알루미늄(AlxOy), 산화탄탈(TaxOy), 산화하프늄(HfOx) 등을 포함한 막을 사용할 수 있다.
또한, 본 발명은, 산소와 수소를 포함한 절연막에 대하여, 마이크로파등의 고주파에 의해 여기된 플라즈마를 사용해서 플라즈마처리를 행한다. 구체적으로는, 고주파를 사용해서 전자밀도가 1×1011cm-3이상, 또한, 전자온도가 1.5e V이하의 조건으로 플라즈마처리를 행한다.
산소와 수소를 포함한 절연막은, CVD법, 스퍼터링법 또는 열산화법 등을 사용해서 형성할 수 있다. 이것들의 방법을 사용하는 경우, 형성 공정에 있어서 막중에 수소를 입력하기 쉽다. 따라서, 예를 들면, CVD법, 스퍼터링법 또는 열산화법을 사용해서 산화 규소, 산화 질화규소(SiOxNy)(x>y>0), 질화산화 규소(SiNxOy)(x>y>0), 산화알루미늄(AlxOy), 산화탄탈(TaxOy), 산화하프늄(HfOx) 등을 포함한 막을 형성하면, 막중에 수소가 포함되는 막을 형성할 수 있다.
플라즈마처리는, 마이크로파 등의 고주파에 의해 여기된 플라즈마를 사용해서 행한다. 구체적으로는, 고주파를 사용해서 전자밀도가 1×1011cm-3이상, 또한, 전자온도가 1.5eV이하의 조건으로 플라즈마처리를 행한다. 보다 구체적으로는, 마이크로파(대표적으로는 2.45GHz)등의 고주파로 여기되고, 전자밀도가 1×1011cm-3이상 내지 1×1013cm-3이하, 또한, 전자온도가 0.5 eV이상 1.5 eV이하의 플라즈마를 이용 해서 행하는 것이 바람직하다.
또한, 플라즈마처리는, 적어도 산소를 포함한 분위기 하에서 행한다. 이 때, 산소 이외에, 희가스(noble gas)(H e, N e, A r, K r, X e의 적어도 1개)를 포함한 분위기인 것이 바람직하다. 이때, 희가스를 포함한 분위기 하에서 플라즈마처리를 행할 경우에는, 플라즈마처리 후의 절연막에 희가스가 포함될 경우가 있다.
이하, 본 명세서에서는, 산소를 포함한 분위기 하에서, 상기 조건과 같은 플라즈마처리를 행하는 것을 "플라즈마 산화"라고 할 경우가 있다.
또한, 본 발명은, 산소와 수소를 포함한 절연막에 대하여 플라즈마처리를 행함으로써 절연막중의 수소함유량(수소농도)을 저감시킬 수 있다. 예를 들면, 상기 조건을 사용해서 플라즈마처리를 행했을 경우, 2차이온질량분석(SIMS)에 의한 수소농도측정에 있어서, 플라즈마처리 후의 막중의 수소농도를 5×1019atoms/cm3이하로 할 수 있다.
또한, 플라즈마처리가 행해진 산소를 포함한 절연막, 또는 산소와 수소를 포함한 절연막은, 플라즈마처리하기 전의 절연막보다도 0.5wt％불화수소산에 대한 에칭 속도가 늦어진다. 예를 들면, 상기 조건을 사용해서 플라즈마처리를 행했을 경우, 0.5wt％불화수소산에 대한 에칭 속도를 8nm/min이하로 할 수 있다.
본 발명의 구체적인 구성은, 반도체 영역을 형성하고, 상기 반도체 영역 위에 산소 및 수소를 포함한 제1의 절연막을 형성하고, 산소를 포함한 분위기 하에서, 마이크로파에 의해 여기된 플라즈마를 사용해서 제1의 절연막을 플라즈마처리 함에 의해 제1의 절연막중의 수소함유량을 저감하고, 제1의 절연막 위에 부유 게이트 전극을 형성하고, 상기 부유 게이트 전극 위에 제2의 절연막을 형성하고, 산소를 포함한 분위기 하에서, 마이크로파에 의해 여기된 플라즈마를 사용해서 제2의 절연막을 플라즈마 처리하고, 제2의 절연막 위에 제어 게이트 전극을 형성하고, 상기 제어 게이트 전극을 마스크로서 불순물원소를 첨가하고, 상기 반도체영역에 한 쌍의 불순물영역을 형성한다.
또한, 본 발명의 다른 구성은, 반도체영역을 형성하고, 상기 반도체영역 위에 산소 및 수소를 포함한 게이트 절연막을 형성하고, 산소를 포함한 분위기 하에서, 마이크로파에 의해 여기된 플라즈마를 사용해서 게이트 절연막을 플라즈마처리함에 의해 그 게이트 절연막중의 수소함유량을 저감하고, 게이트 절연막 위에 게이트 전극을 형성하고, 상기 게이트 전극을 마스크로서 불순물원소를 첨가하고, 상기 반도체영역에 한 쌍의 불순물영역을 형성한다.
또한, 본 발명의 다른 구성은, 산소 및 수소를 포함한 절연막을 형성하고, 산소를 포함한 분위기 하에서, 마이크로파에 의해 여기된 플라즈마를 사용해서 절연막을 플라즈마처리 함에 의해 그 절연막중의 수소함유량을 저감한다.
상기 구성에 있어서, 산소 및 수소를 포함한 절연막은 CVD법, 스퍼터링법 또는 열산화법의 어느쪽인가의 방법을 사용해서 형성할 수 있다. 또한, 산소 및 수소를 포함한 절연막으로서는, 예를 들면, 산화 규소, 산화 질화규소, 질화산화 규소, 산화알루미늄, 산화탄탈 또는 산화하프늄을 포함한 절연막을 형성할 수 있다.
또한, 상기 구성에 있어서, 제1의 절연막, 제2의 절연막, 게이트 절연막, 또 는 산소 및 수소를 포함한 절연막의 플라즈마처리는, 산소의 이외에 희가스를 포함한 분위기 하에서 행할 수 있다.
또한, 본 발명의 다른 구성은, 서로 이격되어서 형성된 한 쌍의 불순물영역의 사이에 채널 형성 영역을 갖는 반도체영역과, 그 반도체영역의 윗쪽에 제1의 절연막을 거쳐서 설치된 부유 게이트 전극과, 그 부유 게이트 전극의 윗쪽에 제2의 절연막을 거쳐서 설치된 제어 게이트 전극을 갖는 비휘발성 반도체 기억장치다. 제1의 절연막 또는 상기 제2의 절연막은, 2차이온질량분석(SIMS)에 의한 수소농도측정에 있어서, 수소농도가 5×1019atoms/cm3이하다.
또한, 상기 구성의 비휘발성 반도체 기억장치는, 제1의 절연막 또는 제2의 절연막에 희가스(예를 들면, H e, N e, A r, K r, X e의 적어도 1개)가 포함되는 막을 사용할 수 있다.
또한, 상기 구성의 비휘발성 반도체 기억장치는, 0.5wt％불화수소산에 대한 에칭 속도가 8nm/min이하의 제1의 절연막 또는 제2의 절연막을 사용할 수 있다.
또한, 본 발명의 다른 구성은, 서로 이격되어서 형성된 한 쌍의 불순물영역의 사이에 채널 형성 영역을 갖는 반도체영역과, 그 반도체영역의 윗쪽에 게이트 절연막을 거쳐서 설치된 게이트 전극을 갖는 반도체장치다. 게이트 절연막은, 2차이온질량분석(SIMS)에 의한 수소농도측정에 있어서, 수소농도가 5×1019atoms/cm3이하다.
또한, 상기 구성의 반도체장치는, 게이트 절연막으로서 희가스(예를 들면, H e, N e, A r, K r, X e의 적어도 1개)가 포함되는 막을 사용할 수 있다.
또한, 상기 구성의 반도체장치는, 0.5wt％불화수소산에 대한 에칭 속도가 8 nm/min이하의 게이트 절연막을 사용할 수 있다.
또한, 본 명세서에 있어서 "반도체영역"이란, 반도체 기판에 형성된 영역이나, 기판 위에 형성된 반도체막을 나타내는 것으로 한다.
본 발명을 사용함으로써, 치밀한 고내압의 절연막을 제공할 수 있다.
본 발명을 사용함으로써, 수소함유량이 적은 절연막을 제공할 수 있다.
또한, 본 발명을 사용함으로써, 치밀한 고내압의 게이트 절연막을 제공할 수 있다. 따라서, 반도체 기판에 형성된 반도체영역 또는 기판 위에 형성된 반도체영역(반도체막)과 게이트 전극과의 사이의 리크 전류를 저감할 수 있다.
또한, 본 발명을 사용함으로써, 수소함유량이 적고, 전자 트랩이 적은 게이트 절연막을 제공할 수 있다. 따라서, 반도체 기판에 형성된 반도체영역 또는 기판 위에 형성된 반도체영역(반도체막)과 게이트 절연막간의 계면의 특성을 양호하게 할 수 있다.
또한, 본 발명을 사용함으로써, 치밀한 고내압의 막을 갖는 반도체장치 또는 비휘발성 반도체 기억장치를 제공할 수 있다. 더욱이, 전자 트랩이 적은 막을 갖는 반도체장치 또는 비휘발성 반도체 기억장치를 제공할 수 있다. 따라서, 반도체장치 또는 비휘발성 반도체 기억장치의 제품 비율, 신뢰성을 향상할 수 있다.
첨부도면에서,
도 1a 내지 1c는 본 발명의 절연막의 제작 방법의 일례를 도시한 도면,
도 2는 본 발명의 절연막의 제작 방법의 일례를 도시한 도면,
도 3은 본 발명의 절연막을 제작하는 장치의 일례를 도시한 도면,
도 4a 내지 4d는 본 발명의 반도체장치의 제작 방법의 일례를 도시한 도면,
도 5a 내지 5d는 본 발명의 반도체장치의 제작 방법의 일례를 도시한 도면,
도 6a 내지 6d는 본 발명의 비휘발성 반도체 기억장치의 제작 방법의 일례를 도시한 도면,
도 7a 내지 7c는 본 발명의 비휘발성 반도체 기억장치의 제작 방법의 일례를 도시한 도면,
도 8a 내지 8e는 본 발명의 반도체장치의 제작 방법의 일례를 도시한 도면,
도 9a 내지 9c는 본 발명의 비휘발성 반도체 기억장치의 제작 방법의 일례를 도시한 도면,
도 10a 내지 10c는 본 발명의 비휘발성 반도체 기억장치의 제작 방법의 일례를 도시한 도면,
도 11은 비휘발성 메모리 셀 어레이의 등가회로의 일례를 도시한 도면,
도 12는 NOR형태 비휘발성 메모리 셀 어레이의 등가회로의 일례를 도시한 도면,
도 13은 N A N D형태 비휘발성 메모리 셀 어레이의 등가회로의 일례를 도시한 도면,
도 14a 및 14b는 N A N D형태 비휘발성 메모리의 기록 동작을 설명하는 도.
도 15a 및 15b는 N A N D형태 비휘발성 메모리의 소거 및 판독 동작을 설명하는 도.
도 16은, 전하가 축적된 "0"의 경우와 소거된 "1"의 경우에 있어서의 비휘발성 메모리의 한계치전압의 변화를 도시한 도면,
도 17은 비휘발성 반도체 기억장치의 회로 블럭도의 일례를 도시한 도면,
도 18a 내지 18c는 본 발명의 비휘발성 반도체 기억장치의 제작 방법의 일례를 도시한 도면,
도 19a 내지 19c는 본 발명의 비휘발성 반도체 기억장치의 제작 방법의 일례를 도시한 도면,
도 20a 내지 20c는 본 발명의 비휘발성 반도체 기억장치의 제작 방법의 일례를 도시한 도면,
도 21a 내지 21c는 본 발명의 비휘발성 반도체 기억장치의 제작 방법의 일례를 도시한 도면,
도 22a 내지 22c는 본 발명의 비휘발성 반도체 기억장치의 제작 방법의 일례를 도시한 도면,
도 23a 내지 23c는 본 발명의 비휘발성 반도체 기억장치의 제작 방법의 일례를 도시한 도면,
도 24a 및 24b는 본 발명의 비휘발성 반도체 기억장치의 제작 방법의 일례를 도시한 도면,
도 25a 및 25b는 본 발명의 비휘발성 반도체 기억장치의 제작 방법의 일례를 도시한 도면,
도 26a 및 26b는 본 발명의 절연막의 특성을 도시한 도면,
도 27a 및 27b는 본 발명의 절연막의 특성을 도시한 도면,
도 28은 본 발명의 절연막의 특성을 도시한 도면,
도 29a 및 29b는 본 발명의 절연막의 특성을 도시한 도면,
도 30a 및 30b는 본 발명의 절연막의 특성을 도시한 도면,
도 31은 본 발명의 절연막의 특성을 도시한 도면,
도 32a 및 32b는 본 발명의 절연막의 특성을 도시한 도면,
도 33a 및 33b는 본 발명의 절연막의 특성을 도시한 도면,
도 34는 본 발명의 절연막의 특성을 도시한 도면,
도 35는 본 발명의 절연막의 특성을 도시한 도면,
도 36a 및 36b는 본 발명의 절연막의 특성을 도시한 도면,
도 37a 및 37b는 본 발명의 절연막의 특성을 도시한 도면,
도 38a 내지 38c는 본 발명의 반도체장치의 사용 형태의 일례를 도시한 도면,
도 39a 내지 39e는 본 발명의 반도체장치의 사용 형태의 일례를 도시한 도면,
도 40a 및 40b는 본 발명의 비휘발성 반도체 기억장치의 특성을 도시한 도면,
(발명을 실시하기 위한 최선의 형태)
본 발명의 실시 형태 및 실시 예에 대해서, 도면을 사용해서 이하에 설명한다. 그렇지만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세 내용을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시형태 및 실시 예의 기재 내용에 한정해서 해석되는 것이 아니다. 이때, 이하에 설명하는 본 발명의 구성에 있어서, 같은 것을 가리키는 부호는 도면 전체에 걸쳐서 공통적으로 사용하는 경우가 있다.
(실시형태1)
본 발명은, 절연막에 대하여 산소를 포함한 분위기 하에서 플라즈마처리(플라즈마 산화)를 행한다. 여기에서는, 기판 위에 형성한 절연막에 대하여 플라즈마 산화를 행하는 예에 대해서, 도 1a 내지 1c를 사용하여 설명한다.
기판(10) 위에 제1의 절연막(12)을 형성한다(도 1a 참조). 기판(10)은, 유리 기판, 석영기판, 사파이어 기판, 세라믹 기판, 금속기판 등을 들 수 있다. 또한, 이것들의 기판에 절연막, 반도체막, 게이트 전극 등의 일반적인 반도체장치의 구성요소가 형성된 기판도 포함한다. 또한, Si기판 등의 반도체 기판, 혹은 반도체 기판에 일반적인 반도체장치의 구성요소가 형성된 기판도 포함한다. 또한, 폴리에틸렌테레프탈레이트(P E T), 폴리에틸렌나프타레이트(P E N), 폴리에테르 설폰(P E S), 아크릴 등의 플라스틱 기판, 혹은 플라스틱 기판에 일반적인 반도체장치의 구성요소가 형성된 기판도 포함한다.
제1의 절연막(12)은 형성한 후에 플라즈마 산화가 이루어진 막이다. 제1의 절연막(12)은, 적어도 산소를 포함한 막을 형성한다. 구체적으로는, 산화 규소, 산화 질화규소(SiOxNy)(x>y>0), 질화산화 규소(SiNxOy)(x>y>0), 산화알루미늄(AlxOy), 산화탄탈(TaxOy), 산화하프늄(HfOx) 등을 포함한 막을 형성하면 좋다. 또한, 제1의 절연막(12)은, CVD법(예를 들면, 플라즈마CVD법, LPCVD법), 스퍼터링법, 또는 열산화법 등을 사용해서 형성할 수 있다.
일례로서, 플라즈마CVD법을 사용해서 제1의 절연막(12)을 형성하는 방법에 관하여 설명한다. 도 3에는, 플라즈마CVD법으로 막(여기에서는 제1의 절연막(12)에 해당한다)의 형성을 행하기 위한 장치의 구성 예를 게시한다. 도 3에 나타내는 플라즈마CVD장치는, 피처리 기판(331)(여기에서는 기판(10)에 해당한다)을 배치하기 위한 지지 대(351)와, 가스를 도입하는 세공을 갖는 전극판(360), 고주파전력 도입부(361), 가스 도입부(362), 배기구(353)를 갖는 처리 실을 구비하고 있다. 또한, 지지 대(351)에 온도제어부(357)를 설치함으로써, 피처리 기판(331)의 온도를 제어하는 것도 가능하다.
피처리 기판(331)에 형성하고 싶은 막에 따라 원료 가스를 처리 실내에 도입함으로써 원하는 막을 형성할 수 있다. 예를 들면, 제1의 절연막(12)으로서 산화 질화규소막을 형성할 경우에는, 실란(SiH4)가스와 아산화질소(N20)가스를 처리 실내에 도입하면 좋다.
다음에, 제1의 절연막(12)에 대하여 플라즈마 산화를 행해(도 1b 참조), 제2 의 절연막(14)을 형성한다(도 1c 참조). 플라즈마 산화에는, 마이크로파(대표적으로는 2.45GHz)등의 고주파로 여기되어, 전자밀도가 1×1011cm-3이상, 또한, 전자온도가 1.5eV이하의 플라즈마를 이용한다. 보다 자세한 것은, 전자밀도가 1×1011cm-3이상 1×1013cm-3이하, 또한, 전자온도가 0.5eV이상 1.5eV이하의 플라즈마를 이용하는 것이 바람직하다. 또한, 플라즈마 산화를 행하는 분위기는, 적어도 산소를 포함하고, 그 밖에 희가스(He, N e, A r, K r, X e의 적어도 1개)를 포함하고 있어도 된다. 희가스로서는, 예를 들면, A r를 사용할 수 있다. 또한, 희가스로서 A r과 K r을 혼합한 가스를 사용할 수도 있다.
또한, 제1의 절연막(12)에 대하여 희가스를 포함한 분위기 하에서 플라즈마 산화를 행할 경우, 제1의 절연막(12)에 플라즈마처리에 사용한 희가스(H e, N e, A r, K r, X e의 적어도 1개)가 포함될 경우가 있다. 예를 들면, 희가스로서 A r를 사용했을 경우, 플라즈마 산화해서 형성되는 제2의 절연막(14)에 A r가 함유되는 경우가 있다.
도 2에는, 플라즈마 산화를 행하기 위한 장치의 구성 예를 게시한다. 도 2에 나타내는 플라즈마처리장치는, 플라즈마 산화를 행하는 피막이 형성된 기판(10)(도 1a에 나타내는 제1의 절연막(12)이 형성된 기판(10)에 해당한다)을 배치하기 위한 지지 대(88), 가스를 도입하기 위한 가스 공급부(84), 가스를 배기하기 위해서 진공펌프에 접속하는 배기구(86), 안테나(80), 유전체판(82), 플라즈마 발생용의 마이크로파를 공급하는 마이크로파공급부(92)를 갖고 있다. 또한, 지지 대(88)에 온 도제어부(90)를 설치함으로써, 기판(10)의 온도를 제어하는 것도 가능하다.
이하, 도 2에 나타내는 플라즈마처리장치를 사용하여, 제1의 절연막(12)에 플라즈마 산화를 행하는 구체적인 예를 서술한다. 우선, 도 2에 나타내는 플라즈마처리장치의 처리 실내를 진공으로 한다. 그리고, 가스 공급부(84)로부터 적어도 산소를 포함한 플라즈마처리용 가스를 도입한다. 기판(10)은, 실온, 혹은 온도제어부(90)에 의해 100℃이상 550℃이하의 범위에서 가열한다. 기판(10)과 유전체판(82)과의 간격(이하, 전극간격이라고도 한다)은, 20mm이상 80mm이하(바람직하게는 20mm이상 60mm이하)정도다. 다음에, 마이크로파공급부(92)로부터 안테나(80)에 마이크로파(주파수 2.45GHz)를 공급한다. 그리고, 마이크로파를 안테나(80)로부터 유전체판(82)을 통해서 처리 실내에 도입 함으로써, 플라즈마(94)를 생성한다. 마이크로파의 도입에 의해 플라즈마의 여기를 행하면, 저전자온도(3eV이하, 바람직하게는 1.5eV이하)로 고전자밀도(1×1011cm-3이상)의 플라즈마를 생성할 수 있다. 이때, 본 명세서에서는, 마이크로파의 도입에 의해 생성된 저전자온도에서 고전자밀도의 플라즈마를 고밀도 플라즈마라고 하는 경우도 있다. 이 고밀도 플라즈마로 생성된 산소 라디칼(이하, (0＊)라고 표기하는 경우도 있다)에 의해, 제1의 절연막(12)을 산화한다. 이 때, 플라즈마처리용 가스에 아르곤등의 희가스를 혼합시키면, 희가스의 여기종에 의해 산소 라디칼을 효율적으로 생성할 수 있다. 이 방법은, 플라즈마에서 여기한 활성 라디칼을 유효하게 사용하는 것에 의해, 500℃이하의 저온에서 고상반응에 의한 산화를 행할 수 있다.
예를 들면, 도 2에 나타내는 플라즈마처리장치를 사용하여, 산소 가스(02)과 아르곤 가스(Ar)를 포함한 분위기 하에서 플라즈마처리를 행했을 경우에 관하여 설명한다. 플라즈마처리장치에 도입된 산소 가스(02)와 아르곤 가스(A r)는, 마이크로파에 의해 산소 가스와 아르곤 가스가 혼합된 고밀도 플라즈마를 생성한다. 산소 가스와 아르곤 가스가 혼합된 고밀도 플라즈마중에서는, 도입된 마이크로파에 의해 아르곤 가스가 여기되어서 아르곤 라디칼(이하, (A r＊)이라고 표기할 경우도 있다)이 생성되고, 해당 아르곤 라디칼(A r＊)과 산소분자가 충돌 함에 의해 산소 라디칼(0＊)이 생성된다. 그리고, 생성된 산소 라디칼(0＊)과 기판(10) 위에 형성된 제1의 절연막(12 이 서로 반응하여, 제2의 절연막(14)을 형성한다.
제2의 절연막(14)은, 제1의 절연막(12)을 산소를 포함한 분위기 하에서 플라즈마처리 함으로써 얻는 치밀한 고내압의 막이다. 또한, 종래의 열산화법과 비교해서 저온 프로세스로 제작할 수 있다. 본 발명을 사용함으로써, 열에 취약한 유리 등의 기판 위에도, 막특성이 양호한 막을 형성하는 것이 가능하게 된다.
예를 들면, 제1의 절연막(12)을 산소를 포함한 분위기 하에서 플라즈마처리 하여 얻는 제2의 절연막(14)은, 0.5wt％불화수소산에 대한 에칭 속도를 8nm/min이하로 할 수 있다.
또한, 제1의 절연막(12)을 CVD법, 스퍼터링법, 웨트 산화 등의 열산화법에 의해 형성하면 막중에 수소가 포함되지만, 플라즈마 산화를 행함으로써, 막중의 수소함유량을 저감시킬 수 있다. 본 발명을 사용함으로써 절연막중에 전자 트랩이 생 기는 요인이 되는 수소를 저감시킬 수 있다.
예를 들면, 제1의 절연막(12)을 산소를 포함한 분위기 하에서 플라즈마처리 함으로써 얻는 제2의 절연막(14)은, 2차이온질량분석(SIMS)에 의한 수소농도측정에 있어서, 수소농도를 5×1019atoms/cm3이하로 할 수 있다.
여기에서, 플라즈마 산화 처리 전후에 있어서의 절연막에 대해서, 추정되는 구성을 설명한다.
상기한 바와 같이, CVD법, 스퍼터링법, 웨트 산화 등의 열산화법에 의해 산소를 포함한 막을 형성했을 경우, 막중에 수소를 받아들이기 쉽다. 이 때, 산소를 포함한 막에 받아들인 수소의 일부는, 막중의 산소와 0-H결합을 생성하고 있다고 생각된다.
막중에 0-H결합 등의 수소를 함유하는 막에 대하여 플라즈마 산화를 행하면, 산소 라디칼에 의한 수소의 탈리, 또는 수소와 산소간의 치환반응이 일어나서, 막중의 수소함유량이 저감한다고 생각된다.
이와 같이, 막중의 수소가 산소 라디칼에 의해 탈리하거나, 또는 막중의 수소와 산소간의 치환반응이 일어나고, 막중의 0-H결합이 저감함에 따라서, 절연막중의 0-H결합에 기인하는 전자 트랩을 저감할 수 있다.
또한, 막중의 수소가 산소 라디칼에 의해 탈리하거나, 또는 막중의 수소와 산소와의 치환반응이 일어나고, 막중의 수소가 저감함으로써 치밀한 고내압의 막을 형성할 수 있다고 생각된다.
이상과 같이, 본 발명을 사용함으로써 치밀한 고내압의 절연막을 형성할 수 있다. 또한, 막중의 수소 함유량을 저감하여서 전자 트랩이 적은 절연막을 형성할 수 있다. 따라서, 막특성이 우수한 절연막을 제공할 수 있다.
[실시예1]
본 실시예에서는, 본 발명을 사용한 반도체장치의 제작 방법의 일례 에 관하여 설명한다. 여기에서는, 본 발명을 사용해서 박막트랜지스터(이하, T F T라고도 한다)를 구성하는 게이트 절연막을 제작하는 경우에 관하여 설명한다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 같은 요소를 가리키는 부호는 다른 도면에서 공통적으로 사용하고, 그 경우에 있어서의 반복 설명은 생략하는 경우가 있다.
우선, 기판(400) 위에 하지절연막(402)을 형성한다(도 4a 참조). 기판(400)은, 유리 기판, 석영기판, 사파이어 기판, 세라믹 기판, 금속기판 등이어도 된다. 또한, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프타레이트, 폴리에테르 설폰, 아크릴 등의 플라스틱 기판을 사용할 수도 있다. 그 외, 적어도 프로세스중에 발생하는 열에 견뎌낼 수 있는 기판이면 사용할 수 있다. 본 실시예에서는, 기판(400)으로서 유리 기판을 사용한다.
하지절연막(402)은, 산화 규소, 질화규소, 산화 질화규소(SiOxNy)(x>y>0), 질화산화 규소(SiNxOy)(x>y>0)등의 절연재료를 사용해서 형성한다. 또한, 하지절연막(402)은, 단층 구조이어도 다층구조이어도 좋다. 하지절연막(402)의 형성 방법에 관해서는 특별하게 한정되지 않고, CVD법이나 스퍼터링법등을 사용해서 형성할 수 있다. 하지절연막(402)을 설치함으로써, 기판으로부터의 불순물확산을 방지할 수 있다. 또한, 기판(400)의 요철이나 불순물확산이 문제가 안되는 것이라면, 하지절연막(402)은 형성하지 않아도 좋다. 본 실시예에서는, 하지절연막(402)을, 플라즈마CVD법을 사용하여, 제1층에 질화산화 규소막, 제2층에 산화 질화규소막을 형성한다.
다음에, 하지절연막(402) 위에 섬 형상의 반도체막(404)을 형성한다(도 4a 참조). 섬 형상의 반도체막(404)은, 규소(Si)를 주성분으로 하는 재료(예를 들면, Si, SixGe1-x 등)을 사용해서 비정질반도체막을 형성하고, 해당 비정질반도체막을 결정화시킨 뒤에 선택적으로 에칭 함으로써 형성할 수 있다. 비정질반도체막은, CVD법이나 스퍼터링법 등을 사용해서 형성할 수 있다. 또한, 비정질반도체막은 결정화하지 않아도 좋다. 그 경우, 비정질반도체막을 선택적으로 에칭 함에 의해, 비정질반도체막으로 이루어진 섬 형상의 반도체막(404)을 형성한다.
비정질 반도체막을 결정화하는 경우에는, 레이저 결정화법, R T A 또는 아닐 로를 사용하는 열결정화법, 결정화를 촉진하는 금속 원소를 사용하는 열결정화법 또는 이것들의 방법을 조합한 방법 등을 사용할 수 있다.
또한, 레이저광의 조사에 의해 반도체막의 결정화 혹은 재결정화를 행하는 경우에는, 레이저광의 광원으로서 반도체 레이저(L D) 여기의 연속발진(CW)레이저(YVO4, 제2고조파(파장 532 nm))을 사용할 수 있다. 특히 제2고조파에 한정할 필요는 없지만, 제2고조파는, 에너지 효율의 관점에서, 다른 높은 차원의 고조파보다 뛰어나다. C W 레이저를 반도체막에 조사하면, 연속적으로 반도체막에 에너지가 주어진다. 따라서, 일단 반도체막을 용융 상태로 하면, 용융 상태가 계속될 수 있다. 또한, C W 레이저를 주사 함으로써 반도체막의 고액 계면을 이동시켜, 이 이동의 방향을 따라 일방향으로 긴 결정립을 형성할 수 있다. 또한, 고체레이저를 사용하는 것은, 기체레이저 등과 비교하여, 출력의 안정성이 높고, 안정한 처리가 예상되기 때문이다. 이때, C W 레이저뿐만 아니라, 반복률이 10MHz이상인 펄스레이저를 사용하는 것도 가능하다. 반복률이 높은 펄스레이저를 사용하면, 반도체막이 용융하고나서 고화할 때까지의 시간보다도 레이저의 펄스 간격이 짧으면, 항상 반도체막을 용융 상태에 머무르게 할 수 있고, 고액계면의 이동에 의해 일방향으로 긴 결정립으로 구성되는 반도체막을 형성할 수 있다. 그 밖의 C W 레이저 및 반복률이 10MHz이상의 펄스레이저를 사용할 수도 있다. 예를 들면, 기체레이저로서는, A r레이저, K r레이저, CO2레이저 등이 있다. 또한, 기체레이저로서 헬륨-카드뮴 레이저 등의 금속증기 레이저를 들 수 있다. 고체레이저로서는, Y A G레이저, Y L F레이저, YAlO3레이저, GdVO4레이저, KGW레이저, KYW레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, Y203레이저, YVO4레이저 등이 있다. 또한, 고체레이저에는, Y A G레이저, Y203레이저, GdVO4레이저, YVO4레이저 등의 세라믹 레이저도 있다. 또한, 레이저발진기에 있어서, 레이저광을 TEM00(단일 횡모드)로 발진해서 출사하면, 피조사면에 있어서 얻는 선형의 빔 스폿의 에너지 균일성을 상승시킬 수 있으므로 바람직 하다. 그 밖에도, 펄스 발진의 엑시머레이저를 사용하여도 된다.
다음에, 반도체막(404) 위에 제1의 절연막(406)을 형성한다(도 4b 참조). 제1의 절연막(406)으로서는, 적어도 산소를 포함한 막을 형성한다. 예를 들면, 산화 규소, 산화 질화규소(SiOxNy)(x>y>0), 질화산화 규소(SiNxOy) (x>y>0), 산화알루미늄(AlxOy), 산화탄탈(TaOx)등의 재료를 사용해서 형성한다. 또한, 산화하프늄(HfOx)등의 고유전율 재료를 사용할 수도 있다. 제1의 절연막(406)은, CVD법 또는 스퍼터링법등에 의해 형성되고, 예를 들면, 산화 규소 또는 산화 질화규소를 사용하는 경우, 바람직하게는 막두께 1nm이상 100nm이하, 더 바람직하게는 막두께 1nm이상 40 nm이하로 형성한다.
제1의 절연막(406)으로서, 산화 질화규소막을 형성하는 경우, 실란 (SiH4)가스와 아산화질소(N20)가스를 원료 가스로서 플라즈마CVD법에 의해 성막할 수 있다. 이 때의 산화 질화규소막의 성막 조건의 일례를 이하에 나타낸다.
원료 가스의 가스 질량유량비는 SiH4:N20=1:800(sccm)로 한다. 또한, 본 명세서에서 나타내는 가스 질량유량비란, 성막 실내에 공급하는 원료 가스의 SiH4가스의 질량유량(sccm)과 N20가스의 질량유량(sccm)의 비다. 또한, 주파수 60MHz에서 고주파전력 150W로 해서 성막 온도(기판온도) 400℃, 처리 실내 압력 40Pa, 전극간격 28mm로 한다.
다음에, 제1의 절연막(406)에 대하여 플라즈마 산화를 행하여서(도 4c 참조 ), 제2의 절연막(408)을 형성한다(도 4d 참조). 플라즈마 산화는, 마이크로파(대표적으로는 2.45GHz)등의 고주파로 여기되어, 전자밀도가 1×1011cm-3이상으로, 플라즈마의 전자온도가 1.5 eV이하의 플라즈마를 이용한다. 구체적으로는, 전자밀도가 1×1011cm-3이상 1×1013cm-3이하로, 플라즈마의 전자온도가 0.5eV 이상 1.5 eV이하의 플라즈마를 이용하는 것이 바람직하다. 또한, 제1의 절연막(406)에 대한 플라즈마 산화 시간은, 60sec이상이 바람직하다.
또한, 플라즈마 산화는, 적어도 산소를 포함한 분위기 하에서 행한다. 예를 들면, 산소(02)를 포함한 분위기 하, 산소(02)와 희가스(H e, N e, A r, K r, X e의 적어도 1개)를 포함한 분위기 하, 혹은 산소 (02)와 희가스(H e, N e, A r, K r, X e의 적어도 1개)와 수소(H2)을 포함한 분위기 하에서 행하는 것이 바람직하다. 또한, 수소(H2)를 포함한 경우에는, 산소 및 희가스와 비교해서 될 수 있는 한 적은 쪽이 바람직하다.
본 실시예에서는, 산소(02)와 아르곤(A r)을 포함한 분위기 하에서 플라즈마 산화를 행한다. 구체적으로는, 상기 도 2에 나타나 있는 바와 같은 플라즈마처리장치의 처리 실내에 산소와 아르곤의 혼합 가스를 플라즈마처리용 가스로서 도입한다. 예를 들면, 산소를 0.1이상 100 sccm이하, 아르곤을 100이상 5000 sccm이하의 범위에서 도입하면 좋다. 여기에서는, 산소 가스를 5sccm, 아르곤 가스를 900sccm 도입한다. 기판온도는 400℃로 하고 처리 실내 압력은 106.67Pa로 한다. 또한, 주 파수 2.45 GHz의 마이크로파를 사용해서 플라즈마를 여기한다.
본 발명에서 행하는 플라즈마 산화는, 플라즈마의 전자밀도가 1×1011cm-3이상으로 고밀도이며, 피처리물인 제1의 절연막(406) 부근에서의 전자온도가 낮기 때문에, 제2의 절연막(408)이 플라즈마에 의해 손상하는 것을 방지할 수 있다. 또한, 플라즈마의 전자밀도가 1×1011cm-3이상으로 고밀도이기 때문에, 피처리물(여기에서는 제1의 절연막(406))을 플라즈마 산화 함으로써 형성되는 막(여기에서는 제2의 절연막(408))은, CVD법이나 스퍼터링법 등에 의해 형성된 막과 비교해서 치밀한 고내압의 막을 형성할 수 있다. 또한, 플라즈마의 전자온도가 1.5 eV이하로 낮기 때문에, 종래의 플라즈마처리나 열산화법과 비교해서 저습도로 피처리물의 산화 처리를 행할 수 있다. 예를 들면, 유리 기판의 왜점 아래에서도 100℃이상의 플라즈마 산화를 실시해도 충분하게 산화 처리를 행할 수 있다.
이상의 조건으로 플라즈마 산화하면, 치밀한 고내압의 막을 얻을 수 있다. 또한, CVD법 또는 스퍼터링법에 의해 형성되는 수소가 포함되는 절연막을 플라즈마 산화함으로써 수소함유량이 저감된 막을 얻을 수 있다.
또한, 본 실시예에서는, 반도체막(404) 위에 형성된 제1의 절연막(406)에 대하여 플라즈마 산화를 행하고 있다. 이 때, 제1의 절연막(406)의 막두께에 따라서는, 제1의 절연막(406)과 접하는 반도체막(404)의 표면도 산화된다. 예를 들면, 제1의 절연막(406)의 막두께가 40 nm이하이면, 제1의 절연막(406)과 접하는 반도체막(404)의 표면도 산화될 경우도 있다. 따라서, 제1의 절연막(406)에 대한 플라즈 마처리 후에, 반도체막(404)의 막두께가 감소하는 경우도 있다(도 4d).
이것은, 제1의 절연막(406)의 막두께가 얇은 경우에는, 산소 라디칼이 제1의 절연막(406)을 충분하게 투과하기 때문이다. 제1의 절연막(406)을 투과한 산소 라디칼은, 반도체막(404)표면을 산화한다. 산화된 반도체막(404)의 표면은, 제2의 절연막(408)의 일부가 된다. 그 결과, 반도체막(404)의 막두께는 감소하고, 제2의 절연막(408)의 막두께는 제1의 절연막(406)의 막두께보다도 증가한다. 도 4d에서는, 플라즈마처리 후의 반도체막(404)의 막두께가 감소하는 예를 게시하고, 플라즈마처리 전의 반도체막(404)의 외측 가장자리를 점선으로 보이고 있다.
여기에서, 반도체막 및 해당 반도체막 위에 형성된 절연막의 플라즈마 산화 처리 전후의 막두께를 측정한 결과를 표 1에 나타낸다. 측정은, 유리 기판 위에 결정질 규소막과, 산화 규소막을 적층한 시료를 사용하여, 분광 엘립소메트리로 행했다. 측정 장치로서는, HORIBA사제 "분광 엘립소미터UVISEL"을 사용했다. 또한, 산화 규소막은 플라즈마CVD법을 사용해서 형성한 후, 플라즈마 산화를 행했다. 플라즈마 산화의 처리 조건은, 이하에 적는다: 02 유량은 5sccm, A r유량은 900sccm, H2유량은 5sccm, 처리 실내압은 106.67Pa, 고주파전력은 3800W(2.45 GHz), 기판온도는 400℃이었다.
[표 1]
플라즈마 산화 전 플라즈마 산화 후 막두께 변화
SiO2 막두께(nm) 10.68 15.95 5.27
Si막두께(nm) 60.23 57.78 -2.45
상기 표 1에 나타나 있는 바와 같이, 산화 규소(SiO2)막 두께는, 5.27nm 증가 했고, 결정질규소막(Si)은 플라즈마 산화 후에 막두께가 2.45nm 감소했다. 이에 따라, 플라즈마 산화 함으로써 결정질 규소막의 막두께는 감소하고, 산화 규소막의 막두께는 증가하는 것을 알았다. 또한, 결정질 규소막이 감소하는 것은, 고밀도 플라즈마에 의해 생긴 산소 라디칼이 산화 규소막을 투과해서 결정질 규소막의 표면을 산화했기 때문이라고 생각된다.
또한, 제1의 절연막(406)에 대하여 희가스를 포함한 분위기 하에서 플라즈마 산화를 행하는 경우, 제1의 절연막(406)에 플라즈마처리에 사용한 희가스(H e, N e, A r, K r, X e의 적어도 1개)가 포함될 경우가 있다. 예를 들면, 희가스로서 A r를 사용했을 경우, 플라즈마 산화해서 형성되는 제2의 절연막(408) 중에 A r가 함유되는 경우가 있다.
이상의 공정으로 형성된 제2의 절연막(408)은, 트랜지스터의 게이트 절연막으로서 기능한다. 따라서, 치밀한 고내압의 게이트 절연막을 형성할 수 있다. 또한, CVD법 또는 스퍼터링법 등에 의해 형성된 막보다도 수소함유량이 저감되어, 전자 트랩이 적은 게이트 절연막을 형성할 수 있다.
다음에, 제2의 절연막(408) 위에 도전 막을 형성한다(도 5a 참조). 여기에서는, 도전 막으로서 도전 막 410과 도전 막 412를 적층 형성하는 예를 게시한다. 물론, 도전 막은, 단층 또는 3층 이상의 적층구조를 형성하여도 된다는 것을 말할 필요도 없다.
도전 막(410, 412)은, 탄타르(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(M o), 알루미늄(Al), 동(C u), 크롬(C r), 니오븀(Nb)등으로부터 선택된 원소, 또는 이것 들의 원소를 주성분으로 하는 합금재료 혹은 이러한 원소를 주성분으로 하는 화합물재료를 사용해서 형성할 수 있다. 또한, 이것들의 원소 중 임의의 것을 질화한 금속질화막으로 형성할 수 있다. 그 밖에도, 인 등의 불순물원소를 도핑한 다결정규소로 대표되는 반도체재료에 의해 형성할 수도 있다. 도전 막(410, 412)은, 이것들의 재료를 사용해서 CVD법이나 스퍼터링법 등에 의해 형성할 수 있다.
여기에서는, 질화 탄타르를 사용해서 도전 막 410을 형성하고, 해당 도전 막 410 위에 텅스텐을 사용해서 도전 막 412를 형성한다. 또한, 그 밖에도, 도전 막 410으로서, 질화 텅스텐, 질화 몰리브덴 또는 질화 티타늄으로부터 선택된 재료를 사용해서 형성되는 단층 또는 적층을 사용하고, 도전 막 412로서, 탄타르, 몰리브덴, 티타늄으로부터 선택된 재료를 사용해서 형성되는 단층 또는 적층을 사용할 수 있다.
다음에, 도전 막 410과 도전 막 412를 선택적으로 에칭 함으로써, 반도체막(404)의 윗쪽의 일부에 도전 막 410 및 도전 막 412을 잔존시켜, 게이트 전극(418)을 구성하는 도전 막 414과 도전 막 416을 형성한다(도 5b 참조). 또한, 본 실시예에서는, 게이트 전극 418에 있어서, 도전 막 414와 도전 막 416의 단부가 대략 일치하도록 형성했지만, 본 발명은 이것에 한정되지 않는다. 예를 들면, 하방으로 형성되는 도전 막 414의 폭(캐리어가 채널 형성 영역을 흐르는 방향(소스 영역과 드레인 영역을 연결하는 방향)에 대략 평행한 방향에 대한 폭)이, 도전 막 416의 폭보다도 커지도록 형성해도 좋다.
다음에, 게이트 전극(418)을 마스크로서 불순물원소를 첨가하고, 한 쌍의 불 순물영역(422)과, 한 쌍의 불순물영역(422) 사이에 위치하는 채널 형성 영역(420)을 형성한다(도 5c 참조). 여기에서 형성되는 불순물영역(422)은, 트랜지스터의 소스 영역 또는 드레인 영역으로서 기능한다. 불순물원소로서는, n형태의 도전성을 부여하는 불순물원소 또는 p형태의 도전성을 부여하는 불순물원소를 사용한다. n형태의 도전성을 부여하는 불순물원소로서는, 인(P)이나 비소(A s)등을 사용할 수 있다. p형태의 도전성을 부여하는 불순물원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(G a)등을 사용할 수 있다. 여기에서는, 불순물원소로서, 인(P)을 첨가한다.
다음에, 제2의 절연막(408) 및 게이트 전극(418)(도전 막 416, 도전 막 414)을 덮도록 절연막을 형성한다(도 5d 참조). 여기에서는, 절연막으로서 제3의 절연막(424) 및 제4의 절연막(426)을 적층 형성하는 예를 게시한다. 본 발명은 특별하게 한정되지 않고, 절연막은 단층 또는 3층 이상의 적층 구조로 형성할 수도 있다.
제3의 절연막(424) 및 제4의 절연막(426)으로서는, 산화 규소, 질화규소, 산화 질화규소(SiOxNy)(x>y>0), 질화산화 규소(SiNxOy)(x>y>0)등의 산소 또는 질소를 갖는 절연막, D L C(다이아몬드 라이크 카본) 등의 탄소를 포함한 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 막을 형성할 수 있다. 또한, 실록산 재료는, Si-0-Si결합을 포함한 재료에 해당한다. 실록산은, 실리콘(Si)과 산소(0)와의 결합을 포함한 골격구조를 갖는다. 치환기로서, 적어도 수소를 포함한 유기기(예를 들면, 알킬기, 방향족탄화수소)를 사용할 수 있다. 치환기로서, 플루오르 기를 사용할 수도 있다. 또는, 치환기로서, 적어도 수소를 포함한 유기기와, 플루오르기를 사용해도 된다. 제3의 절연막(424) 및 제4의 절연막(426)은, 이것들의 재료를 사용하여, CVD법, 스퍼터링법, 도포법 등을 사용해서 형성할 수 있다. 또한, 절연막은 유기재료 또는 실록산 재료로 형성함으로써 반도체막이나 게이트 전극 등에 의한 단차를 평탄화할 수 있다. 그렇지만, 유기재료 또는 실록산 재료를 사용해서 형성된 막은 수분을 흡수 및 통과하기 쉽다. 그 때문에, 유기재료 또는 실록산 재료를 사용해서 형성된 막에 접해서 반도체막, 게이트 절연막, 게이트 전극 등이 형성되어 있으면, 완성된 트랜지스터의 전기 특성에 악영향을 준다. 따라서, 수분에 대한 블록킹 효과가 높은 무기재료를 사용한 막을 반도체막, 게이트 절연막, 게이트 전극 등에 접해서 형성하는 것이 바람직하다. 특히, 질화규소, 질화산화 규소 등을 갖는 막은, 수분에 대한 블록킹 효과가 높으므로 바람직하다. 여기에서는, 제3의 절연막(424)로서 무기재료를 사용한 막을 형성하고, 해당 제3의 절연막(424) 위에 제4의 절연막(426)로서 유기재료 또는 실록산 재료를 사용한 막을 형성한다.
다음에, 제3의 절연막(424) 및 제4의 절연막(426)에, 반도체막(404)에 형성된 불순물영역(422)에 도달하는 개구부를 설치한다. 그리고, 반도체막(404)에 형성된 불순물영역(422)과 전기적으로 접속하는 도전 막(428)을 형성한다(도 5d 참조). 여기에서는, 단층의 도전 막을 형성하는 예를 게시하지만, 2층이상의 적층구조로 형성할 수도 있다. 또한, 도전 막(428)은, 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능한다.
도전 막(428)은, CVD법이나 스퍼터링법 등에 의해, 알루미늄(Al), 텅스 텐(W), 티타늄(Ti), 탄타르(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 동 (Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 실리콘(Si)으로부터 선택된 원소, 또는 이것들의 원소를 주성분으로 하는 합금재료 혹은 이러한 원소를 주성분으로 하는 화합물재료를 사용해서 형성할 수 있다. 예를 들면, 알루미늄을 주성분으로 하는 합금재료로서는, 알루미늄을 주성분으로 하고 니켈을 포함한 재료, 또는 알루미늄을 주성분으로 해서 니켈과, 탄소와 규소의 한쪽 또는 양쪽을 포함한 합금재료를 들 수 있다. 도전 막 (428)은, 예를 들면, 배리어 막과 알루미늄 실리콘(Al-Si)막과 배리어 막의 적층구조, 배리어 막과 알루미늄 실리콘(Al-Si)막과 질화 티타늄 막과 배리어 막의 적층구조를 채용하면 좋다. 이때, 배리어 막은, 티타늄, 티타늄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어진 박막에 해당한다. 알루미늄이나 알루미늄 실리콘은 저항치가 낮고, 저렴하기 때문에, 도전 막(428)을 형성하는 재료로서 최적이다. 또한, 상층과 하층의 배리어층을 설치하면, 알루미늄이나 알루미늄 실리콘의 힐록의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티타늄으로 이루어진 배리어 막을 형성하면, 결정질 반도체막 위에 얇은 자연 산화막이 형성된 경우에도, 이 자연 산화막을 환원하여서, 결정질 반도체막과 양호한 콘택을 할 수 있다.
이상의 공정으로, 본 발명의 반도체장치를 제작할 수 있다. 또한, 본 실시예에서 나타낸 트랜지스터의 구조는 일례이며, 각종 공지의 구조를 적용할 수 있다. 예를 들면, 반도체막에 L D D영역을 형성해도 좋고, 게이트 전극의 측면에 사이드월을 형성해도 좋다. 또한, 멀티 게이트 구조(직렬로 접속된 적어도 2개이상의 채 널 형성 영역을 포함한 반도체막과, 각각의 채널 형성 영역에 전계를 인가하는 적어도 2개 이상의 게이트 전극과를 갖는 구조이나, 듀얼 게이트 구조(반도체막의 상하를 게이트 전극으로 끼우는 구조)를 적용할 수도 있다.
본 발명을 사용해서, 비교적 얇고 고내압인 게이트 절연막을 실현할 수 있다. 또한, 고온의 가열처리를 하지 않고서, 막특성이 양호한 게이트 절연막을 실현할 수 있다. 또한, CVD법이나 스퍼터링법으로 형성한 절연막에 대하여 플라즈마 산화를 행해서 게이트 절연막을 형성하는 경우, 반도체막을 충분하게 피복하는 것이 가능하게 된다. 따라서, 게이트 절연막의 내압결함(내압의 저하라고도 한다), 또는 게이트 절연막의 피복 결함에 의한 게이트 전극과 반도체막의 채널 형성 영역과의 단락 및 리크 전류 등의 결함 등을 방지할 수 있어서, 신뢰성이 높은 반도체장치를 제작할 수 있다.
또한, 치밀하고 고내압, 또한, 피복성이 좋은 게이트 절연막의 박막화가 가능해지기 때문에, 반도체장치의 한층 더 미세화, 고정밀화를 행하는 것이 가능해져, 반도체장치의 고성능화를 달성할 수 있다. 또한, 그러한 막의 형상 결함에 의한 결함이 경감되므로, 제작 공정에 있어서도 고수율로 반도체장치를 생산할 수 있고, 완성되는 반도체장치의 신뢰성도 향상될 수있다.
또한, 본 발명을 사용해서 게이트 절연막을 형성하면, CVD법이나 스퍼터링법으로 형성한 절연막과 비교해서 수소함유량을 저감할 수 있고, 전자 트랩이 적은 게이트 절연막을 얻을 수 있다. 따라서, 트랜지스터의 한계치전압의 변동이나 서브스레시홀드 계수의 저하 등의 결함을 방지할 수 있으므로, 신뢰성이 높은 반도체장 치를 제작할 수 있다.
또한, 본 실시예는, 본 명세서에서 나타낸 것외의 실시 형태 또는 임의의 실시예와 적당하게 조합될 수 있다.
[실시예 2]
본 실시예에서는, 상기 실시예1에서 나타낸 구조에 있어서, 게이트 전극의 측면에 절연막(이하, 사이드월이라고도 한다)을 설치하는 경우에 대해서, 도 8a 내지 8e를 사용하여 설명한다. 이때, 상기 실시예와 같은 부분을 가리킬 경우에는 동일한 부호를 사용해서 나타내고, 그 부분에 관한 설명은 생략한다.
우선, 실시예1에서 설명하고 도 5b에 도시된 공정까지의 공정들을 수행한다(도 8a 참조).
다음에, 게이트 전극(418)을 마스크로서 반도체막(404)에 불순물원소를 첨가하고, 한 쌍의 제1의 불순물영역(822)을 형성한다. 여기에서 형성되는 불순물영역(822)은, 뒤에 완성되는 트랜지스터의 저농도불순물영역(LDD영역이라고도 한다)으로서 기능한다. 불순물원소로서는, n형태의 도전성을 부여하는 불순물원소 또는 p형태의 도전성을 부여하는 불순물원소를 사용한다. n형태의 도전성을 부여하는 불순물원소로서는, 인(P)이나 비소(A s) 등을 사용할 수 있다. p형태의 도전성을 부여하는 불순물원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(G a)등을 사용할 수 있다(도 8b 참조).
다음에, 게이트 전극(418)의 측면에 접하는 제3의 절연막(824)을 형성한다(도 8c 참조). 게이트 전극(418)의 측면에 접하는 제3의 절연막(824)은, 사이드월 이라고도 불린다.
제3의 절연막(824)은, 제2의 절연막(408)과 게이트 전극(418)을 덮도록 절연막을 형성한 후에, 주로 수직방향으로 이방성 에칭에 의해 선택적으로 에칭함으로써 형성할 수 있다. 절연막(후에 형성되는 제3의 절연막(824))은, CVD법이나 스퍼터링법에 의해, 산화 규소, 산화 질화규소 등의 재료를 사용한 단층 또는 적층으로 형성할 수 있다.
또한, 제3의 절연막(824)은, 플라즈마 산화를 행하는 것이 바람직하다. 플라즈마 산화는, 제2의 절연막(408)을 형성할 때에 제1의 절연막(406)에 대해 행한 처리와 마찬가지로 행하여도 된다. 즉, 마이크로파(대표적으로는 2.45GHz)등의 고주파로 여기되어, 전자밀도가 1×1011cm-3이상으로, 플라즈마의 전자온도가 1.5eV이하의 플라즈마를 이용할 수 있다.구체적으로는, 전자밀도가 1×1011cm-3이상 1×1013cm-3이하로, 플라즈마의 전자온도가 0.5 eV이상 1.5 eV이하의 플라즈마를 이용하는 것이 바람직하다. 또한, 플라즈마 산화를 행하는 처리 시간은, 60sec이상이 바람직하다. 사이드월로서 기능하는 절연막에 대하여 플라즈마 산화를 행함으로써 치밀한 고내압의 막을 얻을 수 있다.
또한, CVD법 또는 스퍼터링법 등을 사용해서 사이드월로서 기능하는 절연막을 형성한 경우에는, 막중에 수분이 포함되기 쉽다. 그러나, 본 발명에 도시된 것처럼, 사이드월로서 기능하는 절연막에 대하여 플라즈마 산화를 행함으로써 막중의 수소함유량을 저감할 수 있다.
또한, 플라즈마 산화는, 적어도 산소를 포함한 분위기 하에서 행한다. 예를 들면, 산소(02)를 포함한 분위기 하, 산소(02)와 희가스(H e, N e, A r, K r, X e의 적어도 1개)를 포함한 분위기 하, 혹은 산소(02)와 희가스 (H e, N e, A r, K r, X e의 적어도 1개)와 수소(H2)를 포함한 분위기 하에서 행하는 것이 바람직하다. 또한, 그 분위기가 수소를 포함한 경우에는, 산소 및 희가스와 비교해서 수소의 양의 적은 쪽이 바람직하다.
다음에, 게이트 전극(418) 및 제3의 절연막(824)을 마스크로서 반도체막(404)에 불순물원소를 첨가하고, 채널 형성 영역(825), 한 쌍의 제2의 불순물영역(826), 한 쌍의 제3의 불순물영역(827)을 형성한다(도 8d 참조). 여기에서 첨가하는 불순물원소는, 제1의 불순물영역(822)을 형성할 때(도 8b 참조)에 첨가한 불순물원소보다도 고농도로 첨가한다. 따라서, 제3의 불순물영역(827)은, 제2의 불순물영역(826)보다도 고농도로 불순물원소가 첨가 된 영역이 된다. 또한, 제3의 불순물영역(827)은 소스 영역 또는 드레인 영역으로서 기능하고, 제2의 불순물영역(826)은 저농도불순물영역(L D D영역)으로서 기능한다. 불순물원소로서는, n형태의 도전성을 부여하는 불순물원소 또는 p형태의 도전성을 부여하는 불순물원소를 사용한다. n형태의 도전성을 부여하는 불순물원소로서는, 인(P)이나 비소(A s)등을 사용할 수 있다. p형태의 도전성을 부여하는 불순물원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨 (G a)등을 사용할 수 있다.
다음에, 제2의 절연막(408), 제3의 절연막(824), 및 게이트 전극(418)을 덮 도록, 절연막을 형성한다. 여기에서는, 절연막은 제4의 절연막(828) 및 제5의 절연막(830)의 적층구조로 한다. 물론, 본 발명은 특별하게 이것에 한정되지 않고, 절연막을 단층 또는 3층이상의 적층으로 해도 된다. 그리고, 반도체막(404)에 형성된 제3의 불순물영역(827)과 전기적으로 접속하는 도전 막(832)을 형성한다(도 8e 참조).
제4의 절연막(828) 및 제5의 절연막(830)은, 산화 규소, 질화규소, 산화 질화규소(SiOxNy)(x>y>0), 질화산화 규소(SiNxOy)(x>y>0)등의 산소 또는 질소를 갖는 절연막, D L C(다이아몬드 라이크 카본) 등의 탄소를 포함한 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기재료 또는 실록산 수지등의 실록산 재료로 되는 막을 형성할 수 있다. 또한, 실록산 재료는, Si-0-Si결합을 포함한 재료에 해당한다. 실록산은, 실리콘(Si)과 산소(0)와의 결합을 갖는 골격구조를 갖는다. 치환기로서, 적어도 수소를 포함한 유기기(예를 들면, 알킬기, 방향족탄화수소)을 사용할 수 있다. 치환기로서, 플루오르기를 사용할 수도 있다. 또한, 치환기로서, 적어도 수소를 포함한 유기기와, 플루오르기를 사용해도 된다. 제4의 절연막(828) 및 제5의 절연막(830)은, 이것들의 재료를 사용하여, CVD법, 스퍼터링법, 도포법 등을 사용해서 형성할 수 있다. 또한, 절연막은 유기재료 또는 실록산 재료로 형성함으로써, 반도체막이나 게이트 전극 등에 의한 단차를 평탄화할 수 있다. 그렇지만, 유기재료 또는 실록산 재료를 사용해서 형성된 막은 수분을 흡수 및 통과하기 쉽다. 그 때문에, 유기재료 또는 실록산 재료를 사용해서 형성된 막에 접해서 반도체막, 게이트 절연막, 게이트 전극 등이 형성되어 있으면, 완성된 트랜지스터의 전기 특성에 악영향을 줄 경우가 있다. 따라서, 수분에 대한 블록킹 효과가 높은 무기재료를 사용한 막을 반도체막, 게이트 절연막, 게이트 전극 등에 접해서 형성하는 것이 바람직하다. 특히, 질화규소, 질화산화 규소등을 갖는 막은, 수분에 대한 블록킹 효과가 높으므로 바람직하다. 여기에서는, 제4의 절연막(828)으로서 무기재료를 사용한 막을 형성하고, 해당 제4의 절연막(828) 위에 제5의 절연막(830)으로서 유기재료 또는 실록산 재료를 사용한 막을 형성한다.
도전 막(832)은, CVD법이나 스퍼터링법 등에 의해, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄타르(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(P t), 동(C u), 금(A u), 은(A g), 망간(Mn), 네오디뮴(N d), 탄소(C), 실리콘(Si)으로부터 선택된 원소, 또는 이것들의 원소를 주성분으로 하는 합금재료 혹은 이러한 원소를 주성분으로 하는 화합물재료를 사용해서 형성할 수 있다. 예를 들면, 알루미늄을 주성분으로 하는 합금재료로서는, 알루미늄을 주성분으로 해서 니켈을 포함한 재료, 또는 알루미늄을 주성분으로 해서 니켈과, 탄소와 규소의 한쪽 또는 양쪽을 포함한 합금재료를 들 수 있다. 도전 막(832)은, 예를 들면, 배리어 막과 알루미늄 실리콘(Al-Si)막과 배리어 막의 적층구조, 배리어 막과 알루미늄 실리콘(Al-Si)막과 질화 티타늄 막과 배리어 막의 적층구조를 채용하면 좋다. 또한, 배리어 막은, 티타늄, 티타늄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어진 박막에 해당한다. 알루미늄이나 알루미늄 실리콘은 저항치가 낮고, 저렴하기 때문에, 도전 막(832)을 형성하는 재료로서 최적이다. 또한, 상층과 하층의 배리어층을 설치하면, 알루미늄 이나 알루미늄 실리콘의 힐록의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티타늄으로 이루어진 배리어 막을 형성하면, 결정질 반도체막 위에 얇은 자연 산화막이 형성된 경우에도, 이 자연 산화막을 환원하여서, 결정질 반도체막과 양호한 콘택을 할 수 있다.
이상의 공정으로, 본 발명의 반도체장치를 제작할 수 있다. 또한, 본 실시예에서 나타낸 트랜지스터의 구조는 일례이며, 각종 공지의 구조를 적용할 수 있다. 예를 들면, 멀티 게이트 구조(직렬로 접속된 적어도 2개이상의 채널 형성 영역을 포함한 반도체막과, 각각의 채널 형성 영역에 전계를 인가하는 적어도 2개이상의 게이트 전극을 갖는 구조)나, 듀얼 게이트 구조 (반도체막의 상하를 게이트 전극으로 끼우는 구조)를 적용할 수도 있다.
본 발명을 사용함으로써, 치밀한 고내압의 절연막(사이드월)을 게이트 전극의 측면에 형성할 수 있다. 따라서, 게이트 전극측면에서 사이드월을 통해서 흐르는 국소적인 리크 전류 등의 결함 등을 방지할 수 있어, 보다 신뢰성이 높은 반도체장치를 제작할 수 있다.
또한, 본 실시예에서는, 기판 위에 설치된 섬 형상의 반도체막을 갖는 박막트랜지스터에 관하여 설명했지만, 본 발명은 이것에 한정되지 않는다. 예를 들면, 반도체 기판에 채널 형성 영역이 설치된 트랜지스터의 사이드월에 관해서도 적용할 수 있다.
또한, 본 실시예는, 본 명세서에서 나타낸 것외의 실시 형태 또는 임의의 실시예와 적당하게 조합할 수 있다.
[실시예3]
본 실시예에서는, 비휘발성 반도체 기억장치인 비휘발성 메모리 소자의 제작 방법의 일례를 도 9a 내지 9c 및 도 10a 내지 10c를 사용하여 설명한다. 여기에서는, 기판 위에 설치된 반도체막을 사용한 비휘발성 메모리 소자에 관하여 설명한다.
비휘발성 메모리 등으로 대표되는 비휘발성 반도체 기억장치는, M O S F E T(Metal Oxide Semiconductor Field Effect Transistor)와 유사한 구조를 갖고, 전하를 장기간 축적할 수 있는 영역이 채널 형성 영역 위에 설치되는 곳에 특징이 있다. 이 전하축적 영역은 절연막 위에 형성되고, 주위와 절연 분리되어 있으므로 부유 게이트 전극이라고도 불린다. 부유 게이트 전극 위에는, 또 다른 절연막을 거쳐서 제어 게이트 전극을 구비하고 있다. 이러한 구조를 소위 부유 게이트형의 비휘발성 반도체 기억장치라고 한다.
상기한 바와 같은 구조를 갖는 비휘발성 반도체 기억장치는, 제어 게이트 전극에 인가하는 전압에 의해, 부유 게이트 전극에 전하를 축적시키고, 또 전하를 방출시키는 동작이 행해진다. 즉, 부유 게이트 전극에 유지되는 전하의 출납에 의해, 데이터를 기억하는 구조로 되어 있다. 구체적으로, 부유 게이트 전극에의 전하의 주입이나 추출은, 채널 형성 영역이 형성되는 반도체막과, 제어 게이트 전극의 사이에 고전압을 인가해서 행해지고 있다. 이 때, 채널 형성 영역상의 절연막에는, 파우라-놀도하임(Fowler-Nordheim)형태(F-N형태)터널 전류(N A N D형태)이나, 열전자(NOR형태)가 흐른다고 말해지고 있다. 이것에 의해 채널 형성 영역 위에 설치되 는 절연막은, 터널 절연막이라고도 부르고 있다. 본 실시예에서는, 이러한 부유 게이트형의 비휘발성 메모리 소자의 제작 방법의 일례에 관하여 설명한다.
우선, 기판(900) 위에 하지절연막(902)을 거쳐서 섬 형상의 반도체막(904)을 형성한다. 그리고, 반도체막(904) 위에 제1의 절연막(906)을 형성한다(도 9a 참조).
기판(900)으로서는, 유리 기판, 석영기판, 사파이어 기판, 세라믹 기판, 금속기판 등을 사용할 수 있다. 또한, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프타레이트, 폴리에테르 설폰, 아크릴 등의 플라스틱 기판을 사용할 수도 있다. 그 외, 적어도 프로세스중에 발생하는 열을 견뎌낼 수 있는 기판이면 사용할 수 있다. 본 실시예에서는, 기판(900)은 유리 기판이다.
하지절연막(902)은, 산화 규소, 질화규소, 산화 질화규소(SiOxNy)(x>y>0), 질화산화 규소(SiNxOy)(x>y>0)등의 절연재료를 사용해서 형성한다. 또한, 하지절연막(902)은, 단층이어도 다층막이어도 좋다. 하지절연막(902)의 형성 방법에 관해서는 특별하게 한정되지 않고, CVD법이나 스퍼터링법 등을 사용해서 형성할 수 있다. 하지절연막(902)을 설치함으로써, 기판으로부터의 불순물확산을 방지할 수 있다. 또한, 기판(900)의 요철이나 불순물확산이 문제가 안되는 것이라면, 하지절연막(902)은 형성하지 않아도 좋다. 본 실시예에서는, 하지절연막(902)으로서, 플라즈마CVD법을 사용해서 질화산화 규소막을 형성한다.
섬 형상의 반도체막(904)은, 규소(Si)를 주성분으로 하는 재료(예를 들면 Si, SixGe1-x 등)을 사용해서 비정질 반도체막을 형성하고, 해당 비정질 반도체막을 결정화시킨 뒤에 선택적으로 에칭 함으로써 형성할 수 있다. 비정질 반도체막은, CVD법이나 스퍼터링법 등을 사용해서 형성할 수 있다. 또한, 비정질 반도체막은 결정화하지 않아도 좋다. 비정질 반도체막을 결정화하지 않아도 좋은 경우, 비정질 반도체막을 선택적으로 에칭하고, 비정질 반도체막으로 이루어진 섬 형상의 반도체막(904)을 형성한다.
비정질 반도체막의 결정화는, 레이저 결정화법, R T A 또는 아닐 로를 사용하는 열결정화법, 결정화를 촉진하는 금속 원소를 사용하는 열결정화법, 또는 이것들 방법을 조합한 방법 등에 의해 행할 수 있다.
또한, 레이저광의 조사에 의해 반도체막의 결정화 혹은 재결정화를 행하는 경우에는, 레이저광의 광원으로서 LD 여기의 연속발진(C W)레이저 (YVO4), 제2고조파(파장 532nm))를 사용할 수 있다. 특히, 제2고조파에 한정할 필요는 없지만, 제2고조파는 에너지 효율의 관점에서, 보다 높은 차원의 고조파보다 뛰어나다. CW 레이저를 반도체막에 조사하면, 연속적으로 반도체막에 에너지가 주어지기 때문에, 일단 반도체막을 용융 상태로 하면, 용융 상태가 계속될 수 있다. 또한, CW레이저를 주사 함으로써 반도체막의 고액계면을 이동시키고, 이 이동의 방향을 따라 일방향으로 긴 결정립을 형성할 수 있다. 또한, 고체레이저를 사용하는 것은, 기체레이저 등과 비교하여, 출력의 안정성이 높고, 안정한 처리가 예상되기 때문이다. 또한, CW레이저뿐만 아니라, 반복률이 10MHz이상인 펄스레이저를 사용하는 것도 가능 하다. 반복률이 높은 펄스레이저를 사용하면, 반도체막이 용융하고나서 고화할 때까지의 시간보다도 레이저의 펄스 간격이 짧으면, 항상 반도체막을 용융 상태에 머무르게 할 수 있고, 고액계면의 이동에 의해 일방향으로 긴 결정립으로 구성되는 반도체막을 형성할 수 있다. 그 밖의 CW레이저 및 반복률이 10MHz이상인 펄스레이저를 사용할 수도 있다. 예를 들면, 기체레이저로서는, A r레이저, K r레이저, CO2레이저 등이 있다. 또한, 기체레이저로서 헬륨 카드뮴 레이저 등의 금속증기 레이저를 들 수 있다. 고체레이저로서, Y A G레이저, Y L F레이저, YAlO3레이저, GdVO4레이저, KGW레이저, KYW레이저, 알렉산드라이트레이저, Ti:사파이어레이저, Y203레이저, YVO4레이저 등이 있다. 또한, 고체레이저에는, Y A G레이저, Y203레이저, GdVO4레이저, YVO4레이저 등의 세라믹 레이저가 있다. 또한, 레이저발진기에 있어서, 레이저광을 T E M00(단일 횡모드)에서 발진해서 출사하면, 피조사면에 있어서 얻는 선형의 빔 스폿의 에너지의 균일성을 상승시킬 수 있으므로 바람직하다. 그 밖에도, 펄스 발진의 엑시머레이저를 사용해도 된다.
제1의 절연막(906)은, CVD법이나 스퍼터링법등을 사용하여, 산화 규소, 산화 질화규소(SiOxNy)(x>y>0), 질화산화 규소(SiNxOy)(x>y>0)등의 절연재료를 사용해서 형성할 수 있다. 또한, 산화알루미늄(AlxOy), 산화탄탈(TaxOy), 산화하프늄(HfOx)등의 재료를 사용해서 형성해도 좋다. 제1의 절연막(906)은, 바람직하게는 막두께 1nm이상 20 nm이하, 더 바람직하게는 막두께 1nm이상 10 nm이하로 형성한다.
다음에, 제1의 절연막(906)에 대하여 플라즈마 산화를 행하고, 제2의 절연막(907)을 형성하고, 해당 제2의 절연막(907) 위에 전하축적 막(908)을 형성한다(도 9b 참조). 여기에서, 제2의 절연막(907)은 뒤에 완성되는 비휘발성 반도체 기억장치의 터널 절연막으로서 기능하고, 전하축적 막(908)은 부유 게이트 전극으로서 기능한다.
제1의 절연막(906)에 대하여 행하는 플라즈마 산화는, 마이크로파 (대표적으로는 2.45GHz)등의 고주파로 여기되고, 전자밀도가 1×1011cm-3이상이며, 플라즈마의 전자온도가 1.5eV이하의 플라즈마를 이용한다. 보다 자세한 것은, 전자밀도가 1×1011cm-3이상 1×1013cm-3이하이고, 플라즈마의 전자온도가 0.5eV이상 1.5 eV이하의 플라즈마를 이용하는 것이 바람직하다. 또한, 제1의 절연막(906)에 대한 플라즈마 산화 시간은, 60sec이상이 바람직하다.
또한, 플라즈마 산화는, 적어도 산소를 포함한 분위기 하(예를 들면, 산소분위기 하, 산소(02) 혹은 아산화질소(N20)와 희가스(H e, N e, A r, K r, X e의 적어도 하나) 분위기 하, 또는 산소 혹은 아산화질소와 수소(H2)과 희가스 분위기 하)에서 행한다. 또한, 그 분위기가 수소를 포함한 경우에는, 산소 혹은 아산화질소, 희가스와 비교해서 수소량이 적은 쪽이 바람직하다.
희가스로서는, 예를 들면, A r를 사용할 수 있다. 또한, A r과 K r를 혼합한 가스를 사용해도 된다. 플라즈마 산화를 희가스 분위기중에서 행했을 경우, 플라즈 마 산화 함에 의해 형성되는 제2의 절연막(907)은, 플라즈마처리에 사용한 희가스(H e, N e, A r, K r, X e의 적어도 하나)를 포함하고 있는 경우가 있다. 예를 들면, 플라즈마 산화에 희가스로서, A r를 사용했을 경우에는, 제2의 절연막(907)에 A r가 포함될 경우가 있다
본 발명에서 행하는 플라즈마 산화는, 플라즈마의 전자밀도가 1×1011cm-3이상으로 고밀도이며, 피처리물인 제1의 절연막(906) 부근에서의 플라즈마의 전자온도가 낮기 때문에, 제2의 절연막(907)이 플라즈마에 의해 손상하는 것을 방지할 수 있다. 또한, 플라즈마의 전자밀도가 1×1011cm-3 이상으로 고밀도이며, 피처리물(여기에서는 제1의 절연막(906))을 플라즈마 산화 함으로써 형성되는 막(여기에서는 제2의 절연막(907))은, CVD법이나 스퍼터링법등에 의해 형성된 막과 비교해서 치밀한 고내압의 막을 형성할 수 있다. 또한, 플라즈마의 전자온도가 1.5 eV이하로 낮기 때문에, 종래의 플라즈마처리나 열산화법과 비교해서 저습도로 피처리물의 산화 처리를 행할 수 있다. 예를 들면, 유리 기판의 왜점 아래에 100℃이상에서 플라즈마 산화를 실시해도 충분하게 산화 처리를 행할 수 있다.
또한, CVD법 또는 스퍼터링법등에 의해 형성되는 수소가 포함되는 절연막을 플라즈마 산화함으로써, 수소함유량이 저감된 막을 얻을 수 있다.
본 실시예에서는, 피처리물의 플라즈마 산화시에, 산소(02)와 아르곤(A r)과의 혼합 가스를 도입한다. 여기에서 사용하는 혼합 가스는, 예를 들면, 산소를 0.1sccm이상 100 sccm이하, 아르곤을 100sccm이상 5000 sccm이하의 범위에서 도입 하면 좋다. 예를 들면, 산소를 5 sccm, 아르곤을 900 sccm에서 도입하면 좋다.
본 실시예에 있어서, 제1의 절연막(906)에 대하여 플라즈마 산화 함에 의해 형성된 제2의 절연막(907)은, 뒤에 완성되는 비휘발성 반도체 기억장치에 있어서, 터널 절연막으로서 기능한다. 따라서, 제2의 절연막(907)의 막두께가 얇을수록 터널 전류가 흐르기 쉽고, 메모리로서 고속동작이 가능해진다. 또한, 제2의 절연막(907)의 막두께가 얇을수록, 뒤에 형성되는 부유 게이트 전극에 저전압으로 전하를 축적시키는 것이 가능해지기 때문에, 반도체장치의 소비 전력을 저감할 수 있다. 그 때문에, 제2의 절연막(907)은, 막두께를 얇게 형성하는 것이 바람직하다.
일반적으로, 반도체막 위에 절연막을 얇게 형성하는 방법으로서 열산화법이 있다. 기판(900)으로서 유리 기판 등의 융점이 충분하게 높지 않은 기판을 사용하는 경우에는, 열산화법에 의해 반도체막 위에 절연막을 형성하는 것은 대단히 곤란하다. 또한, CVD법이나 스퍼터링법에 의해 형성한 절연막은, 막의 내부에 결함을 포함하고 있기 때문에 막질이 충분하지 않다. 또한, CVD법이나 스퍼터링법에 의해 막두께가 얇은 절연막을 형성했을 경우에는 절연 내압이 낮고, 또한, 핀홀 등의 결함이 생기기 쉬운 문제가 있다. 게다가, CVD법이나 스퍼터링법에 의해 절연막을 형성했을 경우에는, 특히 반도체막의 단부의 피복이 충분하지 않고, 뒤에 형성되는 부유 게이트 전극을 구성하는 도전 막등과 반도체막이 단락하는 경우가 있다. 따라서, CVD법이나 스퍼터링법에 의해 형성한 제1의 절연막(906)을 그대로 터널 절연막으로서 사용하면, 결함이 생길 우려가 크다.
이에 따라서, 본 실시예에서 나타나 있는 바와 같이 제1의 절연막(906)을 플 라즈마 산화해서 제2의 절연막(907)을 형성함으로써 CVD법이나 스퍼터링법등에 의해 형성한 절연막보다 치밀한 고내압의 막을 형성할 수 있다. 또한, 제1의 절연막(906) 형성시에 반도체막(904)의 단부를 충분하게 피복할 수 없었던 경우에도, 플라즈마 산화 함으로써 충분하게 피복가능한 제2의 절연막(907)을 형성할 수 있다. 그 결과, 메모리로서 고속동작과 전하유지 특성을 향상시킬 수 있다.
또한, 뒤에 완성되는 비휘발성 반도체 기억장치는, 터널 절연막을 거쳐서 전자를 주입 함으로써 정보를 기억한다. 이 때, 터널 절연막에 전자 트랩의 요인이 되는 수소가 존재하면, 기록 및 소거를 반복하는 동안에 전압이 변동해버려, 메모리가 열화하는 원인이 된다. 따라서, 전자 트랩의 요인이 되는 터널 절연막중의 수소함유량은 적은 쪽이 바람직하다. 본 실시예에서 나타나 있는 바와 같이 제1의 절연막(906)을 플라즈마 산화해서 제2의 절연막(907)을 형성함으로써 CVD법이나 스퍼터링법등에 의해 형성한 절연막보다 막중의 수소함유량을 저감할 수 있다. 이에 따라서, 메모리의 성능을 향상시킬 수 있다.
전하축적 막(908)은, 단층 또는 2층 이상의 적층으로 형성할 수 있다. 구체적으로는, 전하축적 막(908)은, 실리콘(Si), 게르마늄(Ge), 텅스텐(W), 티타늄(Ti), 탄타르(Ta), 몰리브덴(Mo)등으로부터 선택된 원소, 또는 이것들의 원소를 주성분으로 하는 합금재료 혹은 이러한 원소를 주성분으로 하는 화합물재료(상기 원소의 질화물, 산화물 등)를 사용해서 형성할 수 있다. 예를 들면, 상기 원소의 화합물로서, 질화 실리콘, 질화산화 실리콘, 탄화 실리콘, 게르마늄을 10원자％미만의 농도로 포함한 실리콘 게르마늄, 질화 탄타르, 산화탄탈, 질화 텅스텐, 질화 티타늄, 산화티탄, 산화 주석 등을 사용할 수 있다. 또한, 상기 원소의 실리사이드(예를 들면, 텅스텐실리사이드, 티타늄 실리사이드, 니켈 실리사이드))을 사용할 수 있다. 또한,실리콘을 사용하는 경우에는, 인이나 붕소 등의 불순물을 첨가해도 좋다. 여기에서는, 전하축적 막(908)으로서, 게르마늄 원소를 포함한 분위기중 (예를 들면 GeH4)에서 플라즈마CVD법을 함으로써, 게르마늄을 주성분으로 하는 막을 막두께 1nm이상 20 nm이하, 바람직하게는 5 nm이상 10 nm이하로 형성한다
다음에, 전하축적 막(908) 위에 제3의 절연막(910)을 형성한다(도 9c참조). 제3의 절연막(910)은, CVD법이나 스퍼터링법등을 사용하여, 산화 규소, 산화 질화규소(SiOXNY)(x>y>0), 질화산화 규소(SiNxOy)(x>y>0)등의 절연재료를 사용해서 형성할 수 있다. 또한, 산화알루미늄(AlxOy), 산화탄탈(TaxOy), 산화하프늄(HfOx)등의 재료를 사용해서 형성해도 좋다. 제3의 절연막(910)은, CVD법 또는 스퍼터링법 등에 의해, 바람직하게는 막두께 1nm이상 100 nm이하, 더 바람직하게는 막두께 20 nm이상 60 nm이하로 형성한다.
다음에, 제3의 절연막(910)에 대하여 플라즈마 산화를 함으로써 제4의 절연막(911)을 형성하고, 해당 제4의 절연막(911) 위에 도전 막을 형성한다(도 10a 참조). 여기에서는, 도전 막으로서 도전 막 912, 도전 막 914를 순차적으로 적층해서 형성한 예를 게시하고 있다. 이와는 달리, 도전 막은, 단층 또는 3층이상의 적층구조로 형성해도 좋다. 또한, 플라즈마 산화는, 상기 제2의 절연막의 형성 방법으로 나타낸 방법을 사용하면 좋다.
도전 막(912, 914)으로서는, 탄타르(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 동(Cu), 크롬(Cr), 니오븀(Nb)등으로부터 선택된 원소, 또는 이것들의 원소를 주성분으로 하는 합금재료 혹은 이러한 원소를 주성분으로 하는 화합물재료로 형성할 수 있다. 또한, 이것들의 원소를 질화한 금속질화막으로 형성할 수도 있다. 그 밖에도, 인 등의 불순물원소를 도핑한 다결정규소로 대표되는 반도체재료에 의해 형성할 수도 있다.
다음에, 도전 막 912 및 914의 적층을 선택적으로 에칭해서 제거 함으로써, 반도체막(904)의 윗쪽의 일부에 도전 막 912, 914를 잔존시켜서, 게이트 전극(924)을 구성하는 도전 막 920, 922를 형성한다(도 10b 참조). 또한, 본 실시예에서는, 게이트 전극(924)과 겹치지 않는 제2의 절연막(907)의 표면을 노출시킨다.
구체적으로는, 게이트 전극(924)의 하방으로 형성된 제4의 절연막(911), 전하축적 막(908) 중 해당 게이트 전극(924)과 겹치지 않는 부분을 선택적으로 제거하고, 게이트 전극(924), 제4의 절연막(918), 전하축적 막(916)의 단부가 대략 일치하도록 형성한다.
이 경우, 게이트 전극(924)(도전 막 920, 922)의 형성과 동시에 겹치지 않는 부분의 절연막 등을 제거해도 좋고, 게이트 전극(924)을 형성한 후 잔존한 레지스트 또는 해당 게이트 전극(924)을 마스크로서 겹치지 않는 부분의 절연막 등을 제거해도 좋다. 이때, 전하축적 막(916)은 부유 게이트 전극으로서 기능하고, 제4의 절연막(918)은 컨트롤 절연막으로서 기능한다. 또한, 게이트 전극(924)은 제어 게이트 전극으로서 기능한다. 또한, 본 명세서에서, "컨트롤 절연막"이란 부유 게이 트 전극으로서 기능하는 전극과, 제어 게이트 전극으로서 기능하는 전극과의 사이에 설치된 절연막을 나타낸다.
다음에, 게이트 전극(924)을 마스크로서 불순물원소를 첨가하고, 한 쌍의 불순물영역(928)과, 한 쌍의 불순물영역(928) 사이에 위치하는 채널 형성 영역(926)을 형성한다(도 10c 참조). 불순물원소로서는, n형태의 도전성을 부여하는 불순물원소 또는 p형태의 도전성을 부여하는 불순물원소를 사용한다. n형태의 도전성을 부여하는 불순물원소로서는, 인(P)이나 비소 (A s)등을 사용할 수 있다. p형태의 도전성을 부여하는 불순물원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(G a)등을 사용할 수 있다.
이상의 공정으로, 본 발명의 비휘발성 반도체 기억장치인 비휘발성 메모리 소자를 제작할 수 있다. 또한, 본 실시예에서 나타낸 비휘발성 메모리 소자의 구조는 일례이며, 각종 공지의 구조를 적용할 수 있다.
본 발명을 사용함으로써, 비교적 막두께가 얇고, 치밀한 고내압의 터널 절연막을 실현할 수 있다. 또한, 고온의 가열처리를 하지 않더라도, 막특성이 양호한 터널 절연막이 실현된다. 또한, CVD법이나 스퍼터링법으로 형성한 절연막에 대하여 플라즈마 산화를 행해서 터널 절연막을 형성함으로써 반도체막을 충분하게 피복하는 것이 가능하게 된다. 따라서, 터널 절연막의 내압결함, 또는 터널 절연막의 피복 결함에 의한 부유 게이트 전극과 반도체막의 채널 형성 영역과의 단락 및 리크 전류등의 결함 등을 방지할 수 있고, 메모리로서 고속동작이나 전하유지 특성을 향상시킬 수 있다. 그 결과, 신뢰성이 높은 비휘발성 반도체 기억장치를 제작할 수 있다.
또한, 본 발명을 사용함으로써, 전자 트랩이 적은 터널 절연막을 실현할 수 있다. 비휘발성 반도체 기억장치는, 터널 절연막을 거쳐서 전자를 주입해서 정보를 기억시키기 때문에, 전자 트랩이 적은 터널 절연막을 제공 함으로써 신뢰성이 높은 비휘발성 반도체 기억장치를 제작할 수 있다.
또한, 본 발명을 사용함으로써, 치밀한 고내압의 컨트롤 절연막을 실현할 수도 있다. 따라서, 메모리로서 전하유지 특성을 향상시킬 수 있고, 신뢰성이 높은 비휘발성 반도체 기억장치를 제작할 수 있다.
또한, 본 실시예는, 본 명세서에서 나타낸 것 외의 실시 형태 또는 실시예와 적당하게 조합할 수 있다.
[실시예4]
본 실시예에서는, 상기 실시예3과 다른 비휘발성 메모리 소자의 제작 방법의 일례를, 도 6a 내지 6d, 도 7a 내지 7c를 사용하여 설명한다. 여기에서는, 반도체 기판을 사용한 비휘발성 메모리 소자의 제작 방법의 일례에 관하여 설명한다.
우선, 반도체 기판(600)에 소자를 분리한 영역(601)(이하, 소자분리 영역(601)이라고도 한다)을 형성하고, 해당 영역(601)의 표면에 제1의 절연막(603)을 형성한다(도 6a 참조). 반도체 기판(600)에 설치된 영역(601)은, 절연막(602)(필드 산화막이라고도 한다)에 의해 분리되어 있다.
반도체 기판(600)은, 반도체 기판이면 특별하게 한정되지 않고 사용할 수 있다. 예를 들면, n형태 또는 p형태의 도전형을 갖는 단결정 Si기판, 화합물반도체 기판(G a A s기판, In P기판, G a N기판, SiC기판, 사파이어 기판, Z n S e기판등), 접착법 또는 SIMOX(Separation by Implanted Oxygen)법을 사용해서 제작된 SOI(Silicon On Insulator)기판등을 사용할 수 있다.
소자분리 영역(601)은, 선택 산화법(L O C O S(Local Oxidation of Silicon)법) 또는 트렌치 분리법 등을 적당하게 사용해서 형성할 수 있다.
본 실시예에서는, 반도체 기판(600)으로서 n형태의 도전형을 갖는 단결정 Si기판을 사용한다. 또한, n형태의 도전형을 갖는 반도체 기판을 사용하는 경우, p형태의 도전성을 부여하는 불순물원소를 도입 함에 의해, 소자분리 영역(601)에 p웰을 형성해도 좋다. p형태의 도전성을 부여하는 불순물원소로서는, 붕소(B)나 갈륨(Ga)등을 사용할 수 있다. 한편, 반도체 기판(600)으로서 p형태의 도전형을 갖는 반도체 기판을 사용하는 경우, n형태의 도전성을 부여하는 불순물원소를 도입 함에 의해, 소자분리 영역에 n웰을 형성해도 좋다. n형태의 도전성을 부여하는 불순물원소로서는, 인(P)이나 비소(A s)를 사용할 수 있다.
제1의 절연막(603)은, 열산화법을 사용해서 반도체 기판(600)에 설치된 영역(601)의 표면을 산화시키는 것에 의해 산화 규소막로 형성할 수 있다. 여기에서는, 제1의 절연막(603)을 1nm이상 20nm이하, 바람직하게는 1nm이상 10 nm이하로 형성한다.
또한, 제1의 절연막(603)은, 열산화법을 사용해서 기판(600)에 설치된 영역(601)의 표면을 산화시키는 것에 의해 형성한 산화 규소막에 대하여, 플라즈마 산화를 더 행하는 것에 의하여 형성하는 것이 바람직하다. 이것은, 웨트 산화 등의 열산화법에 의해 절연막을 형성하면 막중에 수소가 포함되기 때문이며, 플라즈마 산화를 행함으로써 막중의 수소함유량을 저감할 수 있다.
플라즈마 산화는, 마이크로파(대표적으로는, 2.45GHz)등의 고주파로 여기되어, 전자밀도가 1×1011cm-3이상이며, 플라즈마의 전자온도가 1.5eV이하인 플라즈마를 이용한다. 보다 자세한 것은, 전자밀도가 1×1011cm-3이상 1×1013cm-3이하이고, 플라즈마의 전자온도가 0.5eV이상 1.5eV이하의 플라즈마를 이용하는 것이 바람직하다. 또한, 절연막에 대한 플라즈마 산화 시간은, 60sec이상이 바람직하다.
또한, 플라즈마 산화는, 적어도 산소를 포함한 분위기 하(예를 들면, 산소분위기 하, 산소(02) 혹은 아산화질소(N20)와 희가스(H e, N e, A r, K r, X e의 적어도 하나) 분위기 하, 또는 산소 혹은 아산화질소와 수소(H2)과 희가스 분위기 하)에서 행한다. 또한, 그 분위기가 수소를 포함한 경우에는, 산소혹은 아산화질소, 희가스와 비교해서 수소량이 적은 쪽이 바람직하다.
희가스로서는, 예를 들면, A r를 사용할 수 있다. 또한, A r과 K r를 혼합한 가스를 사용해도 된다. 플라즈마 산화를 희가스 분위기중에서 행했을 경우, 플라즈마 산화 함에 의해 형성되는 제1의 절연막(603)은, 플라즈마처리에 사용한 희가스(H e, N e, A r, K r, X e의 적어도 하나)를 포함하고 있을 경우가 있다. 예를 들면, 플라즈마 산화에 희가스로서 A r를 사용했을 경우에는, 제1의 절연막(603)에 A r가 포함될 경우가 있다.
본 발명에서 행하는 플라즈마 산화는, 플라즈마의 전자밀도가 1×1011cm-3이상으로 고밀도이며, 피처리물인 절연막 부근에서의 전자온도가 낮기 때문에, 제1의 절연막(603)이 플라즈마에 의해 손상하는 것을 방지할 수 있다.
또한, 상기 영역(601) 위에 형성되는 제1의 절연막(603)은, 뒤에 완성되는 비휘발성 메모리 소자의 터널 절연막으로서 기능한다. 따라서, 제1의 절연막(603)의 막두께가 얇을수록, 뒤에 형성되는 부유 게이트 전극에 저전압으로 전하를 축적시키는 것이 가능해지기 때문에, 비휘발성 반도체 기억장치의 소비 전력을 저감할 수 있다. 그 때문에, 제1의 절연막(603)은, 막두께를 얇게 형성하는 것이 바람직하다.
다음에, 제1의 절연막(603) 위에 전하축적 막(604)을 형성해(도 6b 참조), 해당 전하축적 막(604)을 선택적으로 에칭 제거해서 게이트 전극(606)을 형성한다(도 6c 참조). 게이트 전극(606)은, 뒤에 완성되는 비휘발성 반도체 기억장치의 부유 게이트 전극으로서 기능한다.
전하축적 막(604)은, 단층 또는 2층이상의 적층으로 형성할 수 있다. 구체적으로는, 전하축적 막(604)은, 규소(Si), 게르마늄(Ge), 텅스텐(W), 티타늄(Ti), 탄타르(Ta), 몰리브덴(Mo)등으로부터 선택된 원소, 또는 이것들의 원소를 주성분으로 하는 합금재료 혹은 이러한 원소를 주성분으로 하는 화합물재료(상기 원소의 질화물, 산화물 등)을 사용해서 형성할 수 있다. 예를 들면, 상기 원소의 화합물로서, 질화규소, 질화산화 규소, 탄화 규소, 게르마늄을 10원자％미만의 농도로 포함한 실리콘 게르마늄, 질화 탄타르, 산화탄탈, 질화 텅스텐, 질화 티타늄, 산화티탄, 산화 주석등등을 사용할 수 있다. 또한, 상기 원소의 실리사이드(예를 들면, 텅스텐실리사이드, 티타늄 실리사이드, 니켈 실리사이드))을 사용할 수 있다. 또한, 규소막을 사용하는 경우에는, 인이나 붕소 등의 불순물을 첨가해도 좋다. 여기에서는, 전하축적 막(604)으로서, 게르마늄 원소를 포함한 분위기중(예를 들면, GeH4)에서 플라즈마CVD법을 함으로써, 게르마늄을 주성분으로 하는 막을 1nm이상 20 nm이하, 바람직하게는 5 nm이상 10 nm이하로 형성한다.
다음에, 게이트 전극(606) 위에 제2의 절연막(608)을 형성한다(도 6d참조).
제2의 절연막(608)은, CVD법, 스퍼터링법, 열산화법 등을 사용해서 형성한 절연막에 대하여 플라즈마 산화를 함으로써 형성된다. 절연막은, 바람직하게는 막두께 1nm이상 100nm이하, 더 바람직하게는 막두께 20nm이상 60nm이하로 형성한다. 플라즈마 산화는, 상기 제1의 절연막(603)의 형성 방법으로 나타낸 방법을 사용하면 좋다. 또한, 플라즈마 산화를 희가스 분위기중에서 행했을 경우, 플라즈마 산화 함에 의해 형성되는 제2의 절연막(608)은, 플라즈마처리에 사용한 희가스(H e, N e, A r, K r, X e의 적어도 하나)를 포함하고 있을 경우가 있다.
플라즈마 산화 함으로써 형성되는 제2의 절연막(608)은, CVD법이나 스퍼터링법등에 의해 형성된 막과 비교해서 치밀한 고내압의 막을 형성할 수 있다.
또한, 플라즈마 산화 함으로써 형성되는 제2의 절연막(608)은, CVD법이나 스퍼터링법, 열산화법 등에 의해 형성된 막과 비교해서 막중의 수소함유량을 저감할 수 있다.
또한, 여기에서 형성되는 제2의 절연막(608)은, 뒤에 완성되는 비휘발성 메모리 소자의 컨트롤 절연막으로서 기능한다.
다음에, 제2의 절연막(608) 위에 도전 막을 형성한다. 도전 막은 단층 또는 2층이상의 적층으로 형성할 수 있다. 여기에서는, 도전 막으로서 도전 막 612 및 도전 막 614의 적층막을 형성한다(도 7a참조).
도전 막 612 및 도전 막 614는, 탄타르(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 동(Cu), 크롬(Cr), 니오븀(Nb)등으로부터 선택된 원소, 또는 이것들의 원소를 주성분으로 하는 합금재료 혹은 이러한 원소를 주성분으로 하는 화합물재료로 형성할 수 있다. 또한, 이것들의 원소를 질화한 금속질화막으로 형성할 수도 있다. 그 밖에도, 인 등의 불순물원소를 도핑한 다결정규소로 대표되는 반도체재료에 의해 형성할 수도 있다.
여기에서는, 질화 탄타르를 사용해서 도전 막 612을 형성하고, 해당 도전 막 612 위에 텅스텐을 사용해서 도전 막 614을 형성한다. 또한, 그 밖에도, 도전 막 612로서, 질화 텅스텐, 질화 몰리브덴 또는 질화 티타늄으로부터 선택된 재료를 사용해서 형성되는 단층 또는 적층을 사용하고, 도전 막 614로서, 탄타르, 몰리브덴, 티타늄으로부터 선택된 재료를 사용해서 형성되는 단층 또는 적층을 사용할 수 있다.
다음에, 도전 막 612 및 614의 적층을 선택적으로 에칭 제거하고, 영역(601)의 윗쪽의 일부에 도전 막 612, 도전 막614을 잔존시켜서, 게이트 전극(620)을 형 성한다(도 7b 참조). 여기에서, 게이트 전극(620)은, 잔존한 도전 막 616 및 도전 막 618로 구성되어 있다. 또한, 본 실시예에서는, 게이트 전극(620)에 있어서, 하방으로 형성되는 도전 막 616의 폭(캐리어가 채널 형성 영역을 흐르는 방향(소스 영역과 드레인 영역을 연결하는 방향)에 대략 평행한 방향에 대한 폭)이 도전 막 618의 폭보다 커지도록 한다. 또한, 게이트 전극(620)은, 뒤에 완성되는 비휘발성 메모리 소자의 제어 게이트 전극으로서 기능한다.
또한, 본 발명은 특별하게 한정되지 않고, 도전 막 616과 도전 막 618의 단부가 대략 일치하도록 형성해도 좋다. 또한, 도전 막 616과 도전 막 618과 게이트 전극(606)의 단부가 대략 일치하도록 형성해도 좋다. 또한, 게이트 전극(620)의 측면에 접하는 절연막(사이드월)을 형성해도 좋다.
다음에, 게이트 전극(620)을 마스크로서 불순물원소를 첨가하고, 채널 형성 영역(622), 한 쌍의 제1의 불순물영역(624), 한 쌍의 제2의 불순물영역(626)을 형성한다(도 7c참조). 여기에서, 제1의 불순물영역(624) 위에는 부유 게이트 전극으로서 기능하는 게이트 전극(606) 및 도전 막(618)이 존재하기 때문에, 제1의 불순물영역(624)은 제2의 불순물영역(626)보다도 저농도로 불순물이 첨가된 영역이 된다. 또한, 제1의 불순물영역(624)은, 저농도 불순물영역(L D D영역)으로서 기능하고, 제2의 불순물영역(626)은 소스 영역 또는 드레인 영역으로서 기능한다.
불순물원소로서는, n형태의 도전성을 부여하는 불순물원소 또는 p형태의 도전성을 부여하는 불순물원소를 사용한다. n 형태의 도전성을 부여하는 불순물원소로서는, 인(P)이나 비소(A s)등을 사용할 수 있다. p형태의 도전성을 부여하는 불 순물원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(G a)등을 사용할 수 있다.
이상의 공정으로, 본 발명의 비휘발성 메모리 소자를 제작할 수 있다. 또한, 본 실시예에서 나타낸 비휘발성 메모리 소자의 구조는 일례이며, 각종 공지의 구조를 적용할 수 있다.
본 발명을 사용함으로써, 치밀한 고내압의 터널 절연막을 실현할 수 있다. 따라서, 터널 절연막의 내압결함에 의한 부유 게이트 전극과 반도체막의 채널 형성 영역과의 리크 전류등의 결함 등을 방지할 수 있고, 메모리로서 고속동작이나 전하유지 특성을 향상시킬 수 있다. 그 결과, 신뢰성이 높은 비휘발성 반도체 기억장치를 제작할 수 있다.
또한, 본 발명을 사용함으로써, 전자 트랩이 적은 터널 절연막을 실현할 수 있다. 비휘발성 반도체 기억장치는, 터널 절연막을 거쳐서 전자를 주입해서 정보를 기억시키기 때문에, 전자 트랩이 적은 터널 절연막을 제공 함으로써, 신뢰성이 높은 비휘발성 반도체 기억장치를 제작할 수 있다.
또한, 본 발명을 사용함으로써, 치밀한 고내압의 컨트롤 절연막을 실현할 수도 있다. 따라서, 메모리로서 전하유지 특성을 향상시킬 수 있고, 신뢰성이 높은 비휘발성 반도체 기억장치를 제작할 수 있다.
또한, 본 실시예는, 본 명세서에서 나타낸 것 외의 실시 형태 또는 실시예와 적당하게 조합해서 행할 수 있다.
[실시예5]
상기 실시예3 또는 실시예4에 서술한 것 같은 비휘발성 메모리 소자를 사용 하여, 여러가지 모드의 비휘발성 반도체 기억장치를 얻을 수 있다.
또한, 전술한 바와 같은 소위 부유 게이트 전극형의 비휘발성 메모리 소자는, 제어 게이트 전극에 전압을 인가 함에 의해, 부유 게이트 전극에 전하(캐리어)를 축적시키고, 또 방출시키는 동작이 행해진다. 즉, 부유 게이트 전극에 유지시키는 전하의 출납에 의해, 데이터를 기억하는 구조로 되어 있다. 구체적으로, 부유 게이트 전극에의 전하의 주입이나 추출은, 반도체막의 채널 형성 영역과 제어 게이트 전극과의 사이, 또는 반도체 기판의 채널 형성 영역과 제어 게이트 전극과의 사이에 고전압을 인가해서 행해지고 있다. 이 때, 채널 형성 영역상의 절연막(터널 절연막)에는, 파우라놀도하임(Fowler-Nordheim)형태(F-N형태)터널 전류(NAND형태)나, 열전자(NOR형태)가 흐른다고 말해지고 있다. 부유 게이트 전극에 전자를 주입하기 위해서는, 상기 열전자를 이용하는 방법과, F-N형태 터널 전류를 이용하는 방법이 있다. 열전자를 이용하는 경우에는, 정의 전압을 제어 게이트 전극에 인가하고, 드레인에 고전압을 인가해서 열전자를 발생시키는 것에 의하여, 열전자를 부유 게이트 전극에 주입할 수 있다. F-N형태 터널 전류를 이용하는 경우에는, 정의 전압을 제어 게이트 전극에 인가해서 반도체막의 채널 형성 영역 또는 반도체 기판의 채널 형성 영역으로부터 F-N형태 터널 전류에 의해 부유 게이트 전극에 전자를 주입할 수 있다.
도 11에 비휘발성 메모리 셀 어레이의 등가회로의 일예를 게시한다. 1 비트의 정보를 기억하는 메모리 셀MC(MC01,MC02,...)는, 선택 트랜지스터S(S01,S02,...)와 비휘발성 메모리 소자M(M01,M02,...)로 구성되어 있다. 예를 들 면, 비트 라인 BLO 및 워드 라인WLl로 특정되는 메모리 셀MCOl은, 선택 트랜지스터 SOl과 비휘발성 메모리 소자MOl로 구성되어 있다. 선택 트랜지스터SOl은, 비트 라인BLO와 비휘발성 메모리 소자MOl의 사이에 직렬로 삽입되고, 게이트가 워드 라인WLl에 접속되어 있다. 비휘발성 메모리 소자MOl의 게이트는 워드 라인WLll에 접속되고, 소스 또는 드레인의 한쪽은 선택 트랜지스터 SOl의 소스 또는 드레인에 접속되고, 다른 쪽은 소스 라인SLO에 접속되어 있다. 비휘발성 메모리 소자MOl에 데이터를 기록할 때는, 워드 라인WLl과 비트 라인BLO를 H레벨, 비트 라인BLl을 L레벨로서, 워드 라인WLll에 고전압을 인가하면, 부유 게이트 전극에 전하가 축적된다. 데이터를 소거하는 경우에는, 워드 라인WLl과 비트 라인BLO를 H레벨로 해서 워드 라인WLll에 부의 고전압을 인가하면 좋다.
또한, 도 11에 있어서, 선택 트랜지스터와 비휘발성 메모리 소자를, 절연 표면상에 설치된 반도체막을 갖고, 해당 반도체막에 채널 형성 영역이 형성되는 구조로 했을 경우, 예를 들면, 메모리 셀MCOl에 있어서, 선택 트랜지스터SOl과 비휘발성 메모리 소자MOl을 각각, 절연 표면에 섬 형상으로 분리해서 형성된 반도체막으로 형성 함에 의해, 소자분리 영역을 특별히 설치하지 않아도, 다른 선택 트랜지스터 혹은 비휘발성 메모리 소자와의 간섭을 막을 수 있다. 또한, 메모리 셀MCOl내의 선택 트랜지스터SOl과 비휘발성 메모리 소자MOl은 모두 n채널형이므로, 이 양자를 하나의 섬 형상으로 분리한 반도체막으로 형성 함에 의해, 이 두개의 소자를 접속하는 배선을 생략할 수 있다.
도 12는, 비트 라인에 비휘발성 메모리 소자를 직접 접속한 NOR형태의 등가 회로를 보이고 있다. 이 메모리 셀 어레이는, 워드 라인WL(WL1,WL2,WL3,...)과 비트 라인BL(BL0,BL1,BL2,...)이 서로 교차해서 설치하고, 각 교차부에 비휘발성 메모리 소자를 배치하고 있다. NOR 형태는, 개개의 비휘발성 메모리 소자의 드레인을 비트 라인BL에 접속한다. 소스 라인SL(SL0,SL1,SL2,...)에는 비휘발성 메모리 소자의 소스가 공통 접속된다.
또한, 도 12에 있어서, 비휘발성 메모리 소자를, 절연 표면상에 설치된 반도체막을 갖고, 해당 반도체막에 채널 형성 영역이 형성되는 구조로 했을 경우, 예를 들면, 메모리 셀MCOl에 있어서, 비휘발성 메모리 소자MOl을 절연 표면에 섬 형상으로 분리해서 형성된 반도체막으로 형성 함에 의해, 소자분리 영역을 특별히 설치하지 않아도, 다른 비휘발성 메모리 소자와의 간섭을 막을 수 있다. 또한, 복수의 비휘발성 메모리 소자(예를 들면, 도 12에 나타내는 MOl∼M23)을 하나의 블록으로서 취급하고, 이것들의 비휘발성 메모리 소자를 하나의 섬 형상으로 분리한 반도체막으로 형성 함에 의해, 블록 단위로 소거 동작을 행할 수 있다.
NOR형태의 동작은, 예를 들면, 다음과 같다. 데이터 기록은, 소스 라인SL을 OV로 해서 데이터를 기록하기 위해서 선택된 워드 라인WL에 고전압을 주고, 비트 라인BL에는 데이터 "0"과 "1”에 따른 전위를 준다. 예를 들면, "0"과 "1”에 대하여 각각 H레벨, L레벨의 전위를 비트 라인BL에 부여한다. "0"데이터를 기록하기 위해, H레벨이 주어진 비휘발성 메모리 소자에서는 드레인 근방에서 핫일렉트론이 발생하고, 이것이 부유 게이트 전극에 주입된다. "1” 데이터의 경우, 이러한 전자주입은 생기지 않는다.
"0"데이터가 주어진 메모리 셀에서는, 드레인과 소스와의 사이의 강한 가로방향 전계에 의해, 드레인의 근방에서 핫일렉트론이 생성되고, 이것이 부유 게이트 전극에 주입된다. 이에 따라, 부유 게이트 전극에 전자가 주입되어서 한계치전압이 증가된 상태가 "0”이다. "1" 데이터의 경우에는 핫일렉트론이 생성되지 않고, 부유 게이트 전극에 전자가 주입되지 않고 한계치전압의 낮은 상태, 즉 소거 상태가 유지된다.
데이터를 소거하기 위해서는, 소스 라인SL에 10V정도의 정의 전압을 인가하고, 비트 라인BL은 부유 상태로서 둔다. 그리고, 워드 라인에 부의 고전압을 인가해서(제어 게이트에 부의 고전압을 인가해서), 부유 게이트 전극으로부터 전자를 추출한다. 이에 따라, 데이터 "1"의 소거 상태가 된다.
데이터를 판독하기 위해서, 소스 라인SL을 OV로 하고, 비트 라인BL을 0.8V정도로 해서, 상기 선택된 워드 라인WL에, 데이터 "0"과 "1”의 한계치의 중간값으로 설정된 판독 전압을 주고, 비휘발성 메모리 소자의 전류인입의 유무를, 비트 라인BL에 접속되는 센스 증폭기에서 판정하는 것에 의해 행한다.
도 13은, N A N D형태 메모리 셀 어레이의 등가회로를 나타낸다. 비트 라인BL에는, 복수의 비휘발성 메모리 소자를 직렬로 접속한 N A N D셀 NCl이 접속되어 있다. 복수의 N AN D셀이 모여서 블록BLK를 구성하고 있다. 도 13에 나타낸 블록BLKl은, 32개의 워드 라인(워드 라인WLO∼WL31)을 갖는다. 블록BLKl의 동일행에 위치하는 비휘발성 메모리 소자에는, 이 행에 대응하는 워드 라인이 공통 접속되어 있다.
도 13에 있어서, 선택 트랜지스터와 비휘발성 메모리 소자를, 절연 표면상에 설치된 반도체막을 갖고, 해당 반도체막에 채널 형성 영역이 형성되는 구조로 했을 경우, 선택 트랜지스터 S1 및 S2와 비휘발성 메모리 소자MO∼M31이 직렬로 접속되어 있으므로, 이것들을 하나의 반도체막으로 형성된 하나의 군으로서 취급되어도 된다. 이에 따라, 비휘발성 메모리 소자를 서로 연결하는 배선을 생략할 수 있으므로, 집적화를 꾀할 수 있다. 또한, 인접하는 N A N D셀간의 분리를 용이하게 행할 수 있다. 또한, 선택 트랜지스터S1, S2의 반도체막과 N A N D셀의 반도체막을 분리해서 형성해도 좋다. 비휘발성 메모리 소자 MO∼M31의 부유 게이트로부터 전하를 추출하는 소거 동작을 행할 때에, 그 N A N D셀의 단위로 소거 동작을 행할 수 있다. 또한, 하나의 워드 라인에 공통 접속하는 비휘발성 메모리 소자(예를 들면, M30의 행)를 하나의 반도체막로 형성해도 좋다.
기록 동작은, N A N D셀NCl이 소거 상태, 즉 N A N D셀 NCl의 각 비휘발성 메모리 소자의 한계치를 부전압의 상태로 하고 나서 실행된다. 기록은, 소스 라인SL측의 메모리 소자MO로부터 순차적으로 행한다. 이후, 메모리 소자MO에의 기록을 예로서 간단히 설명한다.
도 14a는, "0"기록을 하는 경우, 선택 게이트 라인SG2에 예를 들면, Vcc(전원전압)를 인가해서 선택 트랜지스터S2을 온으로 하고, 비트 라인BLO를 OV(접지 전압)로 한다. 선택 게이트 라인SGl에 OV를 인가하여, 선택 트랜지스터S1은 오프로 된다. 다음에, 메모리 셀MO의 워드 라인WLO를 고전압Vpgm(20V정도)로 하고 이외의 워드 라인을 중간전압Vpass(10V정도)로 한다. 비트 라인BL의 전압은 OV이므로, 선 택된 메모리 셀MO의 채널 형성 영역의 전위는 OV가 된다. 워드 라인WLO와 채널 형성 영역과의 사이의 전위차가 크기 때문에, 메모리 셀MO의 부유 게이트 전극에는 F-N터널 전류에 의해 전자가 주입된다. 이에 따라 메모리 셀MO의 한계치전압이 정(positive)의 상태("0"이 기록된 상태)이 된다.
한편, "1"기록을 하는 경우에는, 도 14b에 나타나 있는 바와 같이 비트 라인BL에 예를 들면, Vcc(전원전압)이 인가된다. 선택 게이트 라인SG2의 전압이 Vcc이므로, 선택 트랜지스터 S2은 차단 상태(컷오프)가 된다. 즉, 메모리 셀MO의 채널 형성 영역은 플로팅 상태가 된다. 다음에, 워드 라인WLO에 고전압Vpgm(20V), 그 이외의 워드 라인에 중간전압Vpass(10V)의 전압을 인가하면, 각 워드 라인과 채널 형성 영역과의 용량 커플링에 의해, 채널 형성 영역의 전압이 Vcc-Vth로부터 상승하고, 예를 들면, 8V정도가 된다. 채널 형성 영역의 전압이 고전압으로 승압되기 때문에, "0"의 기록의 경우와 달리, 워드 라인WLO와 채널 형성 영역의 사이의 전위차가 작다. 따라서, 메모리 셀MO의 부유 게이트 전극에는, F-N터널 전류에 의한 전자주입이 발생하지 않는다. 따라서, 메모리 셀MO의 한계치는, 부(negative)의 상태("1"이 기록된 상태)로 유지된다.
소거 동작을 하는 경우에는, 도 15a에 나타나 있는 바와 같이, 선택된 블록내의 모든 워드 라인에 부의 고전압(Vers)을 인가한다. 비트 라인BL, 소스 라인SL은 플로팅 상태로 한다. 이에 따라, 블록의 모든 메모리 셀에 있어서 부유 게이트 전극중의 전자가 터널 전류에 의해 반도체막, 또는 반도체 기판에 방출된다. 이 결과, 이것들의 메모리 셀의 한계치전압이 부방향으로 쉬프트한다.
도 15b에 도시된 판독 동작에서는, 선택되어 판독된 메모리 셀MO의 워드 라인WLO의 전압Vr(예를 들면, OV)로 하고, 비선택의 메모리 셀의 워드 라인WLl∼WL31 및 선택 게이트 라인SGl, SG2을 전원전압보다 약간 높은 판독용 중간전압 Vread로 한다. 즉, 도 16에 나타나 있는 바와 같이, 선택 메모리 소자이외의 메모리 소자는 트랜스퍼 트랜지스터로서 기능한다. 이에 따라, 선택되어 판독된 메모리 셀MO에 전류가 흐르는 것인가 아닌가를 검출한다. 즉, 메모리 셀MO에 기억된 데이터가 "0"일 경우, 메모리 셀MO는 오프이므로, 비트 라인BL은 방전하지 않는다. 한편, "1”일 경우, 메모리 셀MO는 온 하므로, 비트 라인BL이 방전한다.
도 17은, 비휘발성 반도체 기억장치의 회로 블럭도의 일례를 보이고 있다. 비휘발성 반도체 기억장치는, 메모리 셀 어레이(52)와 주변회로(54)가 동일한 기판 위에 형성되어 있다. 메모리 셀 어레이(52)는, 도 11 내지 도 13에서 나타낸 바와 같은 구성을 갖고 있다. 주변회로(54)의 구성은 아래와 같다.
워드 라인을 선택하기 위한 로우(row) 디코더(62)와, 비트 라인을 선택하기 위한 칼럼(column) 디코더(64)가, 메모리 셀 어레이(52)의 주위에 설치된다. 어드레스는, 어드레스 버퍼(56)를 거쳐서 컨트롤 회로(58)에 보내져, 내부 로우 어드레스 신호 및 내부 칼럼 어드레스 신호가 각각 로우 디코더(62) 및 칼럼 디코더(64)에 전송된다.
데이터 기록 및 소거에는, 전원전위를 승압한 전위를 사용할 수 있다. 이 때문에, 컨트롤 회로(58)에 의해 동작 모드에 따라 제어되는 승압 회로(60)가 설치된다. 승압 회로(60)의 출력은 로우 디코더(62)나 칼럼 디코더(64)를 거쳐서, 워드 라인WL이나 비트 라인BL에 공급된다. 센스 증폭기(66)에는 칼럼 디코더(64)로부터 출력된 데이터가 입력된다. 센스 증폭기(66)에 의해 판독된 데이터는, 데이터 버퍼(68)에 유지되고, 컨트롤 회로(58)의 제어에 의해, 데이터가 랜덤 액세스되어, 데이터 입/출력 버퍼(70)를 거쳐서 출력되도록 되어 있다. 기록되는 데이터는, 데이터 입/출력 버퍼(70)를 거쳐서 데이터 버퍼(68)에 일단 유지되고, 컨트롤 회로(58)의 제어에 의해 칼럼 디코더(64)에 전송된다.
이러한 비휘발성 반도체 기억장치에서는, 데이터의 기록 및 소거가 터널 절연막을 거쳐서 행해진다. 따라서, 비휘발성 반도체 기억장치에 있어서, 터널 절연막의 막특성은 대단히 중요하다.
따라서, 본 발명을 사용함으로써, 치밀한 고내압의 터널 절연막을 실현할 수 있다. 또한, 터널 절연막에 의해 반도체막을 충분하게 피복하는 것이 가능하게 된다. 따라서, 터널 절연막의 내압결함, 또는 터널 절연막의 피복 결함 등을 방지할 수 있기 때문에, 신뢰성이 높은 비휘발성 반도체 기억장치를 제공할 수 있다.
또한, 본 발명을 사용함으로써, 전자 트랩이 적은 터널 절연막을 실현할 수 있다. 따라서, 신뢰성이 높은 비휘발성 반도체 기억장치를 제공할 수 있다.
[실시예6]
본 실시예에서는, 비휘발성 반도체 기억장치의 일례에 관하여 설명한다. 그 비휘발성 반도체 기억장치에 있어서, 메모리부를 구성하는 비휘발성 메모리 소자와, 해당 메모리부와 동일한 기판 위에 설치되어 메모리부의 제어 등을 행하는 로직부를 구성하는 트랜지스터 등의 소자를 동시에 형성하는 경우를 나타낸다.
우선, 비휘발성 반도체 기억장치에 있어서의 메모리부의 모식도를 도 11에 나타낸다.
본 실시예에서 나타내는 메모리부는, 선택 트랜지스터S와 비휘발성 메모리 소자M을 갖는 메모리 셀이 복수 설치되어 있다. 도 11에서는, 선택 트랜지스터SOl과 비휘발성 메모리 소자MOl에 의해 하나의 메모리 셀MCOl이 형성된다. 마찬가지로, 선택 트랜지스터SO2와 비휘발성 메모리 소자MO2, 선택 트랜지스터SO3과 비휘발성 메모리 소자MO3, 선택 트랜지스터S1l과 비휘발성 메모리 소자Mll, 선택 트랜지스터S12과 비휘발성 메모리 소자M12, 선택 트랜지스터 S13과 비휘발성 메모리 소자M13의 각 한 쌍이 하나의 메모리 셀을 형성한다.
선택 트랜지스터SOl의 게이트 전극은 워드 라인WLl에 접속되고, 소스 또는 드레인의 한쪽은 비트 라인BLO에 접속되고, 다른 쪽은 비휘발성 메모리 소자MOl의 소스 또는 드레인에 접속되어 있다. 또한, 비휘발성 메모리 소자MOl의 게이트 전극은 워드 라인WLll에 접속되고, 소스 또는 드레인의 한쪽은 선택 트랜지스터SOl의 소스 또는 드레인에 접속되고, 다른 쪽은 소스 라인SL에 접속되어 있다.
메모리부에 설치되는 선택 트랜지스터는, 로직부에 설치되는 트랜지스터와 비교해서 구동전압이 높기 때문에, 메모리부에 설치하는 트랜지스터와 로직부에 설치하는 트랜지스터의 게이트 절연막 등을 다른 두께로 형성하는 것이 바람직하다. 예를 들면, 구동전압이 작고 한계치전압의 변동이 작은 것을 원하는 경우에는, 게이트 절연막이 얇은 트랜지스터를 설치하는 것이 바람직하고, 구동전압이 크고 게이트 절연막의 고내압이 요구될 경우에는, 게이트 절연막이 두꺼운 트랜지스터를 설치하는 것이 바람직하다.
따라서, 본 실시예에서는, 구동전압이 작고 한계치전압의 변동이 작은 것을 원하는 상기 로직부의 트랜지스터에 대하여는 막두께가 얇은 절연막을 형성하고, 구동전압이 크고 게이트 절연막의 고내압이 요구되는 메모리부의 트랜지스터에 대하여는 막두께가 두꺼운 절연막을 형성하는 경우에 관해서 이하에 도면을 참조해서 설명한다. 또한, 도 18a∼도 21c에 있어서, A-B사이 및 C-D사이는 로직부에 설치되는 트랜지스터를 나타내고, E-F사이는 메모리부에 설치되는 비휘발성 메모리 소자를 나타내고, G-H사이는 메모리부에 설치되는 트랜지스터를 보이고 있다. 또한, 본 실시예에서는, A-B 사이에 설치되는 트랜지스터를 p채널형, C-D사이, G-H 사이에 설치하는 트랜지스터를 n채널형, E-F 사이에 설치되는 비휘발성 메모리 소자의 캐리어의 이동을 전자로 사용하는 경우에 관해서 설명한다. 그렇지만, 본 발명의 비휘발성 반도체 기억장치는 여기에 한정되는 것이 아니다.
우선, 기판(100) 위에 하지절연막(102)을 거쳐서 섬 형상의 반도체막(104, 106, 108, 110)을 형성하고, 해당 섬 형상의 반도체막(104, 106, 108, 110)을 덮도록 제1의 절연막(112, 114, 116, 118)을 각각 형성한다. 그리고, 제1의 절연막(112, 114, 116, 118)을 덮도록 전하축적 막(120)을 형성한다(도 18a 참조). 섬 형상의 반도체막(104, 106, 108, 110)은, 기판(100) 위에 미리 형성된 하지절연막(102) 위에 스퍼터링법, LPCVD법, 플라즈마CVD법등을 사용해서 실리콘(Si)을 주성분으로 하는 재료(예를 들면, SixGe1-x등)등을 사용해서 비정질 반도체막을 형성하 고, 해당 비정질 반도체막을 결정화시킨 뒤에 선택적으로 에칭하는 것에 의해 설치할 수 있다. 또한, 비정질 반도체막을 결정화하지 않고 선택적으로 에칭하고, 비정질 반도체막으로 이루어진 섬 형상의 반도체막(104, 106, 108, 110)을 형성해도 좋다.
비정질 반도체막의 결정화는, 레이저 결정화법, R T A 또는 아닐 로를 사용하는 열결정화법, 결정화를 촉진하는 금속 원소를 사용하는 열결정화법 또는 이것들 방법을 조합한 방법 등에 의해 행할 수 있다.
또한, 레이저광의 조사에 의해 반도체막의 결정화 혹은 재결정화를 행하는 경우에는, 레이저광의 광원으로서 LD여기의 연속발진(C W)레이저(YVO4, 제2고조파(파장 532nm))를 사용할 수 있다. 특히 그 파장은, 그 제2고조파에 한정할 필요는 없지만, 제2고조파는 에너지 효율의 관점에서, 더 높은 차원의 고조파보다 뛰어나다. CW 레이저를 반도체막에 조사하면, 연속적으로 반도체막에 에너지가 주어지기 때문에, 일단 반도체막을 용융 상태로 하면, 용융 상태가 계속될 수 있다. 또한, CW레이저를 주사 함으로써 반도체막의 고액계면을 이동시키고, 이 이동의 방향을 따라 일방향으로 긴 결정립을 형성할 수 있다. 또한, 고체레이저를 사용하는 것은, 기체레이저 등과 비교하여, 출력의 안정성이 높고, 안정한 처리가 예상되기 때문이다. 또한, CW 레이저에 한하지 않고, 반복률이 10MHz이상인 펄스레이저를 사용하는 것도 가능하다. 반복률이 높은 펄스레이저를 사용하면, 반도체막이 용융하고나서 고화할 때까지의 시간보다도 레이저의 펄스 간격이 짧으면, 항상 반도체막을 용융 상태에 머무르게 할 수 있고, 고액계면의 이동에 의해 일방향으로 긴 결정립으로 구성되는 반도체막을 형성할 수 있다. 그 밖의 C W레이저 및 반복률이 10MHz이상인 펄스레이저를 사용할 수도 있다. 예를 들면, 기체레이저로서는, A r레이저, K r레이저, CO2레이저 등이 있다. 또한,기체레이저로서 헬륨 카드뮴 레이저 등의 금속증기 레이저를 들 수 있다. 고체레이저로서는, Y A G레이저, Y L F레이저, YAlO3레이저, GdVO4레이저, KGW레이저, KYW레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, Y203레이저, YVO4레이저 등이 있다. 또한, 고체레이저에는 Y A G레이저, Y203레이저, GdVO4레이저, YVO4레이저 등의 세라믹 레이저도 있다. 또한, 레이저발진기에 있어서, 레이저광을 T E M00(단일 횡모드)에서 발진해서 출사하면, 피조사면에 있어서 얻는 선형의 빔 스폿의 에너지 균일성을 상승시킬 수 있으므로 바람직하다. 그 밖에도, 펄스 발진의 엑시머레이저를 사용해도 된다.
기판(100)은, 유리 기판, 석영기판, 세라믹 기판, 금속기판(예를 들면, 스테인레스 기판 등)등으로부터 선택되는 것이다. 그 밖에도 플라스틱 기판으로서, 폴리에틸렌테레프탈레이트(P E T), 폴리에틸렌나프타레이트(P E N), 폴리에테르 설폰(P E S), 아크릴 등의 기판을 사용할 수 있다.
하지절연막(102)은, CVD법이나 스퍼터링법등을 사용하여, 산화 규소, 질화규소, 산화 질화규소(SiOxNy)(x>y>0), 질화산화 규소(SiNxOy)(x>y>0)등의 절연재료를 사용해서 형성한다. 예를 들면, 하지절연막(102)을 2층의 조로 하는 경우, 제1의 절연막으로서 질화산화 규소막을 형성하고, 제2의 절연막으로서 산화 질화규소막을 형성하면 좋다. 또한, 제1의 절연막으로서 질화규소막을 형성하고, 제2의 절연막으로서 산화 규소막을 형성해도 좋다. 이렇게, 블록킹층으로서 기능하는 하지절연막(102)을 형성 함으로써, 기판(100)으로부터 Na등의 알칼리 금속이나 알칼리토류금속이, 기판 위에 형성하는 소자에 악영향을 주는 것을 막을 수 있다. 또한, 기판(100)으로서 석영 기판을 사용하는 경우에는, 하지절연막(102)을 생략해도 좋다.
제1의 절연막(112, 114, 116, 118)은, CVD법이나 스퍼터링법등을 사용해서 절연막을 형성하고, 해당 절연막에 대하여 플라즈마 산화를 행함으로써 형성하는 것이 바람직하다. 예를 들면, CVD법 또는 스퍼터링법을 사용하고, 산화 규소, 산화 질화규소, 산화알루미늄(AlxOy), 산화탄탈(TaxOy), 산화하프늄(HfOx)등을 포함한 절연막을 형성하고, 해당 절연막에 대하여 플라즈마 산화를 행함으로써 제1의 절연막(112, 114, 116, 118)을 형성한다. 절연막은, 바람직하게는 막두께 1nm이상 20 nm이하, 더 바람직하게는 막두께 1nm이상 10 nm이하로 형성한다.
플라즈마 산화는, 마이크로파(대표적으로는, 2.45GHz)등의 고주파로 여기되어, 전자밀도가 1×1011cm-3이상이며, 플라즈마의 전자온도가 1.5eV이하의 플라즈마를 이용한다. 보다 자세한 것은, 전자밀도가 1×1011cm-3이상 1×1013cm-3이하이고, 플라즈마의 전자온도가 0.5eV이상 1.5eV이하의 플라즈마를 이용하는 것이 바람직하다. 또한, 절연막에 대한 플라즈마 산화 시간은, 60sec이상이 바람직하다.
플라즈마 산화는, 적어도 산소를 포함한 분위기 하(예를 들면, 산소분위기 하, 산소(02) 혹은 아산화질소(N20)와 희가스(H e, N e, A r, K r, X e의 적어도 하나) 분위기 하, 또는 산소 혹은 아산화질소와 수소(H2)와 희가스 분위기 하)에서 행한다. 또한, 그 분위기가 수소를 포함한 경우에는, 산소 혹은 아산화질소, 희가스와 비교해서 수소량이 적은 쪽이 바람직하다.
희가스로서는, 예를 들면, A r를 사용할 수 있다. 또한, A r과 K r를 혼합한 가스를 사용해도 된다. 플라즈마 산화를 희가스 분위기중에서 행했을 경우, 플라즈마 산화 함에 의해 형성되는 제1의 절연막(112, 114, 116, 118)은, 플라즈마처리에 사용한 희가스(H e, N e, A r, K r, X e의 적어도 하나)를 포함하고 있을 경우가 있다. 예를 들면, 플라즈마 산화에 희가스로서 A r를 사용했을 경우에는, 제1의 절연막(112, 114, 116, 118)에 A r가 포함될 경우가 있다.
본 발명에서 행하는 플라즈마 산화는, 플라즈마의 전자밀도가 1×1011cm-3 이상으로 고밀도이며, 피처리물인 절연막 부근에서의 플라즈마의 전자온도가 낮기 때문에, 제1의 절연막(112, 114, 116, 118)이 플라즈마에 의해 손상하는 것을 방지할 수 있다. 또한, 플라즈마의 전자밀도가 1×1011cm-3 이상으로 고밀도이기 때문에, 피처리물을 플라즈마 산화 함으로써 형성되는 막(여기에서는 제1의 절연막(112, 114, 116, 118))은, CVD법이나 스퍼터링법등에 의해 형성된 막과 비교해서 치밀한 고내압의 막을 형성할 수 있다. 또한, 플라즈마의 전자온도가 1.5 eV이하로 낮기 때문에, 종래의 플라즈마처리나 열산화법과 비교해서 저습도로 피처리물의 산화 처리를 행할 수 있다. 예를 들면, 유리 기판의 왜점 아래에서도 100℃이상 낮은 온도로 플라즈마 산화를 실시해도 충분하게 산화 처리를 행할 수 있다.
CVD법 또는 스퍼터링법등에 의해 형성되는 수소가 포함되는 절연막을 플라즈마 산화함으로써, 수소함유량이 저감된 막을 얻을 수 있다.
본 실시예에서는, 피처리물의 플라즈마 산화를 행하는 경우, 산소(02)와 아르곤(A r)과의 혼합 가스를 도입한다. 여기에서 사용하는 혼합 가스는, 산소를 0.1sccm이상 100sccm이하, 아르곤을 100 sccm이상 5000 sccm이하로서 도입하면 좋다. 예를 들면, 산소를 5 sccm, 수소를 5 sccm, 아르곤을 900 sccm으로서 도입하면 좋다.
본 실시예에 있어서, 메모리부에 설치된 반도체막(108) 위에 형성되는 제1의 절연막(116)은, 뒤에 완성되는 비휘발성 메모리 소자에 있어서, 터널 절연막으로서 기능한다. 따라서, 제1의 절연막(116)의 막두께가 얇을수록, 터널 전류가 흐르기 쉽고, 메모리로서 고속동작이 가능해진다. 또한, 제1의 절연막(116)의 막두께가 얇을수록, 뒤에 형성되는 부유 게이트 전극에 저전압으로 전하를 축적시키는 것이 가능해지기 때문에, 비휘발성 반도체 기억장치의 소비 전력을 저감할 수 있다. 그 때문에, 제1의 절연막(112, 114, 116, 118)은, 막두께를 얇게 형성하는 것이 바람직하다.
일반적으로, 반도체막 위에 절연막을 얇게 형성하는 방법으로서 열산화법이 있다. 기판(100)으로서 유리 기판 등의 융점이 충분하게 높지 않은 기판을 사용하 는 경우에는, 열산화법에 의해 제1의 절연막(112, 114, 116, 118)을 형성하는 것은 대단히 곤란하다. 또한, CVD법이나 스퍼터링법에 의해 형성한 절연막은, 막의 내부에 결함을 포함하고 있기 때문에 막질이 충분하지 않고, 막두께를 얇게 형성했을 경우에는 핀홀 등의 결함이 생기는 문제가 있다. 또한, CVD법이나 스퍼터링법에 의해 절연막을 형성했을 경우에는, 특히 반도체막의 단부의 피복이 충분하지 않고, 뒤에 제1의 절연막(116) 위에 형성되는 전하축적 막등과 반도체막이 단락하는 경우가 있다. 따라서, 본 실시예에서 나타나 있는 바와 같이, 플라즈마 산화를 행한 제1의 절연막(112, 114, 116, 118)을 형성 함으로써, CVD법이나 스퍼터링법등 에 의하여 형성된 절연막보다 치밀한 고내압의 절연막을 형성할 수 있다. 또한, 반도체막(104, 106, 108, 110)의 단부를 제1의 절연막(112, 114, 116, 118)으로 충분하게 피복할 수 있다. 이에 따라서, 메모리로서 고속동작이나 전하유지 특성을 향상시킬 수 있다.
뒤에 완성되는 비휘발성 반도체 기억장치는, 메모리부에 설치된 반도체막(108) 위에 형성되고, 터널 절연막으로서 기능하는 제1의 절연막(116)을 거쳐서 전자를 주입 함으로써 정보를 기억한다. 이 때, 터널 절연막에 전자 트랩의 요인이 되는 수소가 존재하면, 기록 및 소거를 반복하는 동안에 전압이 변동해버려, 메모리가 열화하는 원인이 된다. 따라서, 전자 트랩의 요인이 되는 터널 절연막중의 수소함유량은 적은 쪽이 바람직하다. 본 실시예에서 나타나 있는 바와 같이, 플라즈마 산화를 행해서 제1의 절연막(116)을 형성함으로써, CVD법이나 스퍼터링법등에 의해 형성한 절연막보다 막중의 수소함유량을 저감할 수 있다. 그 결과, 메모리의 성능을 향상시킬 수 있다.
전하축적 막(120)은, 단층 또는 2층 이상의 적층으로 형성할 수 있다. 구체적으로는, 전하축적 막(120)은, 실리콘(Si), 게르마늄(G e), 텅스텐(W), 티타늄(Ti), 탄타르(Ta), 몰리브덴(Mo)등으로부터 선택된 원소, 또는 이것들의 원소를 주성분으로 하는 합금재료 혹은 이러한 원소를 주성분으로 하는 화합물재료(예를 들면, 질화물, 산화물 등)을 사용해서 형성할 수 있다. 상기 원소의 화합물로서는, 질화 실리콘, 질화산화 실리콘, 탄화 실리콘, 게르마늄을 10원자％미만의 농도로 포함한 실리콘 게르마늄, 질화 탄타르, 산화탄탈, 질화 텅스텐, 질화 티타늄, 산화티탄, 산화 주석 등을 사용할 수 있다. 또한, 상기 원소의 실리사이드(예를 들면, 텅스텐실리사이드, 티타늄 실리사이드, 니켈 실리사이드))를 사용할 수 있다. 또한, 실리콘을 사용하는 경우에는, 인이나 붕소 등의 불순물을 첨가해도 좋다. 여기에서는, 전하축적 막(120)으로서, 게르마늄 원소를 포함한 분위기중(예를 들면 GeH4)에서 플라즈마CVD법을 함으로써, 게르마늄을 주성분으로 하는 막을 1nm이상 20 nm이하, 바람직하게는 5 nm이상 10 nm이하로 형성한다. 메모리부에 설치된 반도체막(108) 위에 형성되는 전하축적 막(120)은, 뒤에 완성되는 비휘발성 반도체 기억장치에 있어서, 부유 게이트 전극으로서 기능한다. 예를 들면, 반도체막으로서 Si을 주성분으로 하는 재료를 사용해서 형성하고, 해당 반도체막 위에 터널 절연막으로서 기능하는 제1의 절연막을 거쳐서 부유 게이트 전극으로서 기능하는 Si보다 에너지갭이 작은 게르마늄을 포함한 도전 막을 설치한 경우에는, 반도체막의 전하에 대한 절연막에 의해 형성되는 제1의 배리어에 대하여 부유 게이트 전극의 전하에 대한 절연막에 의해 형성되는 제2의 배리어가 에너지적으로 높아지게 된다. 따라서, 반도체막으로부터 부유 게이트 전극에 전하를 주입하기 쉬울 수 있고, 부유 게이트 전극으로부터 전하가 소실하는 것을 막을 수 있다. 즉, 메모리를 동작시키는 경우에, 저전압으로 고효율의 기록을 할 수 있고, 또한, 전하유지 특성을 향상시킬 수 있다.
다음에, 반도체막(104, 106, 110) 위에 형성된 제1의 절연막(112, 114, 118)과 전하축적 막(120)을 선택적으로 제거하고, 반도체막(108) 위에 형성된 제1의 절연막(116)과 전하축적 막(120)을 잔존시킨다. 여기에서는, 메모리부에 설치된 반도체막(108), 제1의 절연막(116), 전하축적 막(120)을 선택적으로 레지스트로 덮고, 반도체막(104, 106, 110) 위에 형성된, 제1의 절연막(112, 114, 118)과 전하축적 막(120)을 에칭 함으로써, 선택적으로 제거한다(도 18b 참조).
다음에, 반도체막(104, 106, 110)과, 반도체막(108)의 윗쪽에 형성된 전하축적 막(120)의 일부를 선택적으로 덮도록 레지스트(122)를 형성하고, 해당 레지스트(122)에 덮어져 있지 않은 전하축적 막(120)을 에칭해서 선택적으로 제거 함으로써, 전하축적 막(120)의 일부를 잔존시켜, 전하축적 막(121)을 형성한다(도 18c 참조).
다음에, 반도체막(110)의 특정한 영역에 불순물영역을 형성한다. 여기에서는, 레지스트(122)를 제거 후, 반도체막 104, 106, 108과, 반도체막 110의 일부를 선택적으로 덮도록 레지스트(124)를 형성하고, 해당 레지스트(124)에 덮어져 있지 않은 반도체막(110)에 불순물원소를 도입 함으로써, 불순물영역(126)을 형성한다(도 19a 참조). 불순물원소로서는, n형태의 도전성을 부여하는 불순물원소 또는 p형태의 도전성을 부여하는 불순물원소를 사용한다. n형태의 도전성을 부여하는 불순물원소로서는, 인(P)이나 비소(A s)등을 사용할 수 있다. p형태의 도전성을 부여하는 불순물원소로서는, 붕소(B)나 알루미늄 (Al)이나 갈륨(Ga)등을 사용할 수 있다. 여기에서는, 불순물원소로서, 인 (P)을 반도체막(110)에 도입한다.
다음에, 반도체막(104, 106, 110)과, 반도체막(108)의 윗쪽에 형성된 제1의 절연막(116)과 전하축적 막(121)을 덮도록 제2의 절연막(128)을 형성한다(도 19b 참조).
제2의 절연막(128)은, CVD법이나 스퍼터링법등을 사용해서 절연막을 형성하고, 해당 절연막에 대하여 플라즈마 산화를 행함으로써 형성하는 것이 바람직하다. 예를 들면, CVD법 또는 스퍼터링법을 사용하여, 산화 규소, 산화 질화규소, 질화산화 규소, 산화알루미늄(AlxOy), 산화탄탈(TaxOy), 산화하프늄(HfOx)등을 포함한 절연막을 형성하고, 해당 절연막에 대하여 플라즈마 산화를 행함으로써 제2의 절연막(128)을 형성한다. 절연막은, 바람직하게는 막두께 1nm이상 100 nm이하, 더 바람직하게는 막두께 20 nm이상 60nm이하로 형성한다.
플라즈마 산화는, 마이크로파(대표적으로는 2.45GHz)등의 고주파로 여기되고, 전자밀도가 1×1011cm-3이상이며, 플라즈마의 전자온도가 1.5eV이하의 플라즈마를 이용한다. 보다 자세한 것은, 전자밀도가 1×1011cm-3이상 1×1013cm-3이하이고, 플라즈마의 전자온도가 0.5eV이상 1.5eV이하의 플라즈마를 이용하는 것이 바람직하다. 또한, 절연막에 대한 플라즈마 산화 시간은, 60sec이상이 바람직하다.
또한, 플라즈마 산화는, 적어도 산소를 포함한 분위기 하(예를 들면, 산소분위기 하, 산소(02) 혹은 아산화질소(N20)와 희가스(H e, N e, A r, Kr, X e의 적어도 하나) 분위기 하, 또는 산소 혹은 아산화질소와 수소(H2)과 희가스 분위기 하)에서 행한다. 또한, 그 분위기가 수소를 포함한 경우에는, 산소 혹은 아산화질소, 희가스와 비교해서 수소량이 적은 쪽이 바람직하다.
희가스로서는, 예를 들면, A r를 사용할 수 있다. 또한, A r과 K r를 혼합한 가스를 사용해도 된다. 플라즈마 산화를 희가스 분위기중에서 행했을 경우, 플라즈마 산화 함에 의해 형성되는 제2의 절연막(128)은, 플라즈마처리에 사용한 희가스(H e, N e, A r, K r, X e의 적어도 하나)를 포함하고 있는 경우가 있다. 예를 들면, 플라즈마 산화에 희가스로서 A r를 사용했을 경우에는, 제2의 절연막(128)에 A r가 포함될 경우가 있다.
본 발명에서 행하는 플라즈마 산화는, 플라즈마의 전자밀도가 1×1011cm-3이상으로 고밀도이며, 피처리물인 절연막 부근에서의 플라즈마의 전자온도가 낮기 때문에, 제2의 절연막(128)이 플라즈마에 의해 손상하는 것을 방지할 수 있다. 또한, 플라즈마의 전자밀도가 1×1011cm-3이상으로 고밀도인 피처리물을 플라즈마 산화 함으로써 형성되는 막(여기에서는, 제2의 절연막(128))은, CVD법이나 스퍼터링법등에 의해 형성된 막과 비교해서 치밀한 고내압의 막을 형성할 수 있다. 또한, 플라즈마의 전자온도가 1.5eV이하로 낮기 때문에, 종래의 플라즈마처리나 열산화법과 비교해서 저습도로 피처리물의 산화 처리를 행할 수 있다. 예를 들면, 유리 기판의 왜점 아래에서도 100℃이상 낮은 온도로 플라즈마 산화를 실시해도 충분하게 산화 처리를 행할 수 있다.
또한, CVD법 또는 스퍼터링법등에 의해 형성되는 수소가 포함되는 절연막을 플라즈마 산화함으로써 수소함유량이 저감된 막을 얻을 수 있다.
본 실시예에서는, 피처리물의 플라즈마 산화를 행하는 경우, 산소(02)와 아르곤(A r)과의 혼합 가스를 도입한다. 여기에서 사용하는 혼합 가스는, 산소를 0.1sccm이상 100sccm이하, 아르곤을 100 sccm이상 5000 sccm이하로서 도입하면 좋다. 예를 들면, 산소를 5 sccm, 수소를 5 sccm, 아르곤을 900 sccm으로서 각각 도입하면 좋다.
본 실시예에 있어서, 메모리부에 설치된 반도체막(108)의 윗쪽에 형성되는 제2의 절연막(128)은, 뒤에 완성되는 비휘발성 메모리 소자에 있어서, 컨트롤 절연막으로서 기능한다. 또한, 반도체막(110)의 윗쪽에 형성된 제2의 절연막(128)은, 뒤에 완성되는 트랜지스터에 있어서 게이트 절연막으로서 기능한다. 따라서, 제2의 절연막(128)이 치밀한 고내압의 막이면, 뒤에 완성되는 비휘발성 메모리 소자의 전하유지 특성을 향상시킬 수 있다. 또한, 뒤에 완성되는 트랜지스터의 리크 전류 등의 결함을 방지할 수 있다.
제2의 절연막(128)은, 산화 규소, 질화규소, 산화 질화규소 SiOxNy)(x>y>0), 질화산화 규소(SiNxOy)(x>y>0)등의 절연재료를 사용한 단층 또는 적층으로 형성할 수도 있다. 예를 들면, 제2의 절연막(128)을 단층으로 형성하는 경우에는, CVD법에 의해 산화 질화규소막 또는 질화산화 규소막을 5 nm이상 50nm이하의 막두께로 형성한다. 또한, 제2의 절연막(128)을 3층의 적층으로 형성하는 경우에는, 제1층의 절연막으로서 산화 질화규소막을 형성하고, 제2층의 절연막으로서 질화규소막을 형성하고, 제3층의 절연막으로서 산화 질화규소막을 형성한다. 또한, 그 밖에도 제2의 절연막(128)으로서, 게르마늄의 산화물 또는 질화물 등의 재료를 사용해도 된다.
다음에, 반도체막(108, 110)의 윗쪽에 형성된 제2의 절연막(128)을 덮도록 레지스트(130)를 선택적으로 형성하고, 반도체막(104, 106) 위에 형성된 제2의 절연막(128)을 선택적으로 제거한다(도 19c 참조).
다음에, 반도체막(104, 106)을 덮도록 제3의 절연막(132, 134)을 각각 형성한다(도 20a 참조).
제3의 절연막(132, 134)은, 상기 제1의 절연막(112, 114, 116, 118)의 형성 방법으로 나타낸 어느쪽인가의 방법을 사용해서 형성한다. 예를 들면, CVD법 또는 스퍼터링법을 사용하여, 산화 규소, 산화 질화규소, 질화산화 규소, 산화알루미늄(AlxOy), 산화탄탈(TaxOy), 산화하프늄(HfOx)등을 포함한 절연막을 형성하고, 해당 절연막에 대하여 플라즈마 산화를 행함으로써 해당 반도체막(104, 106) 위에 제3의 절연막(132, 134)을 형성한다. 절연막은, 바람직하게는 막두께 1nm이상 20 nm이하, 더 바람직하게는 막두께 1nm이상 10 nm이하로 형성한다. 반도체막(104, 106)의 윗쪽에 형성된 제3의 절연막(132, 134)은, 뒤에 완성되는 트랜지스터에 있어서 게이트 절연막으로서 기능한다.
다음에, 반도체막(104, 106)의 윗쪽에 형성된 제3의 절연막(132, 134), 반도체막(108, 110)의 윗쪽에 형성된 제2의 절연막(128)을 덮도록 도전 막을 형성한다(도 20b 참조). 여기에서는, 도전 막으로서, 도전 막 136과 도전 막 138을 순차적으로 적층해서 형성한 예를 게시하고 있다. 물론, 도전 막은, 단층 또는 3층이상의 적층으로 형성해도 좋다.
도전 막(136, 138)으로서는, 탄타르(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 동(Cu), 크롬(Cr), 니오븀(Nb)등으로부터 선택된 원소, 또는 이것들의 원소를 주성분으로 하는 합금재료 혹은 이러한 원소를 주성분으로 하는 화합물재료로 형성할 수 있다. 또한, 이것들의 원소를 질화한 금속질화막으로 형성할 수도 있다. 그 밖에도, 인 등의 불순물원소를 도핑한 다결정규소로 대표되는 반도체재료에 의해 형성할 수도 있다.
여기에서는, 도전 막 136으로서 질화 탄타르를 사용해서 형성하고, 그 위에 도전 막 138로서 텅스텐을 사용해서 형성한다. 또한, 그 밖에도, 도전 막 136으로서, 질화 텅스텐, 질화 몰리브덴 또는 질화 티타늄을 사용해서 형성되는 단층 또는 적층을 사용하고, 도전 막 138로서, 탄타르, 몰리브덴, 또는 티타늄을 사용해서 형성되는 단층 또는 적층을 사용할 수 있다.
다음에, 상기 도전 막(136, 138)의 적층을 선택적으로 에칭해서 제거 함으로 써, 반도체막(104, 106, 108, 110)의 윗쪽의 일부에 도전 막(136, 138)을 잔존시켜서, 각각 게이트 전극 140, 게이트 전극 142, 게이트 전극 144 및 게이트 전극 146을 형성한다(도 20c 참조). 또한, 메모리부에 설치된 반도체막(108)의 윗쪽에 형성되는 게이트 전극(144)은, 뒤에 완성되는 비휘발성 메모리 소자에 있어서 제어 게이트 전극으로서 기능한다. 또한, 게이트 전극(140, 142, 146)은, 뒤에 완성되는 트랜지스터의 게이트 전극으로서 기능한다.
또한, 본 실시예에서는, 게이트 전극(140, 142, 144, 146)을 형성할 때에, 잔존하는 도전 막 136과 도전 막 138의 단부가 대략 일치하도록 에칭했지만, 본 발명은 특별하게 한정되지 않는다. 예를 들면, 게이트 전극을 2층의 적층구조로 하는 경우, 아래쪽(제2의 절연막(128), 제3의 절연막(132, 134)에 접하는 측)의 도전 막의 폭(캐리어가 채널 형성 영역을 흐르는 방향 (소스 영역과 드레인 영역을 연결하는 방향)에 개략 평행한 방향에 대한 폭)이 윗쪽의 도전 막의 폭보다 커지도록 하여도 좋다. 또한, 게이트 전극을 형성한 후, 게이트 전극의 측면에 사이드월을 형성해도 좋다.
다음에, 반도체막 104을 덮도록 레지스트(148)을 선택적으로 형성하고, 해당 레지스트(148), 게이트 전극(142, 144, 146)을 마스크로서 반도체막(106, 108, 110)에 불순물원소를 도입 함으로써, 불순물영역을 형성한다(도 21a 참조). 불순물원소로서는, n형태의 도전성을 부여하는 불순물원소또는 p형태의 도전성을 부여하는 불순물원소를 사용한다. n형태의 도전성을 부여하는 불순물원소로서는, 인(P)이나 비소(A s)등을 사용할 수 있다. p형태의 도전성을 부여하는 불순물원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga)등을 사용할 수 있다. 여기에서는, 불순물원소로서, 인(P)을 사용한다.
도 21a에 있어서는, 불순물원소를 도입 함으로써, 반도체막(106)에 소스 영역 또는 드레인 영역을 각각 형성하는 고농도 불순물영역(152)과 채널 형성 영역(150)이 형성된다. 또한, 반도체막(108)에는, 소스 영역 또는 드레인 영역을 형성하는 고농도 불순물영역(156)과 L D D영역을 형성하는 저농도 불순물영역(158)과 채널 형성 영역(154)이 형성된다. 또한, 반도체막(110)에는, 소스 영역 또는 드레인 영역을 형성하는 고농도 불순물영역(162)과 L D D영역을 형성하는 저농도 불순물영역(164)과 채널 형성 영역(160)이 형성된다.
또한, 반도체막(108)에서의 저농도 불순물영역(158)은, 도 21a에 있어서 도입된 불순물원소가 부유 게이트 전극으로서 기능하는 전하축적 막(121)을 꿰뚫고 나감으로써 형성된다. 따라서, 반도체막(108)에 있어서, 게이트 전극(144) 및 전하축적 막(121)의 쌍방과 겹치는 영역에 채널 형성 영역(154)이 형성되고, 전하축적 막(121)과 겹쳐 게이트 전극(144)과 겹치지 않는 영역에 저농도 불순물영역(158)이 형성되고, 전하축적 막(121) 및 게이트 전극(144)의 쌍방과 겹치지 않는 영역에 고농도 불순물영역(156)이 형성된다.
다음에, 반도체막(106, 108, 110)을 덮도록 레지스트(166)를 선택적으로 형성하고, 해당 레지스트(166), 게이트 전극(140)을 마스크로서 반도체막(104)에 불순물원소를 도입 함으로써 불순물영역을 형성한다(도 21b 참조). 불순물원소로서는, n형태의 도전성을 부여하는 불순물원소 또는 p형태의 도전성을 부여하는 불순 물원소를 사용한다. n형태의 도전성을 부여하는 불순물원소로서는, 인(P)이나 비소(As)등을 사용할 수 있다. p형태의 도전성을 부여하는 불순물원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga)등을 사용할 수 있다. 여기에서는, 도 21a에서 반도체막(106, 108, 110)에 도입한 불순물원소와 다른 도전형을 갖는 불순물원소(예를 들면, 붕소(B))를 도입한다. 그 결과, 반도체막(104)에 소스 영역 또는 드레인 영역을 형성하는 고농도 불순물영역(170)과 채널 형성 영역(168)이 형성된다.
다음에, 제2의 절연막(128), 제3의 절연막(132, 134), 게이트 전극(140, 142, 144, 146)을 덮도록 절연막(172)을 형성하고, 해당 절연막(172) 위에 반도체막(104, 106, 108, 110)에 각각 형성된 불순물영역(152, 156, 162, 170)과 전기적으로 접속하는 도전 막(174)을 형성한다(도 21c 참조).
절연막(172)은, CVD법이나 스퍼터링법등에 의해, 산화 규소, 질화규소, 산화 질화규소(SiOxNy)(x>y>0), 질화산화 규소(SiNxOy)(x>y>0)등의 산소 또는 질소를 갖는 절연막이나 D L C(다이아몬드 라이크 카본)등의 탄소를 포함한 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기재료 또는 실록산 수지 등의 실록산 재료로 된 막을 사용하여, 단층 또는 적층구조로 설치할 수 있다. 또한, 실록산 재료는, Si-0-Si결합을 포함한 재료에 해당한다. 실록산은, 실리콘(Si)과 산소(0)와의 결합을 갖는 골격구조를 갖는다. 치환기로서, 적어도 수소를 포함한 유기기(예를 들면, 알킬기, 방향족탄화수소)를 사용할 수 있다. 치환기로서, 플루오르기를 사용할 수도 있다. 또한, 치환기로서, 적어도 수소를 포함한 유기기와, 플루오르기를 사용해도 된다.
도전 막(174)은, CVD법이나 스퍼터링법등에 의해, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄타르(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 동(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 실리콘(Si)으로부터 선택된 원소, 또는 이것들의 원소를 주성분으로 하는 합금재료 혹은 이러한 원소를 주성분으로 하는 화합물재료를 사용한 단층 또는 적층으로 형성한다. 알루미늄을 주성분으로 하는 합금재료는, 예를 들면, 알루미늄을 주성분으로 해서 니켈을 포함한 재료, 또는, 알루미늄을 주성분으로 해서 니켈과, 탄소와 규소의 한쪽 또는 양쪽을 포함한 합금재료에 해당한다. 도전 막(174)은, 예를 들면, 배리어 막과 알루미늄 실리콘(Al-Si)막과 배리어 막의 적층구조, 배리어 막과 알루미늄 실리콘(Al-Si)막과 질화 티타늄 막과 배리어 막의 적층구조를 채용하면 좋다. 이때, 배리어 막은, 티타늄, 티타늄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어진 박막에 해당한다. 알루미늄이나 알루미늄 실리콘은 저항치가 낮고, 저렴하기 때문에, 도전 막(174)을 형성하는 재료로서 최적이다. 또한, 상층과 하층의 배리어층을 설치하면, 알루미늄이나 알루미늄 실리콘의 힐록의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티타늄으로 이루어진 배리어 막을 형성하면, 결정질 반도체막 위에 얇은 자연 산화막이 형성된 경우에도, 이 자연 산화막을 환원하여서, 결정질 반도체막과 양호한 콘택을 할 수 있다.
본 실시예는, 본 명세서에서 나타낸 것 외의 실시 형태 또는 실시예와 조합할 수 있다.
[실시예7]
본 실시예에서는, 상기 실시예6과 다른 비휘발성 반도체 기억장치의 일례에 관해서 도면을 참조해서 설명한다. 이때, 도 22A∼도 25b에 있어서, A-B 사이 및 C-D사이는 로직부에 설치되는 트랜지스터를 나타내고, E-F사이는 메모리부에 설치되는 비휘발성 메모리 소자를 나타내고, G-H사이는 메모리부에 설치되는 트랜지스터를 보이고 있다. 또한, 본 실시예에서는, A-B 사이에 설치되는 트랜지스터를 p채널형, C-D사이, G-H 사이에 설치하는 트랜지스터를 n채널형, E-F 사이에 설치되는 비휘발성 메모리 소자의 캐리어의 이동을 전자로 행하는 경우에 관해서 설명하지만, 본 발명의 비휘발성 반도체 기억장치는 이것에 한정되는 것이 아니다.
우선, 기판(200)에 소자를 분리한 영역(204, 206, 208, 210)을 형성하고, 해당 영역(204, 206, 208, 210)의 표면에 제1의 절연막(212, 214, 216, 218)을 형성한다. 그리고, 해당 제1의 절연막(212, 214, 216, 218)을 덮도록 뒤에 완성되는 비휘발성 메모리 소자에 있어서 부유 게이트 전극으로서 기능하는 전하축적 막을 형성한다(도 22a 참조). 여기에서는, 부유 게이트 전극으로서 기능하는 전하축적 막은, 전하축적 막 220 전하축적 막 223의 적층구조로 형성한다. 기판(200)에 설치된 영역(204, 206, 208, 210)은, 각각 절연막(202)(필드 산화막이라고도 한다)에 의해 분리되어 있다. 또한, 여기에서는, 기판(200)으로서 n형태의 도전형을 갖는 단결정 Si기판을 사용하여, 기판(200)의 영역(206, 208, 210)에 p웰(207)을 설치한 예를 게시하고 있다.
기판(200)은, 반도체 기판이면 특별하게 한정되지 않고 어떠한 기판도 사용 할 수 있다. 예를 들면, n형태 또는 p형태의 도전형을 갖는 단결정Si 기판, 화합물반도체 기판(GaAs기판, InP기판, GaN기판, SiC기판, 사파이어 기판, 또는 ZnSe기판등), 접착법 또는 SIMOX(Separation by Implanted Oxygen)법을 사용해서 제작된 SOI(Silicon On Insulator)기판 등을 사용할 수 있다.
소자가 분리된 영역(204, 206, 208, 210)은, 선택 산화법(L O C O S (Local Oxidation of Silicon)법) 또는 트렌치 분리법 등을 적당하게 사용할 수 있다.
또한, 기판(200)의 영역(206, 208, 210)에 형성된 p웰은, 기판(200)에 p형태의 도전형을 갖는 불순물원소를 선택적으로 도입 함으로써 형성할 수 있다. p형태의 도전성을 부여하는 불순물원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga)등을 사용할 수 있다.
또한, 본 실시예에서는, 기판(200)으로서 n형태의 도전형을 갖는 반도체 기판을 사용하고 있기 때문에, 영역(204)에는 불순물원소의 도입을 행하지 않고 있지만, n형태의 도전성을 부여하는 불순물원소를 도입 함에 의해 영역(204)에 n웰을 형성해도 좋다. n형태의 도전성을 부여하는 불순물원소로서는, 인(P)이나 비소(As)등을 사용할 수 있다. 한편, p형태의 도전형을 갖는 반도체 기판을 사용하는 경우에는, 영역(204)에 n형태의 도전성을 부여하는 불순물원소를 도입해서 n웰을 형성하고, 영역(206, 208, 210)에는 불순물원소의 도입을 행하지 않는 구성으로 해도 된다.
제1의 절연막(212, 214, 216, 218)은, 열산화법을 사용해서 기판(200)에 설치된 영역(204, 206, 208, 210)의 표면을 산화시키는 것에 의해 산화 규소막으로 형성할 수 있다. 제1의 절연막(212, 214, 216, 218)은, 바람직하게는 막두께 1nm이상 20 nm이하, 더 바람직하게는 막두께 1nm이상 10 nm이하로 형성한다.
또한, 제1의 절연막(212, 214, 216, 218)은, 열산화법을 사용해서 기판(200)에 설치된 영역(204, 206, 208, 210)의 표면을 산화시키는 것에 의해 형성한 산화 규소막에 대하여, 더욱 플라즈마 산화를 함으로써 형성하는 것이 바람직하다. 이것은, 웨트 산화 등의 열산화법에 의해 절연막을 형성하면 막중에 수소가 포함되기 때문이며, 플라즈마 산화를 행함으로써 막중의 수소함유량을 저감할 수 있다.
플라즈마 산화는, 마이크로파(대표적으로는 2.45GHz)등의 고주파로 여기되어, 전자밀도가 1×1011cm-3이상이며, 플라즈마의 전자온도가 1.5eV이하의 플라즈마를 이용한다. 보다 자세한 것은, 전자밀도가 1×1011cm-3이상 1×1013cm-3이하이고, 플라즈마의 전자온도가 0.5eV이상 1.5eV이하의 플라즈마를 이용하는 것이 바람직하다. 또한, 절연막에 대한 플라즈마 산화 시간은, 60sec이상이 바람직하다.
또한, 플라즈마 산화는, 적어도 산소를 포함한 분위기 하(예를 들면, 산소분위기 하, 산소(02) 혹은 아산화질소(N20)와 희가스(H e, N e, A r, Kr, X e의 적어도 하나) 분위기 하, 또는 산소 혹은 아산화질소와 수소(H2)와 희가스 분위기 하)에서 행한다. 또한, 그 분위기가 수소를 포함한 경우에는, 산소 혹은 아산화질소, 희가스와 비교해서 수소량이 적은 쪽이 바람직하다.
희가스로서는, 예를 들면, A r를 사용할 수 있다. 또한, A r과 K r를 혼합한 가스를 사용해도 된다. 플라즈마 산화를 희가스 분위기중에서 행했을 경우, 플라즈마 산화 함에 의해 형성되는 제1의 절연막(212, 214, 216, 218)은, 플라즈마처리에 사용한 희가스(H e, N e, A r, K r, X e의 적어도 하나)를 포함하고 있을 경우가 있다. 예를 들면, 플라즈마 산화에 희가스로서 A r를 사용했을 경우에는, 제1의 절연막(212, 214, 216, 218)에 Ar이 포함될 경우가 있다.
본 발명에서 행하는 플라즈마 산화는, 플라즈마의 전자밀도가 1×1011cm-3이상으로 고밀도이며, 피처리물인 절연막 부근에서의 전자온도가 낮기 때문에, 제1의 절연막(212, 214, 216, 218)이 플라즈마에 의해 손상하는 것을 방지할 수 있다.
여기에서는, 웨트 산화를 사용해서 영역(204, 206, 208, 210)의 표면에 산화 규소막을 형성한 후, 해당 산화 규소막에 대하여 플라즈마 산화를 함으로써, 제1의 절연막(212, 214, 216, 218)을 형성한다. 여기에서의 플라즈마 산화는, 산소(02)을 5 sccm, 아르곤을 900 sccm도입해서 행한다.
본 실시예에서는, 기판(200)에 있어서, 메모리부에 설치된 영역(208) 위에 형성되는 제1의 절연막(216)은, 뒤에 완성되는 비휘발성 메모리 소자에 있어서, 터널 절연막으로서 기능한다. 따라서, 제1의 절연막(216)의 막두께가 얇을수록, 터널 전류가 흐르기 쉽고, 메모리로서 고속동작이 가능해진다. 또한, 제1의 절연막(216)의 막두께가 얇을수록, 뒤에 형성되는 부유 게이트 전극에 저전압으로 전하를 축적시키는 것이 가능해지기 때문에, 비휘발성 반도체 기억장치의 소비 전력을 저감할 수 있다. 이에 따라서, 제1의 절연막(212, 214, 216, 218)은, 막두께를 얇게 형성 하는 것이 바람직하다.
또한, 뒤에 완성되는 비휘발성 반도체 기억장치는, 메모리부에 설치된 영역(208) 위에 형성되고, 터널 절연막으로서 기능하는 제1의 절연막(216)을 거쳐서 전자를 주입 함으로써 정보를 기억한다. 이 때, 터널 절연막에 전자 트랩의 요인이 되는 수소가 존재하면, 기록 및 소거를 반복하는 동안에 전압이 변동해버려, 메모리가 열화하는 원인이 된다. 따라서, 전자 트랩의 요인이 되는 터널 절연막중의 수소함유량은 적은 쪽이 바람직하다. 본 실시예에서 나타나 있는 바와 같이, 플라즈마 산화를 행해서 제1의 절연막(216)을 형성함으로써, CVD법이나 스퍼터링법등에 의해 형성한 절연막보다 막중의 수소함유량을 저감할 수 있다. 그 결과, 메모리의 성능을 향상시킬 수 있다.
제1의 절연막 위에 형성하는 전하축적 막은, 단층 또는 2층이상의 적층으로 형성할 수 있다. 구체적으로는, 전하축적 막은, 실리콘(Si), 게르마늄(Ge), 텅스텐(W), 티타늄(Ti), 탄타르(Ta), 몰리브덴(Mo)등으로부터 선택된 원소, 또는 이것들의 원소를 주성분으로 하는 합금재료 혹은 이러한 원소를 주성분으로 하는 화합물재료(예를 들면, 질화물, 산화물 등)을 사용해서 형성할 수 있다. 상기 원소의 화합물로서는, 질화 실리콘, 질화산화 실리콘, 탄화 실리콘, 게르마늄을 10원자％미만의 농도로 포함한 실리콘 게르마늄, 질화 탄타르, 산화탄탈, 질화 텅스텐, 질화 티타늄, 산화티탄, 산화 주석 등을 사용할 수 있다. 또한, 상기 원소의 실리사이드(예를 들면, 텅스텐실리사이드, 티타늄 실리사이드, 니켈 실리사이드))를 사용할 수 있다. 또한, 실리콘을 사용하는 경우에는, 인이나 붕소 등의 불순물을 첨가 해도 좋다. 본 실시예에서는, 전하축적 막(220, 223)은, 게르마늄(Ge) 또는 실리콘 게르마늄합금등의 게르마늄을 포함한 막과 실리콘(Si)을 포함한 막의 적층구조로 형성한다. 여기에서는, 전하축적 막 220으로서, 게르마늄 원소를 포함한 분위기중(예를 들면, GeH4)에서 플라즈마CVD법을 함으로써, 게르마늄을 주성분으로 하는 막을 1nm이상 20nm이하, 바람직하게는 1nm이상 10 nm이하로 형성 후, 전하축적 막 223으로서 실리콘 원소를 포함한 분위기중(예를 들면, SiH4)에서 플라즈마CVD법을 함으로써, 실리콘을 주성분으로 하는 막을 1nm이상 50nm이하, 바람직하게는 1nm이상 20 nm이하로 형성 함으로써, 게르마늄과 실리콘의 적층구조로 설치한다. 예를 들면, 기판(200)으로서 단결정 Si기판을 사용하여, 해당 Si기판의 특정 영역 위에 터널 절연막으로서 기능하는 제1의 절연막을 거쳐서 Si보다 에너지갭이 작은 게르마늄을 포함한 도전 막을 설치한 경우에는, 상기 특정 영역의 전하에 대한 절연막에 의해 형성되는 제1의 배리어에 대하여 부유 게이트 전극의 전하에 대한 절연막에 의해 형성되는 제2의 배리어가 에너지적으로 높게 된다. 그 결과, 상기 특정의 영역으로부터 부유 게이트 전극에 전하를 주입하기 쉬울 수 있고, 부유 게이트 전극으로부터 전하가 소실하는 것을 막을 수 있다. 즉, 메모리로서 동작하는 경우에, 저전압으로 고효율의 기록을 할 수 있고, 또한, 전하유지 특성을 향상시킬 수 있다. 또한, 기판(200)에 있어서, 메모리부에 설치된 영역(208) 위에 형성되는 전하축적 막(220) 및 전하축적 막(223)을 포함한 적층구조는, 뒤에 완성되는 비휘발성 메모리 소자에 있어서, 부유 게이트 전극으로서 기능한다. 또한, 게르마늄을 포함 한 막과 실리콘 게르마늄합금을 포함한 막을 순차적으로 적층시켜서 형성해도 된다.
다음에, 기판(200)의 영역(204, 206, 210) 위에 형성된, 제1의 절연막(212, 214, 218)과 전하축적 막(220, 223)을 선택적으로 제거하고, 영역(208) 위에 형성된, 제1의 절연막(216)과 전하축적 막(220) 및 전하축적 막(223)을 포함한 적층구조를 잔존시킨다. 여기에서는, 기판(200)에 있어서, 메모리부에 설치된 영역(208), 제1의 절연막(216), 전하축적 막(220) 및 전하축적 막(223)을 포함한 적층구조를 선택적으로 레지스트로 덮고, 영역(204, 206, 210) 위에 형성된, 제1의 절연막(212, 214, 218)과 전하축적 막(220) 및 전하축적 막(223)을 포함한 적층구조를 에칭 함으로써, 선택적으로 제거한다(도 22b 참조).
다음에, 기판(200)의 영역(204, 206, 210)과, 영역(208)의 윗쪽에 형성된 제1의 절연막(216)과 전하축적 막(220, 223)을 포함한 적층구조를 덮도록 제2의 절연막(228)을 형성한다(도 22c 참조).
제2의 절연막(228)은, CVD법, 스퍼터링법, 열산화법 등을 사용해서 절연막을 형성하고, 해당 절연막에 대하여 플라즈마 산화를 행함으로써 형성하는 것이 바람직하다. 예를 들면, CVD법, 스퍼터링법을 사용하여, 산화 규소, 산화 질화규소, 질화산화 규소, 산화알루미늄(AlxOy), 산화탄탈(TaxOy), 산화하프늄(HfOx)등을 포함한 절연막을 형성하고, 해당 절연막에 대하여 플라즈마 산화를 행함으로써 제2의 절연막(228)을 형성한다. 절연막은, 바람직하게는 막두께 1nm이상 100 nm이하, 더 바람 직하게는 막두께 20 nm이상 60 nm이하로 형성한다. 플라즈마 산화는, 상기 제1의 절연막의 형성 방법으로 나타낸 방법을 사용하면 좋다.
또한, 영역(208)의 윗쪽에 형성된 제2의 절연막(228)은, 뒤에 완성되는 비휘발성 메모리 소자에 있어서 컨트롤 절연막으로서 기능한다. 영역(210)의 윗쪽에 형성된 제2의 절연막(228)은, 뒤에 완성되는 트랜지스터에 있어서 게이트 절연막으로서 기능한다.
다음에, 영역(208, 210)의 윗쪽에 형성된 제2의 절연막(228)을 덮도록 레지스트(230)를 선택적으로 형성하고, 영역(204, 206) 위에 형성된 제2의 절연막(228)을 선택적으로 제거한다(도 23a 참조).
다음에, 영역(204, 206)을 덮도록 제3의 절연막(232, 234)을 각각 형성한다(도 23b 참조).
제3의 절연막(232, 234)은, 상기 제1의 절연막(212, 214) 또는 제2의 절연막(228)의 형성 방법으로 나타낸 어느쪽인가의 방법을 사용해서 형성한다. 즉, 열산화법, CVD법 또는 스퍼터링법을 사용해서 형성할 수 있다. 또한, 이것들의 방법을 사용해서 형성된 절연막에 대하여 플라즈마 산화를 행해도 된다. 기판(200)의 영역(204, 206)에 형성된 제3의 절연막(232, 234)은, 뒤에 완성되는 트랜지스터에 있어서 게이트 절연막으로서 기능한다.
다음에, 영역(204, 206)의 윗쪽에 형성된 제3의 절연막(232, 234), 영역(208, 210)의 윗쪽에 형성된 제2의 절연막(228)을 덮도록 도전 막을 형성한다(도 23c 참조). 여기에서는, 도전 막으로서, 도전 막 236과 도전 막 238을 순차적으로 적층해서 형성한 예를 게시하고 있다. 물론, 도전 막은, 단층 또는 3층이상의 적층구조로 형성해도 좋다.
도전 막(236, 238)으로서는, 탄타르(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 동(Cu), 크롬(Cr), 니오븀(Nb)등으로부터 선택된 원소, 또는 이것들의 원소를 주성분으로 하는 합금재료 혹은 이러한 원소를 주성분으로 하는 화합물재료로 형성할 수 있다. 또한, 이것들의 원소를 질화한 금속질화막으로 형성할 수도 있다. 그 밖에도, 인 등의 불순물원소를 도핑한 다결정규소로 대표되는 반도체재료에 의해 형성할 수도 있다.
여기에서는, 도전 막 236으로서 질화 탄타르를 사용해서 형성하고, 그 위에 도전 막 238로서 텅스텐을 사용해서 형성한다. 또한, 그 밖에도, 도전 막 236으로서, 질화 텅스텐, 질화 몰리브덴 또는 질화 티타늄으로부터 선택된 단층 또는 적층을 사용하고, 도전 막 238로서, 탄타르, 몰리브덴, 티타늄으로부터 선택된 단층 또는 적층막을 사용할 수 있다.
다음에, 도전 막 236과 238의 적층을 선택적으로 에칭해서 제거 함으로써, 영역(204, 206, 208, 210)의 윗쪽의 일부에 도전 막 236, 238을 잔존시켜서, 각각 게이트 전극(240, 242, 244, 246)을 형성한다(도 24a 참조). 또한, 본 실시예에서는, 게이트 전극(240, 242, 244, 246)과 겹치지 않는 영역(204, 206, 208, 210)의 표면을 노출시킨다.
구체적으로는, 영역(204)에 있어서, 게이트 전극(240)의 하방으로 형성된 제3의 절연막(232) 중 해당 게이트 전극(240)과 겹치지 않는 부분을 선택적으로 제거 하고, 게이트 전극(240)과 제3의 절연막(232)의 단부가 개략 일치하도록 형성한다. 또한, 영역(206)에 있어서, 게이트 전극(242)의 하방으로 형성된 제3의 절연막(234) 중 해당 게이트 전극(242)과 겹치지 않는 부분을 선택적으로 제거하고, 게이트 전극(242)과 제3의 절연막(234)의 단부가 개략 일치하도록 형성한다. 또한, 영역(208)에 있어서, 게이트 전극(244)의 하방으로 형성된 제2의 절연막(228), 전하축적 막(220) 및 전하축적 막(223)을 포함한 적층구조, 제1의 절연막(216) 중 해당 게이트 전극(244)과 겹치지 않는 부분을 선택적으로 제거하고, 게이트 전극(244)과 제2의 절연막(228), 전하축적 막 221 및 전하축적 막 225를 포함한 적층구조 및 제1의 절연막(216)의 단부가 개략 일치하도록 형성한다. 또한, 영역(210)에 있어서, 게이트 전극(246)의 하방으로 형성된 제2의 절연막(228)중 해당 게이트 전극(246)과 겹치지 않는 부분을 선택적으로 제거하고, 게이트 전극(246)과 제2의 절연막(228)의 단부가 개략 일치하도록 형성한다.
이 경우, 게이트 전극(240, 242, 244, 246)의 형성과 동시에 겹치지 않는 부분의 절연막등을 제거해도 좋고, 게이트 전극(240, 242, 244, 246)을 형성후 잔존한 레지스트 또는 해당 게이트 전극(240, 242, 244, 246)을 마스크로서 겹치지 않는 부분의 절연막 등을 제거해도 좋다. 또한, 기판(200)에 있어서 메모리부에 설치된 영역(208)의 윗쪽에 형성되는 게이트 전극(244)은, 뒤에 완성되는 비휘발성 메모리 소자에 있어서 제어 게이트 전극으로서 기능한다. 또한, 게이트 전극(240, 242, 246)은, 뒤에 완성되는 트랜지스터의 게이트 전극으로서 기능한다.
다음에, 기판(200)의 영역(204, 206, 208)에 불순물원소를 선택적으로 도입 한다(도 24b 참조). 여기에서는, 영역(206, 208, 210)에 게이트 전극(242, 244, 246)을 마스크로서 n형태의 도전성을 부여하는 저농도의 불순물원소를 선택적으로 도입하고, 영역(204)에 게이트 전극(240)을 마스크로서 p형태의 도전성을 부여하는 저농도의 불순물원소를 선택적으로 도입한다. n 형태의 도전성을 부여하는 불순물원소로서는, 인(P)이나 비소(As)등을 사용할 수 있다. p 형태의 도전성을 부여하는 불순물원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga)등을 사용할 수 있다.
다음에, 게이트 전극(240, 242, 244, 246)의 측면에 접하는 절연막(280)(사이드월이라고도 불린다)을 형성한다(도 25a 참조). 구체적으로는, 플라즈마CVD법이나 스퍼터링법등에 의해, 규소, 규소의 산화물 또는 규소의 질화물의 무기재료를 포함한 막이나, 유기수지등의 유기재료를 포함한 막을, 단층 또는 적층해서 형성한다. 그리고, 해당 절연막을, 주로 수직방향으로 이방성 에칭에 의해 선택적으로 에칭하고, 게이트 전극(240, 242, 244, 246)의 측면에 접하도록 형성할 수 있다. 또한, 절연막(280)은, 절연막을 형성한 후, 상기 제2의 절연막의 형성 방법으로 도시한 바와 같이 플라즈마 산화를 행해도 된다. 또한, 절연막(280)은, L D D(Lightly Doped drain)영역을 형성할 때의 도핑용의 마스크로서 사용한다. 또한, 여기에서는, 절연막(280)은, 게이트 전극(240, 242, 244, 246)의 하방으로 형성된 절연막이나 전하축적 막의 측면에도 접하도록 형성되어 있다.
다음에, 해당 절연막(280), 게이트 전극(240, 242, 244, 246)을 마스크로서 기판(200)의 영역(204, 206, 208, 210)에 불순물원소를 도입 함으로써, 소스 영역 또는 드레인 영역으로서 기능하는 불순물영역을 형성한다(도 25a 참조). 여기에서 는, 기판(200)의 영역(206, 208, 210)에 절연막(280)과 게이트 전극(242, 244, 246)을 마스크로서 고농도의 n형태의 도전성을 부여하는 불순물원소를 도입하고, 영역(204)에 절연막(280)과 게이트 전극(240)을 마스크로서 고농도의 p형태의 도전성을 부여하는 불순물원소를 도입한다.
그 결과, 기판(200)의 영역(204)에는, 소스 영역 또는 드레인 영역을 형성하는 불순물영역(269)과, L D D영역을 형성하는 저농도 불순물영역(267)과, 채널 형성 영역(266)이 형성된다. 또한, 기판(200)의 영역(206)에는, 소스 영역 또는 드레인 영역을 형성하는 불순물영역(253)과, L D D영역을 형성하는 저농도 불순물영역(251)과, 채널 형성 영역(250)이 형성된다. 또한, 기판(200)의 영역(208)에는, 소스 영역 또는 드레인 영역을 형성하는 불순물영역(257)과, L D D영역을 형성하는 저농도 불순물영역(255)과, 채널 형성 영역(254)이 형성된다. 또한, 기판(200)의 영역(210)에는, 소스 영역 또는 드레인 영역을 형성하는 불순물영역(263)과, L D D영역을 형성하는 저농도 불순물영역(261)과, 채널 형성 영역(260)이 형성된다.
또한, 본 실시예에서는, 게이트 전극(240, 242, 244, 246)과 겹치지 않는 기판(200)의 영역(204, 206, 208, 210)을 노출시킨 상태에서 불순물원소의 도입을 행하고 있다. 따라서, 기판(200)의 영역(204, 206, 208, 210)에 각각 형성되는 채널 형성 영역(266, 250, 254, 260)은 게이트 전극(240, 242, 244, 246)과 자기정합적으로 형성할 수 있다.
다음에, 기판(200)의 영역(204, 206, 208, 210) 위에 설치된 절연막이나 전하축적 막등을 덮도록 절연막(272)을 형성하고, 해당 절연막(272) 위에 영역(204, 206, 208, 210)에 각각 형성된 불순물영역(269, 253, 257, 263)과 전기적으로 접속하는 도전 막(274)을 형성한다(도 25b 참조).
절연막(272)은, CVD법이나 스퍼터링법등에 의해, 산화 규소, 질화규소, 산화 질화규소(SiOxNy)(x>y>0), 질화산화 규소(SiNxOy)(x>y>0)등의 산소혹은 질소를 갖는 절연막이나 D L C(다이아몬드 라이크 카본)등의 탄소를 포함한 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기재료 또는 실록산 수지등의 실록산 재료로 된 막의 단층 또는 적층구조로 설치할 수 있다. 또한, 실록산 재료는, Si-0-Si결합을 포함한 재료에 해당한다. 실록산은, 실리콘(Si)과 산소(0)와의 결합을 갖는 골격구조를 갖는다. 치환기로서, 적어도 수소를 포함한 유기기(예를 들면, 알킬기, 방향족탄화수소)를 사용할 수 있다. 치환기로서, 플루오르기를 사용할 수도 있다. 또한, 치환기로서, 적어도 수소를 포함한 유기기와, 플루오르기를 사용해도 된다.
도전 막(274)은, CVD법이나 스퍼터링법등에 의해, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄타르(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 동(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 실리콘(Si)으로부터 선택된 원소, 또는 이것들의 원소를 주성분으로 하는 합금재료 혹은 이러한 원소를 주성분으로 하는 화합물재료로, 단층 또는 적층로 형성한다. 알루미늄을 주성분으로 하는 합금재료는, 예를 들면, 알루미늄을 주성분으로 해서 니켈을 포함한 재료, 또는, 알루미늄을 주성분으로 해서 니켈과, 탄소와 규소의 한쪽 또는 양쪽을 포함한 합금재료에 해당한다. 도전 막(274)은, 예를 들면, 배리어 막과 알루미늄 실리콘(Al-Si)막과 배리어 막의 적층구조, 배리어 막과 알루미늄 실리콘(Al-Si)막과 질화 티타늄 막과 배리어 막의 적층구조를 채용하면 좋다. 또한, 배리어 막은, 티타늄, 티타늄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어진 박막에 해당한다. 알루미늄이나 알루미늄 실리콘은 저항치가 낮고, 저렴하기 때문에, 도전 막(274)을 형성하는 재료로서 최적이다. 또한, 상층과 하층의 배리어층을 설치하면, 알루미늄이나 알루미늄 실리콘의 힐록의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티타늄으로 이루어진 배리어 막을 형성하면, 결정질 반도체막 위에 얇은 자연 산화막이 형성된 경우에도, 이 자연 산화막을 환원하고, 결정질 반도체막과 양호한 콘택을 할 수 있다.
본 실시예는, 본 명세서에서 나타낸 것 외의 실시 형태 또는 실시예와 적당하게 조합할 수 있다.
[실시예8]
본 실시예에서는, 본 발명을 사용해서 제작한 절연막의 특성에 관하여 설명한다. 우선, 측정에 사용한 시료A, 시료B, 시료C, 시료D 및 그 제작 방법에 관하여 설명한다.
시료A, 시료B 및 시료C 각각은, Si기판 위에 설치된 산화 질화규소막 (SiOxNy)(x>y>0)과, 해당 산화 질화규소막 위에 설치된 알루미늄-티탄막으로 이루어진 전극이 순차 적층된 구조로 했다. 또한, 산화 질화규소막은, 플라즈마CVD법을 사용해서 형성한 산화 질화규소막에 대하여 플라즈마 산화를 행했다. 이하, 시료A, 시료B, 시료C에 대해서 구체적으로 설명한다.
시료A는, 우선, 한변의 길이 12.7cm의 Si기판을 준비했다. 그리고, 해당 Si기판 위에, 산화 질화규소막을 플라즈마CVD법을 사용해서 막두께 9 nm로 형성한 산화 질화규소막의 성막 조건을 이하에 적는다. SiH4 유량은 1sccm, N20유량은 800sccm, 처리실내 압력은 40Pa, 고주파전력은 150W(60MHz), 전극간격은 28mm, 성막 온도(기판온도)는 400℃이다.
다음에, 산화 질화규소막에 대하여 플라즈마 산화를 180sec 행했다. 플라즈마 산화 처리 후의 산화 질화규소막은, 막두께 10nm이었다. 플라즈마 산화의 처리 조건을 이하에 적는다. 02 유량은 5 sccm, Ar유량은 900 sccm, 처리실내 압력은 106.67Pa, 고주파전력은 3800W(2.45GHz), 기판온도는 400℃이다.
다음에, 산화 질화규소막 위에, 알루미늄과 티타늄의 합금인 알루미늄-티탄(Al-Ti)막을 스퍼터링법에 의해 400nm 형성한 해당 알루미늄-티탄막을 포토리소그래픽법 및 에칭법을 사용해서 선택적으로 에칭하고, 면적 1.96×10-3cm2의 전극을 형성했다. 이상의 공정으로, 시료A를 얻었다.
시료B는, 우선, 한변의 길이가 12.7cm인 Si기판 위에, 산화 질화규소막을 플라즈마CVD법을 사용해서 막두께 9.5nm로 형성했다. 산화 질화규소막의 성막 조건은 시료A와 같으므로 생략한다.
다음에, 산화 질화규소막에 대하여 플라즈마 산화를 120sec 행했다. 플라즈 마 산화 처리후의 산화 질화규소막은, 막두께 10nm이었다. 플라즈마 산화의 처리 조건은 시료A와 같으므로 생략한다.
다음에, 산화 질화규소막 위에, 알루미늄과 티타늄의 합금인 알루미늄-티탄(Al-Ti)막을 스퍼터링법에 의해 400nm 형성했다. 해당 알루미늄-티탄막을 포토리소그래픽법 및 에칭법을 사용해서 선택적으로 에칭하고, 면적 1.96×10-3cm2의 전극을 형성했다. 이상의 공정으로, 시료B를 얻었다.
시료C는, 우선, 한변의 길이가 12.7cm인 Si기판 위에, 산화 질화규소막을 플라즈마CVD법을 사용해서 막두께 10nm로 형성했다. 산화 질화규소막의 성막 조건은 시료A와 같으므로 생략한다.
다음에, 산화 질화규소막에 대하여 플라즈마 산화를 60sec 행했다. 플라즈마 산화 처리후의 산화 질화규소막은, 막두께 10 nm이었다. 플라즈마 산화의 처리 조건은 시료A와 같으므로 생략한다.
다음에, 산화 질화규소막 위에, 알루미늄과 티타늄의 합금인 알루미늄-티탄(Al-Ti)막을 스퍼터링법에 의해 400nm 형성했다. 해당 알루미늄-티탄막을 선택적으로 에칭하고, 면적 1.96×10-3cm2의 전극을 형성했다. 이상의 공정으로, 시료C를 얻었다.
시료D는, Si기판 위에 설치된 산화 질화규소막(SiOxNy)(x>y>0)과, 해당 산화 질화규소막 위에 설치된 알루미늄-티탄막으로 이루어진 전극이, 순차 적층된 구조로 했다. 또한, 산화 질화규소막은, 플라즈마CVD법을 사용해서 형성했다.
구체적으로는, 우선, 한변의 길이가 12.7cm인 Si기판을 준비했다. 그리고, 해당 Si기판 위에, 산화 질화규소막을 플라즈마CVD법에 의해 막두께 10nm로 형성했다. 산화 규소막의 성막 조건을 이하에 적는다. SiH4 유량은1sccm, N20유량은 800sccm, 처리실내 압력은 40Pa, 고주파전력은 150W(60MHz), 전극간격은 28mm, 성막 온도(기판온도)는 400℃이다.
다음에, 산화 질화규소막 위에, 알루미늄과 티타늄의 합금인 알루미늄-티탄(Al-Ti)막을 스퍼터링법에 의해 400nm 형성했다. 해당 알루미늄-티탄막을 선택적으로 에칭하고, 면적 1.96×10-3cm2의 전극을 형성했다. 이상의 공정으로, 시료D를 얻었다.
시료A에 대해서, 전류밀도-전기장 강도(J-E)특성을 측정한 결과를 도 26a에 나타낸다. 또한, 시료D에 대해서, J-E특성을 측정한 결과를 도 26b에 나타낸다. 도 26a 및 26b에 있어서, 세로축은 전류밀도(A/cm2), 가로축은 전기장 강도(MV/cm)를 나타낸다. 이때, 측정은 기판면내 112포인트에서 행했고, 또한, 도 26a 및 26b에 있어서, 전류밀도 1A/cm2의 눈금을 점선으로 나타낸다.
또한, 도 26a의 전류밀도 1A/cm2에 있어서의 전기장 강도를 히스토그램 형태로 도 27a에 나타낸다. 또한, 도 26b의 전류밀도 1A/cm2에 있어서의 전기장 강도를 히스토그램 형태로 도 27b에 나타낸다. 도 27a 및 도 27b에 있어서, 세로축은 내압결함의 비율(％), 가로축은 절연파괴전계 EBD(MV/cm)을 나타낸다. 세로축의 내압결 함의 비율은, 도 26a 및 26b에 있어서, 전류밀도가 1A/cm2 이상으로 뛰어오르고 있는 포인트를 내압결함으로 했다. 그리고, 전체 측정 포인트 112에 대한 내압결함의 비율을 산출했다.
또한, 도 26a 및 26b의 전류밀도 1A/cm2에 있어서의 전기장 강도와 누적 내압 결함율의 관계를 나타낸 그래프로 한 것을 도 28에 나타낸다. 도 28에 있어서, 세로축은 누적 결함율F(％), 가로축은 절연파괴전계EBD(MV/cm)를 나타낸다. 도 28로부터, 시료D는 절연파괴전계 5MV/cm정도로부터 결함율이 확인되지만, 시료A는 절연파괴전계 8MV/cm정도까지 결함이 확인되지 않는 것을 알았다. 따라서, 플라즈마 산화한 시료A는, 시료D와 비교해서 고내압이다.
이때, 도 27a 내지 도 28에 나타내는 그래프는, 절연막 내압 평가의 한 수법이며, TZDB(Time Zero Dielectric Breakdown) 히스토그램이라고도 한다. TZDB 히스토그램에서는, 절연파괴전계 OMV/cm∼2MV/cm까지는 A모드, 절연파괴전계 2MV/cm∼8MV/cm까지는 B모드, 절연파괴전계 8MV/cm이상은 C모드라고 한다. 일반적으로, 트랜지스터 등의 디바이스의 일부를 구성하는 절연막으로서 사용할 때에 A모드 및 B모드에서 결함이 있으면, 제품 비율 및 신뢰성을 저하시킨다고 말해지고 있다. 이에 대해, 플라즈마 산화한 시료A는, A모드 및 B모드에서는 결함이 거의 없고, 고내압의 막인 것을 알았다.
이상의 측정 결과로, 플라즈마CVD법을 사용해서 제작한 막에 플라즈마 산화를 행한 막(여기에서는, 시료A에 상당)은, 플라즈마CVD법만으로 제작한 막(여기에 서는, 시료D에 상당)과 비교하여, 고내압의 막인 것을 알았다.
다음에, 시료A∼시료D에 대해서, 전류-전압(I-V)특성을 측정한 결과를 도 29a, 도 29b, 도 30a 및 도 30b에 각각 나타낸다. 도 29a∼도 30b에 있어서, 세로축은 전류(A), 가로축은 전압(V)을 나타낸다. 여기에서는, 기판면내 112포인트의 I-V특성을 측정한 결과를 나타낸다. 또한, 도 29a∼도 30b에 있어서, 전압 10V의 눈금을 점선으로 나타낸다.
또한, 시료A∼시료D에 대해서, 내압 결함율(％)을 산출한 결과를 도 31에 나타낸다. 내압 결함율은, 도 29a∼도 30b에 나타낸 I-V특성의 결과로, I-V곡선이 10V미만에서 뛰어오르고 있는 것을 내압 결함으로서 카운트하고, 전체 측정 포인트수로부터 내압결함의 포인트수의 비율을 산출해서 구했다. 도 31로부터, 플라즈마 산화한 시료A∼시료C는, 내압 결함율이 대단히 낮은 것을 알았다. 또한, 시료A, 시료B, 시료C의 순으로 내압 결함율이 낮은 것을 알았다.
또한, 시료A∼D에 특정전류(12μA)를 흘렸을 때의 전압과 시간의 관계를 도 32a∼도 33b에 각각 나타낸다. 도 32a∼도 33b에 있어서, 세로축은 전압(V), 가로축은 시간(s e c)을 나타낸다.
또한, 도 32a 내지 도 33b에 의거하여, Qbd(C/cm2)을 산출하여, 평균화한 결과를 표 2에 나타낸다.
[표 2]
시료A 시료 B 시료 C 시료 D
평균 Qbd(C/cm2) 0.469 0.289 0.158 0.056
이때, Qbd값은, 시료A∼시료D에 흘린 전류치와, 절연파괴에 이른 시간(전압이 0 부근에 강하한 시간)을 곱한 값이다. 즉, Qbd값이 클수록 그 막의 내압이 높다. 따라서, 표 2의 결과로부터, 플라즈마 산화한 시료A∼시료C은, 시료D와 비교해서 Qbd값에서 1자리 이상 고내압인 것을 알았다. 또한, 시료A, 시료B, 시료C의 순으로 Qbd값이 작아지고, 플라즈마 산화 처리 시간이 길수록 고내압의 막을 얻는 것을 알았다.
또한, 시료A에 대해서 2차 이온질량분석법(SIMS)으로 측정한 결과를 도 34에 나타내고, 시료D에 대해서 측정한 결과를 도 35에 나타낸다. 도 34 및 도 35에 있어서, 세로축은 농도(atoms/cm3), 가로축은 시료를 에칭한 깊이(nm)를 나타낸다. 이때, 약 10nm의 깊이까지가 산화 질화규소막이다.
도 34 및 도 35에 있어서, 산화 질화규소막중의 수소농도에 주목하면, 시료A에서는 수소의 농도가 약 1×1019 atoms/cm3이하(SIMS의 측정 한계이하)인 것에 대해, 시료D에서는 수소의 농도가 약 1×1020atoms/cm3이며, 수소의 농도가 1자리수 이상 다른 것을 알았다. 따라서, 플라즈마 산화를 행함으로써, 산화 질화규소막중의 수소농도가 1자리수 이상 감소하는 것을 알았다.
또한, 시료A, 시료D에 대해서, 산화 질화규소막중의 Si의 결합 상태를 X선 전자분광법(XPS)을 사용해서 측정한 결과를 도 36a 및 36b에 나타낸다. 도 36a 및 36b에 있어서, 에너지 밴드(Binding energy) 99.4eV 부근에 피크를 갖는 것은 Si-Si결합이며, 에너지 밴드 104eV 부근에 피크를 갖는 것은 SiO2등의 결합이다. 시료A와 시료D 중 어느 한쪽에서도, 104eV 부근의 피크에 대해서 피크 분리검출을 행한 결과, 에너지 밴드 102eV 및 103eV 부근에 나타나는 Si-H결합 기인의 피크는 확인되지 않았다. 도 34 및 도 35에 나타낸 SIMS분석 결과로부터, 플라즈마 산화를 행함으로써 산화 질화규소막중의 수소농도가 감소하는 것을 알고, XPS 분석 결과에 맞춰서 생각하면, 플라즈마 산화를 행함으로써 산화 질화규소막중에 포함되는 0-H결합으로부터의 수소의 이탈반응, 또는 수소와 산소의 치환반응이 일어나고 있는 것을 알았다.
또한, 시료A, 시료D에 대해서, 전류 스트레스 인가 전후에 CV측정을 행한 결과를 도 37a 및 37b에 나타낸다. 또한, 시료A의 측정 결과를 도 37a, 시료D의 측정 결과를 도 37b에 나타낸다. 여기에서는, 전류 스트레스로서, 특정전류(1μA)를 일정시간(10sec, 또는 100sec) 흘렸다. CV 측정은, 초기 상태와, 특정전류를 10sec 흘린 후와, 특정전류를 100sec 흘린 후의 3회 행했다.
도 37a 및 37b로부터 알 수 있는 바와 같이, 시료D에서는 전류 스트레스 10sec인가 후에 CV 커브는 크게 플러스 쉬프트하고, 전류 스트레스 34 sec정도인가 후에 절연파괴에 이르고 있다. 한편, 시료A에서는 전류 스트레스 10sec인가 후에 CV커브는 플러스 쉬프트하지만, 시료D와 비교하면 그 쉬프트는 대단히 작다. 또한, 전류 스트레스 100sec인가 후에도 절연파괴에 이르지 않고, CV커브의 쉬프트는 시 료D의 전류 스트레스 10sec인가 후에도 작다.
CV측정에 있어서, 전류 스트레스 인가 후에 CV커브가 플러스 쉬프트하고, CV 커브 상승의 기울기가 둔해지는 것은, 산화막중에 전자 트랩이 발생하고, 또한 계면준위밀도가 증가하고 있는 것을 보이고 있다. 도 37a 및 37b로부터 알 수 있는 바와 같이, 시료A는 시료D와 비교해서 CV커브의 플러스 쉬프트, 및 CV커브 상승의 기울기가 둔해지는 정도가 작아진다. 이에 따라, 플라즈마 산화에 의해, 전자 트랩이 되는 0-H결합이 감소하고, 전기적 스트레스에 의한 전자 트랩의 발생을 억제할 수 있는 것을 알았다.
또한, 0.5wt％불화수소산을 사용해서 시료A, 시료D를 에칭했다. 이 때의 에칭 속도는, 시료D는 8.43nm/min정도이었다. 한편, 시료A의 에칭 속도는 4.33 nm/min정도이며, 시료D의 대강 반 정도의 속도이었다. 따라서, 플라즈마 산화를 행함으로써 보다 치밀한 막을 얻는 것을 알았다.
상기 결과로부터, 본 발명과 같이 플라즈마CVD법을 사용해서 형성한 절연막에 대하여 플라즈마 산화를 행함으로써 치밀한 고내압의 막을 얻는 것을 알았다. 또한, 플라즈마CVD법을 사용해서 형성한 절연막에 대하여 플라즈마 산화를 행함으로써 막중의 수소농도가 감소하는 것을 알았다.
상기 결과로부터, 플라즈마 산화에 의해, 막중에 존재하는 0-H결합의 수소가 산소 라디칼에 의해 탈리하거나, 또는 막중의 수소와 산소와의 치환반응이 일어나고, 막중의 수소가 저감함으로써 치밀한 고내압의 막을 얻을 수 있다고 생각된다.
[실시예9]
본 실시예에서는, 전술한 본 발명의 비휘발성 반도체 기억장치를 구비한 비접촉으로 데이터의 입출력이 가능한 반도체장치의 적용 예에 관해서 도면을 참조해서 이하에 설명한다. 비접촉으로 데이터의 입출력이 가능한 반도체장치는, 이용의 형태에 따라서는, RFID태그, ID태그, IC태그, IC칩, R F태그, 무선 태그, 전자 태그 또는 무선 칩이라고도 불린다.
반도체장치(8000)는, 비접촉으로 데이터를 교신하는 기능을 갖고, 고주파회로(8010), 전원회로(8020), 리셋트 회로(8030), 클록 발생 회로(8040), 데이터 복조 회로(8050), 데이터 변조 회로(8060), 다른 회로의 제어를 행하는 제어회로(8070), 기억 회로(8080) 및 안테나(8090)를 갖고 있다(도 38a). 고주파회로(8010)는 안테나(8090)로부터 신호를 수신하고, 데이터 변조 회로(8060)로부터 수신한 신호를 안테나(8090)로부터 출력하는 회로이며, 전원회로(8020)는 수신 신호로부터 전원전위를 생성하는 회로이며, 리셋트 회로(8030)는 리셋트 신호를 생성하는 회로이며, 클록 발생 회로(8040)는 안테나(8090)로부터 입력된 수신 신호를 기초로 각종 클록 신호를 생성하는 회로이며, 데이터 복조 회로(8050)는 수신 신호를 복조해서 제어회로(8070)에 출력하는 회로이며, 데이터 변조 회로(8060)는 제어회로(8070)로부터 수신한 신호를 변조하는 회로다. 또한, 제어회로(8070)로서는, 예를 들면, 코드 추출 회로(9010), 코드 판정 회로(9020), CRC판정 회로(9030) 및 출력 유닛 회로(9040)가 설치된다. 또한, 코드 추출 회로(9010)는 제어회로(8070)에 보내져 온 명령에 포함되는 복수의 코드를 각각 추출하는 회로이며, 코드 판정 회로(9020)는 추출된 코드와 레퍼런스에 해당하는 코드를 비교해서 명령의 내용을 판정하는 회로이며, CRC판정 회로(9030)는 판정된 코드에 의거하여 송신 오류 등의 유무를 검출하는 회로다.
다음에, 전술한 반도체장치의 동작의 일례에 관하여 설명한다. 우선, 안테나(8090)에 의해 무선신호가 수신된다. 무선신호는 고주파회로(8010)를 거쳐서 전원회로(8020)에 보내져, 고전원전위(이하, VDD라고 함)가 생성된다. VDD는 반도체장치(8000)의 각 회로에 공급된다. 또한, 고주파회로(8010)를 거쳐서 데이터 복조 회로(8050)에 보내진 신호는 복조된다(이하, 복조 신호). 또한, 고주파회로(8010)를 거쳐서 리셋트 회로(8030) 및 클록 발생 회로(8040)를 거친 신호 및 복조 신호는 제어회로(8070)에 보내진다. 제어회로(8070)에 보내진 신호는, 코드 추출 회로(9010), 코드 판정 회로(9020) 및 CRC판정 회로(9030) 등에 의해 해석된다. 그리고, 해석된 신호에 따라서, 기억 회로(8080) 내에 기억되어 있는 반도체장치의 정보가 출력된다. 출력된 반도체장치의 정보는, 출력 유닛 회로(9040)를 거쳐서 인코드된다. 또한, 인코드된 반도체장치(8000)의 정보는, 데이터 변조 회로(8060)를 통과하여, 안테나(8090)에 의해 무선신호로서 송신된다. 또한, 반도체장치(8000)를 구성하는 복수의 회로에 있어서는, 저전원전위(이하, VSS)는 공통이고, VSS는 GND일 수 있다. 또한, 본 발명의 비휘발성 반도체 기억장치를 기억 회로(8080)에 적용할 수 있다.
이와 같이, 통신 수단(예를 들면, 리더/라이터, 또는 리더 또는 라이터 어느 한쪽의 기능을 갖는 수단)으로부터 반도체장치(8000)에 신호를 보내고, 해당 반도체장치(8000)로부터 보내져 온 신호를 통신 수단으로 수신 함으로써, 반도체장치의 데이터를 판독하는 것이 가능해진다.
또한, 반도체장치(8000)는, 각 회로로의 전원전압의 공급을 전원(배터리)을 탑재하지 않고 전자파에 의해 행하여도 되거나, 전원(배터리)를 탑재해서 전자파와 전원(배터리)에 의해 각 회로에 전원전압을 공급하여도 된다.
다음에, 비접촉으로 데이터의 입/출력이 가능한 반도체장치의 사용 형태의 일례에 관하여 설명한다. 표시부(3210)를 포함한 휴대 단말의 측면에는, 리더/라이터(3200)가 설치된다. 물품(3220)의 측면에는 반도체장치(3230)가 설치된다(도 38b). 물품(3220)에 포함된 반도체장치(3230)에 리더/라이터(3200)를 유지하는 경우, 표시부(3210)에 물품 원재료, 원산지, 생산 공정마다의 검사 결과나 유통 과정의 이력 및 상품의 설명 등의 상품에 관한 정보가 표시된다. 또한, 상품(3260)을 컨베이어 벨트에 의해 반송할 때에, 리더/라이터(3240)와, 상품(3260)에 설치된 반도체장치(3250)를 사용하여, 상기 상품(3260)의 검품을 행할 수 있다(도 38c). 이렇게, 시스템에 반도체장치를 활용함으로써, 정보의 취득을 간단하게 행할 수 있고, 고기능화와 고부가 가치화를 실현한다.
또한, 본 발명의 비휘발성 반도체 기억장치는, 메모리를 구비한 모든 분야의 전자기기에 사용하는 것이 가능하다. 예를 들면, 본 발명의 비휘발성 반도체 기억장치를 적용한 전자기기로서, 비디오카메라, 디지탈 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향재생장치(카 오디오장치, 오디오 컴포넌트 장치 등), 컴퓨터, 게임 기기, 휴대 정보단말(모바일 컴퓨터, 휴대전화, 휴대형 게임기 또는 전자서적등), 기록 매체를 구비한 화상재생장치(구체적으로는, DVD(digital versatile disc)등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치)등을 들 수 있다. 그것들 전자기기의 구체적인 예를 도 39a 내지 도 39e에 나타낸다.
도 39a 및 도 39b는, 디지탈 카메라를 보이고 있다. 도 39b는, 도 39a의 이면을 도시한 도면이다. 이 디지탈 카메라는, 하우징(2111), 표시부(2112), 렌즈(2113), 조작 키(2114), 셔터 버튼(2115) 등을 구비하고, 또한, 착탈 가능한 비휘발성의 메모리(2116)를 구비한다. 메모리(2116)는, 해당 디지탈 카메라로 촬영한 데이터를 기억한다. 본 발명을 사용해서 형성된 비휘발성의 반도체 기억장치는 해당 메모리(2116)에 적용할 수 있다. 또한, 본 발명을 사용해서 형성된 반도체장치는, 표시부(2112)를 구동하는 스위칭소자로서 적용할 수 있다.
또한, 도 39c는, 휴대전화를 나타내고, 휴대 단말의 대표 예다. 이 휴대전화는 하우징(2121), 표시부(2122), 조작 키(2123) 등을 포함한다. 또한, 휴대전화에는, 착탈 가능한 비휘발성의 메모리(2125)를 구비하고 있고, 해당 휴대전화의 전화번호 등의 데이터, 영상, 음악 데이터 등을 메모리(2125)에 기억시켜 재생할 수 있다. 본 발명을 사용해서 형성된 비휘발성의 반도체 기억장치는 해당 메모리(2125)에 적용할 수 있다. 또한, 본 발명을 사용해서 형성된 반도체장치는, 표시부(2122)를 구동하는 스위칭소자로서 적용할 수 있다.
또한, 도 39d는, 디지탈 플레이어를 나타내고 있고, 오디오 장치의 대표 예다. 도 39d에 나타내는 디지탈 플레이어는, 본체(2130), 표시부(2131), 메모리부(2132), 조작부(2133), 이어폰(2134) 등을 포함하고 있다. 이때, 이어폰(2134) 대신에 헤드폰이나 무선식 이어폰을 사용할 수 있다. 메모리부(2132)는, 본 발명을 사용해서 형성된 비휘발성의 반도체 기억장치를 사용할 수 있다. 또한, 본 발명을 사용해서 형성된 반도체장치는, 표시부(2131)를 구동하는 스위칭소자로서 적용할 수 있다. 예를 들면, 기록 용량이 20∼200기가바이트(GB)의 N A N D형태 비휘발성 메모리를 사용하고, 조작부(2133)를 조작 함에 의해, 영상이나 음성(음악)을 기록 및 재생할 수 있다. 이때, 표시부(2131)는, 흑색의 배경으로 백색의 문자를 표시 함으로써 소비 전력을 억제할 수 있다. 이것은, 휴대형의 오디오 장치에 있어서 특히 효과적이다. 또한, 메모리부(2132)에 설치된 비휘발성의 반도체 기억장치는, 착탈 가능한 장치이어도 된다.
또한, 도 39e는, 전자 북(전자 페이퍼라고도 한다)을 보이고 있고, 이 전자 북은, 본체(2141), 표시부(2142), 조작 키(2143), 메모리부(2144)를 구비한다. 또 모뎀이 본체(2141)에 내장되어서, 무선으로 정보를 송수신할 수 있다. 메모리부(2144)는, 본 발명을 사용해서 형성된 비휘발성의 반도체 기억장치를 사용할 수 있다. 또한, 본 발명을 사용해서 형성된 반도체장치는, 표시부(2142)를 구동하는 스위칭소자로서 적용할 수 있다. 예를 들면, 기록 용량이 20∼200기가바이트(GB)의 N A N D형태 비휘발성 메모리를 사용하고, 조작 키(2143)를 조작 함에 의해, 영상이나 음성(음악)을 기록 및 재생할 수 있다. 또한, 메모리부(2144)에 설치된 비휘발성의 반도체 기억장치는, 착탈 가능한 장치이어도 된다.
이상과 같이, 본 발명의 비휘발성 반도체 기억장치, 및 반도체장치의 적용 범위는 매우 넓고, 메모리를 갖는 것이면 모든 분야의 전자기기에 사용하는 것이 가능하다.
[실시예10]
본 실시예에서는, 본 발명을 사용해서 제작한 비휘발성 메모리 소자의 특성에 관하여 설명한다. 우선, 측정에 사용한 비휘발성 메모리 소자A 및 비휘발성 메모리 소자B의 제작 방법에 관하여 설명한다.
도 40a에 메모리 소자A를, 도 40b에 메모리 소자B의 구성을 나타낸다.
메모리 소자A는, 유리 기판(4000) 위에 하지절연막(4002)을 거쳐서 반도체막(4004)을 형성하고, 해당 반도체막(4004) 위에 터널 절연막(4012)과, 전하축적 막(4014)과, 컨트롤 절연막(4016)과, 제어 게이트 전극(4022)이 순차적으로 적층된 구조로 했다. 하지절연막(4002)은, 플라즈마CVD법을 사용하여, 질화산화 실리콘 막(막두께 50nm)과 산화 질화 실리콘 막(막두께 150 nm)을 순차적으로 적층해서 설치했다. 또한, 반도체막(4004)은, 다결정 실리콘 막으로 형성하고, 상기 반도체막(4004)에는 채널 형성 영역(4006), L D D영역(4008), 소스 영역 또는 드레인 영역(4010)을 설치했다. 터널 절연막(4012)은, 반도체막(4004) 위에 플라즈마CVD법을 사용해서 산화 실리콘 막을 막두께 9nm로 형성한 후, 플라즈마 산화를 180초 행했다. 전하축적 막 (4014)은, 플라즈마CVD법을 사용해서 실리콘 막을 막두께 50 nm로 형성한 후, 인을 첨가해서 형성했다. 컨트롤 절연막(4016)은, 플라즈마CVD법을 사용해서 산화 질화 실리콘 막을 막두께 15nm, 질화 실리콘 막을 막두께 10nm, 산화 질화 실리콘 막을 막두께 15nm로 연속 성막한 후, 플라즈마 산화를 180초 행했다. 제어 게이트 전극(4022)은, 질화 탄타르 막(4018)(막두께 30nm), 텅스텐 막 (4020)(막두께 370nm)을 순차적으로 적층해서 형성했다. 또한, 소스 영역 또는 드레인 영역(4010) 및 LDD영역(4008)은 n형태의 도전형으로 해서 소스 영역 또는 드레인 영역(4010의) 불순물 농도가 높게 되도록 했다. 채널 형성 영역(4006)은 p형태의 도전형으로 했다. 또한, 터널 절연막(4012) 및 컨트롤 절연막(4016)의 플라즈마 산화는, 플라즈마CVD법을 사용한 절연막의 성막 후에 연속 처리로 행했다.
메모리 소자B는, 메모리 소자A의 제작 방법에 있어서, 터널 절연막(4212)을 형성할 때에 플라즈마 산화를 행하지 않고, 플라즈마CVD법으로 성막한 채의 구성으로 했다.
여기에서, 비휘발성 메모리 소자A, B를 사용해서 기록과 판독을 반복해 1000회 행했을 경우의 한계치전압(Vth)의 변동 결과(△Vth)를 표 3에 나타낸다. 하기 표 3에는, 기록/판독을 행하기 전의 초기 단계의 한계치 (초기 Vth), 1000회 기록/판독을 반복해 행한 단계의 한계치(103회 후의 Vth)를 보이고 있다. 또한, 초기 단계의 한계치(초기 Vth)로부터 1000회 기록/판독후의 한계치(103회 후의 Vth)을 뺀 차분을 한계치의 변동 값(△Vth)으로서 구했다.
[표 3]
메모리 소자 initial Vth 103회 후의 Vth 한계치의 변동
A 4.0V 3.1V -0.9V
B 3.9V 2.3V -1.6V
상기 표 3에 나타나 있는 바와 같이, 비휘발성 메모리 소자A는 1000회 기록/판독을 반복해 행했을 경우의 한계치 변동은 대강 -0.9V이었다. 한편, 비휘발성 메모리 소자B의 1000회 기록/판독을 반복해 행했을 경우의 한계치 변동은 대강 -1.6V 이었다. 따라서, 본 발명에 따라 절연막에 플라즈마 산화를 행함으로써 기록/판독을 반복하는 것에 의한 한계치의 변동을 저감할 수 있고, 신뢰성 향상을 꾀할 수 있는 것을 알았다.
본 출원은, 2006년 5월 26일에 일본특허청에 출원된 일본특허출원번호 2006-147467에 근거하고, 그 전체 내용은 증명서로 포함된다.
[부호의 설명]
10: 기판, 12: 제1의 절연막, 14: 제2의 절연막, 52: 메모리 셀 어레이, 54: 주변회로, 56: 어드레스 버퍼, 58: 컨트롤 회로, 60: 승압회로, 62: 로우 디코더, 64: 칼럼 디코더, 66: 센스 증폭기, 68: 데이터 버퍼, 70: 데이터 입/출력회로, 80: 안테나, 82: 유전체판, 84: 가스 공급부, 86: 배기구, 88: 지지대, 90: 온도제어부, 92: 마이크로파 공급부, 94: 플라즈마, 100: 기판, 102: 절연막, 104: 반도체막, 106: 반도체막, 108: 반도체막, 110: 반도체막, 112: 제1의 절연막, 116: 제1의 절연막, 120: 전하축적 막, 121: 전하축적 막, 122: 레지스트, 124: 레지스트, 126: 불순물영역, 128: 제2의 절연막, 130: 레지스트, 132: 제3의 절연막, 136: 도전 막, 138: 도전 막, 140: 게이트 전극, 142: 게이트 전극, 144: 게이트 전극, 146: 게이트 전극, 148: 레지스트, 150: 채널 형성 영역, 152: 불순물영역, 154: 채널 형성 영역, 156: 고농도 불순물영역, 158: 저농도 불순물영역, 160: 채널 형성 영역, 162: 고농도 불순물영역, 164: 저농도 불순물영역, 166: 레지스트, 168: 채널 형성 영역, 170: 고농도 불순물영역, 172: 절연막, 174: 도전 막, 200: 기판, 204: 영역, 206: 영역, 207: p웰, 208: 영역, 210: 영역, 212: 제1의 절연막, 216: 제1 의 절연막, 220: 전하축적 막, 221: 전하축적 막, 223: 전하축적 막, 225: 전하축적 막, 228: 제2의 절연막, 230: 레지스트, 232: 제3의 절연막, 234: 제3의 절연막, 236: 도전 막, 238: 도전 막, 240: 게이트 전극, 242: 게이트 전극, 244: 게이트 전극, 246: 게이트 전극, 250: 채널 형성 영역, 251: 저농도 불순물영역, 253: 불순물영역, 254: 채널 형성 영역, 255: 저농도 불순물영역, 257: 불순물영역, 260: 채널 형성 영역, 261: 저농도 불순물영역, 263: 불순물영역, 266: 채널 형성 영역, 267: 저농도 불순물영역, 269: 불순물영역, 272: 절연막, 274: 도전 막, 280: 절연막, 331: 피처리 기판, 351: 지지 대, 353: 배기구, 357: 온도제어부, 360: 전극판, 361: 고주파전력 도입부, 362: 가스 도입부, 400: 기판, 402: 하지절연막, 404: 반도체막, 406: 제1의 절연막, 408: 제2의 절연막, 410: 도전 막, 412: 도전 막, 414: 도전 막, 416: 도전 막, 418: 게이트 전극, 420: 채널 형성 영역, 422: 불순물영역, 424: 제3의 절연막, 426: 절연막, 428: 도전 막, 600: 기판, 601: 영역, 602: 절연막, 603: 제1의 절연막, 604: 전하축적 막, 606: 게이트 전극, 608: 제2의 절연막, 612:도전 막, 614: 도전 막, 616: 도전 막, 618: 도전 막, 620: 게이트 전극, 622: 채널 형성 영역, 624: 불순물영역, 626: 불순물영역, 822: 불순물영역, 824: 제3의 절연막, 825: 채널 형성 영역, 826: 불순물영역, 827: 불순물영역, 828: 절연막, 830: 절연막, 832: 도전 막, 900: 기판, 902: 하지절연막, 904: 반도체막, 906: 제1의 절연막, 907: 제2의 절연막, 908: 전하축적 막, 910: 제3의 절연막, 911: 절연막, 912: 도전막, 914: 도전막, 916: 전하축적 막, 918: 절연막, ,920: 도전막, 924: 게이트 전극, 926: 채널 형성 영역, 928: 불순물영역, 2111: 하우징, 2112: 표시부, 2113: 렌즈, 2114: 조작 키, 2115: 셔터 버튼, 2116: 메모리, 2121: 하우징, 2122: 표시부, 2123: 조작 키, 2125: 메모리, 2130: 본체, 2131: 표시부, 2132: 메모리부, 2133: 조작부, 2134: 이어폰, 2141: 본체, 2142: 표시부, 2143: 조작 키, 2144: 메모리부, 3200: 리더/라이터, 3210: 표시부, 3220: 물품, 3230: 반도체 장치, 3240: 리더/라이터, 3250: 반도체장치, 3260: 물품, 4000: 유리 기판, 4002; 하지절연막, 4004: 반도체막, 4006: 채널 형성영역, 4008: LDD영역, 4010: 드레인 영역, 4012: 터널 절연막, 4014: 전하축적 막, 4016: 컨트롤 절연막, 4018: 질화 탄타르 막, 4020: 텅스텐 막, 4022: 컨트롤 게이트 전극, 4212: 터널 절연막, 4216: 컨트롤 절연막, 8000: 반도체장치, 8010: 고주파회로, 8020: 전원회로, 8030: 리셋트 회로, 8040: 클록 발생회로, 8050: 데이터 복조 회로, 8060: 데이터 변조 회로, 8070: 제어회로, 8080: 기억 회로, 8090: 안테나, 9010: 코드 추출 회로, 9020: 코드 판정 회로, 9030: CRC판정 회로, 9040: 출력 유닛 회로.

Claims (27)

  1. 반도체영역을 형성하는 것과,
    상기 반도체영역 위에 수소를 포함한 제1의 절연막을 형성하는 것과,
    산소를 포함한 분위기 하에서, 상기 제1의 절연막을 플라즈마처리 함에 의해 상기 제1의 절연막의 수소함유량을 저감하고, 상기 반도체영역의 막 두께를 감소시키는 것과,
    상기 제1의 절연막 위에 부유 게이트 전극을 형성하는 것과,
    상기 부유 게이트 전극 위에 제2의 절연막을 형성하는 것과,
    상기 제2의 절연막 위에 제어 게이트 전극을 형성하는 것과,
    상기 반도체영역에 불순물원소를 첨가하는 것을 포함한, 비휘발성 반도체 기억장치의 제작 방법.
  2. 제 1 항에 있어서,
    산소를 포함한 분위기 하에서 상기 제2의 절연막을 플라즈마처리 하는 것을 더 포함한, 비휘발성 반도체 기억장치의 제작 방법.
  3. 제 1 항에 있어서,
    상기 플라즈마 처리에서, 플라즈마는 마이크로파에 의해 여기되는, 비휘발성 반도체 기억장치의 제작 방법.
  4. 제 2 항에 있어서,
    상기 제1의 절연막은 상기 수소함유량을 저감한 후에 2차이온질량분석에 의해 5×1019atoms/cm3이하의 수소농도를 갖고, 상기 제2의 절연막은 플라즈마 처리 후에 2차이온질량분석에 의해 5×1019atoms/cm3이하의 수소농도를 갖는, 비휘발성 반도체 기억장치의 제작 방법.
  5. 제 1 항에 있어서,
    상기 제1의 절연막 및 상기 제2의 절연막 각각은, CVD법, 스퍼터링법 및 열산화법으로 이루어진 군으로부터 선택된 방법을 사용해서 형성하는, 비휘발성 반도체 기억장치의 제작 방법.
  6. 제 1 항에 있어서,
    상기 제1의 절연막 및 상기 제2의 절연막 각각은, 산화 규소, 산화 질화규소, 질화산화 규소, 산화알루미늄, 산화탄탈 및 산화하프늄으로 이루어진 군으로부터 선택된 재료를 포함하는, 비휘발성 반도체 기억장치의 제작 방법.
  7. 제 1 항에 있어서,
    산소를 포함한 상기 분위기는, 희가스를 더 포함한, 비휘발성 반도체 기억장치의 제작 방법.
  8. 반도체영역을 형성하는 것과,
    상기 반도체영역 위에 수소를 포함한 게이트 절연막을 형성하는 것과,
    산소를 포함한 분위기 하에서, 상기 게이트 절연막을 플라즈마처리 함에 의해 상기 게이트 절연막의 수소함유량을 저감하고, 상기 반도체영역의 막 두께를 감소시키는 것과,
    상기 게이트 절연막 위에 게이트 전극을 형성하는 것과,
    상기 반도체영역에 불순물원소를 첨가하는 것을 포함한, 반도체장치의 제작 방법.
  9. 제 8 항에 있어서,
    상기 플라즈마 처리에서, 플라즈마는 마이크로파에 의해 여기되는, 반도체장치의 제작 방법.
  10. 제 8 항에 있어서,
    상기 게이트 절연막의 수소 농도는, 상기 수소함유량을 저감한 후 2차이온질량분석에 의해 5×1019atoms/cm3이하인, 반도체장치의 제작 방법.
  11. 제 8 항에 있어서,
    상기 게이트 절연막은, CVD법, 스퍼터링법 및 열산화법으로 이루어진 군으로부터 선택된 방법을 사용해서 형성하는, 반도체장치의 제작 방법.
  12. 제 8 항에 있어서,
    상기 게이트 절연막은, 산화 규소, 산화 질화규소, 질화산화 규소, 산화알루미늄, 산화탄탈 및 산화하프늄으로 이루어진 군으로부터 선택된 재료를 포함하는, 반도체장치의 제작 방법.
  13. 제 8 항에 있어서,
    산소를 포함한 상기 분위기는, 희가스를 더 포함한, 반도체장치의 제작 방법.
  14. 한 쌍의 불순물영역의 사이에 채널 형성 영역을 갖는 반도체영역과,
    상기 반도체영역의 윗쪽에 제1의 절연막을 거쳐서 설치된 부유 게이트 전극과,
    상기 부유 게이트 전극의 윗쪽에 제2의 절연막을 거쳐서 설치된 제어 게이트 전극을 구비한 비휘발성 반도체 기억장치로서,
    상기 제1의 절연막 및 상기 제2의 절연막 각각의 수소농도는, 2차이온질량분석에 의해 5×1019atoms/cm3이하인, 비휘발성 반도체 기억장치.
  15. 제 14 항에 있어서,
    상기 제1의 절연막 및 상기 제2의 절연막 각각은, 0.5wt％불화수소산에 대한 에칭 속도가 8nm/min이하인, 비휘발성 반도체 기억장치.
  16. 한 쌍의 불순물영역의 사이에 채널 형성 영역을 갖는 반도체영역과,
    상기 반도체영역의 윗쪽에 게이트 절연막을 거쳐서 설치된 게이트 전극을 구비한 반도체장치로서,
    상기 게이트 절연막은 상기 반도체영역과 접촉하고,
    상기 게이트 절연막의 수소농도는, 2차이온질량분석에 의해 5×1019atoms/cm3이하인, 반도체장치.
  17. 제 16 항에 있어서,
    상기 게이트 절연막은, 0.5wt％불화수소산에 대한 에칭 속도가 8nm/min이하인, 반도체장치.
  18. 제 14 항에 있어서,
    상기 제1의 절연막 및 상기 제2의 절연막 각각은, CVD법, 스퍼터링법 및 열산화법으로 이루어진 군으로부터 선택된 방법을 사용해서 형성하는, 비휘발성 반도체 기억장치.
  19. 제 14 항에 있어서,
    상기 제1의 절연막 및 상기 제2의 절연막 각각은, 산소를 포함한 분위기 하에서 플라즈마 처리에 의해 처리되는, 비휘발성 반도체 기억장치.
  20. 제 14 항에 있어서,
    상기 제1의 절연막 및 상기 제2의 절연막 각각은, 산화 규소, 산화 질화규소, 질화산화 규소, 산화알루미늄, 산화탄탈 및 산화하프늄으로 이루어진 군으로부터 선택된 재료를 포함하는, 비휘발성 반도체 기억장치.
  21. 제 14 항에 있어서,
    상기 제1의 절연막 및 상기 제2의 절연막 각각은, 희가스의 원소를 포함하는, 비휘발성 반도체 기억장치.
  22. 제 14 항에 따른 상기 비휘발성 반도체 기억장치를 포함한 반도체장치로서, 상기 반도체장치는, RFID태그, ID태그, IC태그, IC칩, RF태그, 무선 태그, 전자 태그 또는 무선 칩인, 반도체장치.
  23. 제 16 항에 있어서,
    상기 게이트 절연막은, CVD법, 스퍼터링법 및 열산화법으로 이루어진 군으로부터 선택된 방법을 사용해서 형성되는, 반도체장치.
  24. 제 16 항에 있어서,
    상기 게이트 절연막은, 산소를 포함한 분위기 하에서 플라즈마 처리에 의해 처리되는, 반도체장치.
  25. 제 16 항에 있어서,
    상기 게이트 절연막은, 산화 규소, 산화 질화규소, 질화산화 규소, 산화알루미늄, 산화탄탈 및 산화하프늄으로 이루어진 군으로부터 선택된 재료를 포함하는, 반도체장치.
  26. 제 16 항에 있어서,
    상기 게이트 절연막은 희가스의 원소를 포함하는, 반도체장치.
  27. 제 16 항에 따른 상기 반도체장치를 포함하는 전자기기로서, 상기 전자기기는, 카메라, 고글형 디스플레이, 네비게이션 시스템, 음향재생장치, 컴퓨터, 게임 기기, 휴대 정보단말 또는 화상재생장치인, 전자기기.
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