KR101426362B1 - Methods of forming bonded semiconductor structures, and semiconductor structures formed by such methods - Google Patents
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Abstract
접합 반도체 구조 형성 방법은, 적어도 하나의 소자 구조를 포함하는 제1 반도체 구조를 제공하는 단계; 약 400℃의 온도 또는 그 이하의 온도에서 제1 반도체 구조에 제2 반도체 구조를 접합하는 단계; 상기 제2 반도체 구조를 통하여 상기 제1 반도체 구조 내의 상기 적어도 하나의 소자 구조에까지, 적어도 하나의 스루 웨이퍼 인터커넥트를 형성하는 단계; 및 상기 제1 반도체 구조의 반대편에 있는 상기 제2 반도체 구조의 일 측면을 제3 반도체 구조에 접합하는 단계;를 포함한다. 추가적인 실시예들에서, 제1 반도체 구조가 제공된다. 제2 반도체 구조 내로 이온들이 주입된다. 제2 반도체 구조가 제1 반도체 구조에 접합된다. 제2 반도체 구조가 이온 주입 면을 따라 균열되고(fractured), 스루 웨이퍼 인터커넥트가 제1 및 제2 반도체 구조를 적어도 부분적으로 통하도록 형성되며, 제1 반도체 구조 반대편의 제2 반도체 구조의 일 측면 상에서, 제3 반도체 구조가 제2 반도체 구조에 접합된다. 이러한 방법들을 사용하여 접합 반도체 구조들이 형성된다.A junction semiconductor structure forming method includes: providing a first semiconductor structure including at least one device structure; Bonding the second semiconductor structure to the first semiconductor structure at or below a temperature of about 400 < 0 >C; Forming at least one through wafer interconnect to the at least one device structure in the first semiconductor structure through the second semiconductor structure; And bonding one side of the second semiconductor structure opposite the first semiconductor structure to the third semiconductor structure. In further embodiments, a first semiconductor structure is provided. Ions are implanted into the second semiconductor structure. A second semiconductor structure is bonded to the first semiconductor structure. The second semiconductor structure is fractured along the ion implantation surface such that the through wafer interconnect is formed to at least partially conduct the first and second semiconductor structures and is formed on one side of the second semiconductor structure opposite the first semiconductor structure , And the third semiconductor structure is bonded to the second semiconductor structure. These methods are used to form junction semiconductor structures.
Description
본 발명의 실시예들은 일반적으로, 접합 반도체 구조의 형성 방법 및 그 방법을 사용하여 형성되는 접합 반도체 구조에 관한 것이다.Embodiments of the present invention generally relate to a method of forming a junction semiconductor structure and to a junction semiconductor structure formed using the method.
둘 이상의 반도체 구조들에 대한 3 차원 집적(3D integration)은 마이크로전자 적용물(microelectronic application)들에 대해 많은 이점들을 제공할 수 있다. 예를 들어, 마이크로전자 부품들의 3D 집적으로 인해 소자 공간(device footprint)의 영역을 감소시키면서 전기적 성능 및 전력 소비가 개선될 수 있다. 예를 들어, 문헌 [P. Garrou, et al., "The Handbook of 3D Integration," Wiley-VCH(2008)] 을 참조한다.3D integration of two or more semiconductor structures may provide many advantages over microelectronic applications. For example, 3D integration of microelectronic components can improve electrical performance and power consumption while reducing the area of the device footprint. See, e.g., P. Garrou, et al., "The Handbook of 3D Integration," Wiley-VCH (2008).
반도체 구조들의 3D 집적은, 하나 이상의 추가적인 반도체 다이에 대한 반도체 다이의 부착(즉, die-to-die(D2D)), 하나 이상의 반도체 웨이퍼에 대한 반도체 다이의 부착(즉, die-to-wafer(D2W)), 및 하나 이상의 추가적인 반도체 웨이퍼에 대한 반도체 웨이퍼의 부착(즉, wafer-to-wafer(W2W)), 또는 이들의 조합에 의해, 일어날 수 있다.The 3D integration of semiconductor structures may include the attachment of a semiconductor die to one or more additional semiconductor die (i.e., die-to-die (D2D)), attachment of a semiconductor die to one or more semiconductor wafers D2W), and attachment of a semiconductor wafer to one or more additional semiconductor wafers (i.e., wafer-to-wafer W2W), or a combination thereof.
종종, 개별 반도체 구조들(예를 들어, 다이 또는 웨이퍼)은 비교적 얇고 반도체 구조 가공용 장비로 취급하기가 어려울 수 있다. 그러므로, 내부에 동작 반도체 소자(operative semiconductor device)의 능동(active) 및 수동(passive) 부품들을 포함하는 실질적인 반도체 구조들에, 소위 "캐리어(carrier)" 다이 또는 웨이퍼가 부착될 수 있다. 캐리어 다이 또는 웨이퍼는 전형적으로, 형성될 반도체 소자의 어떤 능동 또는 수동 부품들을 포함하지 않는다. 이러한 캐리어 다이 및 웨이퍼는 본 명세서에서 "캐리어 기판(carrier substrate)" 이라고 지칭된다. 반도체 구조들 내의 능동 및/또는 수동 부품들을 가공하기 위해 사용되는 가공 장비에 의해 캐리어 기판들은 반도체 구조들의 전체 두께를 증가시키며 (상대적으로 얇은 반도체 구조들에 구조 지지체(structural support)를 제공함으로써) 반도체 구조들의 취급을 용이하게 하며, 상기 반도체 구조들은 그 위에 제조될 반도 소자의 능동 및 수동 부품들을 포함할 것이다. 이러한 반도체 구조들은 본 명세서에서 "소자 기판(device substrate)" 이라고 지칭되며, 이 반도체 구조들은, 그 소자 기판 위에 제조될 반도체 소자의 능동 및/또는 수동 부품을 포함하거나, 제조 공정 완료 시 그 위에 제조될 반도체 소자의 능동 및/또는 수동 부품을 궁극적으로 포함할 것이다.Often, discrete semiconductor structures (e.g., dies or wafers) are relatively thin and can be difficult to handle as semiconductor structure processing equipment. Therefore, a so-called "carrier" die or wafer may be attached to substantial semiconductor structures that include active and passive components of an operative semiconductor device therein. The carrier die or wafer typically does not include any active or passive components of the semiconductor device to be formed. These carrier dies and wafers are referred to herein as "carrier substrates ". With the processing equipment used to process active and / or passive components in semiconductor structures, the carrier substrates increase the overall thickness of the semiconductor structures (by providing structural support to relatively thin semiconductor structures) Facilitates handling of structures, and the semiconductor structures will include active and passive components of the semiconductor device to be fabricated thereon. Such semiconductor structures are referred to herein as "device substrates " which include active and / or passive components of a semiconductor device to be fabricated on the device substrate, And / or passive components of the semiconductor device to be fabricated.
하나의 반도체 구조를 또 다른 반도체 구조에 접합하는데 사용되는 접합 기술(bonding technique)들은 여러 방식들로 분류될 수 있는데, 2 개의 반도체 구조들을 접합하기 위해 이들 사이에 한 층(layer)의 중간 물질이 제공되는 지의 여부에 따르는 것이 첫 번째 방식이고, 접합 계면(bonding interface)이 전자들(즉, 전류)이 그 계면을 통과하도록 허용하는 지의 여부에 따르는 것이 두 번째 방식이다. 소위 "다이렉트 접합 방법(direct bonding method)"은 이들을 함께 접합시키는 2 개의 반도체 구조 사이에 중간체 결합 물질을 사용하지 않고 이들을 함께 접합시키는 2 개의 반도체 구조 사이에 다이렉트 고체-대-고체 화학 접합(direct solid-to-solid chemical bond)이 구축되는 방법이다. 다이렉트 금속-대-금속 접합 방법은 제1 반도체 구조의 표면 상의 금속 물질을 제2 반도체 구조의 표면 상의 금속 물질에 접합하기 위해 개발되었다.The bonding techniques used to bond one semiconductor structure to another semiconductor structure can be classified in various manners, with one layer of intermediate material therebetween to bond the two semiconductor structures It is the first approach, depending on whether it is provided, and the second approach, depending on whether the bonding interface allows electrons (i.e., current) to pass through the interface. The so-called " direct bonding method "refers to a direct solid-to-solid chemical bonding between two semiconductor structures joining them together without using an intermediate bonding material between the two semiconductor structures joining them together. -to-solid chemical bond) is constructed. A direct metal-to-metal bonding method has been developed to bond a metal material on the surface of a first semiconductor structure to a metal material on a surface of a second semiconductor structure.
다이렉트 금속-대-금속 접합 방법은 또한 각각의 방법이 수행되는 온도 범위에 의해 분류될 수 있다. 예를 들어, 일부 다이렉트 금속-대-금속 접합 방법은 접합 계면에서 금속 물질의 적어도 부분적인 용융이 일어나는 비교적 높은 온도에서 수행된다. 이러한 다이렉트 접합 공정들은 하나 이상의 소자 구조들을 포함하는 가공 반도체 구조들(processed semiconductor structures) 접합에 사용되기에는 바람직하지 않을 수 있는데, 상대적으로 높은 온도가 사전에 형성된 소자 구조들에 악영향을 끼칠 수 있기 때문이다.The direct metal-to-metal bonding method may also be classified by the temperature range over which each method is performed. For example, some direct metal-to-metal bonding methods are performed at relatively high temperatures where at least partial melting of the metallic material occurs at the bonding interface. Such direct bonding processes may not be desirable for use in bonded semiconductor structures involving one or more device structures because relatively high temperatures may adversely affect previously formed device structures to be.
"열-압착(thermo-compression)" 접합 방법은 200℃ 내지 약 500℃, 및 종종 약 300℃ 내지 약 400℃ 사이의 상승 온도에서 접합 표면들 사이에 압력이 적용되는 다이렉트 접합 방법이다.A "thermo-compression" bonding process is a direct bonding process in which pressure is applied between bonding surfaces at a temperature of between 200 [deg.] C and about 500 [deg.] C, and often between about 300 [deg.] C and about 400 [
200℃ 이하의 온도에서 수행될 수 있는 추가적인 다이렉트 접합 방법이 개발되었다. 본 명세서에서는 200℃ 이하의 온도에서 수행되는 이러한 다이렉트 접합 공정은 "초저온(ultra-low temperature)" 다이렉트 접합 방법으로 지칭된다. 초저온 다이렉트 접합 방법은, 표면 불순물들 및 표면 화합물들(예를 들어, 본래의 산화물)의 조심스럽게 제거함으로써, 그리고 원자 규모에서 2 개의 표면 사이의 긴밀한 접촉 영역을 증가시킴으로써, 수행될 수 있다. 2 개의 표면 사이의 긴밀한 접촉 영역은 일반적으로, 접합 표면들을 연마하여 원자 규모에 가까운 값까지 표면 거칠기를 감소시킴으로써, 소성 변형이 일어나도록 접합 표면들 사이에 압력을 가함으로써, 또는 접합 표면을 연마하고 그러한 소성 변형이 얻어지도록 압력을 가함으로써, 달성된다.Additional direct bonding methods have been developed that can be performed at temperatures below 200 < 0 > C. This direct bonding process, which is performed herein at temperatures below 200 ° C, is referred to as the "ultra-low temperature" direct bonding process. The cryogenic direct bonding method can be performed by careful removal of surface impurities and surface compounds (e. G., Native oxides) and by increasing the intimate contact area between the two surfaces at the atomic scale. The intimate contact area between the two surfaces is generally achieved by applying pressure between the splicing surfaces so that plastic deformation occurs or by polishing the splicing surfaces by polishing the splicing surfaces to reduce surface roughness to values close to atomic scale And applying pressure to obtain such plastic deformation.
몇몇 초저온 다이렉트 접합 방법들은 접합 계면에서 접합 표면들 사이에 압력을 가하지 않고 수행될 수 있는데, 다만 접합 계면에서 적합한 접합 강도를 달성하기 위해 다른 초저온 다이렉트 접합 방법으로 접합 계면에서 접합 표면들 사이에 압력이 적용될 수는 있다. 접합 표면들 사이에 압력이 적용되는 초저온 다이렉트 접합 방법은 종래에는 "표면 조력 접합(surface assisted bonding)" 또는 "SAB" 방법들로 종종 지칭되었다. 따라서, 본 명세서에 사용되는 바와 같이, "표면 조력 접합" 및 "SAB" 라는 용어는, 제1 물질을 제2 물질에 맞대고 200℃ 이하의 온도에서 접합 계면에서 접합 표면들 사이에 압력을 가함으로써 제1 물질이 제2 물질에 직접 접합되는 다이렉트 접합 공정을 의미하고 이를 포함한다.Some cryogenic direct bonding methods can be performed without applying pressure between the bonding surfaces at the bonding interface, but with other cryogenic direct bonding methods to achieve the appropriate bonding strength at the bonding interface, there is no pressure between the bonding surfaces at the bonding interface Can be applied. A cryogenic direct bonding method in which pressure is applied between bonding surfaces is conventionally referred to as "surface assisted bonding" or "SAB" methods. Thus, as used herein, the terms "surface torsion bonding" and "SAB" refer to a process by which a first material is bonded to a second material and a pressure is applied between the bonding surfaces at a bonding interface at a temperature of & And means a direct bonding process in which the first material is directly bonded to the second material.
캐리어 기판은 전형적으로는 접착제를 사용하여 소자 기판에 부착된다. 하나 이상의 반도체 소자의 능동 및/또는 수동 부품을 내부에 포함하는 하나의 반도체 구조를, 하나 이상의 반도체 소자의 능동 및/또는 수동 부품을 내부에 포함하는 다른 반도체 구조에 고정하기 위해, 유사 접합 방법들이 사용될 수 있다.The carrier substrate is typically attached to the element substrate using an adhesive. In order to fix one semiconductor structure containing therein active and / or passive components of one or more semiconductor elements to another semiconductor structure comprising therein active and / or passive components of one or more semiconductor elements, Can be used.
반도체 다이는 연결될 다른 반도체 구조 상의 연결부들과 맞지 않는 전기적 연결부들을 가질 수 있다. 인터포저(interposer)(즉, 추가 구조)는 적합한 전기적 연결을 리루트(reroute) 및 정렬(align)하기 위해 2 개의 반도체 구조들 사이 또는 반도체 다이와 반도체 패키지 사이에 배치될 수 있다. 인터포저는 원하는 반도체 구조들 사이에 적합한 접촉을 형성하는데 사용되는 하나 이상의 도전성 트레이스들 및 비아들을 가질 수 있다.The semiconductor die may have electrical connections that do not match the connections on other semiconductor structures to be connected. An interposer (i.e., additional structure) may be disposed between the two semiconductor structures or between the semiconductor die and the semiconductor package to reroute and align a suitable electrical connection. The interposer may have one or more conductive traces and vias used to form a suitable contact between the desired semiconductor structures.
본 발명의 실시예들은 반도체 구조를 형성하기 위한 방법 및 구조, 및 더욱 특히, 접합 반도체 구조를 형성하기 위한 방법 및 구조를 제공할 수 있다. 본 요약은 본 발명의 실시예의 상세한 설명을 추가로 설명하는, 단순화된 형태로, 개념의 선택을 도입하고자 제공된다. 본 요약은 특허청구범위의 핵심 특징 또는 필수적 특징을 확인하기 위해 의도되는 것이 아니고, 특허청구범위의 범주를 제한하기 위해 사용되는 것으로 의도되는 것도 아니다.Embodiments of the present invention can provide methods and structures for forming semiconductor structures, and more particularly, methods and structures for forming bonded semiconductor structures. This Summary is provided to introduce a selection of concepts in a simplified form that further illustrate the detailed description of the embodiments of the invention. This Summary is not intended to identify key features or essential features of the claims, nor is it intended to be used to limit the scope of the claims.
일부 실시예들에서, 본 발명에는 접합 반도체 구조의 형성 방법이 포함된다. 이러한 방법에 따르면, 하나 이상의 소자 구조를 포함하는 제1 반도체 구조가 제공된다. 제2 반도체 구조는 약 400℃ 미만의 온도에서 제1 반도체 구조에 접합된다. 하나 이상의 스루 웨이퍼 인터커넥트는 제2 반도체 구조를 통해 제1 반도체 구조 내의 하나 이상의 소자 구조에까지 형성된다. 제2 반도체 구조는 제1 반도체 구조 반대편의 측면 상에서 제3 반도체 구조에 접합된다.In some embodiments, the present invention includes a method of forming a junction semiconductor structure. According to this method, a first semiconductor structure is provided that includes one or more device structures. The second semiconductor structure is bonded to the first semiconductor structure at a temperature less than about 400 < 0 > C. One or more through wafer interconnects are formed through the second semiconductor structure to one or more device structures in the first semiconductor structure. The second semiconductor structure is bonded to the third semiconductor structure on the side opposite the first semiconductor structure.
접합 반도체 구조의 형성 방법에 대한 추가적인 실시예들에서, 하나 이상의 소자 구조를 포함하는 제1 반도체 구조가 제공된다. 제2 반도체 구조 내로 이온들이 주입되어, 제2 반도체 구조 내에 이온 주입 면을 형성한다. 제2 반도체 구조는 제1 반도체 구조에 접합되고, 제2 반도체 구조는 이온 주입 면을 따라 균열된다(fractured). 제2 반도체 구조의 일부는 제1 반도체 구조에 접합된 채로 잔류한다. 하나 이상의 스루 웨이퍼 인터커넥트는 제1 반도체 구조에 접합된 채로 남은 제2 반도체 구조의 일부를 통해, 제1 반도체 구조 내로, 그리고 하나 이상의 소자 구조로 형성된다. 제2 반도체 구조는 제1 반도체 구조의 반대편 측면 상에서 제3 반도체 구조에 접합된다.In further embodiments of the method of forming a junction semiconductor structure, a first semiconductor structure is provided that includes one or more device structures. Ions are implanted into the second semiconductor structure to form an ion implanted surface in the second semiconductor structure. The second semiconductor structure is bonded to the first semiconductor structure and the second semiconductor structure is fractured along the ion implantation surface. A portion of the second semiconductor structure remains bonded to the first semiconductor structure. The one or more through wafer interconnects are formed into the first semiconductor structure and into one or more device structures through a portion of the remaining second semiconductor structure remaining bonded to the first semiconductor structure. The second semiconductor structure is bonded to the third semiconductor structure on the opposite side of the first semiconductor structure.
추가의 실시예에서, 본 발명은 본 명세서에 기재된 방법의 일부로서 형성된 반도체 구조를 포함한다. 예를 들어, 접합 반도체 구조에는 하나 이상의 소자 구조를 포함하는 제1 반도체 구조, 및 제1 반도체 구조에 접합된 제2 반도체 구조가 포함된다. 제2 반도체 구조는 균열된 상대적으로 두꺼운 반도체 구조의 일부를 포함한다. 하나 이상의 스루 웨이퍼 인터커넥트는 제2 반도체 구조를 통해, 적어도 부분적으로 제1 반도체 구조를 통해, 그리고 하나 이상의 소자 구조에까지 연장된다.In a further embodiment, the invention includes semiconductor structures formed as part of the methods described herein. For example, a junction semiconductor structure includes a first semiconductor structure including one or more device structures, and a second semiconductor structure bonded to the first semiconductor structure. The second semiconductor structure includes a portion of the relatively thick semiconductor structure that has been cracked. The one or more through wafer interconnects extend through the second semiconductor structure, at least partially through the first semiconductor structure, and into the one or more device structures.
본 발명의 실시예들에 대한 하기의 상세 설명 및 첨부 도면들을 참조로 하여 본 발명의 실시예들이 보다 완전하게 이해될 수 있다.
도 1 내지 10은 반도체 구조들의 단순화된 개략적 단면도들로서, 접합 반도체 구조들을 형성하는 것에 대한 본 발명의 실시예들 및 접합 반도체 구조들에 대한 본 발명의 실시예들을 도시한다.
도 11 내지 33은 반도체 구조들의 단순화된 개략적 단면도들로서, 캐리어 기판을 비롯한 접합 반도체 구조들을 형성하는 것에 대한 본 발명의 추가 실시예들 및 접합 반도체 구조들에 대한 본 발명의 추가 실시예들을 도시한다.
도 34 및 35은 반도체 구조들의 단순화된 개략적 단면도들로서, 이전 도면들 상의 방법들과 조합하여, 접합 반도체 구조들을 형성하는 것에 대한 본 발명의 실시예들을 도시한다.
도 36 내지 39는 반도체 구조들의 단순화된 개략적 단면도들로서, 접합 반도체 구조들을 형성하는 것에 대한 본 발명의 추가 실시예들을 도시한다.BRIEF DESCRIPTION OF THE DRAWINGS Embodiments of the invention may be more fully understood by reference to the following detailed description of embodiments of the invention and the accompanying drawings.
1 through 10 are simplified schematic cross-sectional views of semiconductor structures illustrating embodiments of the present invention and embodiments of the present invention for forming junction semiconductor structures and junction semiconductor structures.
11-33 are simplified schematic cross-sectional views of semiconductor structures, showing additional embodiments of the present invention for additional embodiments of the present invention and junction semiconductor structures for forming junction semiconductor structures including a carrier substrate.
Figures 34 and 35 are simplified schematic cross-sectional views of semiconductor structures, illustrating embodiments of the present invention for forming bonded semiconductor structures in combination with methods on previous figures.
Figures 36-39 are simplified schematic cross-sectional views of semiconductor structures illustrating additional embodiments of the present invention for forming bonded semiconductor structures.
본 명세서에 제공되는 예들은 특정한 물질, 소자, 시스템, 또는 방법의 실제 모습들을의미하는 것은 아니지만 본 발명의 실시예들을 설명하기 위해 사용되는 이상적인 대표적인 모습들에 해당한다.The examples provided herein do not imply actual aspects of a particular material, element, system, or method but are exemplary representative features used to describe embodiments of the present invention.
본 명세서 사용되는 명칭(heading)들은 하기의 청구항들 및 이들의 법적 등가물들에의해 정의되는 바와 같이 본 발명의 실시예들의 범주를 제한하는 것으로 고려되어서는 안 된다. 어떤 특정 명칭에서 서술되는 개념은 명세서 전체에 걸쳐 다른 영역들에서 일반적으로 적용될 수 있다.The headings used herein should not be construed as limiting the scope of embodiments of the invention as defined by the following claims and their legal equivalents. The concepts described in certain names can be generally applied in different areas throughout the specification.
본 명세서에 어떻게 특징지어졌는지와 무관하게 인용된 참증들 중 어떤 것도 본 명세서에 청구된 본 발명의 주제(subject matter)에 대한 종래 기술로서 인정되는 것은 아니다. Nothing in this specification is to be construed as a prior art claim of the subject matter claimed herein, whether or not it is specifically described herein.
본 명세서에 사용된 바와 같이, "반도체 구조(semiconductor structure)" 라는 용어는 반도체 소자 형성시 사용되는 어떤 구조를의미하고 포함한다. 반도체 구조는 예를 들어, 다이 및 웨이퍼(예를 들어, 캐리어 기판 및 소자 기판) 뿐만 아니라 서로 3차원적으로 통합된 둘 이상의 다이 및/또는 웨이퍼를 포함하는 어셈블리 또는 복합 구조를 포함한다. 반도체 구조는 또한 완전히 제조된 반도체 소자 뿐만 아니라 반도체 소자 제조 도중 형성된 중간 구조도 포함한다.As used herein, the term "semiconductor structure " means and includes any structure used in semiconductor device formation. Semiconductor structures include, for example, assemblies or composite structures that include two or more die and / or wafers that are three-dimensionally integrated with each other, as well as die and wafer (e.g., carrier substrate and device substrate). Semiconductor structures also include fully fabricated semiconductor devices as well as intermediate structures formed during semiconductor device fabrication.
본 명세서에 사용된 바와 같이, "가공 반도체 구조(processed semiconductor structure)" 라는 용어는 적어도 부분적으로 형성된 하나 이상의 소자 구조들을 포함하는 반도체 구조를의미하고 포함한다. 가공 반도체 구조는 반도체 구조의 하위물(subset)이고, 가공 반도체 구조들 모두는 반도체 구조이다.As used herein, the term "processed semiconductor structure " means and includes a semiconductor structure that includes one or more device structures formed at least partially. The processed semiconductor structure is a subset of the semiconductor structure, and all of the processed semiconductor structures are semiconductor structures.
본 명세서에 사용된 바와 같이, 용어 "접합 반도체 구조(bonded semiconductor structure)" 라는 용어는 함께 부착된 둘 이상의 반도체 구조들을 포함하는 어떤 구조를의미하고 포함한다. 접합 반도체 구조는 반도체 구조의 하위물(subset)이며, 접합 반도체 구조들 모두는 반도체 구조이다. 또한, 가공 반도체 구조를 하나 이상 포함하는 접합 반도체 구조도 가공 반도체 구조이다.As used herein, the term "bonded semiconductor structure" means and includes any structure that includes two or more semiconductor structures attached together. The junction semiconductor structure is a subset of the semiconductor structure, and all of the junction semiconductor structures are semiconductor structures. A bonded semiconductor structure including at least one processed semiconductor structure is also a processed semiconductor structure.
본 명세서에 사용된 바와 같이, "소자 구조(device structure)" 라는 용어는 반도체 구조 위에 또는 안에 형성되는 반도체 소자의 능동 또는 수동 부품의 적어도 일부를 포함 또는 정의하는 가공 반도체 구조의 일부분을의미하고 포함한다. 예를 들어, 소자 구조는 트랜지스터, 트랜스듀서, 커패시터, 저항, 도전성 라인, 도전성 비아, 및 도전성 접촉 패드와 같은, 집적 회로의 능동 및 수동 부품들을 포함한다.As used herein, the term "device structure " means a portion of a processed semiconductor structure that includes or defines at least a portion of active or passive components of a semiconductor device formed on or in a semiconductor structure, do. For example, device structures include active and passive components of integrated circuits, such as transistors, transducers, capacitors, resistors, conductive lines, conductive vias, and conductive contact pads.
본 명세서에 사용되는 바와 같이, "스루 웨이퍼 인터커넥트(through wafer interconnect)" 또는 "TWI" 라는 용어는 제1 반도체 구조와 제2 반도체 구조 사이의 계면을 가로질러 제1 반도체 구조와 제2 반도체 구조 사이에 구조적 및/또는 전기적 연결을 제공하는데 사용되는 제1 반도체 구조의 적어도 일부를 통해 연장되는 도전성 비아를의미하고 포함한다. 스루 웨이퍼 인터커넥트는 또한 당업계에서 "스루 실리콘(through silicon) / 기판 비아들" 또는 "TSVs" 및 "스루 웨이퍼 비아들(through wafer vias)" 또는 "TWVs" 와 같은 다른 용어로도 지칭된다. TWI는 전형적으로, 반도체 구조를 통해 반도체 구조의 대략 평평한 주표면에 대략 수직한 방향으로(Z 축에 평행한 방향으로) 반도체 구조를 통해 연장된다.As used herein, the term "through wafer interconnect" or "TWI" refers to the distance between the first semiconductor structure and the second semiconductor structure across the interface between the first semiconductor structure and the second semiconductor structure And extends through at least a portion of the first semiconductor structure used to provide a structural and / or electrical connection to the via. Through-wafer interconnects are also referred to in the art as "through silicon / substrate vias" or other terms such as "TSVs" and "through wafer vias" The TWI typically extends through the semiconductor structure in a direction substantially perpendicular to the approximately planar major surface of the semiconductor structure (in a direction parallel to the Z axis) through the semiconductor structure.
본 명세서에 사용된 바와 같이, "능동 표면(active surface)" 이라는 용어는, 가공 반도체 구조와 관련하여 사용되는 경우, 가공 반도체 구조의 노출된 주표면 안에서 그리고/또는 위에서 하나 이상의 소자 구조를 형성하도록 가공된 또는 가공될, 가공 반도체 구조의 노출된 주표면을의미하고 포함한다.As used herein, the term "active surface" when used in connection with a processed semiconductor structure means that one or more device structures are formed within and / or on the exposed major surface of the processed semiconductor structure Refers to and includes the exposed major surface of the processed semiconductor structure to be processed or processed.
본 명세서에 사용된 바와 같이, "후측 표면(back surface)" 이라는 용어는, 가공 반도체 구조와 관련하여 사용되는 경우, 반도체 구조의 능동 표면으로부터 가공 반도체 구조의 반대 측면 상에 있는 가공 반도체 구조의 노출된 주표면을의미하고 포함한다.As used herein, the term "back surface" when used in connection with a processed semiconductor structure means that the exposed surface of the processed semiconductor structure on the opposite side of the processed semiconductor structure from the active surface of the semiconductor structure Quot; means < / RTI >
본 명세서에 사용된 바와 같이, "III-V 타입 반도체 물질" 라는 용어는 주기율표의 IIIA 족(B, Al, Ga, In, Ti) 출신의 하나 이상의 원소들 및 주기율표의 VA 족((N, P, As, Sb, Bi)) 출신의 하나 이상의 원소들로 주로 구성되는 물질들을의미하고 포함한다.As used herein, the term "III-V type semiconductor material" includes at least one element from group IIIA (B, Al, Ga, In, Ti) of the periodic table, , As, Sb, Bi)). ≪ / RTI >
본 명세서에 사용된 바와 같이, "열팽창 계수(coefficient of thermal expansion)" 라는 용어는, 물질 또는 구조와 관련하여 사용되는 경우, 실온에서 물질 또는 구조의 평균적 선형(linear) 열팽창 계수를의미한다. As used herein, the term "coefficient of thermal expansion " when used in connection with a material or structure means the average linear thermal expansion coefficient of a material or structure at room temperature.
본 발명의 실시예들은 반도체 구조를 형성하기 위한 방법들 및 구조들을 포함하며, 보다 특정적으로는, 접합 반도체 구조들을 포함하는 반도체 구조들 및 그와 같은 접합 반도체 구조들을 형성하는 방법들을 포함한다. 스루 웨이퍼 인터커넥트들은 이러한 반도체 구조들 내에 형성될 수 있으며, 구조들 사이에 별도의 인터포저(interposer) 대신 사용될 수 있다. 스루 웨이퍼 인터커넥트는 능동 표면으로부터 전체적으로 형성되거나, 또는 능동 표면 및 후측 표면 양자로부터 단계적으로 형성될 수 있다. Embodiments of the present invention include methods and structures for forming a semiconductor structure, and more particularly, semiconductor structures including junction semiconductor structures and methods of forming such junction semiconductor structures. Through wafer interconnects can be formed in these semiconductor structures and can be used in place of separate interposers between structures. Through-wafer interconnects can be formed entirely from the active surface, or stepwise from both the active surface and the backside surface.
일부 실시예들에서, 스루 웨이퍼 인터커넥트 및/또는 전기적으로 고립된 열 관리 구조들은 접합 반도체 구조 내에서의 내열성을 개선하기 위해 사용될 수 있다. 일부 실시예들에서, 스루 웨이퍼 인터커넥트 및/또는 전기적으로 고립된 열 관리 구조는 반도체 구조 및 반도체 구조가 부착될 수 있는 다른 구조들 간의 열팽창 계수의 불일치(mismatch)를 개선하기 위해 사용될 수 있다. 본 발명의 방법들 및 구조들에 대한 실시예들은 다양한 목적으로 활용될 수 있는데, 예로써, 3D 통합 공정을 위해 그리고 3D 통합 구조를 형성하기 위해 이용될 수 있다. 본 발명의 실시예들에 따른 방법들에의해 형성된 멀티 반도체 구조들은 서로 적층되어, 반도체 구조의 능동 표면 또는 후측 표면을 다른 반도체 구조의 능동 표면 또는 후측 표면에 결합할 수 있다. 각각의 구조의 나머지 표면은 추가적인 구조들에 부착될 수 있다.In some embodiments, through wafer interconnects and / or electrically isolated thermal management structures may be used to improve heat resistance within the junction semiconductor structure. In some embodiments, through wafer interconnects and / or electrically isolated thermal management structures may be used to improve the mismatch of thermal expansion coefficients between semiconductor structures and other structures to which semiconductor structures may be attached. Embodiments of the methods and structures of the present invention may be utilized for various purposes, for example, for 3D integration processes and to form 3D integrated structures. The multi-semiconductor structures formed by the methods according to embodiments of the present invention may be laminated together to bond the active surface or the backside surface of the semiconductor structure to the active surface or the backside surface of another semiconductor structure. The remaining surfaces of each structure may be attached to additional structures.
이하에서는 도 1 내지 39를 참조하여 본 발명의 실시예들을 설명한다.Hereinafter, embodiments of the present invention will be described with reference to Figs.
일 실시예에서, 본 발명은 도 1에 도시된 바와 같은 제1 반도체 구조(100)를 제공하는 것을 포함하며, 상기 제1 반도체 구조는 능동 표면(102) 및 후측 표면(104)을 갖는다. 능동 표면(102)은 제1 반도체 구조(100)의 제1 측면 상에 있을 수 있고, 이때 후측 표면(104)은 반대편의 제2 측면 상에 존재한다. 제1 반도체 구조(100)는 기판(106) 내에 그리고/또는 그 위에 형성되는 적어도 하나의 소자 구조(device structure: 108)를 포함할 수 있다. 기판(106)은 예를 들어, 실리콘(Si), 게르마늄(Ge), III-V 반도체 물질 등과 같은 하나 이상의 반도체 물질들을 포함할 수 있다. 또한, 기판(106)은 단결정의 반도체 물질을 포함할 수 있으며, 하나 이상의에피택셜 층들의 반도체 물질을 포함할 수 있다. 추가적인 실시예들에서, 기판(106)은 산화물(oxide)(예를 들어, 이산화실리콘(SiO2) 또는 산화알루미늄(Al2O3)), 질화물(nitride)(예를 들어, 질화실리콘(Si3N4), 질화붕소(BN)) 등과 같은 하나 이상의 유전체 물질들을 포함할 수 있다.In one embodiment, the present invention comprises providing a
도 5를 간략히 언급하면, 제2 반도체 구조(112)는 제1 반도체 구조(100)의 능동 표면(102) 위에 제공되어 접합 반도체 구조(500)를 형성할 수 있다. 제2 반도체 구조(112)는 기판(106)과 관련하여 앞서 언급된 물질들 중 임의의 것으로 이루어진 상대적으로 얇은 층을 포함할 수 있다. 예로써 그리고 비제한적으로, 제2 반도체 구조(112)는 약 1 마이크론 이하, 약 0.5 마이크론 이하, 또는 심지어 약 0.07 마이크론 이하의 평균 두께를 가질 수 있다.5, a
비제한적인 예로써, 제2 반도체 구조(112)는 종래에 SMART-CUT™ 공정으로 지칭되는 공정을 사용하여 제1 반도체 구조(100)의 능동 표면(102) 상에 제공될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 반도체 구조(300)는 접합층(bonding layer: 110)을 포함하여 형성될 수 있다. 접합층(110)은 예를 들어, 산화실리콘, 질화실리콘 및 이들의 혼합물과 같은 하나 이상의 접합 물질 층들을 포함할 수 있다. 접합층(110)은 제1 반도체 구조(100)의 능동 표면(102) 상에 형성되어 평탄화된 능동 표면을 형성함으로써, 후속 반도체 구조들에 대한 접합을 개선한다.As a non-limiting example, the
접합층(110)은 제1 반도체 구조(100)의 능동 표면(102)과 다른 반도체 물질 층(111) 사이에 배치될 수 있고, 제1 반도체 구조(100)를 반도체 물질 층(111)에 접합시키기 위해 사용될 수 있다. 제1 반도체 구조(100)는, 제1 반도체 구조(100) 내의 소자 구조(108)에 대한 열 손상 유발을 피하기 위해, 약 400℃ 이하, 또는 심지어 약 350℃ 이하의 온도에서 접합층(110)을 사용하여 반도체 물질 층(111)에 접합될 수 있다.The
본 발명의 일부 실시예들에서, 반도체 물질 층(111)은, 예로써 실리콘, 게르마늄, 또는 III-V 복합 반도체와 같은, 벌크 반도체 기판(bulk semiconductor substrate)을 포함할 수 있다. 일부 실시예들에서, 반도체 물질 층(111)은 상호 적층된 하나 이상의에피택셜 층들을 포함하여 반도체 층 구조를 형성할 수 있다. 본 발명의 일부 실시예들에서, 반도체 물질 층(111)은 도 3에 가상 도시된 바와 같은 선택적 희생 기판(sacrificial substrate: 115)에 부착될 수 있다. 선택적 희생 기판(115)은 제1 반도체 구조(100)의 반대편에서 반도체 물질 층(111)의 일 측면 상에 부착될 수 있다. In some embodiments of the present invention, the layer of
제2 반도체 구조(112)를 남기고 반도체 물질 층(111)의 일부분(113)(선택적 희생 기판(115)과 함께)은 반도체 물질 층(111)으로부터 제거될 수 있다. 다르게 말하면, 도 2의 반도체 구조(200) 및 제2 반도체 구조(112)는 반도체 물질 층(111)의 일부분(113)(이용가능하다면 선택적 희생 기판(115)과 함께)으로부터 제거되어, 도 4에 도시된 중간체 구조(400)를 형성할 수 있다.A
예로써 그리고 비제한적으로, SMART-CUT™ 공정은 반도체 구조(200) 및 반도체 구조(112)로부터 반도체 물질 층(111)의 일부분(113)을(이용가능하다면 희생 기판(115)까지) 분리하는데 사용될 수 있다. 이러한 공정은 예를 들어, 미국 특허 RE39,484호(발명자: Bruel, 발행일: 2007년 2일월 6일), 미국 특허 6,303,468호(발명자: Aspar 등, 발행일: 2001년 10월 16일 발행), 미국 특허 6,335,258호(발명자: Aspar 등, 발행일: 2002년 1월 1일), 미국 특허 6,756,286 호(발명자: Moriceau 등, 발행일: 2004년 6월 29일), 미국 특허 6,809,044호(발명자: Aspar 등, 발행일: 2004년 10월 26일), 및 미국 특허 6,946,365호(발명자: Aspar 등, 발행일: 2005년 9월 20일)에 상세히 기재되어 있다. By way of example and not limitation, The SMART-CUT (TM) process may be used to separate a
간략하게, 다수의 이온들(예를 들어, 하나 이상의 수소, 헬륨, 또는 불활성 가스 이온들)이 반도체 물질 층(111) 내에 주입될 수 있다. 본 발명의 일부 실시예들에서, 반도체 물질 층(111)을 반도체 구조(200)에 접합시키기 전에 반도체 물질 층(111) 내에 다수의 이온들이 주입될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 접합 이전에, 표면(105)에 인접한 반도체 물질 층(111)의 일측에 배치된 이온 소스(미도시)로부터 반도체 물질 층(111) 안으로 이온들이 주입될 수 있다. Briefly, a plurality of ions (e.g., one or more hydrogen, helium, or inert gas ions) may be implanted into the
이온들은 반도체 물질 층(111)에 실질적으로 수직인 방향을 따라 주입될 수 있다. 종래에 알려진 바와 같이, 반도체 물질 층(111) 내에 이온들이 주입되는 깊이는, 적어도 부분적으로는, 반도체 물질 층(111) 내에 이온 주입시 수반되는에너지의 함수이다. 일반적으로, 적은에너지로 주입되는 이온들은 비교적 얕은 깊이로 주입될 것이고, 높은에너지로 주입되는 이온들은 비교적 깊은 깊이로 주입될 것이다.The ions may be implanted along a direction substantially perpendicular to the layer of
이온들은 반도체 물질 층(111) 내에 원하는 깊이로 이온을 주입하기 위해 선택되어진 미리 결정된에너지로 반도체 물질 층(111) 내에 주입될 수 있다. 이온들은 반도체 물질 층(111)을 제1 반도체 구조(100)에 접합시키기 전 또는 후에 반도체 물질 층(111) 내에 주입될 수 있다. 특정적인 하나의 비제한적인 예로써, 제2 반도체 구조(112)의 평균 두께가 약 1000 nm 내지 약 100 nm의 범위가 되도록, 이온 주입 면(117)은 반도체 물질 층(111) 내에서 표면(105)으로부터 일 깊이를 가지고 배치될 수 있다. 종래에 공지된 바와 같이, 필연적으로 적어도 일부 이온들은 바람직한 주입 깊이 이외의 깊이에서 주입될 수 있고, 반도체 물질 층(111)의 노출 표면(105)으로부터 반도체 물질 층(111)의 내부 깊이에 대한 함수로서의 이온 농도의 그래프는(예를 들어, 접합 이전), 바람직한 주입 깊이에서 최대값을 갖는 일반적으로 종(bell)-형상(대칭 또는 비대칭)의 곡선을 나타낼 수 있다.The ions may be implanted into the
반도체 물질 층(111) 내에 이온 주입 시, 이온들은 반도체 물질 층(111) 내의 이온 주입 면(117)(도 3에서 점선으로 도시됨)을 정의할 수 있다. 이온 주입 면(117)은 반도체 구조(300) 내에서 최대 이온 농도 면과 정렬된(예를 들어, 대략 집중된) 반도체 물질 층(111) 내의 일 층(영역)을 포함할 수 있다. 이온 주입 면(117)은 반도체 구조(300) 내에 약화 영역(zone of weakness)을 정의할 수 있으며, 이 약화 영역을 따라 반도체 구조(300)가 후속 공정에서 분할 또는 균열될 수 있다. 예를 들어, 반도체 구조(300)는 가열되어 이온 주입 면(117)을 따라 분할 또는 균열될 수 있다. 하지만, 그러한 분할 공정 도중, 반도체 구조(300)의 온도는 제1 반도체 구조(100) 내 소자 구조(108)가 손상됨을 피하기 위해 약 400℃ 이하, 또는 심지어 약 350℃ 이하로 유지될 수 있다. 선택적으로, 이온 주입 면(117)을 따르는 반도체 구조(300)의 분할을 야기하거나 도울 수 있도록, 반도체 구조(300)에 기계적인 힘들이 가해질 수 있다. Upon ion implantation into the layer of
추가 실시예들에서, 제2 반도체 구조(112)는 물질의 비교적 두꺼운 층(예로써 약 100 마이크론 초과의 평균 두께를 갖는 층)을 제1 반도체 구조(100)에 접합시킨 후, 제1 반도체 구조(100) 맞은편의 면으로부터 물질의 비교적 두꺼운 층을 박형화하여 제1 반도체 구조(100)의 능동 표면(102) 위에 제공될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 산화물 층과 같은 하나 이상의 접합 물질들을 포함하는 접합층(110)이 제1 반도체 구조(100)의 능동 표면(102) 상에 제공될 수 있다. 도 4에 도시된 바와 같이, 제2 반도체 구조(112)의 접합 표면(114)은 능동 표면(102) 상의 접합층(110)에 결합될 수 있다. 추가직인 실시예에서, 접합층(110)은 제2 반도체 구조(112)의 접합 표면(114) 상에, 또는 제1 반도체 구조(100)의 능동 표면(102) 상에 그리고 제2 반도체 구조(112)의 접합 표면(114) 상에 제공될 수 있다.In further embodiments, the
제2 반도체 구조(112)는 제2 반도체 구조(112)의 노출된 주표면으로부터 물질을 제거함으로써 얇게 만들 수 있다. 예를 들어, 제2 반도체 구조(112)는 화학적 공정(예로써 습식 또는 건식 화학적 식각 공정), 기계적 공정(예로써 그라인딩 또는 래핑 공정)을 사용하여, 또는 화학적-기계적 연마(CMP) 공정에의해 얇게 만들 수 있다. 그 공정들은 제1 반도체 구조(100) 내 소자 구조(108)에 손상을 주는 것을 피하기 위해 약 400℃ 이하 또는 심지어 약 350℃ 이하의 온도에서 수행될 수 있다.The
또 다른 추가 실시예들에서, 제2 반도체 구조(112)는 제1 반도체 구조(100)의 능동 표면(102) 상에 인-시튜로(in situ) 형성될 수 있다. 예를 들어, 제2 반도체(112)는 제1 반도체 구조(100)의 능동 표면(102) 상에 원하는 두께로 실리콘, 폴리실리콘, 또는 비정질 실리콘 중 하나 이상과 같은 제2 반도체 구조(112)의 물질을 증착함으로써 형성될 수 있다. 예로써 그리고 비제한적으로, 제2 반도체 구조(112)는 약 1 마이크론 이하, 약 0.5 마이크론 이하, 또는 심지어 약 0.3 마이크론 이하의 평균 두께를 가질 수 있다. 이러한 실시예에서, 증착 공정은 제1 반도체 구조(100) 내의 소자 구조(108)fmf 손상시키지 않기 위해 약 400℃ 이하, 또는 심지어 약 350℃ 이하의 온도에서 수행될 수 있다. 예를 들어, 제2 반도체 구조(112)를 형성하기 위한 저온 증착 공정은 종래에 공지된 바와 같은 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition) 공정을 이용하여 수행될 수 있다. In still further embodiments, the
도 5에 도시된 바와 같이, 하나 이상의 스루 웨이퍼 인터커넥트(116)는 제2 반도체 구조(112)를 통해 제1 반도체 구조(100) 안으로 형성될 수 있으며, 그것은 전기적으로 도전성인 소자 구조(108)와 구조적으로 그리고 전기적으로 연결된다. 다시 말해서, 스루 웨이퍼 인터커넥트(116)과 하나 이상의 소자 구조(108) 사이에 물리적인 그리고 전기적인 접촉이 달성되도록, 각각의 스루 웨이퍼 인터커넥트(116)는 하나 이상의 소자 구조(108)로 연장될 수 있다. 5, one or more through
제2 반도체 구조(112)를 통해 제1 반도체 구조(100) 안으로 홀 또는 비아를 에칭시킨 후, 그 홀 또는 비아를 하나 이상의 전기적으로 도전성인 물질로 채움으로써, 또는 종래에 공지된 다른 방법에의해, 스루 웨이퍼 인터커넥트(116)가 형성될 수 있다. 선택적으로, 산화물층과 같은 다른 접합층(118)이 저온(예로써 약 400℃ 이하 또는 심지어 약 350℃ 이하) 공정에서 제2 반도체 구조(112)의 노출된 주표면 상에 제공되어, 도 5의 반도체 구조(500)를 형성할 수 있다. 접합층(118)은 하나 이상의 스루 웨이퍼 인터커넥트(116)의 형성 전에 제2 반도체 구조(112) 위에 형성될 수 있다. 또한, 홀 또는 비아의 형성, 및 홀 또는 비아를 전기적으로 도전성인 물질로 채우는 것을 포함하는, 스루 웨이퍼 인터커넥트(116)을 형성하는데 사용되는 각각의 공정은 소자 구조(108)의 손상을 피하기 위해 약 400℃ 이하, 또는 심지어 약 350℃ 이하의 온도에서 수행될 수 있다.Etching the holes or vias into the
도 6에 도시된 바와 같이, 제3 반도체 구조(120)가 접합 계면(119)을 통해 반도체 구조(500)의 능동 표면(102')에 접합됨으로써 접합 반도체 구조(600)가 형성될 수 있다. 이러한 접합 공정은 소자 구조(108)의 손상을 피하기 위해 약 400℃ 이하, 또는 심지어 약 350℃ 이하의 저온에서 수행될 수 있다. 일부 실시예들에서, 제3 반도체 구조(120)는 도 5에 도시된 반도체 구조(500)와 적어도 실질적으로 유사할 수 있다(그리고 반도체 구조(500)와 관련하여 전술한 바와 같이 형성될 수 있다). 제3 반도체 구조(120)는 반도체 구조(500)와 적어도 실질적으로 유사할 수 있으나, 소자 구조(108')의 상이한 배열을 포함할 수 있다.The bonded
제3 반도체 구조(120)는 제3 반도체 구조(120)의 제1 측면 상에 능동 표면을 가지며 반대편의 제2 측면 상에 후측 표면을 가질 수 있다. 제3 반도체 구조는 기판(106') 및 기판(106') 내에 및/또는 위에 형성된 하나 이상의 소자 구조(108')를 포함할 수 있다. 제2 반도체 구조(112)는 제3 반도체 구조(120)와 제1 반도체 구조(100) 사이의 인터포저(interposer)로서 기능할 수 있다. 도 6에 도시된 바와 같이, 제3 반도체 구조(120)도 전술한 바와 같은 제2 반도체 구조(112')를 포함할 수 있으며, 이러한 제2 반도체 구조도 제3 반도체 구조(120)와 반도체 구조(500) 사이의 인터포저로서 기능할 수 있다.The
제3 반도체 구조(120)는 반도체 구조(500)의 하나 이상의 스루 웨이퍼 인터커넥트(116)에 대해 전기적으로 접촉될 수 있다. 예를 들어, 제3 반도체 구조(120)의 스루 웨이퍼 인터커넥트(116')는 결합 계면(119)을 통해 스루 웨이퍼 인터커넥트(116)에 접합되어(예로써, 이와 구조적으로 그리고 전기적으로 커플링되어), 반도체 구조(500)를 형성할 수 있다.The
일부 실시예들에서, 스루 웨이퍼 인터커넥트(116') 및 스루 웨이퍼 인터커넥트(116) 중 어느 하나에 또는 둘 모두에 금속 물질(예로써, 솔더 합금)의 도전성 범프 또는 볼을 제공하고, 도전성 범프 또는 볼의 금속 물질의 용융 및 리플로우(reflow)가 일어나도록 금속 물질의 도전성 범프 또는 볼을 가열하면, 이후 스루 웨이퍼 인터커넥트(116')와 스루 웨이퍼 인터커넥트(116) 간의 접합이 이루어지도록 금속 물질이 냉각 및 고화됨으로써, 스루 웨이퍼 인터커넥트들(116')이 스루 웨이퍼 인터커넥트들(116)에 접합될 수 있다. 이러한 실시예들에서, 금속 물질의 도전성 범프 또는 볼의 금속 물질은 약 400℃ 미만, 또는 심지어 약 350℃ 미만의 융점을 가져, 접합 공정이 소자 구조(108, 108')의 손상을 피하는 그러한 비교적 저온에서 수행되도록 할 수 있다.In some embodiments, a conductive bump or ball of a metal material (e.g., solder alloy) is provided to either or both of the through wafer interconnect 116 'and the through
추가직인 실시예에서, 스루 웨이퍼 인터커넥트(116')와 스루 웨이퍼 인터커넥트(116) 사이에 접착제 또는 기타 결합 물질을 제공하지 않고 직접적 금속-대-금속 접합(metal-to-metal bonding) 공정으로 그것들이 직접 접합될 수 있다. 예를 들어, 이러한 다이렉트 접합 공정은 열-압착 다이렉트 접합 공정(thermo-compressing direct bonding process), 초저온 다이렉트 접합 공정(ultra-low temperature direct bonding process), 및 표면-조력 다이렉트 접합 공정(surface-assisted direct bonding process)(이들 공정은 본 명세서에서 앞서 정의됨) 중 어느 하나를 포함할 수 있다.In a further illustrative embodiment, a direct metal-to-metal bonding process may be used to bond the through-wafer interconnects 116 'to the through-
일부 실시예들에서, 제3 반도체 구조(120)는 산화물 층, 또는 다른 접합 물질들과 같은 접합층(118)을 사용하여 반도체 구조(500)에 접합될 수 있다. 또한, 이러한 접합 공정은 소자 구조(108, 108')의 손상을 피하기 위해 약 400℃ 미만, 또는 심지어 약 350℃ 미만의 온도에서 수행될 수 있다.In some embodiments, the
일 실시예에서, 도 7에 도시된 바와 같이 반도체 구조(500)는 회로 보드와 같은 또 다른 기판(122)과 전기적인 접촉 상태에 놓일 수 있다. 반도체 구조(500)는 반도체 구조(500)를 기판(122)에 연결시키는 도전성 범프(123)를 가질 수 있다. 도전성 범프(123)는, 금, 구리,은 또는 다른 도전성 금속으로 제조될 수 있으며, 스루 웨이퍼 인터커넥트(116) 상에 물질을 증착시키고 기판(122) 상에 물질을 증착시킴으로써 형성될 수 있으며, 또는 종래에 공지된 다른 방법에의해 형성될 수 있다. 이러한 실시예에서, 제2 반도체 구조(112)도 제1 반도체 구조(100)와 기판(122) 사이의 인터포저로서 기능할 수 있다.In one embodiment,
도 8에서 반도체 구조(800)로서 도시된 다른 실시예에서는, 제2 반도체 구조(112) 내에 하나 이상의 열 관리 구조(heat management structure: 124)가 형성될 수 있다. 열 관리 구조(124)는 제2 반도체 구조(112) 내에 홀 또는 비아를 에칭한 이후 홀 또는 비아를 하나 이상의 전기적으로 도전성인 물질로 채움으로써 형성될 수 있으며, 종래에 공지된 임의의 다른 방법에의해 형성될 수도 있다. 열 관리 구조(124)는 도 8에 도시된 바와 같이 제1 반도체 구조(100)를 향해 또는 그 내부로 연장될 수 있다.In another embodiment, illustrated as
도 9는 반도체 구조(800)와 유사한 반도체 구조(900)의 추가 실시예를 도시하며, 다만 그 반도체 구조에서 열 관리 구조(124)는 완전히 제2 반도체 구조(112) 내에 배치되어 있다. 반도체 구조들(800, 900)에서, 열 관리 구조(124)는 소자 구조(108)로부터 전기적으로 고립된 금속과 같은 비교적 열적으로 도전성인 물질로 형성된 하나 이상의 "더미" 패드 또는 구조를 포함할 수 있다. 9 illustrates a further embodiment of a
도 10은 제3 반도체 구조(120)를 도 8의 반도체 구조(800)(또는 도 9의 반도체 구조(900))에 부착시켜 도 10에 도시된 최종 반도체 구조(1000)를 형성하기 위해 사용된 전술한 것과 유사한 방법을 보이기 위해 사용된다. 제3 반도체(120)는 스스로 제3 반도체 구조(120)의 능동 표면에 접합된 제4 반도체 구조(112')를 포함할 수 있다. 적어도 하나의 스루 웨이퍼 인터커넥트(116)는 제2 반도체 구조(112) 및 제4 반도체 구조(112')를 통해 반도체 구조(500)를 제3 반도체 구조(120)에 연결할 수 있디.10 illustrates a method for attaching a
열 관리 구조(124)는 수직 내열성(vertical thermal resistance )과 측방 열 분산(lateral heat spreading)의 균형을 이룸으로써 시스템의 열 관리를 개선하기 위해 사용될 수 있다. 열 관리 구조(124)의 크기, 개수, 조성, 배치, 형상, 또는 깊이를 변경함으로써, 인터포저에의해 나타나는 열팽창 계수가 바라는 값으로 맞춰질 수 있으며, 여기서 인터포저는 제2 반도체 구조(112) 및 그 안의 열 관리 구조(124)를 포함한다.The
예를 들어, 인터포저의 열팽창 계수는, 인터포저가 부착된 제1 반도체 구조(100)의 열팽창 계수와 적어도 실질적으로 일치하도록, 또는 반도체 구조(800 또는 900)가 부착될 수 있는 또 다른 구조(예를 들어, 도 10의 제3 반도체 구조(120))의 열팽창 계수와 적어도 실질적으로 일치하도록, 맞춰질 수 있다. 열 관리 구조(124)는 하나 이상의 금속, 예컨대 구리, 텅스텐, 알루미늄, 또는 이러한 하나 이상의 금속들에 기초한 합금, 또는 비교적 열 도전성인 다른 물질로 형성될 수 있다. 스루 웨이퍼 인터커넥트(116)의 크기, 개수, 조성, 배치, 형상 또는 깊이는 또한 인터포저가 바람직한 열팽창 계수를 나타내도록 변경될 수 있다. 일부 실시예들에서, 인터포저(열 관리 구조(124)를 내부에 지닌 제2 반도체 구조(112))의 열팽창 계수와 제1 반도체 구조(100)의 열팽창 계수의 비는 약 0.67 내지 약 1.5의 범위 내이거나, 약 0.9 내지 약 1.1의 범위 내에 있을 수 있으며, 또는 그 비는 대략 1.0일 수 있다. 즉, 인터포저의 열팽창 계수는 제1 반도체 구조(100)의 열팽창 계수와 적어도 실질적으로 같을 수 있다.For example, the coefficient of thermal expansion of the interposer may be at least substantially coincident with the thermal expansion coefficient of the
본 발명의 일부 실시예들에서, 두 세트의 스루 웨이퍼 인터커넥트들은 반도체 구조의 반대편 측면들로부터 형성될 수 있다. 즉, 하나는 전술한 능동 표면을 통해 형성될 수 있고, 다른 하나는 후측 표면을 통해 형성될 수 있다. 스루 웨이퍼 인터커넥트들은 반도체 구조 안에서 상호 연결될 수 있으며, 반도체 구조를 통해 전기적인 신호들을 추가의 소자 구조들을 향해 통과시킬 수 있다.In some embodiments of the invention, two sets of through wafer interconnects may be formed from opposite sides of the semiconductor structure. That is, one can be formed through the above-described active surface and the other can be formed through the rear surface. Through wafer interconnects can be interconnected within a semiconductor structure and can pass electrical signals to additional device structures through the semiconductor structure.
예를 들어, 도 11에 도시된 바와 같은 반도체 구조(1100)는, 반도체 구조(1100)의 제1 측면 상에 능동 표면(202)을 가지며, 반도체 구조(1100)의 반대편 제2 측면 상에 후측 표면(204)을 갖는다. 반도체 구조(1100)는 기판(206) 내에 그리고/또는 그 위에 형성된 하나 이상의 소자 구조(208)를 가질 수 있다. 기판(206)은 반도체(210) 및 절연체(212)를 포함할 수 있다. 기판(206)은 하나 이상의 추가적인 층(214), 예컨대 추가적인 반도체 물질 층을 추가로 포함할 수 있다. 반도체(210)는 실리콘(Si), 게르마늄(Ge), III-V 반도체 물질과 같은 하나 이상의 반도체 물질들로 이루어진 층을 포함할 수 있다. 게다가, 기판(206)은 반도체 물질로 이루어진 단결정, 또는 반도체 물질로 이루어진 에피택셜 층을 포함할 수 있다. 절연체(212)는 산화물(예로써 이산화실리콘(SiO2) 또는 산화알루미늄(Al2O3)), 질화물(예로써 질화실리콘(Si3N4), 질화붕소(BN)) 등과 같은 유전체 물질들로 이루어진 하나 이상의 층들을 포함할 수 있다.For example, a
적어도 하나의 제1 스루 웨이퍼 인터커넥트(216)는, 도 12에 도시된 바와 같이, 반도체 구조(1200)을 형성하기 위해 반도체 구조(1100)를 통하도록 형성될 수 있다. 적어도 하나의 제1 스루 웨이퍼 인터커넥트(216)는 능동 표면(202)로부터 부분적으로 기판(206)을 통하도록 형성될 수 있으며, 적어도 하나의 소자 구조(208)와 연결된다. 다시 말해서, 제1 스루 웨이퍼 인터커넥트(216) 각각은, 제1 스루 웨이퍼 인터커넥트(216)와 하나 이상의 소자 구조(208) 사이에 물리적 및 전기적 접촉이 달성되는 식으로, 하나 이상의 소자 구조(208) 쪽으로 연장될 수 있다. 반도체 구조(1100)를 통해 홀 또는 비아를 에칭하고 이어서 홀 또는 비아를 하나 이상의 전기적으로 도전성인 물질로 채움으로써, 또는 종래에 공지된 임의의 다른 방법에 의해, 제1 스루 웨이퍼 인터커넥트(216)가 형성될 수 있다. 앞서 논의된 바와 같이, 이러한 공정은 약 400℃ 이하 또는 심지어 약 350℃ 이하의 온도에서 수행될 수 있다.At least one first through
도 13에 도시된 바와 같이, 반도체 구조(1200)의 능동 표면 상에 하나 이상의 추가적인 층(217)이 선택적으로 추가될 수 있다. 하나 이상의 추가적인 층(217)은 추가적인 접합층들을 포함할 수 있다. 추가적인 접합층들은 반도체 구조(1200)를 캐리어 기판(220)에 결합시키는 것을 돕기 위해 반도체 구조(1200)의 능동 표면(202)을 평탄화하는데 이용될 수 있다. 추가적인 층(217)이 추가될 때, 마지막으로 추가된 층은 능동 표면(202)을 포함한다. 능동 표면(202)은 캐리어 기판(220)의 접합 표면(218)에 접합되어 도 13의 반도체 구조(1300)를 형성할 수 있다. 구조적 지지체(structural support)를 제공하는 캐리어 기판(220)을 통해, 예로써 화학적 기계적 연마(CMP) 공정 또는 종래에 공지된 다른 방법을 사용하여 반도체 구조(1300)의 기판(206)은 그로부터 물질이 제거됨으로써 얇게 만들 수 있다. 이러한 공정도, 이전에 논의된 바와 같이, 약 400℃ 이하 또는 심지어 약 350℃ 이하의 온도에서 수행될 수 있다.As shown in FIG. 13, one or more
도 14 및 15에 도시된 바와 같이, 적어도 하나의 제2 스루 웨이퍼 인터커넥트(222)는 박형화된 기판(206)의 일부를 통하도록 형성될 수 있다. 제2 스루 웨이퍼 인터커넥트(222)와 제1 스루 웨이퍼 인터커넥트(216) 사이에 물리적 및 전기적 접촉이 달성되도록, 제2 스루 웨이퍼 인터커넥트(222)가 배치되고 배향될 수 있다. 그러므로, 제1 스루 웨이퍼 인터커넥트(216)를 통해 소자 구조(208)과 제2 스루 웨이퍼 인터커넥트(222) 사이에 전기적 연결이 달성된다.As shown in FIGS. 14 and 15, at least one second through
제2 스루 웨이퍼 인터커넥트(222)는 제1 스루 웨이퍼 인터커넥트(216)와는 다른 단면 크기 및/또는 형상을 가질 수 있다. 예를 들어, 도 14의 반도체 구조(1400)에 도시된 바와 같이, 제2 스루 웨이퍼 인터커넥트(222)는 제1 스루 웨이퍼 인터커넥트(216) 보다 단면 크기가 작을 수 있다. 추가직인 실시예들에서, 도 15의 반도체 구조(1500)에 도시된 바와 같이 제2 스루 웨이퍼 인터커넥트(222)는 제1 스루 웨이퍼 인터커넥트(216) 보다 단면 크기가 클 수 있다. 또 다른 추가 실시예들에서, 제2 스루 웨이퍼 인터커넥트(222)는 제1 스루 웨이퍼 인터커넥트(216)와 동일한 단면 크기를 가질 수 있다. 제1 스루 웨이퍼 인터커넥트(216)에 대한, 또는 제2 스루 웨이퍼 인터커넥트(222)에 대한, 또는, 제1 스루 웨이퍼 인터커넥트(216)와 제2 스루 웨이퍼 인터커넥트(222) 모두에 대한 크기, 개수, 조성, 배치 및/또는 깊이를 변경시킴으로써 반도체 구조들(1400, 1500)의 열팽창 계수가 희망하는 값으로 맞춰질 수 있다.The second through
제1 스루 웨이퍼 인터커넥트(216)와 별개로 제2 스루 웨이퍼 인터커넥트(222)를 형성하는 것은 하나의 단일 단계로 반도체 구조(1100)의 기판(206)(도 11에 도시된 것)을 완전히 통과하는 스루 웨이퍼 인터커넥트를 형성하는 것에 비해 높은 수율을 산출할 수 있다. 제1 스루 웨이퍼 인터커넥트와 별개로 제2 스루 웨이퍼 인터커넥트(222)를 형성하는 것은 에칭 공정의 종횡비(aspect ratio: AR)를 감소시킴으로써 수율을 증가시킬 수 있는데, 제2 스루 웨이퍼 인터커넥트(222)가 전적으로 단일 균질 물질(single homogeneous material)을 통해 형성될 수 있기 때문이다.The formation of the second through
제2 스루 웨이퍼 인터커넥트(222)는 전술한 방법들을 사용하여 약 400℃ 이하 또는 심지어 약 350℃ 이하의 온도에서 형성될 수 있다.The second through
일부 실시예들에서, 제1 스루 웨이퍼 인터커넥트(216)는 반도체 구조 내에 상이한 깊이로 형성될 수 있다. 즉, 제1 스루 웨이퍼 인터커넥트(216)는 전술한 것보다 많은 또는 적은 물질로 이루어진 층을 통해 형성될 수 있다. 이후 제2 스루 웨이퍼 인터커넥트(222)는, 그것이 제1 스루 웨이퍼 인터커넥트(216)와 만나 전기적 접촉을 형성하도록, 형성될 수 있다.In some embodiments, the first through
예를 들어, 도 16에 도시된 바와 같이, 반도체 구조(1600)는, 반도체 구조(1600)의 제1 측면 상에 능동 표면(202)을 가지고 반도체 구조(1600)의 반대편 제2 측면 상에 후측 표면(204)을 갖는다. 반도체 구조(1600)는 기판(206) 내에 그리고/또는 그 위에 형성된 하나 이상의 소자 구조(208)를 가질 수 있다. 기판(206)은 반도체(210) 및 절연체(212)를 포함할 수 있다. 기판(206)은 하나 이상의 추가적인 층(214), 예컨대 반도체 물질로 이루어진 추가적인 층을 추가로 포함할 수 있다. 반도체(210)는 실리콘(Si), 게르마늄(Ge), III-V 반도체 물질 등과 같은 하나 이상의 반도체 물질들로 이루어진 층을 포함할 수 있다. 또한, 기판(206)은 반도체 물질로 이루어진 단일 결정, 또는 반도체 물질로 이루어진 에피택셜 층을 포함할 수 있다. 절연체(212)는 산화물(예로써 이산화실리콘(SiO2) 또는 산화알루미늄(Al2O3)), 질화물(예로써 질화실리콘(Si3N4) 또는 질화붕소(BN)) 등과 같은 유전체 물질들로 이루어진 하나 이상의 층들을 포함할 수 있다.16, the
제1 스루 웨이퍼 인터커넥트(216)는, 능동 표면(202)로부터 반도체 구조(160)를 통하도록, 그리고 반도체(210)를 통하도록, 그리고 절연체(212)를 적어도 부분적으로 통하도록, 형성될 수 있다. 제1 스루 웨이퍼 인터커넥트(216)는 전술한 바와 같이 형성될 수 있으며, 하나 이상의 소자 구조(208)를 통하도록 또는 그것을 향해 연장될 수 있다.The first through
하나 이상의 추가 층들(217)(예를 들어, 추가 접합층들)이 반도체 구조(1600)의 능동 표면(202)에 선택적으로 추가되어 도 17에 도시된 반도체 구조(1700)를 형성할 수 있다. 추가 층들(217)이 추가될 경우, 마지막으로 추가된 층이 능동 표면(202)을 포함한다. 능동 표면(202)이 캐리어 기판(220)의 접합 표면(218)에 추가되어 반도체 구조(1700)가 형성될 수 있다. 구조적 지지체(structural support)를 제공하는 캐리어 기판(220)을 통해, 예로써 화학적 기계적 연마 또는 종래에 공지된 다른 방법을 사용하여, 반도체 구조(1700)의 기판(206)은 이로부터 물질이 제거됨으로써 얇게 만들어질 수 있다.One or more additional layers 217 (e.g., additional bonding layers) may be selectively added to the
그 다음, 하나 이상의 제2 스루 웨이퍼 인터커넥트(222)는 하나 이상의 추가적인 층(214) 및 절연체(212)를 통하도록 형성되어 도 18 및 19에 도시된 반도체 구조들(1800, 1900)을 형성할 수 있다. 제2 스루 웨이퍼 인터커넥트(222)는 제1 스루 웨이퍼 인터커넥트(216)의 단면과 비교하여 크기 및 형상 중에서 적어도 하나 면에서 상이한 단면을 가질 수 있다. 예를 들어, 제2 스루 웨이퍼 인터커넥트(222)의 단면은, 도 18의 반도체 구조(1800)에서와 같이 제1 스루 웨이퍼 인터커넥트(216)의 단면보다 작을 수 있고, 또는 도 19의 반도체 구조(1900)에서와 같이 제1 스루 웨이퍼 인터커넥트(216)의 단면보다 클 수도 있다. 추가직인 실시예들에서, 제2 스루 웨이퍼 인터커넥트(222)는 제1 스루 웨이퍼 인터커넥트(216)의 단면과 비교하여 크기 및 형상이 같은 단면 형상을 가질 수 있다. 반도체 구조들(1800, 1900)의 열팽창 계수는, 제1 스루 웨이퍼 인터커넥트(216)에 대한, 또는 제2 스루 웨이퍼 인터커넥트(222)에 대한, 또는 이들 양자(216, 222) 모두에 대한 크기, 개수, 조성, 배치, 형상 또는 깊이를 변경하여 원하는 값으로 맞춰질 수 있다.One or more second through
제1 스루 웨이퍼 인터커넥트(216) 및 제2 스루 웨이퍼 인터커넥트(222)는 이전에 논의된 바와 같은 소자 구조(208)의 손상을 피하기 위해 약 400℃ 이하, 또는 심지어 약 350℃ 이하의 온도에서 형성될 수 있다.The first through
도 20은 도 18의 반도체 구조(1800)의 일부분에 대한 확대도를 도시하며, 도 21은 점선의 원 안에 있는 도 20의 일부분의 확대도를 보여준다. 도 21에 도시된 바와 같이, 일부 실시예들에서는, 후술하는 바와 같이 에칭 스톱(etch stop: 224)이 반도체(210)과 절연체(212) 사이에 배치되어 제1 스루 웨이퍼 인터커넥트(216) 및 제2 스루 웨이퍼 인터커넥트(222)의 형성에 도움을 준다Fig. 20 shows an enlarged view of a portion of the
제1 스루 웨이퍼 인터커넥트(216)는 도 12를 참조로 하여 이전에 기재된 바와 유사한 방식으로 형성될 수 있다. 그러나, 후술하는 실시예들에서, 에칭 스톱(224)은 스루 웨이퍼 인터커넥트 제조를 도울 수 있다. 예를 들어, 패턴화된 마스크 층(미도시)이 에칭되지 않는 영역을 보호하기 위해 능동 표면(202)에 적용될 수 있다. 그 다음, 패턴화된 마스크 층을 통해 노출된 구조에, 습식 화학적 에칭 공정, 건식 반응성 이온 에칭 공정, 또는 종래에 공지된 다른 에칭 공정을 사용하여, 선택적 에칭액(selective etchant)가 적용될 수 있다. 상기 구조가 에칭 스톱(224)에 의해 선택적으로 에칭되어 그 안에 홀 또는 비아가 형성될 수 있다. 다시 말해서,에칭 공정은 반도체 구조(1800)를 통하도록 에칭하고 에칭 스톱(224) 상에서 선택적인 중단을 할 것이다. 에칭 스톱(224)은 에칭되지 않을 물질층을 포함하거나, 주변 물질들에 비해 실질적으로 낮은 비율로 에칭될 물질층을 포함할 수 있다. 예로써 그리고 비제한적으로, 에칭 스톱(224)은 질화실리콘(Si3N4)과 같은 질화물 물질층을 포함할 수 있다. 에칭 스톱(224)은 기판(206)의 층들 사이에 있을 수 있으며, 이 경우 하나 이상의 층들이 상기 구조로 에칭될 수 있다. 홀 또는 비아가 상기 구조 안에서 에칭 스톱(224)까지 에칭되면, 홀 또는 비아를 하나 이상의 전기적으로 도전성인 물질로 채워 제1 스루 웨이퍼 인터커넥트(216)를 형성할 수 있다.The first through
제2 스루 웨이퍼 인터커넥트(222)는 유사한 방식으로 형성될 수 있다. 먼저, 비식각 영역을 보호하기 위해 패턴화된 마스크 층(미도시)이 후측 표면(204)에 적용될 수 있다. 그 다음, 패턴화된 마스크 층을 통해 노출된 기판(206)에, 습식 화학적 에칭 공정, 건식 반응성 이온 에칭 공정, 또는 종래에 공지된 다른 에칭 공정을 사용하여, 선택적 에칭액이 적용될 수 있다. 기판(206)은 에칭 스톱(224)까지 선택적으로 에칭될 수 있다. 에칭 공정은 반도체 구조를 통하도록 에칭되고 에칭 스톱(224) 상에서 선택적 중단(selective stop)을 할 것이다. 제2 스루 웨이퍼 인터커넥트를 제1 스루 웨이퍼 인터커넥트와 연결하기 위해, 비아 또는 홀 내에 노출된 에칭 스톱(224)의 물질이 제거될 수 있다. 이전에 언급된 바와 같이, 구조 및 기판(206)을 통해 홀 또는 비아들을 형성하는데 사용되는 에칭액에 대해 실질적으로 불침투성인 물질로 에칭 스톱(224)이 제조될 수 있다. 다시 말해서, 선택된 에칭 공정의 식각율(etch rate)은 구조 및 기판(206)을 통한 식각율에 비해 실질적으로 느릴 수 있다. 에칭 스톱(224)을 제거하고 스루 웨이퍼 인터커넥트(216, 222)의 전기적 연결을 가능하게 하기 위해, 다른 에칭 공정 또는 화학(chemistry)이 선택될 수 있다. 상기 다른 에칭 공정은 구조 및 기판(206)을 통해 홀 또는 비아들을 형성하기 위해 사용되는 에칭 공정의 식각율보다 상당히 높은 식각율로 에칭 스톱(224)을 제거할 수 있다. 상기 다른 에칭 공정은 구조 및 기판(206)의 다른 물질들에 대한 에칭에서는 비효과적일 수 있다.The second through
도 21에서는, 소자 구조들(208)의 예가 소스 영역(230), 게이트 전극(231) 및 드레인 영역(232)을 포함하는 트랜지스터(208')로서 도시된다. 이러한 특징들은 반도체 구조(1800)에서 소자 구조(800)의 유형들을 단지 예시하는 것이지 그 유형들을 제한하려는 것은 아니다. 적어도 하나의 쉘로우 트렌치 고립 구조(226)는 제1 스루 웨이퍼 인터커넥트(216)에 인접되게(예로써 주변에) 배치될 수 있다. 쉘로우 트렌치 고립 구조(226)는 적어도 하나의 소자 구조(208)로부터 스루 웨이퍼 인터커넥트들(216, 222)을 고립시킬 뿐만 아니라, 소자 구조(208')로부터 추가 소자 구조들(미도시)을 고립시킬 수 있다. In FIG. 21, an example of
일부 실시예들에서는, 도 21에서 도시된 바와 같이, 제2 스루 웨이퍼 인터커넥트(222)의 적어도 일부분은 측방으로 연장되어 반도체(210)의 일부분과 중첩될 수 있으며, 제2 스루 웨이퍼 인터커넥트(222)는 쉘로우 트렌치 고립 구조(226)의 주변 경계를 넘어 측방으로 연장될 수 있다.In some embodiments, at least a portion of the second through
일부 실시예들에서, 쉘로우 트렌치 고립 구조(226)는 제2 스루 웨이퍼 인터커넥트(222)의 폭보다 넓을 수 있다. 예를 들어, 도 22에서, 제2 스루 웨이퍼 인터커넥트(222)는 쉘로우 트렌치 고립 구조(226)에 비해 측방 단면이 좁을 수 있고, 그리하여 제1 스루 웨이퍼 인터커넥트(216) 및 쉘로우 트렌치 고립 구조(226)의 형성 이후 잔류하는 반도체(210)과 중첩되지 않을 수 있다. 도 23에 도시된 다른 실시예들에서, 제2 스루 웨이퍼 인터커넥트(222)는 제1 스루 웨이퍼 인터커넥트(216)에 비해 측방 단면이 보다 좁을 수 있다. 다시 말해서, 제2 스루 웨이퍼 인터커넥트(222)의 단면적은 제1 스루 웨이퍼 인터커넥트(216)의 단면적보다 좁을 수 있다. 도 23에 도시된 바와 같이, 따라서 제2 스루 웨이퍼 인터커넥트(222)의 형성 이후 잔류하는 에칭 스톱(224)의 일부분은 제1 스루 웨이퍼 인터커넥트(216)의 일부분과 중첩될 수 있다.In some embodiments, the shallow
다른 실시예들에서, 반도체 구조는 다른 개수의 물질층을 가질 수 있다. 예를 들어, 도 24에 도시된 반도체 구조(2400)의 기판은 도 20에서 반도체 구조(1800)의 기판(206)과 비교하여 추가 층들(214)이 결여되어 있다. 그럼에도 불구하고, 스루 웨이퍼 인터커넥트(216, 222)는 적어도 실질적으로 유사한 방식으로 형성될 수 있다. 반도체 구조(2400)는 추가 층(214) 없이 형성될 수 있고, 또는 적어도 하나의 제2 스루 웨이퍼 인터커넥트(222)의 형성 이전에 추가 층들(214)이 전체적으로 제거될 수 있다. 추가적인 층(214)을 갖지 않는 것의 한 가지 이점은 둘 이상의 다른 층들을 통해서가 아니라 단일의 균질 물질을 통해 에칭 공정이 수행될 수 있다는 점이다. 에칭액은 상이한 물질들에 대해 상이한 식각율을 가질 수 있다. 그러므로, 균질 물질을 대한 에칭은 상이한 물질들에 대한 에칭에 비해 보다 일관적일 수 있다. 도 21을 참조로 하여 설명된 바와 같이, 제2 스루 웨이퍼 인터커넥트(222)는 도 25에 도시된 바와 같이 쉘로우 트렌치 고립 구조(226)의 측방 둘레를 넘어 측방으로 연장될 수 있다. 다른 실시예들에서, 제2 스루 웨이퍼 인터커넥트(222)는, 도 26에 도시된 바와 같이, 쉘로우 트렌치 고립 구조(226)의 측방 둘레 넘어 측방으로 연장되지 않지만 제1 스루 웨이퍼 인터커넥트(216)보다는 넓을 수 있다. 도 27에 도시된 바와 같이, 제2 스루 웨이퍼 인터커넥트(222)도 제1 스루 웨이퍼 인터커넥트(216)보다 더 좁은 단면적을 가질 수 있다.In other embodiments, the semiconductor structure may have a different number of material layers. For example, the substrate of
본 발명의 일부 실시예들은 기판(206)에 형성된 적어도 하나의 열 관리 구조(234)를 또한 가질 수 있다. 도 28 및 29는 오직 기판(206)에만 형성된 열 관리 구조(234)를 가진 반도체 구조들(2800, 2900)을 도시한다. 전술한 바와 같이, 열 관리 구조들은 스루 웨이퍼 인터커넥트의 형성과 유사한 방식으로 형성될 수 있다. 예를 들어, 패턴화된 마스크 층(미도시)이 에칭되지 않는 영역들을 보호하기 위해 기판(206)에 적용될 수 있다. 그 다음 패턴화된 마스크 층을 통해 노출된 구조에 에칭액이 적용될 수 있다. 그 결과 얻어진 홀은 일 물질로 채워져 열 관리 구조(234)를 형성할 수 있다. 열 관리 구조를 형성하는 물질은, 그것이 전기적으로 도전성일 수 있지만, 필수적으로 전기적으로 도전성이어야 하는 것은 아니다. 상기 물질은 바람직한 열 전달 특성들(예로써, 전체적인 반도체 구조가 바람직한 열팽창 계수를 갖도록 하는 특성들)을 갖도록 선택될 수 있다.Some embodiments of the present invention may also have at least one
열 관리 구조(234)는 또한, 도 30 및 31의 반도체 구조(3000, 3100)에 도시된 것처럼 기판(206) 및 절연체(212)를 가로질러 형성되듯이, 2 개 이상의 층들을 가로질러 형성될 수 있다. 배치에 무관하게, 열 관리 구조(234)는 소자 구조(208)로부터 전기적으로 고립된, 하나 이상의 더미 금속 패드(dummy metal pad)를 포함할 수 있다. 전기적 고립은 열 관리 구조(234)와 소자 구조(208) 사이의 물리적 장벽으로 인한 것일 수도 있고, 또는 열 관리 구조(234)의 물질의 낮은 전기적 도전성의 결과일 수 있다.The
열 관리 구조(234)는 수직 열적 저항(vertical thermal resistance)을 측방 열적 분산(lateral heat spreading)과 균형을 맞춤으로써 시스템의 열 관리를 향상시키는데 사용될 수 있다. 열 관리 구조(234)의 크기, 개수, 조성, 배치, 형상 또는 깊이를 변경함으로써, 열팽창 계수가 바람직한 값으로 맞춰질 수 있다. 바람직한 열팽창 계수는 반도체 구조들(2800, 2900, 3000, 3100)이 이후에 접합될 다른 반도체 구조의 열팽창 계수와 같아지도록 선택될 수 있다. 열 관리 구조(234)는 구리, 텅스텐, 알루미늄, 주석, 은 또는 하나 이상의 상기 금속들에 기초한 합금으로 형성될 수도 있고, 기판(206)에 비해 열 도전성이 보다 큰 다른 어떤 물질로 형성될 수도 있다. 바람직한 열팽창 계수를 달성하기 위해, 제1 스루 웨이퍼 인터커넥트(216) 및 제2 스루 웨이퍼 인터커넥트(222)의 크기, 개수, 조성, 배치, 형상 또는 깊이의 변경들을 대신하여 또는 그 변경들과 함께 열 관리 구조들(234)의 변경들이 이용될 수 있다.The
일부 실시예들에서, 하나 이상의 도전성 인터커넥트 층(236)은 전기적 접촉부들의 위치를 변경시키기 위해 기판(206) 상에 형성될 수 있다. 예를 들어, 도 32 및 33에서, 반도체 구조들(3200, 3300)은 각각, 반도체 구조(1500, 1400)의 기판(206) 최상부에 복수의 도전성 인터커넥트 층(236)을 갖는다. 도전성 인터커넥트 층(236)은 제2 스루 웨이퍼 인터커넥트(222)와 접촉하는 도전성 물질을 가질 수 있다. 각각의 도전성 인터커넥트 층(236)은 다른 도전성 인터커넥트 층(236)과 접촉하는 도전성 물질을 가질 수 있다. 도전성 인터커넥트 층(236)은 반도체 구조(200)의 표면에 있는 다양한 지점들 사이에 소자 구조(208)에 대한 전기적 연결부들을 집합적으로 제공할 수 있다.In some embodiments, one or more conductive interconnect layers 236 may be formed on the
도전성 인터커넥트 층(236)은 종래에 공지된 방법에 의해 형성될 수 있다. 예를 들어, 하나 이상의 추가적인 유전층들이 기판(206) 상에 증착될 수 있다. 패턴화된 마스크 층은 비식각 영역을 보호하기 위해 추가적인 유전층들에 적용될 수 있다. 그 다음 추가적인 유전층들에는, 습식 화학적 에칭 공정, 건식 반응성 이온 에칭 공정, 또는 종래에 공지된 다른 에칭 공정을 사용하여, 패턴화된 마스크 층을 통해 선택적 에칭액이 적용될 수 있다. 이후, 형성된 홀 또는 빈 공간(통상 비아들로 지칭됨)은 하나 이상의 전기적으로 도전성인 물질로 채워져 도전성 인터커넥트 층(236)을 형성할 수 있다.The
도전성 금속 인터커넥트 층들(236)은 다른 반도체 구조들 상의 전기 접촉부들과 매칭되도록 전기 접촉부들을 리루트(reroute)하기 위해 사용될 수 있다. 도전성 인터커넥트 층을 사용함으로써 별도의 인터포저를 사용하는 필요성을 회피할 수 있다. 별도의 인터포저 사용의 회피는, 요구되는 상이한 부분들의 개수를 제한하고 열적 불합치(thermal mismatch)를 제한함으로써, 제조 및 유지 비용들을 감소시킬 수 있다. 도전성 인터커넥트 층(236)은, 반도체 구조들(1500, 1400)의 열팽창 계수들과 매칭되도록 또는 반도체 구조들(3200, 3300)이 부착될 수 있는 다른 반도체 구조들의 열 팽창 계수들과 매칭되도록 맞추어진 열 팽창 계수를 가질 수 있다.Conductive metal interconnect layers 236 may be used to reroute electrical contacts to match electrical contacts on other semiconductor structures. By using a conductive interconnect layer, the necessity of using a separate interposer can be avoided. The avoidance of using a separate interposer can reduce manufacturing and maintenance costs by limiting the number of different parts required and limiting thermal mismatch. The
전술한 복수의 방법들은 단일 반도체 구조로 조합될 수 있다. 예를 들어, 도 34는, 도 8에 도시된 바와 같은 능동 표면을 통하도록 형성된 스루 웨이퍼 인터커넥트들(316)과, 도 32에 도시된 바와 같은 능동 표면과 후측 표면을 모두 통하도록 단계적으로 형성된 스루 웨이퍼 인터커넥트들(316')을 더불어 구비한, 반도체 구조(3400)을 도시한다. 스루 웨이퍼 인터커넥트들(316) 중에서 어떤 것은 소자 구조들(308)에 연결될 수 있고, 별도의 인터포저들을 대신할 수 있으며, 반도체 구조(3400)의 바람직한 열팽창 계수에 기여할 수 있다.The above-described plurality of methods can be combined into a single semiconductor structure. For example, FIG. 34 illustrates through-
이전 실시예들을 참조하여 설명한 바와 같이, 반도체 구조(3400)는 후측 표면(304)을 가지며, 기판(306) 내에 그/또는 그 위에 형성된 하나 이상의 소자 구조(308)를 포함할 수 있다. 적어도 하나의 스루 웨이퍼 인터커넥트(316)는 후측 표면(304)을 통하도록 형성되어, 소자 구조(308)와 연결될 수 있다. 반도체 구조(3400)는 반도체(310) 및 절연체(312)를 포함할 수 있다. 또한, 스루 웨이퍼 인터커넥트(316)는 반도체(310) 및 절연체(312)를 통하도록 형성될 수 있다. 하나 이상의 도전성 인터커넥트 층들(336)은 기판(306) 상에 형성될 수 있고, 스루 웨이퍼 인터커넥트(316)와 연결될 수 있다. 바람직한 열팽창 계수의 달성을 돕기 위해 반도체 구조(3400) 내에 형성된 하나 이상의 열 관리 구조(324) 가 존재할 수 있다.
도 35에 도시된 추가 실시예에서, 반도체 구조(3400)는 회로 보드와 같은, 다른 기판(320)과 전기적으로 접촉하도록 배치될 수 있다. 반도체 구조(3400)는 반도체 구조(3400)를 기판(320)에 연결하는 도전성 범프들(344)을 가질 수 있다. 도전성 범프(344)는 하나 이상의 금속들 증착하는 것과 같은 종래 공지된 방법에 의해 형성될 수 있다. 추가적인 반도체 구조(346)가 기판(320)의 반대 측면 상에 있는 반도체 구조(3400)와 전기적으로 접촉하도록 배치될 수 있다. 반도체 구조(300)를 추가적인 반도체 구조(346)에 연결하는 금속 접합 지점들(metal bonding points: 348)이 있을 수 있다. 전술한 바와 같이, 이러한 금속 접합 지점들(348)은 도전성 범프 또는 볼을 증착(depositing) 및 납땜(reflowing)함으로써 형성될 수 있다. 이러한 방법들에서, 접합 공정은 소자 구조에 대한 열 손상을 피하기 위해 약 400℃ 이하 또는 심지어 약 350℃ 이하의 온도에서 수행될 수 있다. 추가직인 실시예들에서, 금속 접합 지점들은 중간 접착제 또는 다른 접합 물질을 사용함 없이 다이렉트 금속-대-금속 접합 공정(direct metal-to-metal bonding process)을 사용하여 형성될 수 있다. 예를 들어, 이러한 다이렉트 접합 공정은 열-압착 다이렉트 접합 공정, 초저온 다이렉트 접합 공정, 및 표면-조력 다이렉트 접합 공정(이러한 공정들은 앞서 정의됨) 중 어느 것을 포함할 수 있다.35, the
일부 실시예들에서, 반도체 구조들은 최종 생성물에서 요구되는 것보다 더 두꺼운 층들로 형성될 수 있다. 이것은 매우 얇은 웨이퍼들을 취급하는 것과 관련된 문제들을 회피하기 위해 수행될 수 있다. 반도체 구조들은, 스루 웨이퍼 인터커넥트들 및 다른 피처들(features)을 형성한 이후, 후속적으로 얇게 만들어질 수 있다. 예를 들어, 본 발명의 실시예들은 반도체 구조(1100)(도 11에 도시된 것)를 활용할 수 있다. 반도체 구조(1100) 및 특히 기판(206)의 두께는 최종 생성물에서 요구되는 것보다 더 두꺼운 층들로 형성될 수 있다. 예를 들어, 절연체 층(212)은 대략 100 ㎛ 이상, 대략 300 ㎛ 이상, 또는 심지어 대략 500 ㎛ 이상의 두께를 가질 수 있다. 절연체(212)의 층 두께를 증가시킴으로써, 매우 얇은 반도체 구조 취급시 문제점들을 피할 수 있고, 보다 나은 종횡비 식각(aspect ratio etching)의 조절이 가능해질 수 있다. In some embodiments, semiconductor structures may be formed with thicker layers than are required in the final product. This can be done to avoid problems associated with handling very thin wafers. Semiconductor structures can subsequently be made thinner after forming through wafer interconnects and other features. For example, embodiments of the present invention may utilize semiconductor structure 1100 (shown in FIG. 11). The thickness of the
본 발명은 또한, 반도체 구조(3600)의 제1 측면 상에 능동 표면(402)을 가지고 반도체 구조(3600)의 반대편 제2 측면 상에 후측 표면(404)를 가지며, 기판(406) 상에 하나 이상의 소자 구조(408)를 포함하는, 도 36에 도시된 바와 같은, 반도체 구조(3600)를 형성하는 것을 포함한다. 기판(406)은 기판(206)(도 11에 도시된 것)의 구조와 유사한 구조, 즉 반도체(410), 절연체(412), 및 하나 이상의 추가적인 층(414)(예로써 추가적인 반도체 물질 층)을 포함하는 구조를 포함할 수 있다. 일부 실시예들에서, 기판(406)은 하나 이상의 추가적인 절연체 층(415) 및 하나 이상의 추가적인 반도체 층(416)을 또한 포함할 수 있다. 상기 층들(410, 414, 416)은 실리콘(Si), 게르마늄(Ge), III-V 반도체 물질 등과 같은 하나 이상의 반도체 물질을 포함할 수 있다. 또한, 기판(406)은 반도체 물질로 이루어진 단일 결정 또는 반도체 물질로 이루어진 에피택셜 층을 포함할 수 있다. 절연체 층(412, 415)은 산화물(예로써 이산화실리콘(SiO2) 또는 산화알루미늄(Al2O3)), 질화물(예로써 질화실리콘(Si3N4) 또는 질화붕소(BN)) 등과 같은 유전체 물질들로 이루어진 하나 이상의 층들을 포함할 수 있다.The present invention also includes a
도 5를 참조하여 전술한 바와 같이, 하나 이상의 스루 웨이퍼 인터커넥트(416)는, 전술한 에칭에 의해 또는 종래에 공지된 다른 방법에의해, 반도체 층(410), 절연층(412), 및 하나 이상의 추가(414) 기판(406)을 통해 능동 표면(402)으로부터 반도체 구조(3600)를 통하도록 형성될 수 있다. 스루 웨이퍼 인터커넥트(416)는 소자 구조(408)와 연결될 수 있다. 반도체 및 절연체로 이루어진 층들을 추가함으로써, 초박형 반도체 구조 취급시 문제점이 회피될 수 있고, 보다 나은 종횡비 식각 조절이 가능할 수 있다. 예를 들어, 하나 이상의 반도체 층은, 에칭 공정 및 화학의 선택에 의해, 하나 이상의 절연체 층들에 우선하여 식각될 수 있다. 다시 말해서, 하나 이상의 절연체 층들은 스루 웨이퍼 인터커넥트(416)의 형성을 돕기 위해 에칭 스톱으로서 활용될 수 있다. 5, one or more through
도 36에 도시된 바와 같이, 스루 웨이퍼 인터커넥트(416)는 복합 반도체 층(410, 414)를 통하도록 그리고 절연체 층(412)을 통하도록 형성될 수 있다. 또 다른 실시예에서, 스루 웨이퍼 인터커넥트(416)는, 도 37의 반도체 구조(3700)로 도시된 바와 같이, 단일 반도체 층(410)을 통하며 절연체(412)에서 중단되도록 형성될 수 있다. 도 38에 도시된 바와 같이, 반도체 구조(3700)의 능동 표면(402)은 캐리어 기판(422)에 접합될 수 있다. 화학적 기계적 연마 공정 또는 종래에 공지된 다른 방법을 사용하여, 반도체 구조(3700)는 그로부터 물질이 제거됨으로써 얇게 제조될 수 있다. 특정 실시예들에서는, 도 38의 반도체 구조(3800)로 도시된 바와 같이, 반도체 층(416) 전체 및 절연체(415) 전체가 제거될 수 있다. 도 39의 반도체 구조(3900)로 도시된 바와 같이, 반도체 구조(400)를 얇게 만드는 것은 노출된 스루 웨이퍼 인터커넥트(416)를 남길 수 있다. 이러한 실시예들에서, 다른 반도체 구조들(미도시)은 노출된 스루 웨이퍼 인터커넥트(420)에 전기적으로 연결될 수 있다.As shown in FIG. 36, a through
전술한 방법들에서, 그것들의 일부로서 수행된 다양한 제조 공정들 각각은, 가공되는 반도체 구조 내에서 이전에 제조된 소자 구조들에 대한 열 손상을 피하기 위해, 약 400℃ 이하 또는 심지어 약 350℃ 이하의 온도에서 수행될 수 있다. 다시 말해서, 전술한 방법들에서, 이들의 일부로서 수행되는 다양한 제조 방법들 각각은, 가공되는 반도체 구조 내에서 이전에 제조된 소자 구조에 대한 열 손상을 피하기 위해, 반도체 구조를 약 400℃ 이상의 온도 또는 심지어 약 350℃ 이상의 온도에 노출시킴 없이 수행될 수 있다.In the above-described methods, each of the various fabrication processes performed as part thereof may be performed at a temperature of about 400 캜 or lower, or even about 350 캜 or lower, to avoid thermal damage to previously fabricated device structures in the processed semiconductor structure ≪ / RTI > In other words, in the above-described methods, each of the various fabrication methods performed as part of these may be performed at a temperature of about 400 [deg.] C or more above about 400 < 0 > C to avoid thermal damage to previously fabricated device structures in the fabricated semiconductor structure Or even at temperatures above about < RTI ID = 0.0 > 350 C. < / RTI >
Claims (16)
400℃의 온도 또는 그 이하의 온도에서 제1 반도체 구조에 제2 반도체 구조를 접합하는 단계;
상기 제2 반도체 구조를 통하여 상기 제1 반도체 구조 내의 상기 적어도 하나의 소자 구조에까지, 적어도 하나의 스루 웨이퍼 인터커넥트를 형성하는 단계; 및
상기 제1 반도체 구조의 반대편에 있는 상기 제2 반도체 구조의 일 측면을 제3 반도체 구조에 접합하는 단계;를 포함하며,
상기 제1 반도체 구조에 제2 반도체 구조를 접합하는 단계는,
상대적으로 더 두꺼운 반도체 구조를 상기 제1 반도체 구조에 접합하는 단계; 및 상기 상대적으로 더 두꺼운 반도체 구조를 얇게 하여 상기 제2 반도체 구조를 형성하는 단계로서, 상기 제2 반도체 구조는, 상기 제1 반도체 구조에 접합된 채로 잔류하는 상기 상대적으로 더 두꺼운 반도체 구조의 상대적으로 더 얇은 부분을 포함하는, 단계;를 포함하는 접합 반도체 구조를 형성하는 방법.Providing a first semiconductor structure comprising at least one device structure;
Bonding the second semiconductor structure to the first semiconductor structure at a temperature of 400 캜 or below;
Forming at least one through wafer interconnect to the at least one device structure in the first semiconductor structure through the second semiconductor structure; And
Bonding one side of the second semiconductor structure opposite the first semiconductor structure to the third semiconductor structure,
Wherein bonding the second semiconductor structure to the first semiconductor structure comprises:
Bonding a relatively thicker semiconductor structure to the first semiconductor structure; And forming the second semiconductor structure by thinning the relatively thicker semiconductor structure, wherein the second semiconductor structure includes a relatively thicker semiconductor structure that remains relatively bonded to the first semiconductor structure, And a thinner portion. ≪ Desc / Clms Page number 17 >
상기 상대적으로 더 두꺼운 반도체 구조를 얇게 하여 상기 제2 반도체 구조를 형성하는 단계는,
이온 주입 면을 따라 상기 상대적으로 더 두꺼운 반도체에 이온을 주입하는 단계; 및 상기 이온 주입 면을 따라 상기 상대적으로 더 두꺼운 반도체가 균열하는 단계;를 포함하는 접합 반도체 구조를 형성하는 방법.The method according to claim 1,
Wherein the step of forming the second semiconductor structure by thinning the relatively thicker semiconductor structure comprises:
Implanting ions into the relatively thicker semiconductor along an ion implantation surface; And cracking the relatively thicker semiconductor along the ion implantation surface.
상기 제2 반도체 구조가 실리콘으로 구성되도록 상기 제2 반도체 구조를 선택하는 단계를 더 포함하는, 접합 반도체 구조를 형성하는 방법.The method according to claim 1,
Further comprising selecting the second semiconductor structure such that the second semiconductor structure comprises silicon. ≪ RTI ID = 0.0 > 31. < / RTI >
상기 제2 반도체 구조가 단결정 실리콘으로 구성되도록 상기 제2 반도체 구조를 선택하는 단계를 더 포함하는, 접합 반도체 구조를 형성하는 방법.The method of claim 3,
Further comprising selecting the second semiconductor structure such that the second semiconductor structure is comprised of monocrystalline silicon.
400℃의 온도에서 또는 그 이하의 온도에서, 상기 제2 반도체 구조를 통하여 상기 제1 반도체 구조 내의 상기 적어도 하나의 소자 구조에까지 상기 적어도 하나의 스루 웨이퍼 인터커넥트를 형성하는 단계를 더 포함하는, 접합 반도체 구조를 형성하는 방법.The method according to claim 1,
Further comprising forming the at least one through wafer interconnect through the second semiconductor structure to the at least one device structure in the first semiconductor structure at or below a temperature of < RTI ID = 0.0 > 400 C <≪ / RTI >
상기 제2 반도체 구조 내에 적어도 하나의 열 관리 구조를 형성하는 단계를 더 포함하는, 접합 반도체 구조를 형성하는 방법.The method according to claim 1,
Further comprising forming at least one thermal management structure in the second semiconductor structure.
적어도 하나의 열 관리 구조를 형성하는 단계는, 상기 제1 반도체 구조 내에 상기 적어도 하나의 소자 구조로부터 전기적으로 고립된 적어도 하나의 더미 금속 패드를 형성하는 단계를 포함하는, 접합 반도체 구조를 형성하는 방법.The method according to claim 6,
Wherein forming at least one thermal management structure comprises forming at least one dummy metal pad electrically isolated from the at least one device structure in the first semiconductor structure .
상기 적어도 하나의 열 관리 구조의 크기, 개수, 조성, 배치, 및 형성 중 적어도 하나를 변경함으로써 상기 제2 반도체 구조의 열 팽창 계수를 맞추는 것을 더 포함하는, 접합 반도체 구조를 형성하는 방법.The method according to claim 6,
Further comprising adjusting a thermal expansion coefficient of the second semiconductor structure by varying at least one of size, number, composition, placement, and formation of the at least one thermal management structure.
상기 제1 반도체 구조의 열 팽창 계수에 대한 상기 제2 반도체 구조의 열 팽창 계수의 비가 0.67 내지 1.5 사이가 되도록, 상기 제2 반도체 구조의 열 팽창 계수를 맞추는 것을 더 포함하는, 접합 반도체 구조를 형성하는 방법.9. The method of claim 8,
Further comprising matching the thermal expansion coefficient of the second semiconductor structure such that the ratio of the thermal expansion coefficient of the second semiconductor structure to the thermal expansion coefficient of the first semiconductor structure is between 0.67 and 1.5. How to.
상기 제2 반도체 구조를 제1 반도체 구조에 접합한 이후 그리고 상기 제2 반도체 구조를 상기 제3 반도체 구조에 접합하기 이전에, 제2 반도체 구조에 추가적인 소자 구조들을 형성하는 단계를 더 포함하는, 접합 반도체 구조를 형성하는 방법.The method according to claim 1,
Further comprising forming additional element structures in the second semiconductor structure after bonding the second semiconductor structure to the first semiconductor structure and before bonding the second semiconductor structure to the third semiconductor structure, A method of forming a semiconductor structure.
제1 반도체 구조에 접합되며, 상대적으로 더 두꺼운 균열된(fractured) 반도체 구조의 일부분을 포함하는 제2 반도체 구조; 및
상기 제2 반도체 구조를 통하고 상기 제1 반도체 구조를 부분적으로 통하여 상기 적어도 하나의 소자 구조에까지 연장된 적어도 하나의 스루 웨이퍼 인터커넥트;를 포함하며,
상기 제2 반도체 구조 내에 적어도 하나의 열 관리 구조를 더 포함하는 접합 반도체 구조.A first semiconductor structure comprising at least one device structure;
A second semiconductor structure bonded to the first semiconductor structure and comprising a portion of a relatively thicker fractured semiconductor structure; And
At least one through wafer interconnect extending through the second semiconductor structure and partially through the first semiconductor structure to the at least one device structure,
Further comprising at least one thermal management structure in the second semiconductor structure.
상기 제1 반도체 구조의 반대편에 있는 상기 제2 반도체 구조의 일 측면 상에서, 상기 제2 반도체 구조에 접합되는 제3 반도체 구조를 더 포함하는, 접합 반도체 구조.12. The method of claim 11,
Further comprising a third semiconductor structure on one side of the second semiconductor structure opposite the first semiconductor structure, the third semiconductor structure being bonded to the second semiconductor structure.
상기 제2 반도체 구조는 상기 제1 반도체 구조의 열팽창 계수와 동일한 열팽창 계수를 갖는, 접합 반도체 구조.12. The method of claim 11,
Wherein the second semiconductor structure has a thermal expansion coefficient equal to the thermal expansion coefficient of the first semiconductor structure.
상기 제2 반도체 구조는 실리콘으로 구성되는, 접합 반도체 구조.12. The method of claim 11,
Wherein the second semiconductor structure is comprised of silicon.
상기 제2 반도체 구조는 단결정 실리콘으로 구성되는, 접합 반도체 구조.16. The method of claim 15,
Wherein the second semiconductor structure is comprised of monocrystalline silicon.
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