KR101423484B1

KR101423484B1 - 디코더 회로

Info

Publication number: KR101423484B1
Application number: KR1020070015804A
Authority: KR
Inventors: 야쓰타카 타카바야시
Original assignee: 라피스 세미컨덕터 가부시키가이샤
Priority date: 2006-03-31
Filing date: 2007-02-15
Publication date: 2014-08-13
Anticipated expiration: 2027-02-15
Also published as: KR20070098484A; US7564392B2; JP4976723B2; US20080246514A1; JP2007271980A; CN101046942A; US20070229321A1; US7403146B2

Abstract

선택한 아날로그 계조전압을 규정 시간 내에 출력할 수 있는 디코더 회로를 제공한다. 계조전압 입력단자와 입력 신호 단자를 가지고, 입력 신호 단자에 입력되는 입력 신호에 따라 계조전압 입력단자로부터 입력되는 복수의 계조전압 중 소정의 계조전압을 트랜지스터에 의하여 선택하고, 소정의 계조전압을 출력 단자에 출력하는 디코더 회로이며, 입력 신호에 근거한 고전압 또는 저전압 중 어느 하나가 인가되는 게이트와, 소정의 계조전압 또는 소정의 계조전압에 따른 계조전압이 인가되는 소스로 이루어지는 복수의 제1도전형의 트랜지스터를 가지는 제1의 선택 회로와, 제1도전형의 트랜지스터에 인가되는 소정의 계조전압이 인가되는 소스와, 상기 입력 신호에 근거한 고전압 또는 저전압 중 어느 하나가 인가되는 게이트를 가지는 복수의 제2도전형의 트랜지스터로 이루어지는 제2의 선택 회로를 가진다.

디코더 회로, 계조전압, 트랜지스터, 게이트

Description

디코더 회로{DECODER CIRCUIT}

도 1은 종래의 4bit디코더 회로이다.

도 2는 종래의 8bit디코더 회로이다.

도 3은 트랜지스터의 전류 특성을 나타내는 그래프이다.

도 4는 입력코드와 계조 전압의 관계를 나타내는 그래프이다.

도 5는 트랜지스터의 인가 전압의 상태를 나타내는 도면이다.

도 6은 트랜지스터의 인가 전압의 상태를 나타내는 도면이다.

도 7은 계조 전압 VH255 및 VH127을 번갈아 선택했을 때의 출력 노드의 응답을 나타내는 타이밍도면이다.

도 8은 계조 전압 VH255 및 VH7을 번갈아 선택했을 때의 출력 노드의 응답을 나타내는 도면이다.

도 9는 계조 전압 VH255 및 VHO를 번갈아 선택했을 때의 출력 노드의 응답을 나타내는 도면이다.

도 10은 도 9에 도시한 경우의 최종출력 노드의 응답을 나타낸 타이밍 도이다.

도 11은 본 발명의 실시예 1에 있어서의 디코더 회로를 나타내는 회로도이 다.

도 12는 도 11의 제2의 선택 회로의 일 예를 나타내는 회로도이다.

도 13은 도 11의 제2의 선택 회로의 일 예를 나타내는 회로도이다.

도 14는 도 11의 제2의 선택 회로의 일 예를 나타내는 회로도이다.

도 15는 본 발명의 실시예 2에 있어서의 디코더 회로를 나타내는 회로도이다.

도 16은 트랜지스터의 전류특성을 나타내는 그래프이다.

도 17은 본 발명의 실시예 3에 있어서의 디코더 회로를 나타내는 회로도이다.

도 18은 본 발명의 실시예 4에 있어서의 디코더 회로를 나타내는 회로도이다.

도 19는 도 18에 있어서의 Amp2의 내부회로를 나타낸 회로도이다.

도 20은 본 발명의 실시예 5에 있어서의 디코더 회로를 나타내는 회로도이다.

도 21은 도 20에 있어서의 Amp3의 내부회로를 나타낸 회로도이다.

도 22는 본 발명의 실시예 6에 있어서의 디코더 회로를 나타내는 회로도이다.

도 23은 본 발명의 실시예 7에 있어서의 디코더 회로를 나타내는 회로도이다.

도 24는 도 22에 있어서의 타이밍회로를 나타내는 회로도이다.

도 25는 본 발명의 실시예 7에 있어서의 타이밍 도이다.

[도면의 주요부분에 대한 부호의 설명]

10, 20 : 제1의 선택 회로 110 : 제2의 선택 회로

130 : 제3의 선택 회로 140 : 제4의 선택 회로

본 발명은, 주로 액정구동용 소스 드라이버 LSI에 사용되는 아날로그 계조전압 선택용 디코더 회로에 관한 것이다.

일반적으로, TFT액정구동용 소스 드라이버 LSI는 입력되는 n비트의 신호로부터 양극측과 음극측에서 각각 2n(2의 n승)종류의 아날로그 계조전압을 선택하여 출력하고 있다. 이 아날로그 계조전압을 선택하기 위한 종래의 디코더 회로는, 예를 들면 도 1, 도 2에 나타나 있는 바와 같은 회로로 구성된다.

도 1, 도 2는 양극측의 아날로그 계조전압을 선택하기 위한 디코더 회로이며, Nwell의 전압 레벨을 Nwell마다 실현할 수 있는 Nwell프로세스를 전제로 하고 있다. 일반적으로 아날로그 계조전압은, 계조전압 생성회로에서 스트링 저항 등에 의해 분압되어 생성되어, 디코더 회로의 계조전압 입력단자로부터 각각 입력된다. 디코더 회로는, 6비트∼10비트의 입력 신호로부터 26∼210(64∼1024)종류의 아날로그 계조전압을 선택하는 것이 일반적이지만, 동작 설명의 용이함을 위해 4비트와 8 비트의 경우로 설명한다.

도 1은 4개의 입력 신호의 조합에 의해, 임의의 16종류의 아날로그 계조전압을 선택하여, 출력하는 4비트 디코더 회로이다. I0, I1, I2, I3은 인버터 소자이며, I0의 입력은 노드 GO에 출력은 노드 GOB에 접속되고, I1의 입력은 노드 G1에 출력은 노드 G1B에 접속되며, I2의 입력은 노드 G2에 출력은 노드 G2B에 접속되고, I3의 입력은 노드 G3에 출력은 노드 G3B에 접속되어 있다. 즉, 노드 GOB는 노드 GO의 반전, 노드 G1B는 노드 G1의 반전, 노드 G2B는 노드 G2의 반전, 노드 G3B는 노드 G3의 반전을 의미한다.

노드 VHO∼VH15의 16개는 아날로그 계조전압 입력이며, 각각 PMOS트랜지스터 PO_0∼PO_15의 소스에 접속되어 있다. PO_0∼PO_15 중, PO_0, PO_2, PO_4, PO_6, PO_8, PO_10, PO_12, PO_14의 게이트는 노드 GO에 접속되고, PO_1, PO_3, PO_5, PO_7, PO_9, PO_11, PO_13, PO_15의 게이트는 노드 GOB에 접속된다.

노드 Net1_0은 트랜지스터 PO_0, PO_1의 드레인과 P1_0의 소스에 접속되고, 노드 Net1_1은 트랜지스터 PO_2, PO_3의 드레인과 P1_1의 소스에 접속되며, 노드 Net1_2는 트랜지스터 PO_4, PO_5의 드레인과 P1_2의 소스에 접속되고, 노드 Net1_3은 트랜지스터 PO_6, PO_7의 드레인과 P1_3의 소스에 접속되며, 노드 Net1_4는 트랜지스터 PO_8, PO_9의 드레인과 P1_4의 소스에 접속되고, 노드 Net1_5는 트랜지스터 PO_10, PO_11의 드레인과 P1_5의 소스에 접속되며, 노드 Net1_6은 트랜지스터 PO_12, PO_13의 드레인과 P1_6의 소스에 접속되고, 노드 Net1_7은 트랜지스터 PO_14, PO_15의 드레인과 P1_7의 소스에 접속된다.

P1_0∼P1_7 중, P1_0, P1_2, P1_4, P1_6의 게이트는 노드 G1에 접속되고, P1_1, P1_3, P1_5, P1_7의 게이트는 노드 G1B에 접속된다. 노드 Net2_0은 트랜지스터 P1_0, P1_1의 드레인과 P2_0의 소스에 접속되고, 노드 Net2_1은 트랜지스터 P1_2, P1_3의 드레인과 P2_1의 소스에 접속되며, 노드 Net2_2는 트랜지스터 P1_4, P1_5의 드레인과 P2_2의 소스에 접속되고, 노드 Net2_3은 트랜지스터 P1_6, P1_7의 드레인과 P2_3의 소스에 접속된다. P2_0∼P2_3 중, P2_0, P2_2의 게이트는 노드 G2에 접속되고, P2_1, P2_3의 게이트는 노드 G2B에 접속된다. 노드 Net3_0은 트랜지스터 P2_0, P2_1의 드레인과 P3_0의 소스에 접속되고, 노드 Net3_1은 트랜지스터 P2_2, P2_3의 드레인과 P3_1의 소스에 접속된다. P3_0의 게이트는 노드 G3에, P3_1의 게이트는 노드 G3B에 접속된다. 노드 OUT는 트랜지스터 P3_0과 P3_1의 드레인에 접속된다. PO_0∼PO_15, P1_0∼P1_7, P2_0∼P2_3, P3_0, P3_1의 벌크(NWell)는 VDD에 접속된다. 벌크라 함은, 트랜지스터가 형성되는 웰을 말한다. 또한 VDD는 통상 전원전압 레벨 혹은 VHO∼VH15 중 가장 높은 전압 레벨이상의 전압이 입력된다.

본 회로에 있어서, 노드 GO, G1, G2, G3의 논리상태의 조합에 있어서의 출력 노드 OUT의 상태는 표 1과 같이 된다.

[표 1]

[표 2]

예를 들면 노드 G0, G1, G2, G3이 모두 논리 레벨 "0"인 경우, 트랜지스터 PO_0, P1_0, P2_0, P3_0이 온 하고, 출력 노드 OUT에는 VHO레벨이 출력된다. VH1∼VH15에 대해서는, 출력 노드 OUT까지 경유하는 어느 하나의 트랜지스터의 게이트가 반드시 논리 레벨 "1"이 되어 오프하므로, 출력 노드 OUT까지 레벨이 도달하지 않는다. 이와 같이 하여, 노드 G0, G1, G2, G3의 조합에 의해 VHO부터 VH15의 16종류의 레벨을 선택하여 출력 노드 OUT에 출력할 수 있다. 도 2는, 도 1의 4비트를 8비트로 확장하고, 8개의 입력 신호(GO∼G7)의 조합에 의해, 임의의 256종류의 아날로그 계조전압(VHO∼VH255)을 선택하고, 출력하는 8비트 디코더 회로이다. 입력 신호 가 GO∼G7의 8개로 늘어난 것과, 아날로그 계조전압이 VHO∼VH255의 256개로 늘어난 것과, 이에 따라 선택하기 위한 트랜지스터가 늘어난 것에 의해, 모든 소자를 도면에 나타낼 수 없지만, 회로 구성은 도 1의 4비트 디코더와 같다.

도 2의 회로에 있어서, 노드 G0, G1, G2, G3, G4, G5, G6, G7의 논리상태의 조합에 있어서의 출력 노드 OUT의 상태는 표 2와 같이 된다. 예를 들면 노드 G0, G1, G2, G3, G4, G5, G6, G7이 모두 논리 레벨 "0"인 경우, 트랜지스터 PO_0, P1_0, P2_0, P3_0, P4_0, P5_0, P6_0, P7_0이 온 하고, 출력 노드 OUT에는 VHO레벨이 출력된다. VH1∼VH255에 대해서는, 출력 노드 OUT까지 경유하는 어느 하나의 트랜지스터의 게이트가 반드시 논리 레벨 "1"이 되어 오프하므로, 출력 노드 OUT까지 레벨이 도달하지 않는다. 이와 같이, 노드 G0, G1, G2, G3, G4, G5, G6, G7의 조합에 의해 VHO부터 VH255의 256종류의 레벨을 선택하여 출력 노드 OUT에 출력할 수 있다.

[특허문헌 1] 일본국 공개특허공보 특개2000-183747호 특허문헌1에서는, 복수의 계조전압을 생성하는 스트링 저항과, 스트링 저항으로부터 출력되는 계조전압을 선택하는 선택 회로가 기재되어 있다

그러나, 상기 구성의 회로에서는, 아날로그 계조전압이 각 PMOS트랜지스터의 벌크(Nwell)전압보다도 충분히 낮을 경우에, 선택시의 응답 속도가 늦어지거나, 아날로그 계조전압 레벨에 따라서는, 기대의 계조전압을 출력할 수 없게 된다는 문제 가 있다.

도 3은, 일반적인 PMOS트랜지스터의 소스 단자의 전압을 기준으로 한 게이트 단자의 전압(이하 VGS)에 있어서의 소스 단자로부터 드레인 단자에 흐르는 전류(이하 IDS)의 특성을 나타낸 그래프이다. 그래프안에 기재되어 있는 복수의 그래프 선은, 소스 단자의 전압을 기준으로 한 벌크 단자의 전압(이하 VBS)의 의존성을 나타내고 있으며, 화살표의 방향에 따라, VBS가 높아지는 것을 의미한다. 이 그래프의 특성으로부터, VGS가 높아지는 만큼 IDS는 감소하고, VBS가 높아지는 만큼 IDS는 감소하는 것을 알 수 있다.

도 4는, 도 2의 8비트 디코더 회로에 있어서의 8비트 입력 코드에 대응하는 아날로그 계조전압의 관계를 나타낸 그래프의 일례이다. 256 종류의 아날로그 계조전압의 관계는,

VH255>VH254>VH253>···…>VH2>VH1>VHO

으로 VH255가 가장 높아서 VDD에 가까운 레벨이 되고 있으며, VHO가 가장 낮은 관계가 되고 있다. 트랜지스터 PO_255와 PO_0의 선택시에 있어서의 단자의 인가전압은, 도 5, 도 6과 같이 된다. 이 때, 트랜지스터 PO_255의 VGS를 VGS_255, 트랜지스터 PO_0의 VGS를 VGS_0, 트랜지스터 PO_255의 VBS를 VBS_255, 트랜지스터 PO_0의 VBS를 VBS_0으로 하면 아래와 같이 된다.

VGS_255=0(접지 레벨)-VH255=-VH255, VBS_255=VDD-VH255

VGS_0=0(접지 레벨)-VHO=-VHO, VBS_0=VDD-VHO

일반적으로 TFT액정구동용의 소스 드라이버의 양극측의 아날로그 계조 전압 폭은,

약(1/2＊VDD)∼(VDD-0.2)V

이다. 도 4에 있어서의 VH255>VHO의 관계로부터, VH255=VDD-0.2, VHO=1/2＊VDD의 설정으로 했을 경우, 각각의 전압은,

VGS_255=-VH255=0.2-VDD, VBS_255=VDD-VH255=0.2

VGS_0=-VHO=-1/2＊VDD, VBS_0=VDD-VHO=1/2＊VDD

가 된다. 이 조건에서의 트랜지스터 PO_255의 동작점을 도 3의 그래프 안의 A점으로 하면, 트랜지스터 PO_0의 동작점은, 도 3의 그래프 안의 B점이 된다. A점과 B점의 동작점에 있어서의 IDS를 비교하면, B점에서의 IDS는, A점에서의 IDS에 비하여 매우 감소하고 있다. 따라서 트랜지스터 PO_0의 선택시에 있어서의 IDS는 트랜지스터 PO_255의 선택시에 있어서의 IDS보다도 극히 감소하여, 이것이 선택시에 있어서의 트랜지스터의 응답시간에 영향을 주게 된다.

아날로그 계조전압 VH255∼VHO의 256종류의 전압관계가, 도 4와 같이

VH255>VH254>VH253>… …>VH2>VH1>VHO

의 관계가 있을 경우, 트랜지스터 PO_255∼PO_0의 각 선택시에 있어서의 VGS를 VGS_255∼VGS_0, VBS를 VBS_255∼VBS_0으로 하면, 각 전압의 관계는,

VGS_255 < VGS_254 <VGS_253 <… …<VGS_2 <VGS_1 <VGS_O

VBS_255 < VBS_254 <VBS_253 <… …<VBS_2 <VBS_1 <VBS_0

이 된다. 도 3의 PMOS트랜지스터의 특성 그래프로부터, 이 때의 트랜지스터 PO_255∼PO_0의 IDS를 IDS_255∼IDS_0으로 하면, 각 IDS의 관계는,

IDS_255>IDS_254>IDS_253>… …>IDS_2>IDS_1>IDS_O

이 되어, 아날로그 계조전압이 높을 수록 전류는 많고, 낮을 수록 전류가 적어진다. 전류가 많아질수록 트랜지스터의 응답시간은 짧아지므로, 트랜지스터 PO_255∼PO_O의 응답시간을 T255A∼TOA으로 하면, 각 응답시간의 관계는,

T255A <T254A <T253A <… … <T2A <TIA <TOA

이 되어, 아날로그 계조전압이 높을 수록 응답시간은 짧아지고, 낮을 수록 길어진다. 도 7은, VH255의 아날로그 계조전압의 선택과 VH127의 아날로그 계조전압의 선택을 반복했을 경우의 출력 노드 OUT의 응답을 나타낸 타이밍 도면이다. 입력 코드에 대응하여 선택되는 아날로그 계조전압은 표 2에 대응하고 있다.

도면 중의 기호 TMAX는, 허용할 수 있는 응답시간의 최대값을 의미하고 있으며, 이 시간내에 출력 노드 OUT의 전압이, 선택한 아날로그 계조전압 레벨에 도달하지 않은 경우에는, 휘선이나 암선, 얼룩 등의 액정표시 불량의 원인이 된다.

VH255선택시의 출력 노드 OUT의 응답시간은,

T255A <T254A <T253A <… … <T2A <TIA <TOA

의 관계로부터, 다른 아날로그 계조전압에 비하여 더욱 짧기 때문에, VH255전압 레벨까지의 도달 시간이 짧아지고, T255A는 TMAX에 대하여 충분히 짧아 표시 불량은 되지 않는다.

VH127선택시 VGS와 VBS는,

VGS=-VH127, VBS=VDD-VH127

이 되어, 도 4의 계조전압 그래프로부터, VH127=3/4＊VDD로 하면,

VGS=-3/4＊VDD, VBS=1/4＊VDD

로 나타낼 수 있다. 이 때의 IDS는, 도 3의 C점이 된다. VH255의 IDS에 비하여, 약 절반이 되므로, 출력 노드 OUT의 응답시간은 약 2배가 되지만, TMAX를 넘지 않는 시간에 VH255전압 레벨에 도달한다.

도 8은, VH255의 아날로그 계조전압의 선택과 VH7의 아날로그 계조전압의 선택을 반복했을 경우의 출력 노드 OUT의 응답을 나타낸 타이밍 도면이다. VH7 선택시의 IDS는 도 3의 B점에 근접해 오므로, 출력 노드 OUT의 응답시간 T7A는 T127A보다도 상당히 길어지게 되어, TMAX부근에서 VH7전압 레벨에 도달한다. 이 경우에는, 아직 T7A<TMAX이기 때문에, 표시 불량은 발생하지 않는다.

도 9는, VH255의 아날로그 계조전압의 선택과 VHO의 아날로그 계조전압의 선택을 반복했을 경우의 출력 노드 OUT의 응답을 나타낸 타이밍 도면이다. VHO 선택시의 IDS는 도 3의 B점이기 때문에, IDS는 극단적으로 감소하고, 출력 노드 OUT의 응답시간 TOA는 T31A보다도 더 길어져, VHO 전압 레벨에 도달할 때까지 TMAX를 넘게 된다. 이 경우, 규정의 시간 내에 출력 노드 OUT가 선택한 아날로그 계조전압 레벨에 도달하지 않기 때문에, 액정표시에 있어서 기대의 색이 표시되지 않고, 휘선이나 암선, 얼룩 등의 표시 불량을 야기하게 된다. 또한 아날로그 계조전압폭이 넓어져서 VHO의 전압 레벨이 더 낮아지거나, PMOS트랜지스터의 VGS, VBS특성이 악화되었을 경우, VHO선택시에 있어서의 동작점은 도 3의 B점에서 D점으로 이동하게 된다. D점에서의 트랜지스터의 동작 상태는, VGS가 PMOS트랜지스터의 임계값 전압(이하 VTH)을 넘지 않기 때문에, IDS가 OA가 되어버리는 상태이다.

도 10은, 이 경우의 출력 노드 OUT의 응답을 나타낸 타이밍 도면이다. VH255 선택에서 VHO선택으로 전환하면, 출력 노드 OUT는 VHO레벨에 가까와 지지만, 결국 트랜지스터 PO_0의 VGS가 VTH가 되어, VHO 레벨에 도달하기 전에 트랜지스터 PO_0은 오프하게 된다. 따라서 출력 노드 OUT의 출력 전압 레벨은 VHO전압 레벨에 도달하는 것도 불가능하게 된다. 이와 같이 종래의 회로에서는, 아날로그 계조전압에 의해, VGS와 VBS가 높아지고, 그 결과 디코더 회로의 트랜지스터의 IDS가 극단적으로 감소하여, 선택한 아날로그 계조전압을 규정 시간 내에 출력할 수 없는 문제, 또한 선택한 아날로그 계조전압 레벨에 도달할 수 없는 문제가 있었다.

본 발명의 디코더 회로에서는, 전술한 과제를 해결하기 위해, 계조전압 입력단자와 입력 신호 단자를 가지고, 입력 신호 단자에 입력되는 입력 신호에 따라 계조전압 입력단자로부터 입력되는 복수의 계조전압 중 소정의 계조전압을 트랜지스터에 의해 선택하고, 소정의 계조전압을 출력 단자에 출력하는 디코더 회로이며, 입력 신호에 근거한 고전압 또는 저전압 중 어느하나가 인가되는 게이트와, 소정의 계조전압 또는, 소정의 계조전압에 따르는 계조전압이 인가되는 소스로 이루어지는 복수의 제1도전형의 트랜지스터를 가지는 제1의 선택회로와, 제1도전형의 트랜지스터에 인가되는 소정의 계조전압이 인가되는 소스와, 상기 입력 신호에 근거한 고전압 또는 저전압 중 어느 하나가 인가되는 게이트를 가지는 복수의 제2도전형의 트랜지스터로 이루어지는 제2의 선택 회로를 가진다.

이하, 도면에 의거하여 본 발명의 실시예를 상세하게 설명한다. 또한, 이하의 설명 및 첨부의 도면에 있어서, 대략 동일한 기능 및 구성을 가지는 구성요소에 대해서는, 동일한 부호를 붙임으로써 중복 설명을 생략한다.

[실시예 1]

도 11은, 본 발명의 제1의 실시예를 나타내는 회로도이며, 여기에서는 VHO∼VH7의 8종류의 아날로그 계조전압 선택시만 출력 노드 OUT의 도달 시간이 TMAX를 초과할 경우를 상정하여, VHO∼VH255의 모든 아날로그 계조전압 선택시에 있어서, 출력 노드 OUT의 도달 시간을 TMAX이내로 하기 위해, 도 2에 나타내는 제1의 선택 회로(20)에 NMOS트랜지스터로 구성된 제2의 선택 회로(110)를 추가하고 있다.

도 12는, 제2의 선택 회로(110)의 내부구성을 나타내는 회로도이며, NMOS트랜지스터 NO_0, NO_1, NO_2, NO_3, NO_4, NO_5, NO_6, NO_7, N1_0, N1_1, N1_2, N1_3, N2_0, N2_1, N3_0, N4_0, N5_0, N6_0, N7_0로 구성되어, NO_0의 소스에 노드 VHO이 접속되고, NO_1의 소스에 노드 VH1이 접속되고, NO_2의 소스에 노드 VH2가 접속되고, NO_3의 소스에 노드 VH3이 접속되고, NO_4의 소스에 노드 VH4가 접속되고, NO_5의 소스에 노드 VH5가 접속되고, NO_6의 소스에 노드 VH6이 접속되고, NO_7의 소스에 노드 VH7이 접속되고, NO_0과 NO_2와 NO_4와 NO_6의 게이트에 노드 GOB가 접속되고, NO_1과 NO_3과 NO_5와 NO_7의 게이트에 노드 GO이 접속되고, NO_0과 NO_1의 드레인과 N1_0의 소스에 노드 Net1_ON이 접속되고, NO_2와 NO_3의 드레인과 N1_1의 소스에 노드 Net1_N이 접속되고, NO_4와 NO_5의 드레인과 N1_2의 소스 에 노드 Net1_2N이 접속되고, NO_6과 NO_7의 드레인과 N1_3의 소스에 노드 Net1_3N이 접속되고, N1_0과 N1_2의 게이트에 노드 G1B가 접속되고, N1_1과 N1_3의 게이트에 노드 G1이 접속되고, N1_0과 N1_1의 드레인과 N2_0의 소스에 노드 Net2_ON이 접속되고, N1_2와 N1_3의 드레인과 N2_1의 소스에 노드 Net2_1N이 접속되고, N2_0의 게이트에 노드 G2B가 접속되고, N2_1의 게이트에 노드 G2가 접속되고, N2_0과 N2_1의 드레인과 N3_0의 소스에 노드 Net3_ON이 접속되고, N3_0의 게이트에 노드 G3B가 접속되고, N3_0의 드레인과 N4_0의 소스에 Net4_ON이 접속되고, N4_0의 게이트에 노드 G4B가 접속되고, N4_0의 드레인과 N5_0의 소스에 Net5_ON이 접속되고, N5_0의 게이트에 노드 G5B가 접속되고, N5_0의 드레인과 N6_0의 소스에 Net6_ON이 접속되고, N6_0의 게이트에 노드 G6B가 접속되고, N6_0의 드레인과 N7_0의 소스에 Net7_ON이 접속되고, N7_0의 게이트에 노드 G7B가 접속되고, N7_0의 드레인에 노드 OUT가 접속되고, NO_0, NO_1, NO_2, NO_3, NO_4, NO_5, NO_6, NO_7, N1_O, N1_1, N1_2, N1_3, N2_0, N2_1, N3_0, N4_0, N5_0, N6_0, N7_0의 벌크는 GND(접지 레벨)에 접속된다.

표 2의 코드 대응표에 있어서, GO∼G7의 입력 코드가 08h∼FFh의 범위(선택 아날로그 계조전압범위는 VH8∼VH255)에서는, G3B, G4B, G5B, G6B, G7B의 5개의 노드 중 반드시 어느 하나가, 논리 레벨 0이 되므로, VHO∼VH7레벨이 NMOS트랜지스터를 경유하여 출력 노드 OUT에 출력되지 않는다. 따라서, 제1의 선택 회로(20)는, 종래의 회로 동작과 같다.

GO∼G7의 입력 코드가 00h∼F7h의 범위(선택 아날로그 계조전압범위는 VHO∼ VH7)가 되면, VHO∼VH7중 어느 하나의 노드로부터 출력 노드 OUT에 경유하는 일련의 NMOS트랜지스터가 ON하고, 선택된 아날로그 계조전압이 NMOS트랜지스터를 경유하여 출력 노드 OUT에 출력된다. 이 때, 종래의 회로인 PMOS트랜지스터도 선택된 VHO∼VH7중 어느 하나의 노드로부터 출력 노드 OUT에 경유하는 일련의 PMOS트랜지스터가 ON하고, 선택된 아날로그 계조전압이 PMOS트랜지스터를 경유하여 출력 노드 OUT에 출력된다. 즉, VHO∼VH7중 어느 하나가 선택된 상태에서는, 아날로그 계조전압은 PMOS트랜지스터로 구성된 제1의 선택 회로(20)와 NMOS트랜지스터로 구성된 제2의 선택 회로(110)의 쌍방으로부터 출력 노드 OUT에 공급되게 된다. 바꿔 말하면, 계조전압 입력단자와 출력 노드 OUT에 대하여 제1의 선택 회로(20)와 제2의 선택 회로(110)는, 병렬로 접속되어 있다. 또한 입력 신호인 입력 코드가 n비트였을 경우, 계조전압 입력단자와 출력 노드 OUT와의 사이에 직렬로 접속되어 있는 제1의 선택 회로(20) 및 제2의 선택 회로(110)의 각각의 트랜지스터는, n개 씩이다. 전도하는 트랜지스터의 개수를 같게 하는 것으로, 배선 저항 등을 제어하기 쉬워진다. 또한, 출력 노드 OUT는, PMOS트랜지스터로부터의 아날로그 계조전압과 NMOS트랜지스터로부터의 아날로그 계조전압이 쇼트하게 되지만, 추가한 NMOS트랜지스터의 게이트에 접속되어 있는 노드는, 동시에 쇼트 하는 PMOS트랜지스터의 게이트에 접속되어 있는 노드의 역논리가 되고 있기 때문에, 반드시 같은 아날로그 계조전압끼리의 쇼트가 되어, 이 쇼트에 의해 아날로그 계조전압이 변동하지 않는다.

예를 들면 입력 코드가 00h인 경우, 노드 GO∼G7의 논리 레벨은 모두 0이 되고, 노드 GOB∼G7B의 논리 레벨은 모두 1이 된다. 이 때 도 11, 도 12의 트랜지스 터에 있어서 아날로그 계조전압 VHO∼VH255로부터 출력 노드 OUT에 경유하는 일련의 트랜지스터가 모두 ON하는 것은, PMOS트랜지스터는 PO_0, P1_0, P2_0, P3_0, P4_0, P5_0, P6_0, P7_0의 VHO에서 출력 노드 OUT에 경유하는 트랜지스터이다. NMOS트랜지스터는 NO_0, N1_0, N2_0, N3_0, N4_0, N5_0, N6-0, N7_0의 VHO에서 출력 노드 OUT에 경유하는 트랜지스터이다. 따라서, PMOS트랜지스터도 NMOS트랜지스터도 같은 VHO가 출력 노드 OUT에 출력되게 된다. 또한 일반적으로 NMOS트랜지스터의 IDS특성은, VGS가 낮아질 수록 IDS가 감소하고, VGS가 높아질 수록 IDS는 증가하며, VBS가 낮을 수록 IDS가 감소, VBS가 높아질 수록 IDS는 증가한다.

예를 들면 VHO선택시와 VH7선택시의 2개의 경우의 PMOS트랜지스터와 NMOS트랜지스터의 IDS의 변화를 생각해 본다. 또한, VHO와 VH7의 전압의 관계는 VHO<VH7이다.

PMOS트랜지스터에 있어서, VHO선택시의 VGS는 -VHO이 되고, VBS는 VDD-VHO이다. VH7 선택시의 VGS는 -VH7이 되고, VBS는 VDD-VH7이 된다. 전압의 관계는 VHO <VH7이기 때문에, VHO선택시의 VGS와 VBS는 쌍방 모두 VH7선택시의 VGS와 VBS보다도 높아진다. 따라서, IDS는 VHO쪽이 VH7보다도 감소한다. 한편, NMOS트랜지스터에 있어서, VHO선택시의 VGS는 VDD-VHO가 되고, VBS는 -VHO이다. VH7선택시의 VGS는 VDD-VH7이 되고, VBS는 -VH7이 된다. 전압의 관계는 VHO<VH7이기 때문에, VHO선택시의 VGS와 VBS는 쌍방 모두 VH7선택시의 VGS와 VBS보다도 높아진다. 따라서, IDS는 VHO쪽이 VH7보다도 증가한다.

이상으로부터, PMOS트랜지스터는 아날로그 계조전압이 낮을 수록 IDS는 감소 하고, NMOS 트랜지스터는 아날로그 계조전압이 낮을 수록 IDS는 증가하게 된다. 즉, 아날로그 계조전압이 낮아짐에 따라 감소하는 PMOS트랜지스터의 IDS를 아날로그 계조전압이 낮아짐에 따라서 증가하는 NMOS트랜지스터의 IDS로 보충하게 된다.

도 11, 도 12의 제1의 실시예에서는, 아날로그 계조전압 VHO∼VH7의 8개의 노드를 선택했을 때만, 출력 노드 OUT의 도달 시간이 TMAX를 초과하는 경우를 상정하여, 이들의 전압선택시에 있어서도 도달 시간을 TMAX이내로 하기 위한 설명을 했지만, TMAX를 초과하는 아날로그 계조전압범위가 바뀔 경우에는, 필요 노드수에 따라 대응하는 NMOS트랜지스터를 도 12와 같이 구성하면, 같은 동작을 실현할 수 있다. 참고로 VHO∼VH3의 4개의 노드에 대응한 디코더 회로를 도 13에, VHO∼VH10의 11개의 노드에 대응한 디코더 회로를 도 14에 나타낸다.

또한, 본 실시예 1에서 나타내는 디코더 회로는, 액정구동회로 LSI에 탑재되는 한쪽의 극만을 설명하고 있다. 일반적으로 계조전압이라 함은, GND와 VDD의 중간전압인 공통 전압에 대하여 공통 전압과 VDD 사이의 전압을 양극의 계조전압으로 취급하고, 공통 전압과 GND와의 사이의 전압을 음극의 계조전압으로서 취급한다. 본 실시예 1 및 이하의 실시예에서 나타내는 계조전압 VHO∼VH255는, 상기 양극의 계조전압을 나타내고 있다. 따라서, 제1의 선택 회로(20) 및 제2의 선택 회로(110)는, 모두 동일한 극의 계조전압을 선택하고 있다.

더욱 상세하게 설명하면 본 실시예 1에서 나타내는 디코더 회로는, P형의 반도체기판에 형성되어 있다. 제1의 선택 회로(20)를 구성하는 PMOS트랜지스터는, P형의 반도체기판에 형성된 Nwell에 형성되어 있다. 또한 제2의 선택 회로(110)를 구성하는 NMOS트랜지스터는, P형의 반도체기판에 형성된 Nwell내에 Pwell을 형성하고, 그 Pwell에 형성하는 경우와, 반도체기판에 직접 형성하는 경우가 있다.

이상과 같이, 제1의 실시예에 의하면, 종래의 회로에 NMOS트랜지스터로 구성된 디코더 제2의 선택 회로(110)를 설치했기 때문에, VHO부근의 낮은 아날로그 계조전압 선택시에 발생하는 PMOS트랜지스터의 IDS의 감소를 NMOS트랜지스터의 IDS로 보충하는 것에 의해, 출력 노드 OUT의 아날로그 계조전압 레벨까지의 도달 시간이 짧아져, 허용 도달 시간 TMAX이내로 할 수 있다는 효과를 얻을 수 있다.

[실시예 2]

도 15는, 제2의 실시예를 나타내는 회로도이며, 도 2의 종래의 디코더 회로에 저항 R1과 R2와 NMOS트랜지스터 N7_0을 추가하여, R1의 한 쪽의 단자를 노드 VDD에 접속하고, R1의 나머지 한쪽 단자와 R2의 한 쪽의 단자를 노드 VH127a에 접속하며, R2의 나머지 한쪽의 단자를 노드 GND(접지 레벨)에 접속하여, R1과 R2의 저항값의 비를 노드 VH127a의 전압값이 노드 VH127과 같아지도록 설정하여, N7_0의 소스를 노드 Net7_0에 접속하고, N7_0의 게이트를 노드 G7B에 접속하고, N7_0의 드레인을 노드 OUT에 접속하고, N7_0의 벌크를 노드 GND에 접속하고, PO_O∼PO_127과 P1_0∼P1_63과 P2_0∼P2_31과 P3_0∼P3_15와 P4_0∼P4_7과 P5_0∼P5_3과 P6_0과 P6_1의 벌크를 노드 VH127a로 변경하며, 노드 VDD에 접속되는 Nwell과 분리하여, 노드 VH127a에 접속되는 NWell_2를 새롭게 구성한다.

환언하면, 계조전압 VH128∼VH255를 선택하는 제3의 선택 회로(130)는 벌크가 VDD에 접속된 Nwell에 형성된 PMOS로 구성되어 있다. 또한 계조전압 VHO∼VH127 을 선택하는 제4의 선택 회로(140)는, 벌크가 VH127a에 접속된 Nwell_2에 형성된 PMOS로 구성되어 있다. 단 최상위 비트에 대응하는 데이터가 입력되는 선택 트랜지스터는 Nwell에 형성된 PMOS트랜지스터로 구성되는 것이 바람직하다. 또한 제4의 선택 회로(140)의 최상위를 선택하는 PMOS트랜지스터에는 병렬로 NMOS트랜지스터를 형성하는 것이 바람직하다.

표 2의 코드 대응표에 있어서, GO∼G7의 입력 코드가 80h∼FFh의 범위(선택 아날로그 계조전압범위는 VH128∼VH255)에서는, 노드 G7이 논리 레벨 1, 노드 G7B가 논리 레벨 0이 되고, P7_0과 N7_0은 오프가 되어, VHO∼VH127레벨이 출력 노드 OUT에 출력되지 않기 때문에, 도 2의 종래의 회로 동작과 같다. GO∼G7의 입력 코드가 00h∼7Fh의 범위(선택 아날로그 계조전압범위는 VHO∼VH127)가 되었을 경우의 회로 동작도 기본적으로는 도 2의 종래의 회로 동작과 같지만, PO_O ∼PO_127과 P1_0∼P1_63과 P2_0∼P2_31과 P3_0∼P3_15와 P4_0∼P4_7과 P5_0∼P5_3과 P6_0과 P6_1의 PMOS트랜지스터는 벌크(NWell_2)에 접속하는 노드를 VH127a로 변경했기 때문에 IDS가 바뀐다. 아날로그 계조전압 VH127과 VHO이 선택되었을 경우의, IDS에 관하여 설명한다. 트랜지스터 PO_127의 VGS를 VGS_127, 트랜지스터 PO_0의 VGS를 VGS_0, 트랜지스터 PO_127의 VBS를 VBS_127, 트랜지스터 PO_0의 VBS를 VBS_0으로 하면 이하와 같이 된다.

VGS_127=0(접지 레벨)-VH127=-VH127, VBS-127=VH127a-VH127

VGS-0=0(접지 레벨)-VHO=-VHO, VBS_0=VH127a-VHO

여기에서, 벌크에 접속되는 노드 VH127a는 저항 R1과 R2에 의해, 아날로그 계조전압 VH127과 같아지도록 구성되어 있으므로, VH127a = VH127이 된다.

또한 VH127에 관해서도 도 4의 아날로그 계조전압의 특성 그래프로부터,

VH127=3/4＊VDD

로 한다. 이들의 값을 대입하면,

VGS_127=-VH127=-3/4＊VDD, VBS_127=VH127a-VH127=0

VGS_0=-VHO=-1/2＊VDD, VBS_0=VH127a-VHO=1/4＊VDD

종래의 회로 동작시의 VGS, VBS는,

VGS_127=-3/4＊VDD, VBS_127=1/4＊VDD

VGS_0=-1/2＊VDD, VBS_0=1/2＊VDD

이와 같이, 벌크에 아날로그 계조전압 VH127과 같은 노드 VH127a를 접속함으로써, 각 PMOS트랜지스터의 VGS는 종래의 회로 동작시와는 같지만, VBS를 낮게 할 수 있다. 이 때의 IDS의 동작점을 도 16에 나타낸다. A점은 VH255선택시의 동작점이기 때문에, 종래와 IDS에는 변화가 없다. B점은 VHO선택시의 동작점이고, C점은 VH127선택시의 동작점이고, D점은 VHO의 전압 레벨이 더 낮아지거나, PMOS트랜지스터의 VGS, VBS특성이 악화했을 경우의 동작점이다. 또한 파선의 원은, 종래의 회로에서의 동작점이다. VBS가 낮아졌기 때문에, B점과 C점과 D점의 IDS는 종래의 회로에 비하여 증대하고 있다. NMOS 트랜지스터 N7_0은, PMOS트랜지스터 P7_0의 IDS를 보충하기 위한 소자이다. P7_0의 벌크도 노드 VH127a에 접속함으로써 IDS를 증가하지만, 아날로그 계조전압 VH128∼VH255의 선택시, P7_0의 드레인에 VH127a보다도 높은 전압이 인가되어 드레인으로부터 벌크로 전류가 흘러들어와, VH127a의 전압 레벨이 변동되므로 P7_0의 벌크는 종래 회로와 같은 노드 VDD에 접속하고 있다. 이대로이면, 모처럼 증가시킨 IDS를 P7_0으로 제한을 두게 되지만, N7_0을 추가함으로써 제1의 실시예와 같이, PMOS트랜지스터에서 IDS가 감소하는 분을 NMOS트랜지스터의 IDS로 보충하게 된다.

이상과 같이, 제2의 실시예에 의하면, PMOS트랜지스터 PO_0∼PO_127과 P1_0∼P1_63과 P2_0∼P2_31과 P3_0∼P3_15와 P4_0∼P4_7과 P5_0∼P5_3과 P6_0과 P6_1의 벌크(NWell_2)를 노드 VDD 대신에 노드 VH127a에 접속하여, 저항 R1과 R2를 설치하고 노드 VH127a가 노드 VH127과 같은 전압 레벨이 되도록 설정하며, NMOS트랜지스터 N7_0을 P7_0의 IDS보충을 위해 설치했기 때문에, VHO∼VH127선택시에 관계되는 모든 트랜지스터의 IDS가 증가함으로써, VHO∼VH127의 모든 도달 시간을 짧게 하는 효과를 얻을 수 있다. VHO∼VH127의 128종류의 계조전압선택에 관련되는 트랜지스터의 IDS를 늘리고 있기 때문에, 유저에 의해 계조전압조건이 바뀌어도, 소자 추가에 의한 마스크의 전층 변경이 필요 없고, 저항 R1과 R2의 분압비를 바꾸기 위한 마스크 2장 정도의 변경으로 대응할 수 있기 때문에, 더욱 저비용 및 범용성에 뛰어나다는 효과도 얻을 수 있다. 저항 R1과 R2는 디코더 회로마다 구성할 필요는 없고, LSI 전체에서 1개소 혹은 수십에서 수백의 디코더 회로로 구성된 블록마다 1개소 설치하면 되므로, 추가 소자를 적게 할 수 있어, 칩 사이즈가 제1의 실시예보다도 작게할 수 있는 효과도 얻어진다.

또한, 본 실시예 2에서는, 계조전압의 중간전위를 기준으로 제3의 선택 회로(130)와 제4의 선택 회로(140)로 선택할 수 있는 계조전압을 나눴지만, 용도에 따라 나누는 방법을 소정의 계조전압으로 하는 것도 가능하다. 경우에 따라서는, 실시예 1과의 조합도 생각할 수 있는 것은 물론이다. 또한 본 실시예 2에서는, Nwell_2에 접속하는 전압을 계조전압의 중간전압에 가까운 VH127로 했지만, VH127 부터 총 계조수의 5％정도 전후한 계조전압을 사용하여 근접한 효과를 얻을 수 있다.

[실시예 3]

도 17은 제3의 실시예를 나타낸 회로도이며, 도 15의 제2의 실시예의 회로도의 저항 R1, R2 대신에 증폭회로 Amp1을 설치하여, Amp1의 출력을 노드 VH127a에 접속하고, Amp1의 비반전 입력 단자를 노드 VH127에 접속하고, Amp1의 반전 입력 단자를 노드 VH127a에 접속한다.

증폭회로 Amp1의 단자접속에 의해, 1배의 증폭기로서 기능하므로, 비반전 입력 단자에 접속된 아날로그 계조전압 노드 VH127의 전압이 Amp1의 출력으로부터, VH127a노드에서 벌크(NWell_2)에 공급된다.

이상과 같이, 제3의 실시예에 의하면, 벌크(NWell_2)로의 전압은 아날로그 계조전압 노드 VH127의 레벨을 증폭회로 Amp1을 통해 공급하므로, 유저의 아날로그 계조전압조건에 의해, NWell_2로의 전압 레벨을 변경할 필요가 전혀 없어진다는 효과를 얻을 수 있으며, 또한 저항보다도 임피던스가 작아짐으로써, NWell_2의 전압 레벨 도달 시간이 짧아지는 효과와, 노이즈의 영향을 적게 할 수 있는 효과를 얻을 수 있다.

[실시예 4]

도 18은 제4의 실시예를 나타낸 회로도이며, 도 17의 제3의 실시예의 회로도의 증폭회로 Amp1 대신에 전류제어기능이 있는 증폭회로 Amp2와 콤퍼레이터 Cmp1을 설치한 구성으로 되어 있다. 도 19는 Amp2의 내부회로를 나타낸 회로도이며, 2개의 전류원 XI1과 XI2와 스위치 SW1과, 전류원을 제외한 증폭회로 XI3으로 구성된다. Cmp1의 비반전 입력 단자를 노드 VH125에 접속하고, Cmp1의 반전 입력 단자를 노드 VH127a에 접속하고, Cmp1의 출력 단자를 노드 CNT에 접속하고, XI1의 한 쪽의 단자를 노드 VDD에 접속하고, XI1의 나머지 한 쪽의 단자를 노드 N1에 접속하고, XI2 의 한 쪽의 단자를 노드 VDD에 접속하고, XI2의 나머지 한쪽의 단자를 노드 N2에 접속하고, SW의 제어 단자를 노드 CNT에 접속하고, SW1의 한 쪽의 단자를 노드 N2에 접속하고, SW1의 나머지 한 쪽의 단자를 노드 N1에 접속하고, XI3의 전류입력 단자를 N1에 접속하고, XI3의 비반전 입력 단자를 노드 VH127에 접속하고, XI3의 반전 입력 단자를 노드 VH127a에 접속하고, XI3의 출력 AO을 VH127a에 접속한다.

Cmpl의 단자접속에 의해, 노드 CNT는 노드 VH127a(NWell_2)의 전압이 VH125보다도 낮을 경우에는 논리 레벨 L로, 높을 경우에는 논리 레벨 H로 된다. SW1은 노드 CNT가 L인 경우에는 쇼트 상태, H인 경우에는 오픈 상태가 된다. XI1의 전류는 XI2보다도 작고, XI1과 XI2의 전류를 더하면 실시예 3의 Amp1의 동작 전류와 같아진다. 이 때, 전원투입시와 같이 노드 VH127a(NWell_2)가 접지 레벨로부터 VH127레벨로 변화하는 경우를 설명한다. 노드 VH127a가 VH125레벨보다도 낮을 경우, 노드 CNT는 논리 레벨 L이 된다. SW1은 노드 CNT가 L므로, 노드 N1과 노드 N2가 쇼트 상태가 되고, XI3은 XI1의 전류와 XI2의 전류의 2개의 전류의 합으로 동작한다. 노 드 VH127a가 VH125레벨보다도 높을 경우, 노드 CNT는 논리 레벨 H가 된다. SW1은 노드 CNT가 H이므로, 노드 N1과 노드 N2가 오픈 상태가 되고, XI3은 XI1의 전류만으로 동작한다. 실시예에서는, Amp2와 Cmp1에서 발생하는 오프셋을 고려하여, Cmp1의 비반전 입력 단자를 VH127보다도 낮은 레벨의 노드 VH125에 접속하여 설명했지만, 노드 VH127보다도 낮은 노드이면, 어느 노드라도 좋다. 될수 있으면, VH127의 레벨에 가까운 것이 이상적이다.

제4의 실시예에서는, Cmpl의 출력 노드 CNT의 상태에 의해, Amp2안의 전류를 제어하므로, VH127a가 아직 VH127레벨에 도달하지 않은 경우에는 전류를 많게 하고, 일단 VH127 레벨에 도달한 후는, 전류를 적게 함으로써, 소비 전류를 적게 할 수 있는 효과를 얻을 수 있다.

[실시예 5]

도 20은 제5의 실시예를 나타내는 회로도이며, 도 18의 제4의 실시예의 회로도의 증폭회로 Amp2 대신에 전류제어기능이 있는 증폭회로 Amp3과 스위치 SW2와 SW3과 인버터 소자 XI4를 설치한 구성이 되고 있다. 도 21은 Amp3의 내부회로를 나타낸 회로도이며, 도 19의 제4의 실시예의 Amp2의 내부회로의 전류원 XI1을 삭제한 구성으로 되어있다. Amp3의 비반전 입력 단자를 노드 VH125에 접속하고, Amp3의 반전 입력 단자를 노드 N3에 접속하고, Amp3의 출력을 노드 N3에 접속하고, XI4의 입력 단자를 노드 CNT에 접속하고, XI4의 출력 단자를 노드 CNTB에 접속하고, SW2의 제어 단자를 노드 CNT에 접속하고, SW2의 한 쪽의 단자를 노드 N3에 접속하고, SW2 의 나머지 한 쪽의 단자를 노드 VH127a에 접속하고, SW3의 제어 단자를 노드 CNTB 에 접속하고, SW2의 나머지 한 쪽의 단자를 노드 VH127에 접속하고, SW2의 나머지 한쪽의 단자를 VH127a에 접속한다.

제4의 실시예와 같이, 노드 CNT는 VH127a의 전압이 VH125보다도 낮은 경우에는 논리 레벨 L로, 높은 경우에는 논리 레벨 H가 된다. SW2와 SW3은 SW1과 같이, 노드 CNT가 L인 경우에는 쇼트 상태, H인 경우에는 오픈 상태가 된다. VH127a가 VH125레벨보다도 낮을 경우, 노드 CNT는 논리 레벨 L이 된다. 노드 CNTB는 인버터 XI4에 의해 노드 CNT의 반전 레벨의 논리 레벨 H가 된다. SW1은 노드 CNT가 L이므로, 노드 N1과 노드 N2가 쇼트 상태가 되고, XI3은 XI2의 전류로 동작한다. SW2는 노드 CNT가 L이므로, 노드 N3과 노드 VH127a가 쇼트 상태가 된다. SW3은 노드 CNTB가 H이므로, 노드 VH127과 노드 VH127a는 오픈 상태가 된다. 즉, 노드 VH127a(NWell_2)로의 전압공급은, Amp3을 통해 행해진다.

VH127a가 VH125레벨보다도 높을 경우, 노드 CNT는 논리 레벨 H가 되고, 노드CNTB는 논리 레벨 L이 된다. SW1은 노드 CNT가 H이므로, 노드 N1과 노드 N2가 오픈 상태가 되고, Amp3에서 소비되는 전류는 제로가 된다. SW2는 노드 CNT가 H이므로, 노드 N3과 VH127a는 오픈 상태가 된다. SW3은 노드 CNTB가 L므로, 노드 VH127과 노드 VH127a가 쇼트 상태가 된다. 즉, 노드 VH127a(NWell_2)로의 전압공급은, 노드 VH127부터 행해진다. 실시예에서는, Amp2와 Cmp1에서 발생하는 오프셋을 고려하여, Cmp1의 비반전 입력 단자를 노드 VH125에 접속하여 설명했지만, 노드 VH127보다도 낮은 노드이면, 어느 노드라도 좋다. 될 수 있으면, VH127의 레벨에 가까운 것이 이상적이다.

제5의 실시예에서는, Cmp1의 출력 노드 CNT의 상태에 의해, VH127a(Nwell_2)의 전압공급의 경로를 제어하므로, VH127a가 아직 VH127레벨에 가까운 VH125레벨에 도달하지 않은 경우에는 Amp3을 동작시켜, VH127a(NWell_2)의 전압공급을 Amp3에서 실시하고, 일단 VH125레벨에 도달한 후는, Amp3의 전류소비를 제로로 하여 비동작으로 하여, VH127a(NWell_2)의 전압공급을 노드 VH127에서 실시함으로써, VH127a(NWell_2)의 전압이 VH125레벨에 도달한 후의 앰프에서 소비하는 전류를 제로로 할 수 있는 효과를 나타낸다.

[실시예 6]

도 22는 제6의 실시예를 나타낸 회로도이며, 도 20의 회로의 Cmp1과 Amp3과 XI4와 SW2와 SW3을 삭제하고, PO_0∼PO_127과 P1_0∼P1_63과 P2_0∼P2_31과 P3_0∼P3_15와 P4_0∼P4_7과 P5_0∼P5_3과 P6_0과 P6_1의 벌크(NWell_2)를 노드 VH127로 변경하여 구성된다.

벌크(NWell_2)의 접속을 노드 VH127a에서 노드 VH127로 변경했기 때문에, 벌크(NWell_2)로의 전압은, 노드 VH127부터 직접 공급된다.

벌크(NWell_2)로의 전압공급을 아날로그 계조전압 노드 VH127부터 공급함으로써 추가소자가 불필요하게 되므로, 더욱 칩 사이즈가 작아지는 효과를 얻을 수 있다.

[실시예 7]

도 23은 제7의 실시예를 나타낸 회로도이며, 도 22의 회로에 타이밍회로 XI5를 추가하여 구성되고, 타이밍회로 XI5는 도 24에 나타내는 회로도이며, NOR소자 XI6과 인버터 소자 XI7로 구성된다. X16의 2입력 단자 중 한 쪽의 단자는 노드 G7에 접속되고, 나머지 한 쪽의 단자는 노드 H_CNT에 접속되며, XI6의 출력 단자는 노드 G7B_a에 접속되고, XI7의 입력 단자는 노드 G7B_a에 접속되며, XI7의 출력 단자는 노드 G7_a에 접속되고, PMOS 트랜지스터 P7_0의 게이트는 노드 G7_a에 접속되며, NMOS 트랜지스터 N7_0의 게이트는 노드 G7B_a에 접속된다.

노드 H_CNT는 노드 H_CNT신호의 상승에서 노드 GO∼G7의 상태를 제어하는 신호이며, GO∼G7은 소자의 응답시간 등의 영향에 의해 H_CNT의 상승 후 어느 지연시간으로 상태가 바뀐다. 도 25에 타이밍 도를 나타낸다.

T1의 기간은 노드 G7이 논리 레벨 H, 노드 G7B가 논리 레벨 L, 노드 G7_a가 논리 레벨 H, 노드 G7B_a가 논리 레벨 L로 되어 있으므로, 도 23의 PMOS트랜지스터 P7_0이 오프 상태, P7_1이 온 상태, NMOS트랜지스터 N7_0이 오프 상태가 되고, 출력 노드 OUT는 노드 VH128∼VH255 중 어느 하나의 아날로그 계조전압이 출력된다. T2의 기간은, 우선 노드 H_CNT가 논리 레벨 H가 되고, 그 후 노드 G7이 논리 레벨 L, I7의 응답시간 후에 노드 G7B가 H가 되고, 노드 H_CNT가 논리 레벨 H이므로, G7_a는 논리 레벨 H, G7B_a는 논리 레벨 L 상태이므로, PMOS트랜지스터 P7_0이 오프 상태, P7_1이 오프 상태, NMOS트랜지스터 N7_0이 오프 상태가 되고, 출력 노드 OUT는 하이 임피던스 상태가 된다.

T3의 기간은, 우선 노드 H_CNT가 논리 레벨 L이 되고, 그 후 노드G7_a가 논리 레벨 L, XI7의 응답시간후에 노드 G7B_a가 H가 되고, 노드 G7은 논리 레벨 L, 노드 G7B는 논리 레벨 H상태이므로, PMOS트랜지스터 P7_0이 온 상태, P7_1이 오프 상태, NMOS트랜지스터 N7_0이 온 상태가 되고, 출력 노드 OUT는 노드 VHO∼VH127의 어느 하나의 아날로그 계조전압이 출력된다. 즉, 노드 H_CNT가 논리 레벨 H동안, PMOS트랜지스터 P7_0과 N7_0을 오프 상태로 한다.

노드 G7이 논리 레벨 H에서 L 혹은 L에서 H로 상태가 바뀔 때, 노드 G7B는 소자의 응답시간이나 배선에 기생하는 용량과 저항에 의해 지연하고, 어느 시간이 경과하지 않으면 상태가 바뀌지 않는다. 이에 따라 노드 G7과 노드 G7B가 양쪽 모두 논리 레벨 L의 상태가 존재하게 된다. 제2의 실시예∼제6의 실시예의 경우, 이 기간은 PMOS트랜지스터 P7_0과 P7_1과 NMOS트랜지스터 N7_0이 온 상태가 되므로, 아날로그 계조전압 VH128∼VH255중 어느 하나의 전압이 노드 Net7_0에 인가되고, PMOS 트랜지스터 P6_0과 P6_1의 드레인을 경유하여 NWell_2에 전류가 흘러들어 오와, NWell_2의 전압을 변동시키게 된다. 제7의 실시예에 의하면, 타이밍회로 XI5를 설치함으로써, 입력 노드 GO∼G7의 상태가 바뀌는 타이밍에서 PMOS트랜지스터 P7_0과 NMOS트랜지스터 N7_0을 오프 상태로 하므로, 아날로그 계조전압 VH128∼VH255의 NWell_2의 전압변동으로의 영향을 없애는 효과를 얻을 수 있다.

본 발명의 디코더 회로의 구성을 취하는 것으로, 선택한 아날로그 계조전압을 규정의 시간 내에 용이하게 출력하는 것이 가능하게 된다.

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계조전압 입력단자와 입력 신호 단자를 가지고, 상기 입력 신호 단자에 입력되는 입력 신호에 따라 상기 계조전압 입력단자로부터 입력되는 복수의 계조전압 중 소정의 계조전압을 트랜지스터에 의하여 선택하고, 상기 소정의 계조전압을 출력 단자에 출력하는 디코더 회로로서,

상기 입력 신호에 근거한 고전압 또는 저전압 중 어느 하나가 인가되는 게이트와, 상기 소정의 계조전압 또는 상기 소정의 계조전압에 따른 계조전압이 인가되는 소스로 이루어지는 복수의 제1도전형의 트랜지스터를 가지는 제1의 선택 회로와,

상기 제1도전형의 트랜지스터에 인가되는 상기 소정의 계조전압이 인가되는 소스와, 상기 입력 신호에 근거한 고전압 또는 저전압 중 어느 하나가 인가되는 게이트를 가지는 복수의 제2도전형의 트랜지스터로 이루어지는 제2의 선택 회로를 가지며,

상기 입력 신호는, n비트의 신호로 구성되고, 상기 계조전압 입력단자와 상기 출력 단자 사이에는, 상기 제1도전형의 트랜지스터가 n개 직렬로 접속되어 있는 것을 특징으로 하는 디코더 회로.
제 6항에 있어서,

상기 계조전압 입력단자와 상기 출력 단자 사이에는, 상기 제2도전형의 트랜지스터가 n개 직렬로 접속되어 있는 것을 특징으로 하는 디코더 회로.
계조전압 입력단자와 입력 신호 단자를 가지고, 상기 입력 신호 단자에 입력되는 입력 신호에 따라 상기 계조전압 입력단자로부터 입력되는 복수의 계조전압 중 소정의 계조전압을 트랜지스터에 의하여 선택하고, 상기 소정의 계조전압을 출력 단자에 출력하는 디코더 회로로서,

상기 입력 신호에 근거한 고전압 또는 저전압 중 어느 하나가 인가되는 게이트와, 상기 소정의 계조전압 또는 상기 소정의 계조전압에 따른 계조전압이 인가되는 소스로 이루어지는 복수의 제1도전형의 트랜지스터를 가지는 제1의 선택 회로와,

상기 제1도전형의 트랜지스터에 인가되는 상기 소정의 계조전압이 인가되는 소스와, 상기 입력 신호에 근거한 고전압 또는 저전압 중 어느 하나가 인가되는 게이트를 가지는 복수의 제2도전형의 트랜지스터로 이루어지는 제2의 선택 회로를 가지며,

상기 계조전압은, 공통 전압에 대하여 양극 전압과 음극전압을 가지고, 상기 제1 및 제2의 선택 회로에 인가되는 전압은, 동극의 상기 계조전압인 것을 특징으로 하는 디코더 회로.
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계조전압 입력단자와 입력 신호 단자를 가지고, 상기 입력 신호 단자에 입력되는 입력 신호에 따라 상기 계조전압 입력단자로부터 입력되는 복수의 계조전압 중 소정의 계조전압을 트랜지스터에 의하여 선택하고, 상기 소정의 계조전압을 출력 단자에 출력하는 디코더 회로로서,

상기 입력 신호에 근거한 고전압 또는 저전압 중 어느 하나가 인가되는 게이트와, 상기 소정의 계조전압 또는 상기 소정의 계조전압에 따른 계조전압이 인가되는 소스로 이루어지는 복수의 제1도전형의 트랜지스터를 가지는 제1의 선택 회로와,

상기 제1도전형의 트랜지스터에 인가되는 상기 소정의 계조전압이 인가되는 소스와, 상기 입력 신호에 근거한 고전압 또는 저전압 중 어느 하나가 인가되는 게이트를 가지는 복수의 제2도전형의 트랜지스터로 이루어지는 제2의 선택 회로를 가지며,

상기 입력 신호는 n비트의 신호로 구성됨과 동시에, N계조 중 중 어느 하나를 나타내는 것이며,

상기 제1의 선택 회로는, 상기 입력 신호를 기초로 상기 계조전압을 선택하고,

상기 제2의 선택 회로는, N계조 중, 소정의 M계조(M <N)가 선택되었을 경우에만, 상기 입력 신호에 근거한 상기 계조전압을 선택하는 것을 특징으로 하는 디코더 회로.
계조전압 입력단자와 입력 신호 단자를 가지고, 상기 입력 신호 단자에 입력되는 입력 신호에 따라 상기 계조전압 입력단자로부터 입력되는 복수의 계조전압 중 소정의 계조전압을 트랜지스터에 의하여 선택하고, 상기 소정의 계조전압을 출력 단자에 출력하는 디코더 회로로서,

상기 입력 신호에 근거한 고전압 또는 저전압 중 어느 하나가 인가되는 게이트와, 상기 소정의 계조전압 또는 상기 소정의 계조전압에 따른 계조전압이 인가되는 소스로 이루어지는 복수의 제1도전형의 트랜지스터를 가지는 제1의 선택 회로와,

상기 제1도전형의 트랜지스터에 인가되는 상기 소정의 계조전압이 인가되는 소스와, 상기 입력 신호에 근거한 고전압 또는 저전압 중 어느 하나가 인가되는 게이트를 가지는 복수의 제2도전형의 트랜지스터로 이루어지는 제2의 선택 회로를 가지며,

상기 제1도전형의 트랜지스터는, 제1도전형의 기판에 형성된 제2도전형의 영역에 형성되어 있는 것을 특징으로 하는 디코더 회로.
계조전압 입력단자와 입력 신호 단자를 가지고, 상기 입력 신호 단자에 입력되는 n비트의 입력 신호에 따라 상기 계조전압 입력단자로부터 입력되는 N계조의 계조전압 중 소정의 계조전압을 트랜지스터에 의해 선택하고, 상기 소정의 계조전압을 출력 단자에 출력하는 디코더 회로로서,

상기 입력 신호에 근거한 고전압 또는 저전압 중 어느 하나가 인가되는 게이트와, 상기 소정의 계조전압 또는 상기 소정의 계조전압에 따른 계조전압이 인가되 는 소스로 이루어지는 복수의 제1도전형의 트랜지스터를 가지고,

상기 복수의 제1도전형의 트랜지스터는, 제1의 제2도전형 웰에 형성된 제1트랜지스터 군과 제2의 제2도전형 웰에 형성된 제2트랜지스터 군으로 구성되고,

상기 제1의 트랜지스터 군은, 상기 계조전압 중 소정 계조이상의 계조전압의 선택을 행하는 제3의 선택 회로를 구성하고,

상기 제2의 트랜지스터 군은, 상기 계조전압 중 소정 계조 이하의 계조전압의 선택을 행하는 제4의 선택 회로를 구성하고,

상기 제1의 제2도전형 웰과 상기 제2의 제2도전형 웰은, 다른 전압에 접속 되어 있는 것을 특징으로 하는 디코더 회로.
제 12항에 있어서,

전원전압과 그라운드로부터 저항분압에 의해 전압을 생성하는 전압생성 회로를 가지고,

상기 제1의 제2도전형 웰은, 상기 전원전압에 접속되고,

상기 제2의 제2도전형 웰은, 상기 전압생성 회로의 출력 전압에 접속되는 것을 특징으로 하는 디코더 회로.
제 13항에 있어서,

상기 전압생성 회로의 상기 출력 전압은, 중간 계조에 상당하는 전압인 것을 특징으로 하는 디코더 회로.
제 12항에 있어서,

전원전압을 상기 제1의 제2도전형 웰에 접속하고,

상기 N계조에 상당하는 계조전압을 상기 제2의 제2도전형 웰에 접속하는 것을 특징으로 하는 디코더 회로.
제 15항에 있어서,

중간계조에 상당하는 계조전압을 증폭기를 통해 상기 제2의 제2도전형 웰에 접속하는 것을 특징으로 하는 디코더 회로.
제 12항에 있어서,

중간계조에 상당하는 계조전압을 입력으로 함과 동시에, 2개의 전류원이 병렬로 접속된 전류제어가 있는 증폭기와, 상기 중간계조 근방의 계조전압으로서, 상기 중간계조에 상당하는 전압보다 낮은 전압과, 상기 전류제어가 있는 증폭기의 출력 전압을 입력으로 하고, 상기 전류제어가 있는 증폭기의 전류를 제어하는 비교기를 가지고, 상기 전류제어가 있는 증폭기의 출력 전압이 상기 중간계조에 상당하는 전압보다 낮을 경우에는, 상기 전류제어가 있는 증폭기의 2개의 전류원이 동작하고, 상기 중간계조에 상당하는 전압보다 높을 경우에는, 상기 전류제어가 있는 증폭기 중 한쪽의 전류원이 동작하는 전압생성 회로를 가지고,

상기 제1의 제2도전형 웰은, 전원전압에 접속되고,

상기 제2의 제2도전형 웰은, 상기 전압생성 회로의 출력 전압에 접속되는 것을 특징으로 하는 디코더 회로.
제 12항에 있어서,

상기 제1의 제2도전형 웰은, 전원전압에 접속되고,

상기 제2의 제2도전형 웰은, 소정의 계조전압에 접속되는 것을 특징으로 하는 디코더 회로.
제 12항에 있어서,

상기 n비트의 입력 신호 중 최상위 비트에 대응한 전압이 인가되고, 상기 제1의 제2도전형 웰에 형성됨과 동시에, 상기 제2의 트랜지스터 군의 출력과 상기 출력 단자와의 사이에 전기적으로 접속되는 제1의 최상위 제1도전형의 트랜지스터를 가지는 것을 특징으로 하는 디코더 회로.
제 19항에 있어서,

상기 제2의 트랜지스터 군의 출력과 상기 출력 단자 사이에 전기적으로 접속됨과 동시에, 상기 제1의 최상위 제1도전형의 트랜지스터에 병렬로 접속된 제1의 최상위 제2도전형의 트랜지스터를 가지는 것을 특징으로 하는 디코더 회로.
제 12항에 있어서,

상기 n비트의 입력 신호 중 최상위 비트에 대응한 전압이 인가되고, 상기 제1의 제2도전형 웰에 형성됨과 동시에, 상기 제1의 트랜지스터 군의 출력과 상기 출력 단자와의 사이에 전기적으로 접속되는 제2의 최상위 제1도전형의 트랜지스터를 가지는 것을 특징으로 하는 디코더 회로.
제 21항에 있어서,

입력 신호에 따른 전압이, 상기 제2의 최상위 제1도전형의 트랜지스터의 게이트에 인가되는 전압보다도 상기 제1의 최상위 제1도전형의 트랜지스터 및 상기 제1의 최상위 제2도전형의 트랜지스터의 게이트에 인가되는 전압 쪽이 느린 것을 특징으로 하는 디코더 회로.