JPH09252240A

JPH09252240A - マルチプレクサ

Info

Publication number: JPH09252240A
Application number: JP5812796A
Authority: JP
Inventors: Mitsuhiro Chiba; 光浩千葉; Giyoushiyou Chin; 暁翔陳; Shigeru Yamada; 繁山田; Hironori Nanzaki; 浩徳南崎; Takashi Taguchi; 隆田口
Original assignee: Toshiba Corp; Toppan Printing Co Ltd
Current assignee: Toshiba Corp; Toppan Inc
Priority date: 1996-03-14
Filing date: 1996-03-14
Publication date: 1997-09-22

Abstract

(57)【要約】【課題】液晶表示装置のドライバＩＣのチップサイズ
を大幅に縮小することができるマルチプレクサを提供す
ること。【解決手段】外部から入力される８ビットのデジタル
データのうちデコーダ１によって上位３ビットをデコー
ドすることにより、ＰＦＥＴスイッチ部３−1 〜３−8
及びＮＦＥＴスイッチ部４−1 〜４−8 のうち１組のＰ
ＦＥＴスイッチ部とＮＦＥＴスイッチ部を選択する。そ
して、選択されたＰＦＥＴスイッチ部とＮＦＥＴスイッ
チ部はそれぞれ８ビットのデジタルデータの下位５ビッ
トのデータに基づいて各々に入力されている３２種類の
階調電圧のうち１つを液晶セルへ出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数の入力信号
の中から選択信号に従って１つの入力信号を出力するマ
ルチプレクサに係わり、特に液晶表示装置の駆動回路に
用いて好適なマルチプレクサに関する。

【０００２】

【従来の技術】従来より、階調表示が可能な液晶表示装
置の駆動方式の１つにＴＦＴ（Thin Film Transistor）
駆動方式がある。ＴＦＴ駆動方式は階調表示の品質が高
く、画面の明るさやコントラストが優れ、表示画質が高
いという特徴を有している。また、応答速度が速い、視
野角が広いといった画質以外の性能面においても優れて
いる。

【０００３】このＴＦＴ駆動方式の原理を、図４を参照
して説明する。この図において、５０は薄膜トランジス
タであり、外部からソース線５１を通して電圧が入力さ
れ、ゲート線５２に電圧が印加された時、ソース線５１
に入力された電圧を液晶層５３に印加する。これにより
液晶層５３の液晶分子は角度を変え、図示せぬバックラ
イトからの光を通過させる。また階調表示を行う場合
は、ソース線５１に入力する電圧を変化させ、液晶層５
３の液晶分子の角度を制御することにより行われる。

【０００４】上述した階調制御の方法にはアナログ式と
デジタル式があるが、現在、ノート型パーソナルコンピ
ュータ等のＯＡ（office automation）機器向けの液晶
表示装置ではデジタル式による階調制御がよく行われて
いる。このデジタル式による階調制御では、各々異なる
特定階調の電圧を予め制御する階調数だけ用意し、その
中から１つの特定階調の電圧を選択信号によって選択
し、薄膜トランジスタのソース線に出力することにより
行われる。

【０００５】そして、上述した階調電圧の選択手段に
は、通常、マルチプレクサが用いられている。ここで、
図５に従来のマルチプレクサの構成を示す。図５のマル
チプレクサは、１つの液晶セルを２５６階調制御するた
めのものであり、電圧ＶEEを各々抵抗値Ｒを有する２５
６個の抵抗からなる抵抗アレイ１１０によって２５６段
階に分圧し、分圧することにより得られた階調電圧Ｖ1
〜Ｖ256 のうち、外部から入力される８ビットのデジタ
ルデータに従って１つを選択し、出力する。

【０００６】１０１〜１０８はラッチ回路及びレベルシ
フト回路であり、各々入力される８ビットのデジタルデ
ータの各ビット信号を所定の電圧系のビット信号にレベ
ルシフトして、各入力ビット信号の同相信号とその反転
信号を出力すると共に、クロック信号ＣＬＫに従って各
出力ビット信号の状態を保持する。ここでは、クロック
信号ＣＬＫがハイレベル（以下、「１」という）の時、
０Ｖ（「０」）と３Ｖ（「１」）の電圧で表される入力
ビット信号ＤL0〜ＤL7（ＤL0は最下位ビット）を、０Ｖ
（「０」）と５Ｖ（「１」）の電圧で表されるデジタル
信号にレベルシフトして、入力ビット信号と同相の出力
ビット信号ＤH0〜ＤH7と、それらを反転した反転出力ビ
ット信号＊ＤH0〜＊ＤH7を出力する。また、クロック信
号ＣＬＫがローレベル（以下、「０」という）の時は、
「０」になる直前の各出力ビット信号の状態を保持す
る。

【０００７】１０９−1 〜１０９−256 はスイッチ部で
あり、入力ビット信号ＤL0〜ＤL7の各々に対応する、８
つのＮチャネル電界効果トランジスタ（以下、ＮＦＥＴ
という）と、８つのＰチャネル電界効果トランジスタ
（以下、ＰＦＥＴという）により構成されている。ま
た、スイッチ部１０９−1 〜１０９−256 には、抵抗ア
レイ１１０によって、電圧ＶEEを２５６段階に分圧する
ことにより得られる階調電圧Ｖ1 〜Ｖ256 が各々入力さ
れ、各スイッチ部の出力は互いに接続されて図示せぬ液
晶セルと接続されている。さらに各ＦＥＴのゲートに
は、入力されたデジタルデータの値に応じていずれか１
つのスイッチ部のみ、全ＦＥＴがＯＮになるように、ラ
ッチ回路及びレベルシフト回路１０１〜１０８の各出力
と適宜接続されている。

【０００８】例えば、スイッチ部１０９−1 の場合、各
ＰＦＥＴのゲートには各々同相出力ビット信号ＤH0〜Ｄ
H7が入力され、また、各ＮＦＥＴのゲートには各々反転
出力ビット信号＊ＤH0〜＊ＤH7が入力されている。これ
により、スイッチ部１０９−1 は、ラッチ回路及びレベ
ルシフト回路１０１〜１０８に入力される入力ビット信
号ＤL0〜ＤL7が全て「０」の時、全ＦＥＴがＯＮとな
り、入力されている階調電圧Ｖ1 が液晶セルへ出力され
る。

【０００９】また、スイッチ部１０９−2 の場合、入力
ビット信号ＤL0に対応するＮＦＥＴのゲートにのみ同相
出力ビット信号ＤH0が入力され、その他のＮＦＥＴのゲ
ートには反転出力ビット信号＊ＤH1〜＊ＤH7が入力され
ている。またＰＦＥＴについては、入力ビット信号ＤL0
に対応するＰＦＥＴのゲートにのみ反転出力ビット信号
＊ＤH0が入力され、その他のＰＦＥＴのゲートには同相
出力ビット信号ＤH1〜ＤH7が入力されている。これによ
り、スイッチ部１０９−2 は、ラッチ回路及びレベルシ
フト回路１０１〜１０８に入力される入力ビット信号Ｄ
L0〜ＤL7のうちＤL0のみ「１」の時、全ＦＥＴがＯＮと
なり、入力されている階調電圧Ｖ2 が液晶セルへ出力さ
れる。

【００１０】このように図５のマルチプレクサでは、ラ
ッチ回路及びレベルシフト回路１０１〜１０８に入力さ
れる８ビットのデジタルデータをデコードし、その結果
に基づいて階調電圧Ｖ1 〜Ｖ256 のうちの１つを選択し
て液晶セルに出力することにより２５６階調制御を行っ
ている。

【００１１】上述したようなマルチプレクサは、液晶表
示装置の駆動回路に使用される場合、液晶表示装置に配
置された各薄膜トランジスタのソース線の数だけ必要に
なり、カラー表示を行う液晶表示装置であれば、１画素
当たり三原色の各色に対応する３つのマルチプレクサが
必要となるため、例えばＶＧＡ（video graphics arra
y）の場合、３×６４０＝１９２０個のマルチプレクサ
が必要となる。このように多数のマルチプレクサを含む
液晶表示装置の駆動回路は、通常Ｃ−ＭＯＳ（compleme
ntary metal oxide semiconductor）等によりＩＣ化さ
れ、そのＩＣチップはリードフレーム上に搭載後、樹脂
封止されて、あるいはＴＡＢテープ上に搭載されて、あ
るいは直接液晶表示装置のガラス板上に搭載されて、ド
ライバＩＣとして用いられる。そして、図６に示すよう
に、一般にドライバＩＣ１１５は、液晶表示装置本体１
１６の額縁部分（同図中斜線部）において、同図中、Ｘ
方向に一列に実装されている。

【００１２】

【発明が解決しようとする課題】ところで、今日、液晶
表示装置本体の小型化は、ノート型パーソナルコンピュ
ータに代表される携帯用電子機器において強く望まれる
所である。そして、この要望に応えるには、図６に示す
液晶表示装置本体１１６額縁部分のＹ方向の長さをでき
るだけ短くし、また、ドライバＩＣ１１５を液晶表示部
分１１７の幅（Ｘ方向の長さ）を大きく越えることなく
配置することにより、液晶表示装置本体１１６の額縁部
分の幅をできるだけ狭くする必要がある。

【００１３】特に、額縁部分のＹ方向の長さを短くする
には、ドライバＩＣのチップおいてＹ方向に対応する寸
法をできるだけ短くしなければならず、液晶表示装置の
駆動回路をＩＣ化するに当たっては、そのレイアウトに
おいて種々の工夫が行われている。例えば、図５に示し
たマルチプレクサの場合、前述したように１つの液晶表
示装置に多数のマルチプレクサが必要となるため、各液
晶セルに対応するマルチプレクサは、ＩＣチップ内にお
いてＸ方向に配置されることになる。また、レイアウト
的に上記マルチプレクサの入出力はＹ方向に位置した方
が都合がよい。このような理由から図５のマルチプレク
サの場合、同図中、左右方向がＸ方向に対応し、上下方
向がＹ方向に対応する。

【００１４】ここで、図５のマルチプレクサは、１つの
スイッチ部につきＹ方向に２列のＦＥＴ列を有するので
Ｙ方向の長さが長くなってしまう。また、このようなマ
ルチプレクサをＩＣ化すると、ｐ型ウェルとｎ型ウェル
が入り組むことになり、レイアウトの効率が低下してし
まう。これらを改善する目的で、例えばスイッチ部を図
７に示すような回路にすることが考えられる。

【００１５】図７に示すスイッチ部１２０−1 〜１２０
−256 は各々８つのＰＦＥＴと８つのＮＦＥＴを１列に
配したものであり、図５に示すマルチプレクサのスイッ
チ部と同様、８ビットのデジタルデータの値に応じて１
つのスイッチ部のみ全ＦＥＴがＯＮになるように、各Ｆ
ＥＴのゲートがラッチ回路及びレベルシフト回路１０１
〜１０８の各出力と接続される。このような構成のスイ
ッチ部であれば、１つのスイッチ部につきＦＥＴ列が１
列となるので、図５のマルチプレクサよりもＹ方向の長
さの大幅な短縮が期待できる。

【００１６】しかしながら、図７に示すスイッチ部を用
いてマルチプレクサを構成する場合、ＩＣチップにおい
てＸ方向に対応する長さが図５のものよりも確実に長く
なってしまう。また、ラッチ回路及びレベルシフト回路
１０１〜１０８から出力される同相出力ビット信号ＤH0
〜ＤH7および反転出力ビット信号＊ＤH0〜＊ＤH7の配線
も倍増してしまうため、ＩＣチップ全体の面積を減少さ
せるには至らない。

【００１７】この発明は、このような事情に鑑みてなさ
れたものであり、液晶表示装置のドライバＩＣのチップ
サイズを大幅に縮小することができるマルチプレクサを
提供することを目的としている。

【００１８】

【課題を解決するための手段】請求項１記載の発明は、
各々異なる電圧値を有する２^m 種類の入力信号のうち、
ｍビットのデジタルデータにより１つの入力信号を選択
し、出力するマルチプレクサにおいて、前記ｍビットの
デジタルデータのうちｎ（１＜ｎ＜ｍ）ビットのデジタ
ルデータをデコードするデコーダ回路と、前記２^m 種類
の入力信号が２^m- ⁿ 種類ずつ各々に入力された２ⁿ 個の
選択回路であって、前記デコーダ回路のデコード結果に
より選択される何れか１つの選択回路が、前記ｍビット
のデジタルデータのうち、ｍ−ｎビットのデータに基づ
いて前記入力された２^m-n 種類の入力信号のうち１つの
入力信号を選択する２ⁿ 個の選択回路とを具備して成
り、前記デコーダ回路および前記２ⁿ 個の選択回路が複
数の配線層を有する半導体基板に形成されていることを
特徴とするマルチプレクサである。

【００１９】請求項２記載の発明は、請求項１記載のマ
ルチプレクサにおいて、前記デコーダ回路と前記２ⁿ 個
の選択回路の間に設けられた配線と、前記２ⁿ 個の選択
回路の各々に入力されるｍ−ｎビットのデータ線とが、
前記複数の配線層のうち、各々異なる配線層に形成され
ることを特徴とする。

【００２０】請求項３記載の発明は、請求項２記載のマ
ルチプレクサにおいて、前記デコーダ回路と前記２ⁿ 個
の選択回路の間に設けられた配線と、前記前記２ⁿ 個の
選択回路の各々に入力されるｍ−ｎビットのデータ線と
は、互いに平行して、かつ、重なり合って形成される区
間を有し、該区間において、前記デコーダ回路と前記２
ⁿ 個の選択回路の間に設けられた配線の幅と前記ｍ−ｎ
ビットのデータ線の幅との差が最小になる前記ｎの値に
より形成されることを特徴とする。

【００２１】請求項４記載の発明は、請求項１ないし３
のうちいずれか１項に記載のマルチプレクサにおいて、
前記２ⁿ 個の選択回路のそれぞれは、複数個のＮチャネ
ルＭＯＳＦＥＴと複数個のＰチャネルＭＯＳＦＥＴとが
直列に接続されて構成されることを特徴とする。

【００２２】請求項５記載の発明は、請求項１ないし３
のうちいずれか１項に記載のマルチプレクサにおいて、
前記２ⁿ 個の選択回路のそれぞれは、前記入力電圧が所
定電圧値以上の場合にはＰチャネルＭＯＳＦＥＴのみに
より、前記入力電圧が所定電圧値以下の場合にはＮチャ
ネルＭＯＳＦＥＴのみにより構成されることを特徴とす
る。

【００２３】請求項６記載の発明は、請求項５記載のマ
ルチプレクサにおいて、前記所定電圧値は、前記Ｐチャ
ネルＭＯＳＦＥＴのＯＮ抵抗と前記ＮチャネルＭＯＳＦ
ＥＴのＯＮ抵抗とが同一になる電圧値であることを特徴
とする。

【００２４】請求項７記載の発明は、請求項１ないし３
のうちいずれか１項に記載のマルチプレクサにおいて、
前記２ⁿ 個の選択回路のそれぞれは、前記入力電圧が第
１電圧値以上の場合にはＰチャネルＭＯＳＦＥＴのみに
より、前記入力電圧が第２電圧値以下の場合にはＮチャ
ネルＭＯＳＦＥＴのみにより、前記入力電圧が第１電圧
値未満で第２電圧値を超える場合には、ＰチャネルＭＯ
ＳＦＥＴとＮチャネルＭＯＳＦＥＴとにより構成される
ことを特徴とする。

【００２５】

【発明の実施の形態】以下、図面を参照して、この発明
の一実施例について説明する。図１および図２は本実施
形態におけるマルチプレクサの回路構成を示すブロック
図である。このマルチプレクサは、図５と同様に、所定
の電圧を抵抗アレイ等により２５６段階に分圧して得ら
れる階調電圧のうち１つを、外部から入力される８ビッ
トのデジタルデータに基づいて選択し、図示せぬ液晶セ
ルへ出力するものである。

【００２６】図１において、１０１〜１０８は、従来か
ら知られているラッチ回路及びレベルシフト回路であ
り、クロック信号ＣＬＫが「１」の時は、０Ｖ
（「０」）と３Ｖ（「１」）の電圧で表される入力ビッ
ト信号ＤL0〜ＤL7（ＤL0は最下位ビット）を、０Ｖ
（「０」）と５Ｖ（「１」）の電圧で表されるデジタル
信号にレベルシフトして、入力ビット信号と同相の出力
ビット信号ＤH0〜ＤH7と、それらを反転した反転出力ビ
ット信号＊ＤH0〜＊ＤH7を出力する。また、クロック信
号ＣＬＫが「０」の時は、クロック信号ＣＬＫが「０」
になる直前の各出力信号の状態を保持する。

【００２７】３−1 〜３−8 は、ＰＦＥＴスイッチ部で
あり、各ＰＦＥＴスイッチ部には、図５と同様、所定の
電圧を抵抗等によって２５６段階に分圧することにより
得られる階調電圧Ｖ1 〜Ｖ256 のうち各々３２種類の階
調電圧が入力されている。すなわち、図示するように、
ＰＦＥＴスイッチ部３−1 には階調電圧Ｖ1 〜Ｖ32が各
ＰＦＥＴ列の一端にそれぞれ入力され、以下、ＰＦＥＴ
スイッチ部３−i （iは２から８までの整数）には階調
電圧Ｖ32(i-1)+1 〜Ｖ32i が各々入力されている。な
お、図１において、この階調電圧Ｖ1 〜Ｖ256 は、Ｖ1
を最小電圧とし、以下、Ｖ2 、Ｖ3 、…、Ｖ256 の順で
電圧が高くなるように構成しても良いし、この反対の関
係でも良い。さらには、階調電圧Ｖ1 〜Ｖ256 は、階調
電圧の値の大小に係わらず任意に入力しても良い。

【００２８】ここで、各ＰＦＥＴスイッチ部は全て同じ
構成であるため、以下、ＰＦＥＴスイッチ部３−1 を例
にあげ、ＰＦＥＴスイッチ部の構成を説明する。ＰＦＥ
Ｔスイッチ部は、６つのＰＦＥＴを直列接続したＰＦＥ
Ｔ列を３２列有し、各ＰＦＥＴ列の一端には上述した３
２種類の階調電圧が個々に入力されている。また、各Ｐ
ＦＥＴ列の６つのＰＦＥＴのうち、５つのＰＦＥＴのゲ
ートには、ラッチ回路及びレベルシフト回路１０１〜１
０５に入力される下位５ビットのデジタルデータＤL0〜
ＤL4の値（０００００〜１１１１１）に応じて、いずれ
か１つのＦＥＴ列の５つ全てのＰＦＥＴがＯＮになるよ
うに、適宜、同相出力ビット信号ＤH0〜ＤH4または反転
出力ビット信号＊ＤH0〜＊ＤH4が入力されている。

【００２９】一方、残りの１つのＰＦＥＴのゲートに
は、全ＰＦＥＴ列に共通して反転選択信号＊Ｓ1 （詳し
くは後述する）が入力されている。これにより、各反転
選択信号＊Ｓ1 が「０」の時、ＦＥＴ列に反転選択信号
が共通して入力されるＰＦＥＴはそれぞれＯＮになり、
ＰＦＥＴスイッチ部３−1 がアクティブ状態、すなわ
ち、ＰＦＥＴスイッチ部３−1 内の３２列のＰＦＥＴ列
のうち、同相出力ビット信号ＤH0〜ＤH4および反転出力
ビット信号＊ＤH0〜＊ＤH4により、いずれか１つのＰＦ
ＥＴ列に入力された階調電圧が、液晶セルへ出力され得
る状態となる。

【００３０】また、他のＰＦＥＴスイッチ部３−2 〜３
−8 については、各々に対して入力される反転選択信号
の種類が異なるのみで、各ＰＦＥＴ列の５つのＰＦＥＴ
のゲートに入力される同相出力ビット信号ＤH0〜ＤH4ま
たは反転出力ビット信号＊ＤH0〜＊ＤH4の関係はＰＦＥ
Ｔスイッチ部３−1 と同様である。

【００３１】４−1 〜４−8 はＮＦＥＴスイッチ部であ
り、各ＮＦＥＴスイッチ部は、直列に接続された６つの
ＮＦＥＴを１つのＮＦＥＴ列として３２のＮＦＥＴ列か
らなっている。また、ＰＦＥＴスイッチ部３−1 〜３−
8 と同様、各ＮＦＥＴ列には階調電圧Ｖ1 〜Ｖ256 が各
々入力され、各ＮＦＥＴ列を構成する６つのＮＦＥＴの
うち、１つのＮＦＥＴのゲートには選択信号Ｓ1 〜Ｓ8
（詳しくは後述する）のいずれか１つの選択信号が共通
して入力されている。

【００３２】そして、残りの５つのＮＦＥＴのゲートに
は、ラッチ回路及びレベルシフト回路１０１〜１０５に
入力されるデジタルデータＤL0〜ＤL4の値に応じて、い
ずれか１つのＦＥＴ列の５つ全てのＰＦＥＴがＯＮにな
るように、適宜、同相出力ビット信号ＤH0〜ＤH4または
反転出力ビット信号＊ＤH0〜＊ＤH4が入力されている。

【００３３】上述したＰＦＥＴスイッチ部３−1 〜３−
8 とＮＦＥＴスイッチ部４−1 〜４−8 は、各々対応す
るスイッチ部において同じ電圧が入力されているＦＥＴ
列同士が接続されており、さらに各ＦＥＴ列間も互いに
接続されて最終的に各スイッチ部の全出力は１つの液晶
セルに接続されている。また、共に同じ３２種類の階調
電圧が入力されたＰＦＥＴスイッチ部とＮＦＥＴスイッ
チ部は、正論理と負論理の違いはあるものの、同一の選
択信号によってアクティブ状態となる。

【００３４】なお、上記構成では、選択回路はＰＦＥＴ
スイッチとＮＦＥＴスイッチを共に備える構成となって
いるが、階調電圧Ｖ1 〜Ｖ256 の階調電圧の値によっ
て、どちらか一方のＦＥＴスイッチ列のみで構成するこ
とも可能である。すなわち、階調電圧の電圧値が所定電
圧以上の値では、ＮＦＥＴスイッチがハイインピーダン
スの状態になるため、ＰＦＥＴスイッチのみで動作させ
ることが可能であり、逆に階調電圧の電圧値が所定電圧
以下の値では、ＰＦＥＴスイッチがハイインピーダンス
の状態になるため、ＮＦＥＴスイッチのみで動作させる
ことが可能である。

【００３５】さらに、前記所定電圧を技術的に限定すれ
ば、階調電圧の電圧値が、ＰＦＥＴのＯＮ抵抗とＮＦＥ
ＴのＯＮ抵抗が一致する入力電圧であると限定すること
が可能である。すなわち、階調電圧の電圧値が低くなる
とＰＦＥＴのＯＮ抵抗が高くなり、階調電圧の電圧値が
高くなるとＮＦＥＴのＯＮ抵抗が高くなるが、ＰＦＥＴ
のＯＮ抵抗とＮＦＥＴのＯＮ抵抗が一致する電圧以上で
は、ＰＦＥＴスイッチのみで動作させ、ＰＦＥＴのＯＮ
抵抗とＮＦＥＴのＯＮ抵抗が一致する電圧以下ではＮＦ
ＥＴスイッチのみで動作させるというものである。

【００３６】上述のように、選択回路をどちらか一方の
ＦＥＴスイッチ列のみで構成すると、トランジスタの数
を半減させることが可能となり、液晶表示装置のドライ
バＩＣのチップサイズを大幅に縮小することが可能とな
る。このように、選択回路をどちらか一方のＦＥＴスイ
ッチ列のみで構成すると、チップサイズを大幅に縮小す
ることが可能となるが、ＰＦＥＴのＯＮ抵抗とＮＦＥＴ
のＯＮ抵抗が一致する電圧付近における、ＦＥＴスイッ
チのスイッチング動作をより確実に保証するために、そ
の電圧付近では、ＰＦＥＴとＮＦＥＴを共に備える構成
にすることが好ましい。

【００３７】すなわち、請求項７に記載されている構成
によることであり、入力電圧が第１電圧値以上では、選
択回路をＰＦＥＴのみで構成し、入力電圧が第２電圧値
以下では、選択回路をＮＦＥＴのみで構成し、第１電圧
値未満で第２電圧値を越える電圧値では、ＰＦＥＴおよ
びＮＦＥＴで、選択回路を構成するというものである。
そして、第１電圧値は、ＮＦＥＴのＯＮ抵抗が実質的に
無限大と考えられる抵抗値となる際の入力電圧値とすれ
ばよく、具体的には、例えば最も低い階調電圧値でのＮ
ＦＥＴのＯＮ抵抗値の２０倍のＯＮ抵抗値となる入力電
圧値とすればよい。同様に第２電圧値は、例えばＰＦＥ
ＴのＯＮ抵抗が実質的に無限大と考えられる抵抗値とな
る際の入力電圧値とすればよく、具体的には最も低い階
調電圧値でのＰＦＥＴのＯＮ抵抗値の２０倍のＯＮ抵抗
値となる入力電圧値とすればよい。このようにＦＥＴス
イッチ列を構成すると、確実なスイッチ動作を保証した
上で、チップサイズを大幅に縮小することが可能とな
る。

【００３８】また、図２において、１はデコーダであ
り、ラッチ回路及びレベルシフト回路１０６，１０７，
１０８から出力される上位３ビットの同相出力ビット信
号ＤH5，ＤH6，ＤH7および反転出力ビット信号＊ＤH5，
＊ＤH6，＊ＤH7をデコードし、その結果を選択信号Ｓ1
〜Ｓ8 としてＮＦＥＴスイッチ部４−1 〜４−8 の各々
へ出力する。また、選択信号Ｓ1 〜Ｓ8 はインバータ群
２により論理が反転されて反転選択信号＊Ｓ1 〜＊Ｓ8
としてＰＦＥＴスイッチ部３−1 〜３−8 の各々へ出力
される。ここで、デコーダ１の真理値表を以下に示す。
すなわち、表１は、図２のデコーダ１として用いられる
ことができるデコーダの真理値表であり、上記ＤH7，Ｄ
H6，ＤH5の信号に対して、および、それらの反転信号＊
ＤH7，＊ＤH6，＊ＤH5の信号に対して、選択信号Ｓ１〜
Ｓ８の値がどのようになるかを示したものである。

【表１】

【００３９】次に、上述したマルチプレクサの動作につ
いて説明する。まず、ラッチ回路及びレベルシフト回路
１０１〜１０８にデジタルデータＤL0〜ＤL8が入力され
ると、ラッチ回路及びレベルシフト回路１０１〜１０８
は、各入力ビット信号を昇圧して各々同相出力ビット信
号ＤH0〜ＤH7と反転出力ビット信号＊ＤH0〜＊ＤH7とを
出力する。そして、このうち上位３ビットの同相出力ビ
ット信号ＤH5〜ＤH7と反転出力ビット信号＊ＤH5〜＊Ｄ
H7は、デコーダ１によってデコードされ、その結果は選
択信号Ｓ1 〜Ｓ8 として出力される。

【００４０】デコーダ１から出力された選択信号Ｓ1 〜
Ｓ8 は、ＮＦＥＴスイッチ部４−1〜４−8 に各々入力
されると共に、インバータ群２を通過して反転選択信号
＊Ｓ1 〜＊Ｓ8 として、各々ＰＦＥＴスイッチ部３−1
〜３−8 に入力される。これにより、共に同じ３２種類
の電圧が入力された１組のＰＦＥＴスイッチ部とＮＦＥ
Ｔスイッチ部がアクティブ状態になる。そして、アクテ
ィブ状態になったＰＦＥＴスイッチ部とＮＦＥＴスイッ
チ部において、同相出力ビット信号ＤH0〜ＤH4および反
転出力ビット信号＊ＤH0〜＊ＤH4の状態により、いずれ
か１つのＦＥＴ列が全てＯＮとなり、そのＦＥＴ列に入
力された電圧が液晶セルへ出力される。

【００４１】例えば、クロック信号ＣＬＫが「１」の
時、ラッチ回路及びレベルシフト回路１０１〜１０８に
入力されたデジタルデータＤH0〜ＤH7が２進数で「００
０００００１」であった場合、ラッチ回路及びレベルシ
フト回路１０６〜１０８から同相出力ビット信号ＤH5〜
ＤH7「０００」と反転出力ビット信号＊ＤH5〜＊ＤH7
「１１１」がデコーダ１へ出力され、デコードされた結
果、選択信号Ｓ1 〜Ｓ8 はＳ1 のみ「１」（反転選択信
号は＊Ｓ1 のみ「０」）となり、これによりＰＦＥＴス
イッチ部３−1 とＮＦＥＴスイッチ部４−1 のみがアク
ティブ状態になる。

【００４２】そして、ＰＦＥＴスイッチ部３−1 および
ＮＦＥＴスイッチ部４−1 では、ラッチ回路及びレベル
シフト回路１０１〜１０５から出力される同相出力ビッ
ト信号ＤH0〜ＤH4と反転出力ビット信号＊ＤH0〜＊ＤH4
が、それぞれ「００００１」および「１１１１０」とな
るので、階調電圧Ｖ2 が入力されたＦＥＴ列のみ全ＦＥ
ＴがＯＮとなり、階調電圧Ｖ2 が液晶セルに出力され
る。

【００４３】このように、本実施形態のマルチプレクサ
においては、８ビットのデジタルデータの内、最上位ビ
ットから上位３ビット目までのデータに基づいて８組の
スイッチ部のうち１組を選択し、選択されたスイッチ部
は、最下位ビットから５ビット目までのデータに基づい
て、入力されている３２種類の階調電圧のうち１つを選
択して液晶セルへ出力する。

【００４４】次に、図１および図２に示すマルチプレク
サをＣＭＯＳ集積回路化する場合のレイアウトについて
説明する。図３は、マルチプレクサを図１および図２に
示す構成にすることにより、ＩＣチップの面積を大幅に
減小できることが顕著に示される部分（ＮＦＥＴスイッ
チ部４−1 〜４−8 周辺）のパターンを模式的に示した
模式図である。ここで、ＣＭＯＳ集積回路化に際して図
１内のＰＦＥＴおよびＮＦＥＴは、半導体基板上ではそ
れぞれＰＭＯＳトランジスタとＮＭＯＳトランジスタと
して形成されるので、図１のＰＦＥＴスイッチ部および
ＮＦＥＴスイッチ部は各々ＰＭＯＳスイッチ部およびＮ
ＭＯＳスイッチ部と言い換えることとする。また、図中
左右方向が図６の額縁部分のＸ方向に対応し、上下方向
がＹ方向に対応する。

【００４５】図３において、１１，１１，…は各々Ｐ型
半導体基板上に形成されたＮ型拡散領域であり、１２〜
２２は各Ｎ型拡散領域１１上に形成されたポリシリコン
配線である。また、ポリシリコン配線１２，１４，１
６，１８，２０にはそれぞれ同相出力ビット信号ＤH4，
ＤH3，ＤH2，ＤH1，ＤH0が、また、ポリシリコン配線１
３，１５，１７，１９，２１にはそれぞれ反転出力ビッ
ト信号＊ＤH4，＊ＤH3，＊ＤH2，＊ＤH1，＊ＤH0が出力
されている。そして、各ＮＭＯＳスイッチ部内における
ポリシリコン配線２２には、各ＮＭＯＳスイッチ部に対
応する選択信号が入力される。

【００４６】２３はゲート電極であり、必要に応じて各
Ｎ型拡散領域１１とポリシリコン配線１２〜２２の交点
に設けられ、これによりＮＭＯＳトランジスタを形成す
る。ここで、ゲート電極２３が形成される位置について
は、図１における各ＮＦＥＴのゲートと、同相出力ビッ
ト信号ＤH0〜ＤH4および反転出力ビット信号＊ＤH0〜＊
ＤH4との接続関係に対応するため、その説明を省略す
る。

【００４７】２４〜３１はそれぞれアルミニウム配線で
あり、各Ｎ型拡散領域１１およびポリシリコン配線１２
〜２２の上面に形成された絶縁膜（図示略）上に設けら
れている。すなわち、図３のレイアウトには絶縁膜によ
って隔てられたポリシリコン配線層とアルミニウム配線
層の２つの配線層が存在し、これにより、ポリシリコン
配線とアルミニウム配線を重ねて設けることができる。
上述した各アルミニウム配線のうちアルミニウム配線２
４，２４，…は、階調電圧Ｖ1 〜Ｖ256 を各ＮＭＯＳト
ランジスタにそれぞれ入力するための入力信号ラインで
ある。また、アルミニウム配線２５は、各ＮＭＯＳスイ
ッチ部からの出力が接続される出力信号ラインである。
さらに、アルミニウム配線２６〜３１は、デコーダ１か
ら出力される選択信号Ｓ2 〜Ｓ8 をＮＭＯＳスイッチ部
４−2 〜４−8 の各々に入力するための選択信号ライン
である。

【００４８】上述したマルチプレクサのレイアウトの場
合、ＮＭＯＳスイッチ部をアクティブ状態にするため
に、各ＮＭＯＳトランジスタにデコーダ１から出力され
る選択信号を供給するためのポリシリコン配線は各ＮＭ
ＯＳスイッチ部につき１本で済み、また、デコーダ１か
ら各ＮＭＯＳスイッチ部までの選択信号ラインにはアル
ミニウム配線を使用することができる。したがって、前
述したように、アルミニウム配線層とポリシリコン配線
層は、絶縁膜によって隔てられているので、図３に示す
ように、選択信号Ｓ2 〜Ｓ8 が通過するアルミニウム配
線２６〜３１をポリシリコン配線１６〜２１に重ねて形
成することができる。

【００４９】したがって、図３において、各ＮＭＯＳス
イッチ部に対してＸ方向に並設される配線の数は、出力
ライン２５とポリシリコン配線１２〜２２の１２本とな
る。また、マルチプレクサ全体で見た場合、Ｘ方向の配
線は２本の出力ラインと２２本のポリシリコン配線とな
る。これを図７に示すスイッチ部と比べた場合、図７の
スイッチ部は、２本の出力ラインと３２本のポリシリコ
ン配線を要する。すなわち、本実施形態のマルチプレク
サは、従来のマルチプレクサのレイアウトに比べ、Ｘ方
向に並設される配線を１０本少なくすることができる。
したがって、１つのマルチプレクサにつき、ＩＣチップ
においてＸ方向に対応する長さを１０本の配線の分、短
かくすることができる。これをドライバＩＣ全体で考え
た場合、すでに述べたように、マルチプレクサは液晶表
示装置に配された各ソース線の数だけ必要となる（ＶＧ
Ａで１９２０個）なるため、Ｘ方向に対応するＩＣチッ
プの長さが大幅に短縮されると言える。

【００５０】なお、本実施形態においては、８ビットの
デジタルデータにより２５６階調制御を行う場合のマル
チプレクサを例にあげ、上記デジタルデータの上位３ビ
ットをデコードすることにより各ＦＥＴスイッチ部の選
択信号としたが、この選択信号を発生するために用いる
ビット数は、半導体チップに要求される性能等を勘案し
て決定されるポリシリコン配線およびアルミニウム配線
の幅、各配線の間隔、および、配線層の層数を考慮し、
最小の配線領域となるように決定すれば良い。

【００５１】

【発明の効果】以上説明したように、本発明のマルチプ
レクサによれば、２^m 種類の入力信号を２^m-n 種類ずつ
２ⁿ 個の選択回路にそれぞれ入力し、デコーダ回路によ
りｍビットのデジタルデータのうち、ｎ（１＜ｎ＜ｍ）
ビットのデジタルデータをデコードした結果により指定
された上記選択回路において、入力されている２^m-n 種
類の入力信号のうち１つをｍ−ｎビットのデータに基づ
いて出力するので、本マルチプレクサを複数の配線層を
有する半導体基板に形成する場合、デコーダ回路と前記
２ⁿ 個の選択回路の間に設けられる配線と、２ⁿ 個の選
択回路の各々に入力されるｍ−ｎビットのデータ線と
を、各々異なる配線層に重ねて形成することができる。
また、これにより半導体基板上に形成される配線に要す
る幅を減小させることができ、よって液晶表示装置のド
ライバＩＣのチップサイズを小さくすることができる。

【図面の簡単な説明】

【図１】この発明の一実施例によるマルチプレクサの
構成を示すブロック図である。

【図２】同マルチプレクサのデコーダ周辺の構成を示
すブロック図である。

【図３】同マルチプレクサを半導体基板上に形成する
場合のレイアウトの一部を示す模式図である。

【図４】ＴＦＴ駆動方式の原理を説明するための説明
図である。

【図５】従来のマルチプレクサの構成の一例を示すブ
ロック図である。

【図６】液晶表示装置の額縁部分およびドライバＩＣ
の配置を説明するための説明図である。

【図７】従来のマルチプレクサにおけるスイッチ部の
他の構成例を説明するための説明図である。

【符号の説明】

１……デコーダ、２……インバータ群、３−1 〜３−8
……ＰＦＥＴスイッチ部、４−1 〜４−8 ……ＮＦＥＴ
スイッチ部，１１……Ｎ型拡散領域、１２〜２２……ポ
リシリコン配線、２３……ゲート電極、２４〜３１……
アルミニウム配線、１０１〜１０８……ラッチ回路及び
レベルシフト回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者山田繁神奈川県川崎市幸区堀川町580番の15 株式会社東芝半導体システム技術センター内 (72)発明者南崎浩徳神奈川県川崎市幸区堀川町580番の15 株式会社東芝半導体システム技術センター内 (72)発明者田口隆神奈川県川崎市幸区堀川町580番の15 株式会社東芝半導体システム技術センター内

Claims

【特許請求の範囲】

【請求項１】各々異なる電圧値を有する２^m 種類の入
力信号のうち、ｍビットのデジタルデータにより１つの
入力信号を選択し、出力するマルチプレクサにおいて、前記ｍビットのデジタルデータのうちｎ（１＜ｎ＜ｍ）
ビットのデジタルデータをデコードするデコーダ回路
と、前記２^m 種類の入力信号が２^m-n 種類ずつ各々に入力さ
れた２ⁿ 個の選択回路であって、前記デコーダ回路のデ
コード結果により選択される何れか１つの選択回路が、
前記ｍビットのデジタルデータのうち、ｍ−ｎビットの
データに基づいて前記入力された２^m-n 種類の入力信号
のうち１つの入力信号を選択する２ⁿ 個の選択回路とを
具備して成り、前記デコーダ回路および前記２ⁿ 個の選択回路が複数の
配線層を有する半導体基板に形成されていることを特徴
とするマルチプレクサ。
【請求項２】前記デコーダ回路と前記２ⁿ 個の選択回
路の間に設けられた配線と、前記２ⁿ 個の選択回路の各
々に入力されるｍ−ｎビットのデータ線とが、前記複数
の配線層のうち、各々異なる配線層に形成されることを
特徴とする請求項１記載のマルチプレクサ。
【請求項３】前記デコーダ回路と前記２ⁿ 個の選択回
路の間に設けられた配線と、前記２ⁿ 個の選択回路の各
々に入力されるｍ−ｎビットのデータ線とは、互いに平
行して、かつ、重なり合って形成される区間を有し、該
区間において、前記デコーダ回路と前記２ⁿ 個の選択回
路の間に設けられた配線の幅と前記ｍ−ｎビットのデー
タ線の幅との差が最小になる前記ｎの値により形成され
ることを特徴とする請求項２記載のマルチプレクサ。
【請求項４】前記２ⁿ 個の選択回路のそれぞれは、複
数個のＮチャネルＭＯＳＦＥＴと複数個のＰチャネルＭ
ＯＳＦＥＴとが直列に接続されて構成されることを特徴
とする請求項１ないし３のうちいずれか１項に記載のマ
ルチプレクサ。
【請求項５】前記２ⁿ 個の選択回路のそれぞれは、前
記入力電圧が所定電圧値以上の場合にはＰチャネルＭＯ
ＳＦＥＴのみにより、前記入力電圧が所定電圧値以下の
場合にはＮチャネルＭＯＳＦＥＴのみにより構成される
ことを特徴とする請求項１ないし３のうちいずれか１項
に記載のマルチプレクサ。
【請求項６】前記所定電圧値は、前記ＰチャネルＭＯ
ＳＦＥＴのＯＮ抵抗と前記ＮチャネルＭＯＳＦＥＴのＯ
Ｎ抵抗とが同一になる電圧値であることを特徴とする請
求項５に記載のマルチプレクサ。
【請求項７】前記２ⁿ 個の選択回路のそれぞれは、前
記入力電圧が第１電圧値以上の場合にはＰチャネルＭＯ
ＳＦＥＴのみにより、前記入力電圧が第２電圧値以下の
場合にはＮチャネルＭＯＳＦＥＴのみにより、前記入力
電圧が第１電圧値未満で第２電圧値を超える場合には、
ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとに
より構成されることを特徴とする請求項１ないし３のう
ちいずれか１項に記載のマルチプレクサ。