KR101420537B1

KR101420537B1 - 전자부품 내장기판 및 전자부품 내장기판의 제조방법

Info

Publication number: KR101420537B1
Application number: KR1020120146426A
Authority: KR
Inventors: 김봉수
Original assignee: 삼성전기주식회사
Priority date: 2012-12-14
Filing date: 2012-12-14
Publication date: 2014-07-16
Anticipated expiration: 2032-12-14
Also published as: JP6336267B2; KR20140077518A; JP2014120771A; US20140166343A1; US9386702B2; TW201444428A

Abstract

본 발명은 전자부품 내장기판 및 전자부품 내장기판의 제조방법에 관한 것으로, 전자부품의 외부전극에 접촉되는 제1 비아의 제1 접촉부가 도체패턴에 접촉되는 제2 비아의 제2 접촉부의 단면적보다 크게 함으로써 비아의 크랙 발생률이 감소될 수 있으므로, 제조공정의 수율 및 사용과정에서의 신뢰성이 향상될 수 있다는 유용한 효과를 제공한다.

Description

전자부품 내장기판 및 전자부품 내장기판의 제조방법{SUBSTRATE EMBEDING ELECTRONIC ELEMENT AND MENUFACTURING OF SUBSTRATE EMBEDING ELECTRONIC ELEMENT}

본 발명은 전자부품 내장기판 및 전자부품 내장기판의 제조방법에 관한 것이다.

최근 들어 전자기기의 소형화 및 슬림화 추세가 가속화 되고 있는 가운데, 기판을 복층화하고, 기판 내부에 각종 전자부품들을 내장하는 기술이 제안되고 있다.

특허문헌1의 도2 등에는 능동소자와 수동소자 등의 전자부품이 내장된 인쇄회로기판의 단면 구조가 개시되어 있는데, 이러한 전자부품들을 인쇄회로기판 외면의 회로패턴과 연결시키기 위한 비아들이 구비된다.

또한, 다층 인쇄회로기판의 경우 그 내부에 전자부품이 내장될 뿐만 아니라, 별도의 내부 회로패턴도 구비될 수 있으며, 이들 내부 회로패턴 또한 비아에 의하여 상층 또는 하층과 전기적으로 연결되고 있다.

이러한 전자부품 내장형 다층 회로기판은 다양한 재질로 이루어진 구성요소들이 내부에 배치되는데, 각각의 구성요소들을 구현하는 재질들은 서로 상이한 특성을 발현하게 된다.

재질별로 상이한 특성에는 열팽창계수(Coefficient of Thermal Expansion ; TE)도 포함되는데, 이에 따라, 제조공정 및 사용시 전자기기가 받는 열적 충격 등에 의하여 휨 변형(warpage)이 발생하게 된다.

한편, 전자기기의 소형화 및 슬림화 추세에 따라, 기판에 내장되는 전자부품의 크기도 점차 소형화 되며, 기판 자체의 두께도 얇아지고 있는 상황에서, 기판의 휨 변형은 전자부품이나 회로패턴과 비아의 연결부에 균열(Crack)을 유발시킬 수 있고, 이에 따라 전자기기의 신뢰성이 저하된다는 문제점이 있었다.

이에 따라, MLCC 등의 전자부품들의 외부전극과 비아의 접촉 영역에서 크랙이 발생하여 제조과정에서의 불량률이 높아지고 및 제품 수명이 단축되는 문제가 초래되고 있었다.

또한, 이러한 문제들은 기판 내부에 내장되는 전자부품의 소형화, 기판의 슬림화 및 비아의 소형화가 심화될수록 더 심각한 문제로 부각된다.

대한민국공개특허공보 제2011-0006525호

상기와 같은 문제점들을 해결하기 위하여 창안된 본 발명은 신뢰성이 향상된 전자부품 내장기판을 제공하는 것을 목적으로 한다.

또한, 본 발명은 신뢰성이 향상된 전자부품 내장기판을 제조할 수 있는 전자부품 내장기판의 제조방법을 제공하는 것을 목적으로 한다.

상기와 같은 목적을 달성하기 위하여 창안된 본 발명의 일실시예에 따른 저자부품 내장기판은, 캐비티가 형성된 절연층; 상기 캐비티에 삽입되며 외부전극을 포함하는 전자부품; 상기 절연층 표면 상에 구비되는 도체패턴; 상기 절연층 상에 구비되며 상기 도체패턴 및 상기 전자부품을 커버하는 빌드업 절연층; 상기 빌드업 절연층을 관통하여 상기 외부전극과 접촉하는 제1 접촉부를 갖는 제1 비아; 및 상기 빌드업 절연층을 관통하며 상기 도체패턴과 접촉하고 상기 제1 접촉부보다 단면적이 작은 제2 접촉부를 갖는 제2 비아;를 포함할 수 있다.

이때, 상기 전자부품은 MLCC일 수 있다.

또한, 상기 도체패턴에는 복수 개의 비아가 접촉되며, 상기 제2 비아는 상기 도체패턴에 형성된 비아들 가운데 상기 제1 비아에 가장 가까운 위치에 형성된 비아일 수 있다.

또한, 상기 전자부품과 상기 제1 비아가 접촉되는 면과, 상기 도체패턴과 상기 제2 비아가 접촉되는 면은 동일한 수평면 상에 위치될 수 있다.

이때, 상기 제1 비아 및 상기 제2 비아는 동일한 높이를 가질 수 있다.

또한, 상기 제1 접촉부의 단면적은, 상기 제2 접촉부 단면적의 1.37배 이상이 되도록 하는 것이 바람직하다.

또한, 상기 제1 접촉부의 직경은 35um 이상인 것이 바람직하다.

또한, 상기 제1 접촉부의 직경은, 상기 제2 접촉부 직경의 1.17배 이상인 것이 바람직하다.

또한, 상기 제1 비아의 최대 직경은, 상기 제2 비아의 최대 직경보다 큰 것이 바람직하다.

또한, 상기 도체패턴의 표면은 상기 외부전극의 표면보다 더 큰 조도를 가질 수 있다.

또한, 상기 빌드업 절연층은 상기 캐비티 및 상기 전자부품 사이의 공간을 채우는 것일 수 있고, 상기 빌드업 절연층은 상기 절연층의 상부 및 하부에 구비될 수 있다.

또한, 상기 도체패턴은 상기 절연층의 상면 및 하면에 구비되며, 상기 제2 비아는 상기 절연층의 상부 및 하부에서 상기 도체패턴과 접촉될 수 있다.

또한, 상기 제1 비아는 상기 절연층의 상부 및 하부에서 상기 외부전극과 접촉될 수 있다.

본 발명의 일실시예에 따른 전자부품 내장기판의 제조방법은, 절연층에 캐비티를 형성하는 단계; 상기 캐비티 내부로 외부전극을 포함하는 전자부품을 삽입하고, 상기 절연층 표면 상에 도체패턴을 형성하는 단계; 상기 절연층 상에서 상기 도체패턴 및 상기 전자부품을 커버하는 빌드업 절연층을 형성하는 단계; 상기 빌드업 절연층을 관통하여 상기 외부전극을 노출시키는 제1 비아홀 및 상기 도체패턴을 노출시키는 제2 비아홀을 형성하는 단계; 및 상기 제1 비아홀과 상기 제2 비아홀에 도전성 재료를 구비하여 제1 비아 및 제2 비아를 형성하는 단계;를 포함하되, 상기 제1 비아가 상기 외부전극과 접촉하는 제1 접촉부의 단면적이 상기 제2 비아가 상기 도체패턴과 접촉하는 제2 접촉부의 단면적보다 크게 형성되는 것일 수 있다.

이상과 같은 본 발명은 기판에 내장되는 전자부품과 전기적으로 연결되는 비아의 크랙 발생률이 감소될 수 있으므로, 제조공정의 수율 및 신뢰성이 향상될 수 있다는 유용한 효과를 제공한다.

도 1은 본 발명의 일실시예에 따른 전자부품 내장기판을 개략적으로 보인 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 전자부품 내장기판을 개략적으로 보인 단면도이다.
도 3은 본 발명의 일실시예에 따른 전자부품 내장기판의 제조방법을 개략적으로 보인 순서도이다.
도 4a 내지 도 4f는 본 발명의 일실시예에 따른 전자부품 내장기판의 제조방법을 개략적으로 보인 공정단면도로써, 도 4a는 절연층이 제공된 상태, 도 4b는 절연층에 캐비티가 형성된 상태, 도 4c는 캐비티로 전자부품이 삽입되고, 도전패턴이 형성된 상태, 도 4d는 빌드업 절연층이 형성된 상태, 도 4e는 제1 비아홀 및 제2 비아홀이 형성된 상태, 도 4f는 제1 비아 및 제2 비아가 형성된 상태를 개략적으로 예시한 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

도시의 간략화 및 명료화를 위해, 도면은 일반적 구성 방식을 도시하고, 본 발명의 설명된 실시예의 논의를 불필요하게 불명료하도록 하는 것을 피하기 위해 공지된 특징 및 기술의 상세한 설명은 생략될 수 있다. 부가적으로, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니다. 예컨대, 본 발명의 실시예의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다. 서로 다른 도면의 동일한 참조부호는 동일한 구성요소를 나타내고, 유사한 참조부호는 반드시 그렇지는 않지만 유사한 구성요소를 나타낼 수 있다.

명세서 및 청구범위에서 "제 1", "제 2", "제 3" 및 "제 4" 등의 용어는, 만약 있는 경우, 유사한 구성요소 사이의 구분을 위해 사용되며, 반드시 그렇지는 않지만 특정 순차 또는 발생 순서를 기술하기 위해 사용된다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 시퀀스로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 마찬가지로, 여기서 방법이 일련의 단계를 포함하는 것으로 기술되는 경우, 여기에 제시된 그러한 단계의 순서는 반드시 그러한 단계가 실행될 수 있는 순서인 것은 아니며, 임의의 기술된 단계는 생략될 수 있고/있거나 여기에 기술되지 않은 임의의 다른 단계가 그 방법에 부가 가능할 것이다.

명세서 및 청구범위의 "왼쪽", "오른쪽", "앞", "뒤", "상부", "바닥", "위에", "아래에" 등의 용어는, 만약 있다면, 설명을 위해 사용되는 것이며, 반드시 불변의 상대적 위치를 기술하기 위한 것은 아니다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 방향으로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 여기서 사용된 용어 "연결된"은 전기적 또는 비 전기적 방식으로 직접 또는 간접적으로 접속되는 것으로 정의된다. 여기서 서로 "인접하는" 것으로 기술된 대상은, 그 문구가 사용되는 문맥에 대해 적절하게, 서로 물리적으로 접촉하거나, 서로 근접하거나, 서로 동일한 일반적 범위 또는 영역에 있는 것일 수 있다. 여기서 "일 실시예에서"라는 문구의 존재는 반드시 그런 것은 아니지만 동일한 실시예를 의미한다.

이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.

도 1은 본 발명의 일실시예에 따른 전자부품 내장기판(100)을 개략적으로 보인 단면도이다.

도 1을 참조하면, 본 발명의 일실시예에 따른 전자부품 내장기판(100)은, 복수 개의 층으로 이루어지며, 도체패턴(110)이 내부에 형성되고, 전자부품(120)이 내장된 것일 수 있다.

특히, 본 발명의 일실시예에 따른 전자부품 내장기판(100)은 절연층(150), 전자부품(120), 도체패턴(110), 빌드업 절연층(250), 제1 비아(130) 및 제2 비아(140)를 포함할 수 있다.

절연층(150)은 전자부품(120)을 내장하기 위한 캐비티(151)를 구비할 수 있다.

도체패턴(110)은 절연층(150)의 표면에 구비될 수 있으며, 절연층(150)의 일면 또는 양면, 즉 상부면 및 하부면에 구비될 수 있다.

전자부품(120)은 외부전극(121)을 구비하며, MLCC 등의 수동소자일 수 있다.

이러한 전자부품(120)의 외부전극(121)에 접촉되는 비아를 제1 비아(130), 제1 비아(130)에서 전자부품(120)의 외부전극(121)에 접하는 부분을 제1 접촉부(131)로 정의할 수 있다. 여기서, 제1 접촉부(131)는 제1 비아(130) 중 직경이 가장 작은 부분이기도 하다.

또한, 도체패턴(110)에 접촉되는 비아를 제2 비아(140), 제2 비아(140)에서 도체패턴(110)에 접하는 부분을 제2 접촉부(141)로 정의할 수 있다. 여기서, 제2 접촉부(141)는 제2 비아(140) 중 직경이 가장 작은 부분이기도 하다.

제2 비아(140)는 제1 비아(130)가 형성되는 절연층과 동일한 절연층에 구비될 수 있으며, 아울러, 제1 비아(130)와 제2 비아(140)는 그 높이가 동일할 수 있다.

한편, 도 1을 참조하면, 본 발명의 일실시예에 따른 전자부품 내장기판(100)은 제1 층(L1), 제2 층(L2) 및 제3 층(L3)을 포함할 수 있다.

여기서, 제1 층(L1), 제2 층(L2) 및 제3 층(L3)은 절연재로 이루어질 수 있다.

특히, 제2 층(L2)은 코어기판 역할을 수행할 수 있으며, 도시되지는 않았지만 복수의 층을 포함하는 적층구조를 가질 수 있다. 또한, 제2 층(L2)은 금속을 포함하는 메탈코어일 수 있다.

또한, 제2 층(L2)이 메탈코어인 경우 메탈코어와 전자부품(120) 사이의 영역에 절연부(160)가 구비될 수 있다.

또한, 절연층(150)의 상부 및 하부 중 적어도 한 곳에는 회로 형성을 위한 빌드업(build-up) 절연층(250)이 형성될 수 있고, 도면에서는 설명의 편의를 위하여 절연층(150) 상부에 형성되는 것을 제1 빌드업 절연층(250-1), 절연층(150) 하부에 형성되는 것을 제2 빌드업 절연층(250-1)로 표현하였으나, 이에 한정되는 것은 아니다. 여기서 제1 빌드업 절연층(250-1)은 제3 층(L3)을 이루며, 제2 빌드업 절연층(250-2)은 제1 층(L1)을 이룰 수 있다.

절연층(150)에 도체패턴(110)이 형성된 상태에서 캐비티(151) 내부로 전자부품(120)이 삽입될 경우, 전자부품(120)을 임시로 고정하기 위한 디테치 필름(Detach Film - 도시되지 않음)이 절연층(150)의 일면에 부착되어 있을 수 있고, 그 타면에 제1 빌드업 절연층(250-1)을 형성하여 전자부품(120)을 고정할 수 있다.

이때, 제1 빌드업 절연층(250-1)을 이루는 물질은 전자부품(120)과 캐비티(151) 사이의 빈 공간을 충진함으로써 전자부품(120)을 고정할 수 있고, 도 1에서는 이렇게 충진되는 영역을 절연부(160)로 표시하였다.

다음으로, 디테치 필름을 제거하고 제2 빌드업 절연층(250-2)을 형성하여 전자부품(120)이 내장되도록 할 수 있다.

또한, 이 경우 금속재질의 코어 표면에 절연물질(도시되지 않음)이 구비된 상태에서 도체패턴(110)이 형성되는 것이 바람직하다.

종래에는 다층 기판에서 비아와 회로패턴 사이의 균열 문제를 개선하기 위해서, 회로패턴의 표면에 조도를 형성하여 접촉 표면적을 증가시킴으로써 결합력을 향상하는 방법이 적용되고 있었다.

이때, 기판에 비아를 형성하는 과정은 일률적인 공정에 의하여 수행되는 것이 일반적이므로, 종래에는 기판 내부의 회로패턴과 접촉되는 비아나 기판 내부의 전자부품에 접촉되는 비아를 구분하지 않고 공정편차범위 내에서 유사한 크기로 비아를 형성하고 있었다.

그러나, 극소형으로 구현된 MLCC등의 외부전극에는, 일반적인 내부 회로패턴의 표면에 형성되는 조도 수준으로 표면 조도를 구현하기가 어렵다는 한계가 있었다.

즉, 본 발명의 일실시예에 따른 전자부품 내장기판(100)에서 도체패턴(110)의 표면은 외부전극(121)의 표면보다 조도가 크게 형성된 것일 수 있다.

이와 같이 도체패턴(110)과 외부전극(121)의 표면 조도가 차이가 있는 경우에는 도체패턴(110)에 접촉되는 제2 비아(140)에 비하여 외부전극(121)에 접촉되는 제1 비아(130)에서 크랙이 발생될 위험성이 높아지게 된다.

이러한 문제를 해결하기 위하여, 본 발명의 일실시예에 따른 전자부품 내장기판(100)은 제1 접촉부(131)의 단면적이 제2 접촉부(141)의 단면적 보다 크게 형성되도록 하였다.

보다 상세하게는, 제1 접촉부(131)의 단면적이 제2 접촉부(141) 단면적의 1.37배 이상이 되도록 하는 것이 바람직하다.

다른 한편으로는, 제1 접촉부(131)의 직경은 35um 이상인 것이 바람직하다.

또한, 제1 접촉부(131)의 직경은 제2 접촉부(141) 직경의 1.17배 이상이 되도록 하는 것이 바람직하다.

또한, 제1 비아(130) 직경의 최대값은 제2 비아(140) 직경의 최대값 이상일 수 있다.

일반적으로, CO₂ 레이저 등을 이용하여 비아홀을 가공하거나, 포토레지스트 공법으로 비아홀을 가공하는 과정에서는, 기판 외측에서 기판 내부를 향하여 레이저나 빛을 조사하게 된다.

이에 따라, 제1 비아(130)가 전자부품(120)에 접촉되는 제1 접촉부(131)에 비하여, 제1 비아(130)의 최대 직경부(132)가 더 넓게 형성되는 경향이 있다.

마찬가지로, 제2 비아(140)가 도체패턴(110)에 접촉되는 제2 접촉부(141)에 비하여, 제2 비아(140)의 최대 직경부(142)가 더 넓게 형성되는 경향이 있다.

즉, 제1 비아(130) 및 제2 비아(140)는 상부에서 하부로 갈수록 직경이 작아지는 형상을 가질 수 있다.

따라서, 본 발명의 일실시예에 따른 전자부품 내장기판(100)에서는, 제1 접촉부(131)의 단면적이 제2 접촉부(141)의 단면적보다 크게 형성되므로, 제1 비아(130)의 최대 직경부(132)의 직경은 제2 비아(140)의 최대 직경부(142)의 직경과 같거나 커 질 수 있는 것이다.

도체패턴(110)과 외부전극(121)의 상면은 실질적으로 동일한 평면 상에 위치할 수 있다. 일 실시예에 있어서, 도체패턴(110) 및 제2 층(L2)의 두께의 합은 외부전극(121)을 포함한 전자부품(120)의 두께와 실질적으로 동일할 수 있다. 이에 따라, 금속 및 절연자재의 배치를 최대한 대칭적으로 구성함으로써 기판의 휨 현상을 최소화할 수 있다.

한편, 제1 비아(130)가 전자부품(120)과 접촉되는 면과 제2 비아(140)가 도체패턴(110)과 접촉되는 면은 실질적으로 동일한 수평면 상에 위치될 수 있다.

일 실시예에 있어서, 제1 비아(130) 및 제2 비아(140)는 실질적으로 동일한 높이를 가질 수 있다. 따라서, 제1 비아(130) 가공시 제1 비아의 최대 직경부(132)를 더 크게 가져감으로써 제1 접촉부(131)의 단면적이 제2 접촉부(141)의 단면적보다 크게 형성되도록 용이하게 조절할 수 있다.

전자부품 내장기판(100)에는 무수히 많은 비아들이 형성될 수 있으며, 이들 비아 가운데 전자부품(120), 즉 MLCC 등의 수동소자에 연결되는 비아를 제1 비아(130)로 볼 수 있고, 이러한 제1 비아(130)를 제외한 나머지 비아들을 제2 비아(140)로 볼 수 있다.

또한, 제1 비아(130)를 제외한 나머지 비아들 가운데, 제1 비아(130)에 가장 가까운 위치에 형성된 비아를 제2 비아(140)로 볼 수 있다.

도 2는 본 발명의 다른 실시예에 따른 전자부품 내장기판(200)을 개략적으로 예시한 단면도이다.

도 2를 참조하면, 절연층(150)의 하면에도 도체패턴이 형성될 수 있으며, 이 도체패턴에도 제2 비아(140')가 접촉될 수 있음을 이해할 수 있을 것이다.

또한, 절연층(150)의 하부, 특히 전자부품(120)의 하부에도 제1 비아(130')가 접촉될 수 있다.

전술한 사항과 중복되는 설명은 생략하기로 한다.

도 3은 본 발명의 일실시예에 따른 전자부품 내장기판(100)의 제조방법을 개략적으로 보인 순서도이고, 도 4a 내지 도 4f는 본 발명의 일실시예에 따른 전자부품 내장기판의 제조방법을 개략적으로 보인 공정단면도로써, 도 4a는 절연층이 제공된 상태, 도 4b는 절연층에 캐비티가 형성된 상태, 도 4c는 캐비티로 전자부품이 삽입되고, 도전패턴이 형성된 상태, 도 4d는 빌드업 절연층이 형성된 상태, 도 4e는 제1 비아홀 및 제2 비아홀이 형성된 상태, 도 4f는 제1 비아 및 제2 비아가 형성된 상태를 개략적으로 예시한 도면이다.

도 4a 내지 도 4f 및 도 3을 참조하면, 본 발명의 일실시예에 따른 전자부품 내장기판의 제조방법은 다음과 같은 과정으로 이루어질 수 있다.

먼저, 도 4a 및 도 4b에 예시된 바와 같이, 절연층(150)에 캐비티(151)를 형성한다(S110).

다음으로, 도 4c에 예시된 바와 같이 캐비티(151)에 전자부품(120)을 삽입하고, 절연층(150) 표면에 도체패턴(110)을 형성한다(S120).

이때, 도체패턴(110)을 형성하는 과정과 전자부품(120)이 삽입되는 과정의 선후관계는 필요에 따라 적절히 선택될 수 있다.

또한, 절연층(150)의 상부면과 하부면에 도체패턴(110)이 형성된 경우, 절연층(150)을 관통하는 스루비아를 이용하여 상부면과 하부면에 형성된 도체패턴(110)들이 전기적으로 연결되도록 할 수도 있다.

다음으로, 절연층(150)의 상부에 제1 빌드업 절연층(250-1)이, 절연층(150)의 하부에 제2 빌드업 절연층(250-2)이 형성될 수 있다(S130).

물론, 제1 빌드업 절연층(250-1)과 제2 빌드업 절연층(250-2) 중 어느 한 층만 형성될 수도 있다.

다음으로, 제1 비아홀(133) 및 제2 비아홀(143)이 형성된다(S140).

제1 비아홀(133)은 전자부품(120)의 외부전극(121)을 노출시키고, 제2 비아홀(143)은 도체패턴(110)을 노출시킨다.

다음으로, 제1 비아홀(133)과 제2 비아홀(143)에 도전성 재료를 구비하여 제1 비아(130) 및 제2 비아(140)를 형성한다(S150).

이때, 도전성 재료는 도금방식 등을 이용하여 구비될 수 있다.

한편, 도 1 및 도 2를 참조하여 전술한 사항과 중복되는 설명은 생략한다.

종래의 전자부품 내장기판에 비아를 형성하는 과정은, 그 비아가 MLCC 등의 수동소자인 전자부품에 접촉되는 비아인가의 여부에 따라 비아의 크기를 조절하지 않고 일률적인 과정의 반복에 의하여 비아를 형성하는 방식으로 수행되고 있었다.

따라서, 종래방식에 따르면 MLCC 등의 수동소자인 전자부품에 형성되는 비아나 다른 나머지 비아들은 모두 공정 수행시 발생할 수 있는 편차 범위 내에서 편차를 가질 뿐이었다.

그러나, 극소형으로 구현된 MLCC등의 수동소자인 전자부품(120)들의 외부전극(121)에 표면 조도를 구현하는데 한계가 있었으며, 전자부품(120)들의 외부전극(121)과 도체패턴(110)의 표면 조도 사이에는 큰 차이가 있을 수 밖에 없다.

이에 따라, MLCC 등의 수동소자인 전자부품(120)들의 외부전극(121)과 제1 비아(130)가 접촉되는 영역에서는 다른 도체패턴(110)과 제2 비아(140)가 접촉되는 영역에 비하여 크랙이 빈번하게 발생하게 되고 있었다.

또한, 이러한 문제들은 기판 내부에 내장되는 전자부품(120)이 소형화 될 수록, 기판이 더 얇아질수록, 비아가 더 소형화될수록 더 심각한 문제로 대두될수밖에 없다.

표 1은 본 발명의 일실시예에 따른 전자부품 내장기판(100)에서 제1 접촉부(131) 및 제2 접촉부(141)의 직경을 달리하면서 가혹조건을 가하여 크랙의 발생여부를 테스트한 결과를 나타내고 있다.

표 1에서 MSL1은 내부의 온도가 85℃이고 습도가 85%인 챔버 내부에 샘플을 168시간을 방치한 가혹조건이고, MSL2은 내부의 온도가 85℃이고 습도가 60%인 챔버 내부에 샘플을 168시간을 방치한 가혹조건이며, MSL3은 내부의 온도가 60℃이고 습도가 60%인 챔버 내부에 샘플을 4시간을 방치한 가혹조건이다.

또한, '×' 표시는 제1 비아(130)에 크랙이 발생된 경우를 의미하고, '○' 표시는 제1 비아(130)에 크랙이 발생되지 않은 경우를 의미한다.

구분	제1 접촉부 직경 (um)	제2 접촉부 직경 (um)	MSL1	MSL2	MSL3
#1	30	20	×	×	○
#2	30	30	×	×	×
#3	30	40	×	×	×
#4	35	20	○	○	○
#5	35	30	×	○	○
#6	35	40	×	×	○
#7	40	30	○	○	○
#8	40	40	×	○	○
#9	40	50	×	○	○
#10	45	30	○	○	○
#11	45	40	○	○	○
#12	45	50	○	○	○
#13	50	40	○	○	○
#14	50	50	○	○	○
#15	50	60	○	○	○
#16	55	40	○	○	○
#17	55	50	○	○	○
#18	55	60	○	○	○

표 1을 참조하면, 매우 가혹한 조건에서는 제1 접촉부(131)의 직경이 30um 이하일 경우 제2 접촉부(141)의 직경과 상관 없이 제1 비아(130)에 크랙이 발생됨을 확인할 수 있었다.

따라서, 제1 접촉부(131)의 직경은 30um 보다 크게 결정되는 것이 바람직하다.

한편, 일반적인 사용환경보다 약간 더 가혹한 조건에 해당하는 MSL3에서는, 제1 접촉부(131)의 직경이 30um이고 제2 접촉부(141)의 직경이 20um인 경우, 즉 샘플 #1을 MSL3 조건에서 테스트한 경우에만 제1 비아(130)에 크랙이 발생되지 않았다.

이에 따라, 제1 접촉부(131)의 직경이 30um 인 경우라도, 제1 접촉부(131)의 직경이 제2 접촉부(141)의 직경보다 크다면, 더 나아가 제1 접촉부(131)의 직경이 제2 접촉부(141) 직경의 1.5배 이상이 된다면 제1 비아(130)에 크랙이 발생될 위험이 감소된다는 것을 이해할 수 있다.

또한, MSL3보다 좀더 가혹한 조건인 MSL2에서는, 제1 접촉부(131)의 직경이 35um인 경우에, 제2 접촉부(141)의 직경이 각각 20um 및 30um인 샘플 #4 및 샘플 #5 에서 제1 비아(130)에 크랙이 발생되지 않고 제2 접촉부(141)의 직경이 40um인 샘플 #6에서는 크랙이 발생되었다.

즉, 제1 접촉부(131)의 직경이 제2 접촉부(141)의 직경보다 크면 제1 비아(130)의 크랙 발생 위험성이 감소됨을 이해할 수 있다.

또한, 가장 가혹한 조건인 MSL1에서는, 제1 접촉부(131)의 직경이 35um인 경우에 제2 접촉부(141)의 직경이 20um인 샘플 #4에서만 제1 비아(130)에 크랙이 발생되지 않고 제2 접촉부(141)의 직경이 30um인 샘플 #5에서는 크랙이 발생되었다.

즉, 제1 접촉부(131)의 직경이 제2 접촉부(141) 직경의 35/30배 보다 큰 경우 제1 비아(130)의 크랙 발생 위험성이 더 감소될 수 있음을 이해할 수 있다.

이상과 같은 표 1의 실험결과를 종합해 보면, 제1 접촉부(131)의 직경은 35um 이상인 것이 바람직하다.

또한, 제1 접촉부(131)의 직경이 제2 접촉부(141)의 직경보다 클 경우 제1 비아(130)에서 크랙이 발생될 위험이 감소됨을 이해할 수 있을 것이다.

더 나아가, 제1 접촉부(131)의 직경이 제2 접촉부(141) 직경의 1.17배 이상일 경우 제1 비아(130)에서 크랙이 발생될 위험이 감소됨을 이해할 수 있을 것이다.

이에 따라, 내장되는 전자부품(120)과 전기적으로 연결되는 제1 비아(130)의 크랙 발생률이 감소될 수 있으므로, 제조공정의 수율 및 사용과정에서의 신뢰성이 향상될 수 있는 것이다.

100 : 전자부품 내장기판
110 : 도체패턴
120 : 전자부품
121 : 외부전극
130, 130' : 제1 비아
131 : 제1 접촉부
132 : 제1 비아의 최대 직경부
133 : 제1 비아홀
140, 140' : 제2 비아
141 : 제2 접촉부
142 : 제2 비아의 최대 직경부
143 : 제2 비아홀
150 : 절연층
250 : 빌드업 절연층
250-1 : 제1 빌드업 절연층
250-2 : 제2 빌드업 절연층
151 : 캐비티
160 : 절연부
L1 : 제1 층
L2 : 제2 층
L3 : 제3 층

Claims

캐비티가 형성된 절연층;
상기 캐비티에 삽입되며 외부전극을 포함하는 전자부품;
상기 절연층 표면 상에 구비되는 도체패턴;
상기 절연층 상에 구비되며 상기 도체패턴 및 상기 전자부품을 커버하는 빌드업 절연층;
상기 빌드업 절연층을 관통하여 상기 외부전극과 접촉하는 제1 접촉부를 갖는 제1 비아; 및
상기 빌드업 절연층을 관통하며 상기 도체패턴과 접촉하고 상기 제1 접촉부보다 단면적이 작은 제2 접촉부를 갖는 제2 비아;
를 포함하는 전자부품 내장기판.
청구항 1에 있어서,
상기 전자부품은 MLCC인 전자부품 내장기판.
청구항 1에 있어서,
상기 빌드업 절연층을 관통하는 복수의 비아가 형성되고,
상기 제2 비아는 상기 제1 비아를 제외한 상기 복수의 비아 중 상기 제1 비아에 가장 가까운 위치에 형성된 비아인 것을 특징으로 하는 전자부품 내장기판.
청구항 1에 있어서,
상기 전자부품과 상기 제1 비아가 접촉되는 면과,
상기 도체패턴과 상기 제2 비아가 접촉되는 면은
동일한 수평면 상에 위치하는 것을 특징으로 하는 전자부품 내장기판.
청구항 4에 있어서,
상기 제1 비아 및 상기 제2 비아는 동일한 높이를 갖는 것을 특징으로 하는
전자부품 내장기판.
청구항 1에 있어서,
상기 제1 접촉부의 단면적은,
상기 제2 접촉부 단면적의 1.37배 이상인 것을 특징으로 하는
전자부품 내장기판.
청구항 6에 있어서,
상기 제1 접촉부의 직경은 35um 이상인 것을 특징으로 하는 전자부품 내장기판.
청구항 6에 있어서,
상기 제1 접촉부의 직경은,
상기 제2 접촉부 직경의 1.17배 이상인 것을 특징으로 하는 전자부품 내장기판.
청구항 6에 있어서,
상기 제1 비아의 최대 직경은,
상기 제2 비아의 최대 직경보다 큰 것을 특징으로 하는 전자부품 내장기판.
청구항 1에 있어서,
상기 도체패턴의 표면은 상기 외부전극의 표면보다 더 큰 조도를 갖는 것을 특징으로 하는 전자부품 내장기판.
청구항 1에 있어서,
상기 빌드업 절연층은 상기 캐비티 및 상기 전자부품 사이의 공간을 채우는 것을 특징으로 하는 전자부품 내장기판.
청구항 1에 있어서,
상기 빌드업 절연층은 상기 절연층의 상부 및 하부에 구비되는 것을 특징으로 하는 전자부품 내장기판.
청구항 12에 있어서,
상기 도체패턴은 상기 절연층의 상면 및 하면에 구비되며, 상기 제2 비아는 상기 절연층의 상부 및 하부에서 상기 도체패턴과 접촉하는 것을 특징으로 하는 전자부품 내장기판.
청구항 13에 있어서,
상기 제1 비아는 상기 절연층의 상부 및 하부에서 상기 외부전극과 접촉하는 것을 특징으로 하는 전자부품 내장기판.
절연층에 캐비티를 형성하는 단계;
상기 캐비티 내부로 외부전극을 포함하는 전자부품을 삽입하고, 상기 절연층 표면 상에 도체패턴을 형성하는 단계;
상기 절연층 상에서 상기 도체패턴 및 상기 전자부품을 커버하는 빌드업 절연층을 형성하는 단계;
상기 빌드업 절연층을 관통하여 상기 외부전극을 노출시키는 제1 비아홀 및 상기 도체패턴을 노출시키는 제2 비아홀을 형성하는 단계; 및
상기 제1 비아홀과 상기 제2 비아홀에 도전성 재료를 구비하여 제1 비아 및 제2 비아를 형성하는 단계;
를 포함하되,
상기 제1 비아가 상기 외부전극과 접촉하는 제1 접촉부의 단면적이 상기 제2 비아가 상기 도체패턴과 접촉하는 제2 접촉부의 단면적보다 크게 형성되는 것을 특징으로 하는
전자부품 내장기판의 제조방법.
청구항 15에 있어서,
상기 전자부품은 MLCC인 것을 특징으로 하는 전자부품 내장기판의 제조방법.
청구항 15에 있어서,
상기 빌드업 절연층을 관통하는 복수의 비아가 형성되고,
상기 제2 비아는 상기 제1 비아를 제외한 상기 복수의 비아 중 상기 제1 비아에 가장 가까운 위치에 형성된 비아인 것을 특징으로 하는 전자부품 내장기판의 제조방법.
청구항 15에 있어서,
상기 전자부품과 상기 제1 비아가 접촉되는 면과,
상기 도체패턴과 상기 제2 비아가 접촉되는 면이
동일한 수평면 상에 위치되도록 형성되는 것을 특징으로 하는 전자부품 내장기판의 제조방법.
청구항 15에 있어서,
상기 제1 비아 및 상기 제2 비아는 동일한 높이를 갖도록 형성되는 것을 특징으로 하는
전자부품 내장기판의 제조방법.
청구항 15에 있어서,
상기 제1 접촉부의 단면적은,
상기 제2 접촉부 단면적의 1.37배 이상이 되도록 형성되는 것을 특징으로 하는
전자부품 내장기판의 제조방법.
청구항 20에 있어서,
상기 제1 접촉부의 직경은 35um 이상이 되도록 형성되는 것을 특징으로 하는 전자부품 내장기판의 제조방법.
청구항 20에 있어서,
상기 제1 접촉부의 직경은,
상기 제2 접촉부 직경의 1.17배 이상이 되도록 형성되는 것을 특징으로 하는 전자부품 내장기판의 제조방법.
청구항 20에 있어서,
상기 제1 비아의 최대 직경은,
상기 제2 비아의 최대 직경보다 크게 형성되는 것을 특징으로 하는 전자부품 내장기판의 제조방법.
청구항 15에 있어서,
상기 도체패턴의 표면은 상기 외부전극의 표면보다 더 큰 조도를 갖는 것을 특징으로 하는 전자부품 내장기판의 제조방법.
청구항 15에 있어서,
상기 빌드업 절연층을 형성하는 단계를 수행함에 따라, 상기 캐비티 및 상기 전자부품 사이의 공간에도 절연물질이 채워지는 것을 특징으로 하는 전자부품 내장기판의 제조방법.
청구항 15에 있어서,
상기 빌드업 절연층은 상기 절연층의 상부 및 하부에 형성되는 것을 특징으로 하는 전자부품 내장기판의 제조방법.
청구항 26에 있어서,
상기 도체패턴은 상기 절연층의 상면 및 하면에 형성되며, 상기 제2 비아는 상기 절연층의 상부 및 하부에서 상기 도체패턴과 접촉하도록 형성되는 것을 특징으로 하는 전자부품 내장기판의 제조방법.
청구항 27에 있어서,
상기 제1 비아는 상기 절연층의 상부 및 하부에서 상기 외부전극과 접촉하도록 형성되는 것을 특징으로 하는 전자부품 내장기판의 제조방법.