KR100593930B1

KR100593930B1 - 적층형 세라믹 커패시터

Info

Publication number: KR100593930B1
Application number: KR1020050010701A
Authority: KR
Inventors: 박기태; 심창훈; 채범산; 강성형; 히로키 사토
Original assignee: 삼성전기주식회사
Priority date: 2005-02-04
Filing date: 2005-02-04
Publication date: 2006-06-30
Anticipated expiration: 2025-02-04

Abstract

두께 편차를 줄일 수 있고, 기계적 응력에 의한 크랙 발생을 억제할 수 있으며, 기판 내의 실장 공간을 최소화시킬 수 있는 내장용 적층형 세라믹 커패시터가 제공된다. 본 발명에 따른 적층형 세라믹 커패시터는, 복수의 유전체층이 적층되어 형성된 커패시터 본체와; 상기 커패시터 본체 내에서 상기 복수의 유전체층 상에 형성되며, 각각 상기 커패시터 본체의 상면 및 하면으로 연장된 리드부를 갖고, 실장면에 수직으로 배치된 복수의 제1 내부 전극 및 제2 내부 전극과; 상기 커패시터 본체의 상면 또는 하면 상에 각각 형성되어 상기 리드부를 통해 상기 내부 전극에 각각 연결된 복수의 외부 전극을 포함하며, 상기 커패시터 본체의 측면에는 외부 전극이 형성되어 있지 않고, 상기 외부 전극은 상기 커패시터 본체의 폭보다 작은 폭을 갖는다.

적층형 세라믹 커패시터, 임베디드 커패시터

Description

적층형 세라믹 커패시터{Multi-layer Ceramic Capacitor}

도 1은, 종래의 적층형 세라믹 커패시터의 일례를 나타내는 투시도이다.

도 2는, 종래의 적층형 세라믹 커패시터의 일례를 나타내는 사시도이다.

도 3은, 본 발명의 일 실시형태에 따른 적층형 세라믹 커패시터를 나타내는 투시도이다.

도 4는, 본 발명의 일 실시형태에 따른 적층형 세라믹 커패시터를 나타내는 사시도이다.

도 5는, 본 발명의 일 실시형태에 따른 적층형 세라믹 커패시터의 단면도들로서, 내부 전극의 형상을 나타내는 도면이다.

도 6은, 도 5의 LL' 라인을 따라 자른 단면도이다.

도 7은, 본 발명의 다른 실시형태에 따른 적층형 세라믹 커패시터의 단면도들로서, 내부 전극의 형상을 나타내는 도면이다.

도 8은, 본 발명의 일 실시형태에 따른 적층형 세라믹 커패시터를 기판 내에 실장한 상태를 개략적으로 나타낸 단면도이다.

도 9는, 본 발명의 일 실시형태에 따른 복수의 적층형 세라믹 커패시터들을 기판 내에 실장한 상태의 일례를 개략적으로 나타낸 평면도이다.

도 10은, 본 발명의 일 실시형태에 따른 적층형 커패시터의 일 사용예를 나 타낸 평면도이다.

<도면의 주요부분에 대한 부호의 설명>

42, 43: 유전체층 52: 제1 내부 전극

53: 제2 내부 전극 52a, 52b, 53a, 53b: 리드부

60: 커패시터 본체 72, 73, 82, 83: 외부 전극

본 발명은 적층형 세라믹 커패시터에 관한 것으로, 특히 두께 편차가 작고, 기계적 응력으로 인한 크랙 발생이 억제된 적층형 세라믹 커패시터에 관한 것이다.

일반적으로 적층형 세라믹 커패시터(Multi-layer Ceramic Capacitor; MLCC)는 세라믹 재질의 복수개의 유전체층과 이 복수개의 유전체층 사이에 삽입된 내부 전극을 구비한다. 이러한 적층형 세라믹 커패시터는 크기가 소형이면서도 높은 정전 용량을 구현할 수 있고 기판상에 용이하게 실장될 수 있어, 다양한 전자장치의 용량성 부품으로 널리 사용되고 있다. 특히,적층형 세라믹 커패시터는 LSI 등의 전원회로에서 반도체 칩과 전원 사이에 접속된 디커플링 커패시터로 많이 사용되고 있다.

최근 제품의 소형화 및 다기능화 경향에 따라, 기판 표면에 실장되는 부품의 실장 면적을 가능하면 최소화시킬 필요가 있다. 이에 따라, 특정 부품을 기판 내에 내장하여 충분한 표면 실장 면적을 확보하고자 하는 방안이 제시되고 있다. 예를 들어, 적층형 세라믹 커패시터를, 기판 내에 내장되는 내장용 커패시터(embedded capacitor) 형태로 설계함으로써, 기판 표면 상에는 보다 많은 양의 다른 부품을 실장시킬 수 있게 된다. 이러한 내장용 적층형 세라믹 커패시터는, 기판 내의 실장 공간을 줄이기 위해, 얇은 두께를 갖도록 박형화되는 것이 바람직하다.

도 1 및 도 2는 각각 종래의 내장용 적층형 세라믹 커패시터를 나타내는 투시도 및 사시도이다. 도 1을 참조하면, 커패시터 본체(10) 내에 제1 내부 전극(21~23) 및 제2 내부 전극(24~26)이 매설되어 있다. 상기 커패시터 본체(10)는 내부 전극이 형성되어 있는 유전체층들을 적층하여 형성된 것이다. 제1 내부 전극(21~23)의 일측 단면(31~33)은 커패시터 본체(10)의 전단면에 노출되어 있고, 제2 내부 전극(24~26)의 일측 단면(34~36)은 커패시터 본체(10)의 후단면에 노출되어 있다. 이와 같이 본체(10)의 전후단면에 노출된 제1 내부 전극 단면(31~33)과 제2 내부 전극 단면(34~36)은, 각각 외부 전극(11, 12)과 접촉하게 된다. 이에 따라, 제1 내부 전극(21~23)은 일 외부 전극(11)과 연결되어 일 극성(예컨대, (+) 극성)을 나타내고, 제2 내부 전극(24~26)은 타 외부 전극(12)과 연결되어 타 극성(예컨대, (-) 극성)을 나타낸다.

이러한 종래의 내장용 적층형 세라믹 커패시터 구조에서는, 각각의 외부 전 극(11, 12)은 커패시터의 단자부를 둘러싸는 형태로 형성되어, 커패시터 본체(10)의 5 개면 상에 형성된 5면 캡(five-sided cap) 형상을 이룬다. 그런데, 기판에 내장하기 위해, 커패시터의 두께를 얇게 하면, 상기 5면 캡 형상의 외부 전극(11, 13)은 나쁜 도포 상태를 갖게되어, 커패시터에 두께 편차가 커지게 된다. 따라서, 상기 종래의 내장용 적층형 세라믹 커패시터는, 사이즈의 정밀도가 요구되는 제품에는 적합하지 않게 된다.

또한, 상기 종래의 내장용 커패시터에서는, 두께 편차가 크기 때문에, 기판에 내장시 외부 전극(11, 13)과 연결되는 도전성 비아를 형성하기가 어렵게 된다. 나아가, 상기 종래의 내장용 커패시터는, 두께 편차로 인해 커패시터에 가해지는 수직 방향의 기계적 응력에 매우 취약한 구조를 가지고 있다. 즉, 내부 전극이 실장면에 수평으로 배치되어 있기 때문에, 기판에의 내장을 위해 커패시터를 박형화시킬 경우 수직 방향의 기계적 응력에 의해 크랙(crack) 등의 결함이 쉽게 발생하게 된다.

본 발명은 상기한 문제점을 해결하기 위한 것으로서, 그 목적은 두께 편차를 줄일 수 있고, 기계적 응력에 의한 크랙 발생을 억제할 수 있으며, 기판 내의 실장 공간을 최소화시킬 수 있는 내장용 적층형 세라믹 커패시터를 제공하는 것이다.

상술한 기술적 과제를 달성하기 위하여, 본 발명에 따른 적층형 세라믹 커패시터는, 복수의 유전체층이 적층되어 형성된 커패시터 본체와; 상기 커패시터 본체 내에서 상기 복수의 유전체층 상에 형성되며, 각각 상기 커패시터 본체의 상면 및 하면으로 연장된 리드부를 갖고, 실장면에 수직으로 배치된 복수의 제1 내부 전극 및 제2 내부 전극과; 상기 커패시터 본체의 상면 또는 하면 상에 각각 형성되어 상기 리드부를 통해 상기 내부 전극에 각각 연결된 복수의 외부 전극을 포함하며, 상기 커패시터 본체의 측면에는 외부 전극이 형성되어 있지 않고, 상기 외부 전극은 상기 커패시터 본체의 폭보다 작은 폭을 갖는다.

본 발명의 실시형태에 따르면, 상기 각각의 내부 전극은 리드부를 2개 가진다. 또한, 상기 각각의 리드부는 상기 커패시터의 전단면 또는 후단면으로도 연장될 수 있다. 바람직하게는, 상기 각각의 외부 전극은 상기 커패시터 본체의 대향하는 2개 측면 각각에 대해 폭 방향의 마진부를 가지며, 상기 2개 측면 각각에 대한 상기 폭 방향의 마진부는 서로 동일한 크기를 갖는다.

본 발명의 실시형태에 따르면, 상기 각각의 리드부는 상기 커패시터의 상면 또는 하면으로만 연장될 수 있다. 이 경우, 상기 각각의 외부 전극은 상기 커패시터 본체의 상면 또는 하면 상에만 형성될 수 있다. 다른 방안으로, 상기 각각의 외부 전극은 상기 커패시터 본체의 전단면 또는 후단면으로 일부 연장될 수도 있다.

본 발명의 일 실시형태에 따르면, 상기 커패시터 본체의 외면 상에는 총 4개의 외부 전극이 형성될 수 있다. 이 경우, 상기 4개의 외부 전극 중 2개는 일 극성을 갖고 나머지 2개는 다른 극성을 가질 수 있다. 또한, 상기 일 극성을 갖는 상기 2개의 외부 전극은 상기 제1 내부 전극과 연결되며, 상기 다른 극성을 갖는 상기 나머지 2개의 외부 전극은 제 2 내부 전극과 연결될 수 있다.

본 발명의 구체적인 실시형태에 따르면, 상기 적층형 세라믹 커패시터는 기판 내부에 내장되어 사용된다. 이 경우, 상기 적층형 세라믹 커패시터는, 상기 외부 전극과 접촉하는 상기 기판 내의 도전성 비아를 통해 기판 패드와 연결될 수 있다.

본 발명에 따르면, 여러 개의 커패시터를 서로 다른 기판 패드에 연결하여 사용하고자 할 경우, 커패시터들의 측면을 서로 접촉시킨 상태에서 상기 커패시터들을 기판 내에 내장하여 사용할 수 있다. 이렇게 하더라도, 커패시터 측면에는 외부 전극이 없기 때문에, 측면에서 서로 접촉된 커패시터들은 외부 전극을 통해 단락되지 않게 된다. 따라서, 복수개의 커패시터들을 기판 내에 최소화된 실장 공간에 조밀하게 내장시킬 수 있게 된다.

또한, 본 발명에 따르면, 복수의 커패시터를 측면에서 서로 접촉시킨 상태에서, 비아와 기판 패드를 통해 상기 복수의 커패시터를 병렬 연결하여 사용할 수 있 다. 이에 따라, 복수의 커패시터에 대한 실장 공간이 최소화되면서도, 보다 큰 정전 용량을 얻을 수 있게 된다.

본 발명에 따르면, 내부 전극들이 실장면에 수직으로 배치되어 있기 때문에, 가압, 소성 과정에서 생길 수 있는 두께 편차를 줄일 수 있다. 또한, 내부 전극들이 실장면에 수직으로 배치되어 있기 때문에, 커패시터에 발생된 수직 방향의 응력을 견딜 수 있는 능력이 높아진다. 따라서, 두께 편차 등의 원인에 의해 커패시터에 수직 방향의 응력이 발생할 경우, 커패시터에 크랙 등의 결함이 발생할 가능성이 적어진다.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

도 3은, 본 발명의 일 실시형태에 따른 적층형 세라믹 커패시터를 나타내는 투시도이고, 도 4는, 도 3의 적층형 세라믹 커패시터를 나타내는 사시도이다. 도 3을 참조하면, 본 실시형태의 적층형 세라믹 커패시터(100)는 커패시터 본체(60)와 복수의 내부 전극(52, 53)들을 포함한다. 커패시터 본체(60)는 유전체층(도 5의 도면부호 42, 43 참조)을 적층하여 형성한 것이다. 내부 전극(52, 53)은 제1 내부 전극(52)과 제2 내부 전극(53)으로 구분되며, 커패시터 본체(60) 내부에 매설되어 있다.

도 3에 도시된 바와 같이, 내부 전극(52, 53)은 실장면(X-Y 평면)에 수직인 방향(Z 방향)으로 배치되어 있으며, 복수의 내부 전극(52, 53)들이 커패시터 본체(60)의 폭 방향(Y 방향)을 따라 배열되어 있다. 이와 같이 내부 전극(52, 53)을 실장면에 수직으로 배치함으로써, 제조 공정 중 가압 및 소성할 때 커패시터(100)의 두께 편차를 줄일 수 있게 된다. 또한, 커패시터(100)에 수직 방향(Z 방향)의 기계적인 응력이 가해질 경우, 수직 방향으로 배치된 내부 전극(52, 53)들로 인해 응력을 견딜 수 있는 능력이 향상된다. 따라서, 응력으로 인한 크랙(crack) 발생을 억제할 수 있게 된다.

도 3 및 도 4를 참조하면, 내부 전극(52, 53)은 커패시터 본체(60)의 외면에 형성된 외부 전극(72, 73, 82, 83)에 연결되어 있다. 구체적으로 말해서, 상기 제1 내부 전극(52)은, 커패시터 본체(60)의 상면(E) 및 전단면(A)에 형성된 외부 전극(72)과, 커패시터 본체(60)의 하면(F) 및 전단면(A)에 형성된 외부 전극(82)에 연결되어 있다. 상기 2개의 외부 전극(72, 82)은 동일한 일 극성(예컨대, (+) 극성)을 가지므로, 제1 내부 전극(52)도 외부 전극(72, 82)과 같은 극성((+) 극성)을 갖게 된다. 또한, 제2 내부 전극(53)은 커패시터 본체(60)의 상면(E) 및 후단면(D)에 형성된 외부 전극(73)과, 커패시터 본체(60)의 하면(F) 및 후단면(D)에 형성된 외부 전극(83)에 연결되어 있다. 후단면(D)에 형성된 2개의 외부 전극(73, 83)은 다른 극성((-) 극성)을 가지므로, 제2 내부 전극(53)도 외부 전극(73, 83)과 같은 극성((-) 극성)을 갖게 된다.

도 5는, 본 발명의 일 실시형태에 따른 적층형 세라믹 커패시터의 단면도들로서, 내부 전극의 형상을 나타내는 도면이다. 즉, 도 5의 단면도는, 도 3에 도시된 커패시터를 길이 방향(X 방향)으로 자른 단면도를 나타낸다. 도 5를 참조하면, 유전체층(42, 43) 상에 각각 제1 내부 전극(52) 및 제2 내부 전극(53)이 형성되어 있다. 제1 내부 전극은, 커패시터 본체(60)의 상면 및 전단면으로 연장된 리드부(52a)와, 하면 및 전단면으로 연장된 리드부(52b)를 가진다. 또한, 제2 내부 전극(53)은, 커패시터 본체(60)의 상면 및 후단면으로 연장된 리드부(53a)와, 하면 및 후단면으로 연장된 리드부(53b)를 가진다. 도 5에 도시된 바와 같이, 제1 내부 전극의 리드부(52a, 52b)는, 상면 및 전단면에 형성된 외부 전극(72)과, 하면 및 전단면에 형성된 외부 전극(73)에 연결된다. 제2 내부 전극의 리드부(53a, 53b)는, 상면 및 후단면에 형성된 외부 전극(73)과, 하면 및 후단면에 형성된 외부 전극(83)과 연결된다.

본 실시형태에 따르면, 도 3 및 도 4에 도시된 바와 같이, 커패시터 본체(60)의 측면(B, C)에는 외부 전극이 형성되어 있지 않으며, 각각의 외부 전극(72, 73, 82, 83)은 커패시터 본체의 폭보다 작은 폭을 갖는다. 이러한 특징은 도 6을 통해 명확히 알 수 있다. 도 6은 도 5의 LL' 라인을 따라 자른 단면도이다. 도 6에 도시된 바와 같이, 제1 내부 전극(52)과 연결된 각각의 외부 전극(72, 82)은 커패시터 본체(60)의 상면(E) 또는 하면(F) 상에 형성되어 있으나, 커패시터 본체(60)의 양 측면(B, C)으로는 연장되어 있지 않다. 또한, 각각의 외부 전극(72, 82)은 커패시터 본체(60)의 양 측면 각각에 대해 폭 방향의 마진부를 가진다. 즉, 각각의 외부 전극(72, 82)의 양측에는 각각 동일한 크기(k)의 폭 방향 마진부가 형성되어 있어, 외부 전극(72, 82)의 폭(M)은 커패시터 본체(60)의 폭(W)보다 작게 되어 있다. 도 6에는 도시되어 있지 않지만, 제2 내부 전극(53)과 연결된 외부 전극(73, 83)의 경우에도, 폭 방향의 마진부가 형성되어 외부 전극(73, 83)의 폭은 커패시터 본체(60)의 폭보다 작게 된다는 것을 알 수 있다. 외부 전극이 커패시터 본체(60)의 측면(B, C) 상에 형성되어 있지 않고 커패시터 본체(60)의 폭보다 작은 폭을 갖게되면, 후술하는 바와 같이, 다수의 커패시터를 기판 내의 최소화된 실장 공간 내에 조밀하게 배치시킬 수 있게 된다.

전술한 실시형태와 다른 방식으로 내부 전극 및 외부 전극의 형상을 설계할 수도 있다. 도 7은, 본 발명의 다른 실시형태에 따른 적층형 세라믹 커패시터의 단면도들로서, 내부 전극의 형상을 나타내는 도면이다. 도 7은 도 5와 마찬가지로 커패시터를 길이 방향으로 자른 단면도에 해당한다. 이 실시형태에서는, 내부 전극(152, 153)의 리드부(152a, 153a)가 커패시터 본체(60)의 상면 및 하면으로만 연장 되어 있고, 전단면 또는 후단면으로는 연장되어 있지 않다. 따라서, 외부 전극(172, 173, 182, 183)은 커패시터 본체(60)의 상면 또는 하면 상에만 위치할 수 있다. 그러나, 각각의 외부 전극을 커패시터 본체(60)의 전단면 또는 후단면의 일부까지 연장시켜도 무방하다.

본 발명에 따른 적층형 세라믹 커패시터는, 기판에 내장하여 사용하기에 적합하다. 도 8은, 본 발명의 일 실시형태에 따른 적층형 세라믹 커패시터를 기판 내에 실장한 상태를 개략적으로 나타낸 단면도이다. 도 8을 참조하면, 기판(101) 내부에 본 발명에 따른 커패시터(100)가 실장되어 있다. 커패시터(100)의 외부 전극(72, 73, 82, 83)은 기판(101) 내에 형성된 도전성 비아(104)를 통해 기판(101)에 형성된 기판 패드(102)와 연결된다. 기판 패드(102)는 기판(101)에 형성된 회로(미도시)와 연결되어 상기 커패시터(100)에 전압을 가하게 된다. 커패시터(100)가 비아(104) 등에 의해 수직 방향의 응력을 받더라도, 커패시터(100)는 수직으로 배치된 내부 전극에 의해 상기 응력을 견딜 수 있게 된다.

또한, 본 발명에 따르면, 동일한 레벨에 위치되는 복수개의 커패시터를 최소화된 실장 공간 내에 배치시킬 수 있다. 도 9는, 본 발명의 일 실시형태에 따른 복수의 적층형 세라믹 커패시터들을 기판 내에 실장한 상태의 일례를 개략적으로 나타낸 평면도이다. 도 9를 참조하면, 복수개의 커패시터들이 측면에서 서로 접촉된 상태로 기판 내에 배치되어 있다. 이 커패시터들은 기판 내의 동일 레벨에 내장되 어 있다. 이와 같이, 조밀하게 커패시터들을 서로 접촉시키더라도, 측면에서 서로 접촉된 커패시터들은 외부 전극을 통해 단락되지 않게 된다. 이는, 외부 전극(72, 73)이 커패시터 본체(60)의 측면에는 형성되어 있지 않고, 본체(60)의 폭보다 작은 폭을 갖고 있기 때문이다. 따라서, 서로 다른 기판 패드에 연결되는 복수의 커패시터들을 기판 내의 최소화된 실장 공간 내에 내장시킬 수 있게 된다.

또한, 본 발명에 따르면, 복수의 커패시터를 측면에서 서로 접촉시킨 상태에서, 비아와 기판 패드를 통해 복수의 커패시터를 병렬 연결하여 사용할 수 있다. 도 10은, 이러한 사용예를 나타낸 평면도이다. 도 10을 참조하면, 2개의 커패시터가 측면에서 서로 접촉되어 있다. 각 커패시터의 일 외부 전극(72)은 도전성 비아(204, 206)를 통해 하나의 공통적인 기판 패드(202)에 연결되어 있다. 또한, 각 커패시터의 다른 외부 전극(73)도, 마찬가지로 도전성 비아(205, 207)을 통해 하나의 공통적인 기판 패드(203)에 연결되어 있다. 따라서, 2개의 커패시터는 최소화된 실장 공간 내에서 서로 병렬로 연결된다. 이에 따라, 2개의 커패시터로부터 보다 큰 용량을 얻을 수 있게 된다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.

이상 설명한 바와 같이 본 발명에 따르면, 내부 전극을 실장면에 수직으로 배치함으로써 수직 방향의 기계적 응력에 잘 견딜 수 있게된다. 이에 따라, 커패시터를 기판 내에 내장하여 사용할 때, 기계적 응력으로 인한 크랙 발생이 억제된다. 또한, 본 발명에 따르면, 복수의 커패시터를 기판 내의 최소화된 실장 공간 내에 내장시킬 수 있게 된다.

Claims

복수의 유전체층이 적층되어 형성된 커패시터 본체;

상기 커패시터 본체 내에서 상기 복수의 유전체층 상에 형성되며, 각각 상기 커패시터 본체의 상면 및 하면으로 연장된 리드부를 갖고, 실장면에 수직으로 배치된 복수의 제1 내부 전극 및 제2 내부 전극; 및

상기 커패시터 본체의 상면 또는 하면 상에 각각 형성되어 상기 리드부를 통해 상기 내부 전극에 각각 연결된 복수의 외부 전극을 포함하며,

상기 커패시터 본체의 측면에는 외부 전극이 형성되어 있지 않고, 상기 외부 전극은 상기 커패시터 본체의 폭보다 작은 폭을 갖는 것을 특징으로 하는 적층형 세라믹 커패시터.
제1항에 있어서,

상기 각각의 내부 전극은 2개의 리드부를 갖는 것을 특징으로 하는 적층형 세라믹 커패시터.
제1항에 있어서,

상기 각각의 리드부는 상기 커패시터 본체의 전단면 또는 후단면으로 연장되어 있는 것을 특징으로 하는 적층형 세라믹 커패시터.
제1항에 있어서,

상기 각각의 외부 전극은 상기 커패시터 본체의 대향하는 2개 측면 각각에 대해 폭 방향의 마진부를 갖는 것을 특징으로 하는 적층형 세라믹 커패시터.
제4항에 있어서,

상기 2개 측면 각각에 대한 상기 폭 방향의 마진부는 서로 동일한 크기를 갖는 것을 특징으로 하는 적층형 세라믹 커패시터.
제1항에 있어서,

상기 각각의 리드부는 상기 커패시터 본체의 상면 또는 하면으로만 연장되어 있는 것을 특징으로 하는 적층형 세라믹 커패시터.
제6항에 있어서,

상기 각각의 외부 전극은 상기 커패시터 본체의 상면 또는 하면 상에만 형성되어 있는 것을 특징으로 하는 적층형 세라믹 커패시터.
제6항에 있어서,

상기 각각의 외부 전극은 상기 커패시터 본체의 전단면 또는 후단면으로 일부 연장되어 있는 것을 특징으로 하는 적층형 세라믹 커패시터.
제1항에 있어서,

상기 커패시터 본체의 외면 상에는 총 4개의 외부 전극이 형성되어 있는 것을 특징으로 하는 적층형 세라믹 커패시터.
제9항에 있어서,

상기 4개의 외부 전극 중 2개는 상기 제1 내부 전극과 연결되고, 상기 4개의 외부 전극 중 나머지 2개는 상기 제2 내부 전극과 연결되며, 상기 제1 내부 전극과 상기 제2 내부 전극은 서로 다른 극성을 갖는 것을 특징으로 하는 적층형 세라믹 커패시터.