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KR101416320B1 - 반도체 테스트 장치 - Google Patents

반도체 테스트 장치 Download PDF

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KR101416320B1
KR101416320B1 KR1020080078520A KR20080078520A KR101416320B1 KR 101416320 B1 KR101416320 B1 KR 101416320B1 KR 1020080078520 A KR1020080078520 A KR 1020080078520A KR 20080078520 A KR20080078520 A KR 20080078520A KR 101416320 B1 KR101416320 B1 KR 101416320B1
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clock signal
test data
frequency
signal
reference clock
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최영돈
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삼성전자주식회사
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Abstract

반도체 테스트 장치가 개시된다. 상기 반도체 테스트 장치는 테스터, 기준 클럭 발생부, 제어부, 클럭 변환부 및 테스트 데이터 변환부를 구비할 수 있다. 상기 테스터는 제 1 클럭 신호 및 제 1 테스트 데이터를 출력하고, 상기 기준 클럭 발생부는 기준 클럭 신호를 발생할 수 있다. 상기 제어부는 상기 제 1 클럭 신호 및 상기 기준 클럭 신호에 응답하여 제어 신호를 발생할 수 있다. 상기 클럭 변환부는 상기 기준 클럭 신호를 수신하고, 상기 제어 신호에 응답하여 상기 기준 클럭 신호의 주파수를 변환한 제 2 클럭 신호를 출력할 수 있다. 상기 테스트 데이터 변환부는 상기 제 1 테스트 데이터를 수신하고, 상기 제 2 클럭 신호에 동기되도록 상기 제 1 테스트 데이터를 변환하여 제 2 테스트 데이터로서 출력할 수 있다. 반도체 테스트 장치는 저속의 테스터(tester)를 이용하여 고속의 반도체 메모리 장치를 테스트함에 있어서, 작은 지터(jitter) 성분을 갖는 고주파의 클럭 신호를 이용하여 상기 고속의 반도체 메모리 장치를 테스트할 수 있는 장점이 있다.

Description

반도체 테스트 장치{Semiconductor test device}
본 발명은 반도체 테스트 장치에 관한 것으로, 특히 저속의 테스터(tester)를 이용하여 고속의 반도체 메모리 장치를 테스트하는 반도체 테스트 장치에 관한 것이다.
최근의 많은 반도체 메모리 장치들은 고속으로 동작하도록 설계되는 추세에 있다. 특히, 반도체 메모리 장치에서 사용되는 클럭 신호들은 빠른 속도가 요구된다. 따라서, 이러한 고속의 반도체 메모리 장치들을 테스트하기 위해서는 고속의 클럭 신호를 생성할 수 있는 반도체 테스트 장치를 사용하여야 한다. 그러나, 고속의 클럭 신호를 생성할 수 있는 반도체 테스트 장치는 매우 고가이므로, 저가인 저속의 테스터(tester)를 사용하여 고속의 반도체 메모리 장치를 테스트하기 위한 방법이 필요하다.
본 발명이 해결하고자 하는 과제는 저속의 테스터(tester)를 이용하여 고속의 반도체 메모리 장치를 효율적으로 테스트하는 반도체 테스트 장치를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 테스트 장치는 테스터, 기준 클럭 발생부, 제어부, 클럭 변환부 및 테스트 데이터 변환부를 구비할 수 있다. 상기 테스터는 제 1 클럭 신호 및 제 1 테스트 데이터를 출력하고, 상기 기준 클럭 발생부는 기준 클럭 신호를 발생할 수 있다. 상기 제어부는 상기 제 1 클럭 신호 및 상기 기준 클럭 신호에 응답하여 제어 신호를 발생할 수 있다. 상기 클럭 변환부는 상기 기준 클럭 신호를 수신하고, 상기 제어 신호에 응답하여 상기 기준 클럭 신호의 주파수를 변환한 제 2 클럭 신호를 출력할 수 있다. 상기 테스트 데이터 변환부는 상기 제 1 테스트 데이터를 수신하고, 상기 제 2 클럭 신호에 동기되도록 상기 제 1 테스트 데이터를 변환하여 제 2 테스트 데이터로서 출력할 수 있다.
상기 제 2 클럭 신호는 상기 제 1 클럭 신호보다 고주파인 것이 바람직하다.
상기 클럭 변환부는 위상 동기 루프 회로(PLL) 또는 지연 동기 루프 회로(DLL)를 포함하는 것이 바람직하다.
상기 클럭 변환부는 상기 기준 클럭 신호 및 제 3 클럭 신호를 비교하여 위 상차 및 주파수차를 검출하는 위상 주파수 검출기, 상기 위상 주파수 검출기의 출력 신호에 응답하여 제어 전압 신호를 출력하는 차지 펌프 및 루프 필터, 상기 제어 전압 신호에 응답하여 상기 제 2 클럭 신호를 출력하는 전압 제어 발진기 및 상기 제어 신호에 응답하여 상기 제 2 클럭 신호를 분주한 상기 제 3 클럭 신호를 출력하는 분주기를 구비하는 것이 바람직하다.
상기 분주기는 상기 제어 신호에 응답하여 분할 계수(division factor)를 변경하는 것이 바람직하다.
상기 클럭 변환부는 상기 제 1 클럭 신호의 주파수와 동일한 주파수를 가지도록 상기 제 2 클럭 신호를 분주하여 분주 클럭 신호로서 출력하는 분주기를 더 구비하는 것이 바람직하다.
상기 기준 클럭 발생부는 테스트할 반도체 메모리 장치에서 사용하는 주파수의 1/n(n은 자연수)인 주파수의 기준 클럭 신호를 발생하는 것이 바람직하다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 테스트 장치는 테스터, 기준 클럭 발생부, 클럭 변환부 및 테스트 데이터 변환부를 구비할 수 있다. 상기 테스터는 제 1 클럭 신호, 제 1 테스트 데이터 및 제어 신호를 출력하고, 상기 기준 클럭 발생부는 기준 클럭 신호를 발생할 수 있다. 상기 클럭 변환부는 상기 기준 클럭 신호를 수신하고, 상기 제어 신호에 응답하여 상기 기준 클럭 신호의 주파수를 변환한 제 2 클럭 신호를 출력할 수 있다. 상기 테스트 데이터 변환부는 상기 제 1 테스트 데이터를 수신하고, 상기 제 2 클럭 신호에 동기되도록 상기 제 1 테스트 데이터를 변환하여 제 2 테스트 데이터로서 출력할 수 있다.
본 발명에 따른 반도체 테스트 장치는 저속의 테스터(tester)를 이용하여 고속의 반도체 메모리 장치를 테스트함에 있어서, 작은 지터(jitter) 성분을 갖는 고주파의 클럭 신호를 이용하여 상기 고속의 반도체 메모리 장치를 테스트할 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 테스트 장치(100)의 블록도이다.
도 1을 참조하면, 반도체 테스트 장치(100)는 테스터(tester)(110), 기준 클럭 발생부(130), 제어부(140), 클럭 변환부(150) 및 테스트 데이터 변환부(160)를 구비할 수 있다. 테스터(110)는 저속의 테스터일 수 있고, 테스트 하고자 하는 반도체 메모리 장치(120)(DUT : Device Under Test)는 고속의 반도체 메모리 장치일 수 있다.
테스터(110)는 제 1 클럭 신호(CLK_1) 및 제 1 테스트 데이터(TDATA_1)를 출력할 수 있다. 제 1 클럭 신호(CLK_1)는 저주파의 클럭 신호일 수 있다.
기준 클럭 발생부(130)는 기준 클럭 신호(CLK_REF)를 발생할 수 있다. 기준 클럭 신호(CLK_REF)는 제 1 클럭 신호(CLK_1)보다 지터(jitter) 성분이 작은 신호이다. 예를 들어, 기준 클럭 발생부(130)는 수정 발진기(crystal oscillator)일 수 있다. 다만, 기준 클럭 발생부(130)가 상기 수정 발진기에 한정되는 것은 아니며, 지터 성분이 작은 클럭 신호를 발생할 수 있다면 다른 장치를 이용할 수 있다.
제어부(140)는 제 1 클럭 신호(CLK_1) 및 기준 클럭 신호(CLK_REF)에 응답하여 제어 신호(CON)를 발생한다. 클럭 변환부(150)는 기준 클럭 신호(CLK_REF)를 수신하고, 제어 신호(CON)에 응답하여 기준 클럭 신호(CLK_REF)의 주파수를 변환한다. 클럭 변환부(150)는 상기 주파수가 변환된 기준 클럭 신호(CLK_REF)를 제 2 클럭 신호(CLK_2)로서 출력한다. 제 2 클럭 신호(CLK_2)는 제 1 클럭 신호(CLK_1)보다 고주파의 신호일 수 있다.
클럭 변환부(150)는 기준 클럭 신호(CLK_REF)의 주파수와 동일한 주파수를 가지도록 제 2 클럭 신호(CLK_2)를 변환하여 분주 클럭 신호(CLK_DIV)로서 출력할 수 있다. 클럭 변환부(150)는 위상 동기 루프 회로(PLL : Phase Locked Loop) 또는 지연 동기 루프 회로(DLL : Delay Locked Loop)를 포함할 수 있다. 다만, 클럭 변환부(150)가 상기 위상 동기 루프 회로 또는 상기 지연 동기 루프 회로에 한정되는 것은 아니며, 제어 신호(CON)에 응답하여 수신된 기준 클럭 신호(CLK_REF)의 주파수를 변환할 수 있다면 다른 회로를 이용할 수 있다.
클럭 변환부(150)가 상기 위상 동기 루프 회로(PLL)를 포함하는 경우, 상기 위상 동기 루프 회로(PLL)의 입력 클럭 신호의 지터 성분이 작을수록 상기 위상 동 기 루프 회로(PLL)의 출력 클럭 신호의 지터 성분은 감소한다. 또한, 클럭 변환부(150)가 상기 지연 동기 루프 회로(DLL)를 포함하는 경우, 상기 지연 동기 루프 회로(DLL)의 입력 클럭 신호의 지터 성분이 작을수록 상기 지연 동기 루프 회로(DLL)의 출력 클럭 신호의 지터 성분은 감소한다. 따라서, 본 발명의 일 실시예에 따를 경우, 종래에 클럭 변환부(150)의 입력 신호로 사용하던 제 1 클럭 신호(CLK_1)보다 작은 지터 성분을 가지는 기준 클럭 신호(CLK_REF)를 클럭 변환부(150)의 입력 신호로 사용하고 있으므로, 제 2 클럭 신호(CLK_2)의 지터 성분이 종래보다 감소된다.
제어부(140)와 클럭 변환부(150)의 동작에 관하여는 도 3과 관련하여 보다 상세하게 설명한다.
테스트 데이터 변환부(160)는 제 1 테스트 데이터(TDATA_1)를 수신하고, 제 2 클럭 신호(CLK_2)에 동기되도록 제 1 테스트 데이터(TDATA_1)를 변환하여 제 2 테스트 데이터(TDATA_2)로서 출력한다. 또한, 테스트 데이터 변환부(160)는 테스트를 수행한 후 리드된 리드 데이터를 수신하고, 제 1 클럭 신호(CLK_1)에 동기되도록 상기 리드 데이터를 변환하여 테스터(110)로 출력한다. 테스트 데이터 변환부(160)는 제 1 버퍼(163), 제 1 데이터 변환 수단(165), 제 2 버퍼(173) 및 제 2 데이터 변환 수단(175)을 구비할 수 있다.
제 1 버퍼(163)는 분주 클럭 신호(CLK_DIV)를 이용하여 제 1 테스트 데이터(TDATA_1)를 버퍼링(buffering)하여 출력한다. 분주 클럭 신호(CLK_DIV)는 기준 클럭 신호(CLK_REF)의 주파수를 변환한 클럭 신호이고, 테스터(110)는 제 1 클럭 신호(CLK_1)에 동기되는 제 1 테스트 데이터(TDATA_1)를 출력한다. 그러므로, 제 1 버퍼(163)는 제 1 테스트 데이터(TDATA_1)를 제 1 클럭 신호(CLK_1)의 도메인(이하 '제 1 클럭 도메인'이라 함)에서 기준 클럭 신호(CLK_REF)의 도메인(이하 '기준 클럭 도메인'이라 함)으로 변경하는 역할을 수행한다.
제 1 데이터 변환 수단(165)은 제 1 버퍼(163)의 출력 신호가 제 2 클럭 신호(CLK_2)에 동기되도록 제 1 버퍼(163)의 출력 신호를 변환하여 제 2 테스트 데이터(TDATA_2)로서 출력한다. 따라서, 제 2 테스트 데이터(TDATA_2)는 제 2 클럭 신호(CLK_2)에 동기되어 테스트할 반도체 메모리 장치(120)에 라이트된다.
반도체 메모리 장치(120)에서 데이터(RDATA_2)를 리드한 경우, 제 2 데이터 변환 수단(175)은 리드 데이터(RDATA_2)가 제 1 클럭 신호(CLK_1)에 동기되도록 리드 데이터(RDATA_2)를 변환한다. 즉, 제 2 데이터 변환 수단(175)은 제 1 데이터 변환 수단(165)과 반대의 동작을 수행한다.
제 2 버퍼(173)는 제 1 클럭 신호(CLK_1)를 이용하여 제 2 데이터 변환 수단(175)의 출력 신호를 버퍼링(buffering)하여 출력한다. 제 2 클럭 신호(CLK_2)는 기준 클럭 신호(CLK_REF)의 주파수를 변환한 클럭 신호이고, 리드 데이터(RDATA_2)는 제 2 클럭 신호(CLK_2)에 동기되는 데이터이다. 그러므로, 제 2 버퍼(173)는 제 1 버퍼(163)와 반대로 리드 데이터(RDATA_2)를 상기 기준 클럭 도메인에서 상기 제 1 클럭 도메인으로 변경하는 역할을 수행한다. 따라서, 테스터(110)는 제 1 테스트 데이터(TDATA_1)와 제 2 버퍼(173)의 출력 신호(RDATA_1)를 비교함으로서, 반도체 메모리 장치(120)를 테스트할 수 있다.
도 2는 도 1의 클럭 변환부(150)의 일 실시예에 따른 블록도이다.
도 2에서는 클럭 변환부(150)가 상기 위상 동기 루프 회로(PLL)를 포함하는 경우를 가정하였다. 다만, 본 발명의 클럭 변환부(150)가 상기 위상 동기 루프 회로(PLL)를 포함하는 경우에 한정되지 않음은 앞서 설명한 바와 같다.
도 1 및 도 2를 참조하면, 클럭 변환부(150)는 위상 주파수 검출기(Phase Frequency Detector)(210), 차지 펌프 및 루프 필터(Charge Pump/Loop Filter)(220), 전압 제어 발진기(Voltage Controlled Oscillator)(230), 제 1 분주기(Divider)(240) 및 제 2 분주기(250)를 구비할 수 있다.
위상 주파수 검출기(210)는 기준 클럭 신호(CLK_REF) 및 제 3 클럭 신호(CLK_3)를 비교하여 위상차 및 주파수차를 검출할 수 있다. 차지 펌프 및 루프 필터(220)는 위상 주파수 검출기(210)의 출력 신호에 응답하여 제어 전압 신호를 출력할 수 있다. 전압 제어 발진기(230)는 상기 제어 전압 신호에 응답하여 제 2 클럭 신호(CLK_2)를 출력할 수 있다. 제 1 분주기(240)는 제어 신호(CON)에 응답하여 제 2 클럭 신호(CLK_2)를 분주한 제 3 클럭 신호(CLK_3)를 출력할 수 있다. 제 1 분주기(240)는 제어 신호(CON)에 응답하여 분할 계수(division factor)를 변경할 수 있다. 제 2 분주기(250)는 기준 클럭 신호(CLK_REF)의 주파수와 동일한 주파수를 가지도록 제 2 클럭 신호(CLK_2)를 분주하여 분주 클럭 신호(CLK_DIV)로서 출력할 수 있다. 클럭 변환부(150)의 동작과 관련하여서는 이하에서 도 3을 참조하여 보다 상세하게 설명한다.
도 3은 도 1의 반도체 메모리 장치(120)의 특성에 따른 각 신호의 주파수를 나타내는 표이다.
도 1 내지 도 3을 참조하여 반도체 테스트 장치(100)의 동작에 관하여 설명한다. 이하에서는 제 2 클럭 신호(CLK_2)의 주파수가 제 1 클럭 신호(CLK_1)의 주파수보다 4배 큰 경우를 가정하여 설명한다. 즉, 테스터(110)에서 출력하는 제 1 클럭 신호(CLK_1)의 주파수보다 4배 큰 주파수를 가지는 제 2 클럭 신호(CLK_2)를 이용하여 반도체 메모리 장치(120)에 데이터가 리드 또는 라이트된다. 이하에서는 설명의 편의를 위하여 제 1 클럭 신호(CLK_1)의 주파수보다 4배 큰 주파수의 제 2 클럭 신호(CLK_2)를 이용하여 테스트하는 경우에 대하여 설명하지만, 본 발명이 이 경우에 한정되는 것은 아니다.
예를 들어, 반도체 테스트 장치(100)가 제 1 내지 제 6 반도체 메모리 장치(#1, #2, #3, #4, #5, #6)를 테스트한다고 가정하자. 도 3에서 보는 바와 같이, 제 1 반도체 메모리 장치(#1)의 제 2 클럭 신호(CLK_2)의 주파수는 200[MHz]이고, 테스터(110)는 50[MHz]의 주파수를 가지는 제 1 클럭 신호(CLK_1)를 출력한다. 제 2 반도체 메모리 장치(#2)의 제 2 클럭 신호(CLK_2)의 주파수는 266[MHz]이고, 테스터(110)는 66.667[MHz]의 주파수를 가지는 제 1 클럭 신호(CLK_1)를 출력한다. 즉, 테스터(110)에서 출력하는 제 1 클럭 신호(CLK_1)의 주파수의 4배가 되는 주파수의 제 2 클럭 신호(CLK_2)를 이용하여 제 1 내지 제 6 반도체 메모리 장치(#1, #2, #3, #4, #5, #6)를 테스트한다.
기준 클럭 발생부(130)는 테스트할 반도체 메모리 장치(120)에서 사용하는 주파수의 1/n(n은 자연수)인 주파수의 기준 클럭 신호(CLK_REF)를 발생한다. 도 3 에서 제 1 내지 제 6 반도체 메모리 장치(#1, #2, #3, #4, #5, #6)를 테스트하고자 하는 경우, 제 1 내지 제 6 반도체 메모리 장치(#1, #2, #3, #4, #5, #6)의 제 2 클럭 신호(CLK_2)의 주파수의 1/n인 주파수는 66.667[MHz]이다. 따라서, 기준 클럭 발생부(130)는 66.667[MHz]의 기준 클럭 신호(CLK_REF)를 발생한다. 예를 들어, 제 4 내지 제 6 반도체 메모리 장치(#4, #5, #6)를 테스트하고자 하는 경우, 기준 클럭 신호(CLK_REF)는 제 4 내지 제 6 반도체 메모리 장치(#4, #5, #6)의 주파수의 1/n이 될 수 있는 66.667[MHz] 또는 133.333[MHz]의 주파수를 가질 수 있다.
이하에서는, 기준 클럭 신호(CLK_REF)의 주파수가 66.667[MHz]로 결정된 후 제 1 반도체 메모리 장치(#1)를 테스트하는 경우를 설명한다. 제어부(140)는 제 1 클럭 신호(CLK_1) 및 기준 클럭 신호(CLK_REF)를 수신하여 제 1 분주기(240)의 분할 계수를 결정할 수 있는 제어 신호(CON)를 발생한다. 즉, 제어부(140)는 제 1 클럭 신호(CLK_1)의 주파수가 50[MHz]이고 기준 클럭 신호(CLK_REF)의 주파수가 66.667[MHz]이므로, 상기 분할 계수를 3으로 결정할 수 있는 제어 신호(CON)를 발생하여 출력한다. 제 1 분주기(240)는 제어 신호(CON)에 응답하여 분할 계수가 3으로 결정된다. 그러므로, 클럭 변환부(150)는 200[MHz]의 주파수를 가지는 제 2 클럭 신호(CLK_2)를 출력할 수 있다. 즉, 클럭 변환부(150)는 제 3 클럭 신호(CLK_3)가 66.667[MHz]의 주파수를 가질 때까지 제 2 클럭 신호(CLK_2)의 주파수를 증가시키고, 제 2 클럭 신호(CLK_2)가 200[MHz]의 주파수를 가지게 되면 제 3 클럭 신호(CLK_3)가 66.667[MHz]의 주파수를 가지게 되어 제 2 클럭 신호(CLK_2)의 주파수가 더 이상 증가하지 않는다.
도 3의 예에서 제 2 분주기(250)의 분할 계수는 4가 된다. 제 2 클럭 신호(CLK_2)의 주파수는 제 1 클럭 신호(CLK_1)의 주파수의 4배가 되므로, 제 2 분주기(250)는 제 2 클럭 신호(CLK_2)의 주파수의 1/4배의 주파수를 가지는 분주 클럭 신호(CLK_DIV)를 출력한다. 예를 들어, 제 1 반도체 메모리 장치(#1)를 테스트하는 경우, 제 2 클럭 신호(CLK_2)의 주파수는 200[MHz]이므로, 분주 클럭 신호(CLK_DIV)의 주파수는 50[MHz]가 된다. 즉, 분주 클럭 신호(CLK_DIV)와 제 1 클럭 신호(CLK_1)는 동일한 주파수를 가지지만, 기준 클럭 신호(CLK_REF)가 제 1 클럭 신호(CLK_1)보다 지터 성분이 작으므로, 분주 클럭 신호(CLK_DIV) 역시 제 1 클럭 신호(CLK_1)보다 지터 성분이 작다.
제 2 내지 제 6 반도체 메모리 장치(#2, #3, #4, #5, #6)를 테스트하는 경우에도 제 1 반도체 메모리 장치(#1)를 테스트하는 경우와 유사하게 동작하므로 이하 상세한 설명은 생략한다. 다만, 제 4 내지 제 6 반도체 메모리 장치(#4, #5, #6)를 테스트하는 경우, 기준 클럭 신호(CLK_REF)의 주파수가 66.667[MHz]인 경우에는 제 1 분주기(240)의 분할 계수는 각각 6, 8, 10이 되지만, 기준 클럭 신호(CLK_REF)의 주파수가 133.333[MHz]인 경우에는 제 1 분주기(240)의 분할 계수는 각각 3, 4, 5가 될 수 있다.
도 4는 본 발명의 다른 일 실시예에 따른 반도체 테스트 장치(400)의 블록도이다.
도 1 내지 도 4를 참조하면, 도 4의 기준 클럭 발생부(430) 및 테스트 데이터 변환부(460)는 도 1의 기준 클럭 발생부(130), 클럭 변환부(450) 및 테스트 데 이터 변환부(160)와 동일하게 동작하므로 이하 설명을 생략한다. 클럭 변환부(450)는 앞서 설명한 바와 같이 도 2와 같은 위상 동기 루프 회로(PLL)를 포함할 수도 있고 지연 동기 루프 회로(DLL)를 포함할 수도 있다.
도 4에서는 도 1의 제어부(140)에 대응하는 구성 요소를 별도로 구비하지 않고, 테스터(410)에서 제어 신호(CON)를 발생하여 클럭 변환부(450)로 출력한다. 예를 들어, 클럭 변환부(450)가 도 2와 같이 구현되는 경우, 테스터(410)에서 제 1 분주기(240)의 분할 계수에 대응하는 제어 신호(CON)를 발생하여 출력한다. 따라서, 도 4의 반도체 테스트 장치(400)는 도 1의 제어부(140)와 같은 구성 요소를 별도로 구비할 필요가 없다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 테스트 장치의 블록도이다.
도 2는 도 1의 클럭 변환부의 일 실시예에 따른 블록도이다.
도 3은 도 1의 반도체 메모리 장치의 특성에 따른 각 신호의 주파수를 나타내는 표이다.
도 4는 본 발명의 다른 일 실시예에 따른 반도체 테스트 장치의 블록도이다.

Claims (20)

  1. 제 1 클럭 신호 및 제 1 테스트 데이터를 출력하는 테스터;
    기준 클럭 신호를 발생하는 기준 클럭 발생부;
    상기 제 1 클럭 신호 및 상기 기준 클럭 신호에 응답하여 제어 신호를 발생하는 제어부;
    상기 기준 클럭 신호를 수신하고, 상기 제어 신호에 응답하여 상기 기준 클럭 신호의 주파수를 변환한 제 2 클럭 신호를 출력하는 클럭 변환부; 및
    상기 제 1 테스트 데이터를 수신하고, 상기 제 2 클럭 신호에 동기되도록 상기 제 1 테스트 데이터를 변환하여 제 2 테스트 데이터로서 출력하는 테스트 데이터 변환부를 구비하고,
    상기 제 2 클럭 신호는 상기 제 1 클럭 신호보다 고주파인 것을 특징으로 하는 반도체 테스트 장치.
  2. 제1항에 있어서, 상기 클럭 변환부는,
    위상 동기 루프 회로(PLL) 또는 지연 동기 루프 회로(DLL)를 포함하는 것을 특징으로 하는 반도체 테스트 장치.
  3. 제1항에 있어서, 상기 클럭 변환부는,
    상기 기준 클럭 신호 및 제 3 클럭 신호를 비교하여 위상차 및 주파수차를 검출하는 위상 주파수 검출기;
    상기 위상 주파수 검출기의 출력 신호에 응답하여 제어 전압 신호를 출력하는 차지 펌프 및 루프 필터;
    상기 제어 전압 신호에 응답하여 상기 제 2 클럭 신호를 출력하는 전압 제어 발진기; 및
    상기 제어 신호에 응답하여 상기 제 2 클럭 신호를 분주한 상기 제 3 클럭 신호를 출력하는 분주기를 구비하는 것을 특징으로 하는 반도체 테스트 장치.
  4. 제3항에 있어서, 상기 분주기는,
    상기 제어 신호에 응답하여 분할 계수(division factor)를 변경하는 것을 특징으로 하는 반도체 테스트 장치.
  5. 제1항에 있어서, 상기 클럭 변환부는,
    상기 제 1 클럭 신호의 주파수와 동일한 주파수를 가지도록 상기 제 2 클럭 신호를 분주하여 분주 클럭 신호로서 출력하는 분주기를 더 구비하는 것을 특징으로 하는 반도체 테스트 장치.
  6. 제5항에 있어서, 상기 테스트 데이터 변환부는,
    상기 분주 클럭 신호를 이용하여 상기 제 1 테스트 데이터를 버퍼링하여 출력하는 버퍼; 및
    상기 버퍼의 출력 신호가 상기 제 2 클럭 신호에 동기되도록 상기 버퍼의 출력 신호를 변환하여 상기 제 2 테스트 데이터로서 출력하는 데이터 변환 수단을 구비하는 것을 특징으로 하는 반도체 테스트 장치.
  7. 제1항에 있어서, 상기 기준 클럭 발생부는,
    테스트할 반도체 메모리 장치에서 사용하는 주파수의 1/n(n은 자연수)인 주파수의 기준 클럭 신호를 발생하는 것을 특징으로 하는 반도체 테스트 장치.
  8. 제1항에 있어서, 상기 테스트 데이터 변환부는,
    테스트를 수행하여 리드된 리드 데이터를 수신하고, 상기 제 1 클럭 신호에 동기되도록 상기 리드 데이터를 변환하여 상기 테스터로 출력하는 것을 특징으로 하는 반도체 테스트 장치.
  9. 제1항에 있어서, 상기 테스트 데이터 변환부는,
    테스트를 수행하여 리드된 리드 데이터가 상기 제 1 클럭 신호에 동기되도록 상기 리드 데이터를 변환하는 데이터 변환 수단; 및
    상기 제 1 클럭 신호를 이용하여 상기 데이터 변환 수단의 출력 신호를 버퍼링하여 상기 테스터로 출력하는 버퍼를 구비하는 것을 특징으로 하는 반도체 테스트 장치.
  10. 제 1 클럭 신호, 제 1 테스트 데이터 및 제어 신호를 출력하는 테스터;
    기준 클럭 신호를 발생하는 기준 클럭 발생부;
    상기 기준 클럭 신호를 수신하고, 상기 제어 신호에 응답하여 상기 기준 클럭 신호의 주파수를 변환한 제 2 클럭 신호를 출력하는 클럭 변환부; 및
    상기 제 1 테스트 데이터를 수신하고, 상기 제 2 클럭 신호에 동기되도록 상기 제 1 테스트 데이터를 변환하여 제 2 테스트 데이터로서 출력하는 테스트 데이터 변환부를 구비하고,
    상기 제 2 클럭 신호는,
    상기 제 1 클럭 신호보다 고주파인 것을 특징으로 하는 반도체 테스트 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11289174B2 (en) 2019-12-23 2022-03-29 SK Hynix Inc. Stacked semiconductor device and semiconductor system including the same

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5206487B2 (ja) * 2009-02-25 2013-06-12 富士通セミコンダクター株式会社 半導体集積回路の制御方法および半導体集積回路
US20110029827A1 (en) * 2009-07-29 2011-02-03 International Business Machines Corporation Method, apparatus, and design structure for built-in self-test
JP2012247316A (ja) * 2011-05-27 2012-12-13 Advantest Corp 試験装置および試験方法
TW201300809A (zh) * 2011-06-30 2013-01-01 Hon Hai Prec Ind Co Ltd 記憶體備用電池功能測試系統
US9424379B2 (en) 2012-05-31 2016-08-23 Freescale Semiconductor, Inc. Simulation system and method for testing a simulation of a device against one or more violation rules
KR101990974B1 (ko) 2012-12-13 2019-06-19 삼성전자 주식회사 시스템-온 칩의 동작 방법 및 이를 포함하는 장치들
KR101295413B1 (ko) * 2013-05-02 2013-08-13 (주) 에이블리 낸드형 플래시 메모리 테스트장치 및 방법
TWI569028B (zh) * 2014-05-02 2017-02-01 塞拉有限公司 除錯系統
KR102106337B1 (ko) * 2018-12-28 2020-05-13 주식회사 엑시콘 반도체 소자의 테스트를 위한 고속 클럭 동기 회로
JP7540015B2 (ja) * 2020-07-21 2024-08-26 株式会社アドバンテスト デバイス固有データを使用する自動試験機器及び方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040044491A1 (en) * 2002-08-30 2004-03-04 Takeru Yonaga Test circuit provided with built-in self test function
US20050246603A1 (en) * 2004-05-03 2005-11-03 Markus Rottacker Pin coupler for an integrated circuit tester
US20080103719A1 (en) * 2006-10-26 2008-05-01 Samsung Electronics Co., Ltd Method of generating test clock signal and test clock signal generator for testing semiconductor devices
US20090063913A1 (en) * 2003-08-28 2009-03-05 Renesas Technology Corp. Semiconductor integrated circuit

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1138100A (ja) 1997-07-18 1999-02-12 Advantest Corp 半導体試験装置
KR20010045334A (ko) 1999-11-04 2001-06-05 윤종용 저속의 테스트 장비를 이용한 고속 반도체 디바이스테스트 장치
KR100657830B1 (ko) 2005-01-24 2006-12-14 삼성전자주식회사 반도체 메모리 장치의 테스트 장치 및 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040044491A1 (en) * 2002-08-30 2004-03-04 Takeru Yonaga Test circuit provided with built-in self test function
US20090063913A1 (en) * 2003-08-28 2009-03-05 Renesas Technology Corp. Semiconductor integrated circuit
US20050246603A1 (en) * 2004-05-03 2005-11-03 Markus Rottacker Pin coupler for an integrated circuit tester
US20080103719A1 (en) * 2006-10-26 2008-05-01 Samsung Electronics Co., Ltd Method of generating test clock signal and test clock signal generator for testing semiconductor devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11289174B2 (en) 2019-12-23 2022-03-29 SK Hynix Inc. Stacked semiconductor device and semiconductor system including the same

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