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KR100919243B1 - 주파수 대역에 적응적인 코오스 락 타임을 갖는 ｄｌｌ회로 및 이를 구비하는 반도체 메모리 장치 - Google Patents

주파수 대역에 적응적인 코오스 락 타임을 갖는 ｄｌｌ회로 및 이를 구비하는 반도체 메모리 장치

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Publication number
KR100919243B1
KR100919243B1 KR1020070005438A KR20070005438A KR100919243B1 KR 100919243 B1 KR100919243 B1 KR 100919243B1 KR 1020070005438 A KR1020070005438 A KR 1020070005438A KR 20070005438 A KR20070005438 A KR 20070005438A KR 100919243 B1 KR100919243 B1 KR 100919243B1
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KR
South Korea
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signal
delay
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delay time
clock signal
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KR1020070005438A
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Inventor
변영용
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

주파수 대역에 적응적인 코오스 락 타임을 갖는 D L L 회로 및 이를 구비하는 반도체 메모리 장치가 개시된다. 본 발명의 실시예에 따른 DLL 회로는 지연 회로, 리플리카 회로 및 위상 검출기를 구비한다. 상기 위상 검출기는 상기 지연 회로가 상기 외부 클럭 신호를 제 1 단위 지연 시간의 단위로 지연시키기 위한 제 1 비교 신호를 생성하거나, 상기 외부 클럭 신호를 제 2 단위 지연 시간의 단위로 지연시키기 위한 제 2 비교 신호를 생성한다. 본 발명에 따른 DLL 회로 및 이를 구비하는 반도체 메모리 장치는 외부 클럭 신호의 주파수 대역에 적응적인 단위 지연 시간에 의해 외부 클럭 신호를 지연시킴으로써, 모든 주파수 영역에 대한 보다 정확하고 빠른 코오스 락 동작을 수행할 수 있는 장점이 있다.

Description

주파수 대역에 적응적인 코오스 락 타임을 갖는 ＤＬＬ 회로 및 이를 구비하는 반도체 메모리 장치{Delay locked loop circuit having coarse lock time adapted frequency bandwidth and semiconductor memory device including thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 외부 클럭 신호를 외부 클럭 신호의 주파수 대역에 적응적으로 단위 지연 시간을 달리하여 지연시킴으로써, 주파수 대역에 적응적인 코오스 락 타임을 갖는 DLL 회로 및 이를 구비하는 반도체 메모리 장치에 관한 것이다.
동기식 반도체 메모리장치에서는 고주파수 동작 성능의 저하를 방지하기 위해서 내부 클럭 신호의 위상을 외부 클럭 신호의 위상에 정확히 동기시키는 회로가 요구되며, 이를 위해 일반적으로 DLL 회로가 사용된다.
도 1은 DLL 회로(100)의 블럭도이다. 도 1을 참조하면, DLL 회로(100)는 버퍼(150), 지연 회로(110), 리플리카 회로(replica circuit)(130) 및 위상 검출기(140)를 구비한다. 버퍼(150)는 외부 클럭 신호(CLK)를 버퍼링한다.
지연 회로(110)는 비교 신호(XCOM)에 응답하여 버퍼(150)의 출력을 소정 시간 지연시킨 내부 클럭 신호(ICLK)를 생성한다. 지연 회로(110)는 직렬로 연결되는 다수개의 딜레이 셀들(미도시)을 구비한다.
리플리카 회로(130)는 데이터 패스(path)의 지연 시간, 즉 외부 클럭 신호(CLK)에 응답하여 메모리(미도시)의 출력 데이터가 데이터 패스를 통해 출력 패드로 출력될 때까지의 시간만큼 내부 클럭 신호(ICLK)를 지연시킨다. 위상 검출기(14)는 리플리카 회로의 출력(DQ_R)과 외부 클럭 신호(CLK) 사이의 위상차에 대응되는 비교 신호(XCOM)를 생성한다.
도 2는 도 1의 DLL 회로(100)에서의 종래 기술에 따른 코오스 락(Coarse lock)으로부터 파인 락(Fine lock)으로 넘어가는 조건을 나타내는 타이밍도이다. 여기에서 DQ_R은 리플리카 회로(130)의 출력 신호이고 DQD_R은 DQ_R을 소정 지연시킨 신호이다.
도 2를 참조하면, DLL 회로(100)는 외부 클럭 신호(CLK)와 DQD_R 및 DQ_R 신호를 비교하여 코오스 락(coarse lock)을 수행한다. 구체적으로, 외부 클럭 신호(CLK)의 상승 에지가 락 윈도우(Lock window)(Tw) 내에 있지 않은 경우(A)에는 코오스 락을 위한 동작을 더 수행한다. 반면, 외부 클럭 신호(CLK)의 상승 에지가 락 윈도우(Tw) 내에 있는 경우(B)에는 코오스 락 동작을 끝내고 파인 락(fine lock) 동작을 시작한다.
다시 말해, DLL 회로는 외부 클럭 신호(CLK)의 상승 에지가 락 윈도우(Tw) 내에 있는 경우(B)에는 ENDSTAGE 신호를 생성하여 파인 락킹 모드로 넘어가고, 외부 클럭 신호(CLK)의 상승 에지가 락 윈도우(Lock window)(Tw) 내에 있지 않은 경우(A)에는 딜레이 셀을 하나 더 지연 시킨다(1 cell delay).
이때, 락 윈도우(Tw)는 DQD_R 신호와 DQ_R 신호의 딜레이 차이를 나타낸다. 락 윈도우(Tw)의 크기에 따라 코오스 락 타임(coarse lock time)과 파인 락 타임(fine lock time)의 비율이 달라진다. 즉, 락 윈도우(Tw)가 넓으면 코오스 락 타임이 줄어들고 파인 락 타임이 늘어난다. 반대로, 락 윈도우(Tw)가 좁으면 코오스 락 타임이 늘어나고 파인 락 타임이 줄어든다.
일반적으로 메모리 시스템에서의 지연 고정 루프 회로는 고주파수 동작에 최적화되도록 설계된다. 즉, 고주파수 동작에 최적화된 지연 고정 루프 회로는 락 윈도우가 좁게 설계된다. 그런데, 메모리 장치의 지연 고정 루프 회로는 넓은 주파수 대역에서 동작하므로, 고주파수 동작에 최적화된 지연 고정 루프 회로를 사용하는 경우, 저주파수에 대한 코어스 락이 길어지게 되어 락 타임이 모자라는 경우가 생길 수 있다.
또한, 고주파수 동작에 최적화된 지연 고정 루프 회로는 단위 딜레이(cell delay)가 작게 설계되므로, 저주파수에 대한 코어스 락에 오랜 시간이 소요되는 문제가 발생한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 외부 클럭 신호의 주파수 대역에 적응적인 코오스 락을 수행하여 코오스 락 타임을 줄일 수 있는 DLL 회로 및 이를 구비하는 반도체 메모리 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 DLL 회로는 지연 회로, 리플리카 회로 및 위상 검출기를 구비한다.
지연 회로는 복수개의 딜레이 셀들을 구비하고, 비교 신호에 응답하여 외부 클럭 신호를 소정 시간 지연시켜 내부 클럭 신호로서 생성한다. 리플리카 회로는 데이터 패스의 지연 시간만큼 상기 내부 클럭 신호를 지연시킨 제 1 신호를 출력한다. DLL 회로는 상기 외부 클럭 신호와 상기 제 1 신호의 위상차에 대응되는 상기 비교 신호를 생성한다.
상기 위상 검출기는 상기 지연 회로가 상기 외부 클럭 신호를 제 1 단위 지연 시간의 단위로 지연시키기 위한 제 1 비교 신호를 생성하거나, 상기 외부 클럭 신호를 제 2 단위 지연 시간의 단위로 지연시키기 위한 제 2 비교 신호를 생성한다.
상기 위상 검출기는 상기 외부 클럭 신호의 주파수 대역에 따라 상기 제 1 비교 신호 및 상기 제 2 비교 신호 중 하나의 비교 신호를 출력한다. 상기 제 1 단위 지연 시간은 하나의 딜레이 셀에 대응되는 지연 시간일 수 있다. 상기 제 2 단위 지연 시간은 복수개의 딜레이 셀에 대응되는 지연 시간일 수 있다.
상기 위상 검출기는 제 1 내지 제 3 비교 수단을 구비한다. 제 1 비교 수단은 상기 외부 클럭 신호와 상기 제 1 신호의 위상을 비교한다. 제 2 비교 수단은 상기 외부 클럭 신호와 상기 제 1 신호를 제 1 지연 시간만큼 지연시킨 제 2 신호의 위상을 비교한다. 제 3 비교 수단은 상기 외부 클럭 신호와 상기 제 1 신호를 제 2 지연 시간만큼 지연시킨 제 3 신호의 위상을 비교한다.
바람직하게는 상기 1 지연 시간은 상기 제 2 지연 시간보다 길다. 상기 제 1 내지 제 3 비교 수단들은 각각 상기 외부 클럭 신호를 비반전 단자의 입력으로 하고 상기 제 1 내지 제 3 신호 중 대응되는 신호를 반전 단자의 입력으로 하는 비교 회로이다.
바람직하게는 상기 위상 검출기는 상기 제 1 신호를 상기 제 2 신호로 지연시키는 제 1 지연 수단 및 상기 제 1 신호를 상기 제 3 신호로 지연시키는 제 2 지연 수단을 더 구비할 수 있다. 상기 제 1 및 제 2 지연 수단은 각각 상기 제 1 지연 시간 및 상기 제 2 지연 시간 중 하나의 지연 시간에 대응되는 개수의 인버터들을 구비한다.
상기 제 1 신호와 상기 제 2 신호와의 위상 차이를 제 1 윈도우라 할 때, 상기 제 1 윈도우의 크기는 상기 외부 클럭 신호의 1/2 주기 이하이다. 상기 제 1 신호와 상기 제 3 신호와의 위상 차이를 제 2 윈도우라 할 때, 상기 제 2 윈도우의 크기는 상기 제 1 단위 지연 시간 이상이다.
상기 위상 검출기는 상기 제 1 내지 제 3 비교 수단들의 출력의 조합에 따라 상기 제 1 비교 신호 및 상기 제 2 비교 신호 중 하나의 비교 신호를 생성하는 비교 신호 생성 수단을 더 구비할 수 있다. 제 1 내지 제 3 비교 수단은 각각, 상기 제 1 내지 제 3 신호 중 대응되는 신호가 제 2 논리 레벨에서 제 1 논리 레벨로 토글(toggle)될 때의 상기 외부 클럭 신호의 논리 레벨을 출력한다.
상기 위상 검출기는 상기 제 1 및 제 2 비교 수단의 출력 신호들이 상기 제 2 논리 레벨을 갖고 상기 제 3 비교 수단의 출력 신호가 상기 제 1 논리 레벨을 갖는 경우 상기 제 1 비교 신호를 생성한다. 반면, 상기 위상 검출기는 상기 제 1 내지 제 3 비교 수단의 출력 신호들이 모두 상기 제 2 논리 레벨을 갖는 경우 상기 제 2 비교 신호를 생성한다. 또한, 상기 위상 검출기는 상기 제 1 비교 수단의 출력 신호가 상기 제 2 논리 레벨을 갖고, 상기 제 2 및 제 3 비교 수단의 출력 신호들이 상기 제 1 논리 레벨을 갖는 경우, 파인 락 단계를 지시하는 파인 락 인에이블 신호를 출력한다.
상기 지연 회로는 딜레이 체인 및 제어 수단을 구비한다. 딜레이 체인은 상기 복수개의 딜레이 셀들을 직렬로 연결되고, 인접하여 위치하는 딜레이 셀들 사이의 출력 노드들 중 제어 신호에 대응되는 출력 노드의 출력 신호를 상기 내부 클럭 신호로서 출력한다. 제어 수단은 상기 비교 신호에 응답하여 상기 제어 신호를 상기 딜레이 체인으로 전송한다.
상기 제어 수단은 상기 딜레이 셀들에 대응되고 직렬로 연결되는 복수개의 쉬프트 레지스터들을 구비한다. 상기 제어 수단은 상기 쉬프트 레지스터들 중 인접하여 위치하는 쉬프트 레지스터들을 연결하는 제 1 연결 및 상기 쉬프트 레지스터들 중 이격적으로 위치하는 쉬프트 레지스터들을 연결하는 제 2 연결을 구비할 수 있다.
상기 제 1 연결은 상기 제 1 비교 신호에 응답하여 턴-온되는 스위치들을 구비하고, 상기 제 2 연결은 상기 제 2 비교 신호에 응답하여 턴-온되는 스위치들을 구비한다. 상기 제 1 연결은 상기 제 1 비교 신호에 응답하여 상기 쉬프트 레지스터들이 순차적으로 활성화되는 된다. 상기 제 2 연결은 상기 쉬프트 레지스터들 중 상기 제 2 단위 지연 시간에 대응되는 복수개의 딜레이 셀들의 개수만큼 떨어져 위치하는 쉬프트 레지스터들을 연결한다.
상기 기술적 과제를 해결하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 제 1 항의 DLL 회로를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다. 본 발명의 실시예에 따른 DLL 회로의 기본적인 동작은 도 1에 대하여 기술한 바와 같다. 따라서, 이에 대한 보다 자세한 설명은 생략한다.
도 3은 본 발명의 실시예에 따른 위상 검출기(140)의 일부를 보다 자세히 나타내는 회로도이다.
도 1 및 도 3을 참조하면, 본 발명의 실시예에 따른 위상 검출기(140)는 비교 신호(XCOM)로서 제 1 비교 신호 및 제 2 비교 신호 중 하나의 비교 신호를 생성한다. 상기 제 1 비교 신호는 지연 회로(110)가 외부 클럭 신호(CLK)를 제 1 단위 지연 시간의 단위로 지연시키는 신호이고, 상기 제 2 비교 신호는 지연 회로(110)가 외부 클럭 신호(CLK)를 제 2 단위 지연 시간의 단위로 지연시키는 신호이다.
상기 제 1 단위 지연 시간은 외부 클럭 신호(CLK)가 고주파수 신호인 경우의 지연 시간으로서 하나의 딜레이 셀(미도시)에 대응되는 지연 시간이다. 반면, 상기 제 2 단위 지연 시간은 외부 클럭 신호(CLK)가 저주파수 신호인 경우의 지연 시간으로서 복수개의 딜레이 셀에 대응되는 지연 시간이다. 즉, 본 발명의 실시예에 따른 DLL 회로(100)는 외부 클럭 신호(CLK)의 주파수 대역에 따라 단위 지연 시간을 달리하여 외부 클럭 신호(CLK)를 지연시킨다.
따라서, 전술한 바와 같이, 고주파수 신호에 최적화된 단위 지연 시간으로 저주파수 신호를 지연시키기 위해서는 많은 락 타임이 소요되는 문제가 해결될 수 있다. 이하에서는 외부 클럭 신호의 주파수 대역에 따라 다른 단위 지연 시간을 생성하기 위한 본 발명의 실시예에 따른 DLL 회로의 동작을 설명한다.
계속해서 도 1 및 도 3을 참조하면, 위상 검출기(140)는 제 1 내지 제 3 비교 수단(COM1, COM2 및 COM3)을 구비한다. 제 1 내지 제 3 비교 수단(COM1, COM2 및 COM3)은 각각, 외부 클럭 신호(CLK)와 제 1 신호 내지 제 3 신호들(DQ_R, DQD_R1 및 DQD_R2) 중 대응되는 신호의 위상을 비교한다.
제 1 내지 제 3 비교 수단들(COM1, COM2 및 COM3)은 각각, 외부 클럭 신호(CLK)를 비반전 단자의 입력으로 하고 상기 제 1 내지 제 3 신호(DQ_R, DQD_R1 및 DQD_R2) 중 대응되는 신호를 반전 단자의 입력으로 하는 비교 회로들(COM1, COM2 및 COM3)이다. 비교 회로들(COM1, COM2 및 COM3)은 제 1 내지 제 3 신호들(DQ_R, DQD_R1 및 DQD_R2) 중 대응되는 신호가 "1"로 토글(toggle)하는 시점에서 외부 클럭 신호(CLK)가 "0"이면 "0"을 출력하고, 외부 클럭 신호(CLK)가 "1"이면 "1"을 출력한다. 따라서, 제 1 내지 제 3 비교 수단들(COM1, COM2 및 COM3)은 대응되는 출력 신호들(PD_F, PD_FD1 및 PD_FD2)을 "0" 또는 "1"로 출력한다.
이때, 제 1 신호(DQ_R)는 리플리카 회로(130)의 출력이다. 제 2 신호(DQD_R1)는 제 1 신호(DQ_R)를 제 1 지연 시간만큼 지연시킨 신호이고, 제 3 신호(DQD_R2)는 제 1 신호(DQ_R)를 제 2 지연 시간만큼 지연시킨 신호이다. 상기 제 1 지연 시간은 상기 제 2 지연 시간보다 길다.
위상 검출기는 제 1 신호(DQ_R)를 제 2 신호(DQD_R1)로 지연시키는 제 1 지연 수단(DU1) 및 제 1 신호(DQ_R)를 제 3 신호(DQD_R2)로 지연시키는 제 2 지연 수단(DU2)을 더 구비할 수 있다. 도 3은 각각 상기 제 1 지연 시간 및 상기 제 2 지연 시간 중 하나의 지연 시간에 대응되는 개수의 인버터들을 구비하는 제 1 지연 수단(DU1) 및 제 2 지연 수단(DU2)을 도시한다.
또한, 위상 검출기(140)는 제 1 내지 제 3 비교 수단들의 출력 신호들(PD_F, PD_FD1 및 PD_FD2)의 조합에 따른 상기 제 1 비교 신호 및 상기 제 2 비교 신호를 생성하는 비교 신호 생성 수단(미도시)을 더 구비한다.
도 4는 도 3의 제 1 내지 제 3 비교 수단들의 출력 신호들(PD_F, PD_FD1 및 PD_FD2)의 조합에 따른 비교 신호(XCOM)를 나타내는 표이다.
도 3 및 도 4를 참조하면, 위상 검출기(140)는 제 1 비교 수단 및 제 3 비교 수단의 출력 신호들(PD_F 및 PD_FD2)이 "0"이고 제 2 비교 수단의 출력 신호들(PD_FD1)가 "1"인 경우 제 1 비교 신호(XCOM1)를 비교 신호(XCOM)로서 생성한다. 반면, 위상 검출기(140)는 제 1 내지 제 3 비교 수단의 출력 신호들(PD_F, PD_FD1 및 PD_FD2)이 모두 "0"인 경우 제 2 비교 신호(XCOM2)를 비교 신호로서 생성한다. 전술한 바와 같이, 제 1 내지 제 3 비교 수단들(COM1, COM2 및 COM3)은 제 1 내지 제 3 신호들(DQ_R, DQD_R1 및 DQD_R2) 중 대응되는 신호가 "0"에서 "1"로 토글하는 시점에서 외부 클럭 신호(CLK)가 "0"인 경우에는 "0"을 출력하고, 외부 클럭 신호(CLK)가 "1"인 경우에는 "1"을 출력한다.
위상 검출기(140)는 제 1 및 제 2 비교 신호(XCOM1, XCOM2)뿐 아니라 파인 락 인에이블 또는 인버전 인에이블 신호를 생성할 수 있다. 제 1 비교 수단의 출력 신호들(PD_F)가 "0"이고 제 2 및 제 3 비교 수단의 출력 신호들(PD_FD1 및 PD_FD2)이 "1"인 경우, 파인 락 단계를 지시하는 파인 락 인에이블 신호(fine lock enable signal)를 비교 신호(XCOM)로서 출력한다. 위상 검출기(140)는 또한, 제 1 비교 수단(COM1)의 출력 신호들(PD_F)가 "1"인 경우, 인버전(inversion) 단계를 지시하는 인버전 인에이블 신호(inversion lock enable signal)를 비교 신호(XCOM)로서 출력한다.
도 5 및 도 6은 각각 도 4의 표에 대응되는 타이밍도이다. 특히, 도 5는 도 4의 제 1 비교 신호(XCOM1)가 비교 신호(XCOM)로서 출력되는 경우의 타이밍도이고, 도 6는 도 4의 제 2 비교 신호(XCOM2)가 비교 신호(XCOM)로서 출력되는 경우의 타이밍도이다.
도 3 내지 도 6을 참조하면, 제 1 신호(DQ_R)와 제 2 신호(DQD_R1)와의 위상 차이를 제 1 윈도우(W1)라 할 때, 제 1 윈도우(W1)의 크기는 외부 클럭 신호(CLK)의 1/2 주기 이하로 설계된다. 또한, 제 1 신호(DQ_R)와 제 3 신호(DQD_R2)와의 위상 차이를 제 2 윈도우(W2)라 할 때, 제 2 윈도우(W2)의 크기는 상기 제 1 단위 지연 시간 이상으로 설계된다. 따라서, 본 발명의 실시예에 따른 지연 고정 루프 회로는 정확한 락 타임으로 동작할 수 있다.
도 5의 경우, 제 1 신호(DQ_R) 및 제 3 신호(DQD_R2)가 "1"로 토글되는 시점에서의 외부 클럭 신호(CLK)는 "0"이고, 제 2 신호(DQD_R1)가 "1"로 토글되는 시점에서의 외부 클럭 신호(CLK)는 "0"이다. 따라서, t1에서 제 1 및 제 3 비교 수단(COM1, COM3)은 "0"을 출력(PD_F, PD_FD2)하고, 제 2 비교 수단(COM2)은 "1"을 출력한다(PD_F1). 이 구간 동안, 위상 검출기(140)는 제 1 비교 신호(XCOM1)를 비교 신호(XCOM)로서 출력하고, 지연 회로(110)는 제 1 비교 신호(XCOM1)에 응답하여 외부 클럭 신호(CLK)를 한 개의 딜레이 셀에 대응되는 지연 시간만큼 지연시킨다.
도 6의 경우, 제 1 내지 제 3 신호(DQ_R, DQD_R1 및 DQD_R2)가 "1"로 토글되는 시점에서의 외부 클럭 신호(CLK)는 "0"이다. 따라서, t1에서 제 1 내지 제 3 비교 수단(COM1, COM2, COM3)은 모두 "0"을 출력(PD_F, PD_FD1 및 PD_FD2)한다. 이 구간 동안, 위상 검출기(140)는 제 2 비교 신호(XCOM2)를 비교 신호(XCOM)로서 출력하고, 지연 회로(110)는 제 2 비교 신호(XCOM2)에 응답하여 외부 클럭 신호(CLK)를 복수개의 딜레이 셀에 대응되는 지연 시간만큼 지연시킨다.
도 7은 본 발명의 실시예에 따른 지연 회로(110)의 동작을 보다 자세히 나타내는 회로도이다.
도 1 및 도 7을 참조하면, 지연 회로(110)는 딜레이 체인(미도시) 및 제어 수단(112)을 구비한다. 딜레이 체인은 복수개의 딜레이 셀들이 직렬로 연결되고, 인접하여 위치하는 딜레이 셀들 사이의 출력 노드들 중 제어 신호(SEL1, SEL2 및 SEL3)에 대응되는 출력 노드의 출력 신호를 내부 클럭 신호(ICLK)로서 출력한다. 제어 수단(112)은 비교 신호(XCOM)에 응답하여 제어 신호(SEL1, SEL2 및 SEL3)를 딜레이 체인으로 전송한다. 지연 회로(110)의 기본적인 동작은 본 발명이 속하는 기술 분야의 당업자에게 공지된바, 이에 대한 보다 자세한 설명은 생략한다.
본 발명의 실시예에 따른 제어 수단(112)은 상기 딜레이 셀들에 대응되고 직렬로 연결되는 복수개의 쉬프트 레지스터들(SR1, SR2 및 SR3)을 구비한다. 쉬프트 레지스터들(SR1, SR2 및 SR3)은 인접하여 위치하는 쉬프트 레지스터들(SR1과 SR2 및 SR2와 SR3)끼리 연결되거나(제 1 연결), 이격적으로 위치하는 쉬프트 레지스터들(SR1과 SR3)끼리 연결된다(제 2 연결).
상기 제 1 연결은 도 5의 경우, 즉 제 1 비교 신호(XCOM1)에 응답하여 외부 클럭 신호(CLK)를 한 개의 딜레이 셀에 대응되는 지연 시간만큼 지연시키는 경우에 활성화된다. 즉, 제 1 연결의 쉬프트 레지스터들(SR1, SR2 및 SR3)은 제 1 비교 신호(XCOM1)에 응답하여 순차적으로 활성화되는 된다.
반면, 상기 제 2 연결은 도 6의 경우, 즉 제 2 비교 신호(XCOM2)에 응답하여 외부 클럭 신호(CLK)를 복수개의 딜레이 셀에 대응되는 지연 시간만큼 지연시키는 경우에 활성화된다. 도 7은 상기 제 2 단위 지연 시간에 대응되는 두 개의 딜레이 셀들의 개수만큼 떨어져 위치하는 쉬프트 레지스터들(SR1과 SR3)을 연결하는 제 2 연결을 도시한다.
상기와 같은 동작을 수행하기 위해, 상기 제 1 연결은 제 1 비교 신호(XCOM1)에 응답하여 턴-온되는 스위치들(SSW1, SSW2)을 구비하고, 상기 제 2 연결은 상기 제 2 비교 신호에 응답하여 턴-온되는 스위치들(MSW)을 구비한다. 이때, 제 2 비교 신호(XCOM2)는 제 1 비교 신호(XCOM1)의 반전 신호이다.
본 발명의 실시예에 따른 DLL 회로는 도 7과 같은 제어 수단을 구비하여 외부 클럭 신호의 주파수에 적응적으로 단위 지연 시간을 변화시킴으로써, 모든 주파수 영역에 최적화될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 DLL 회로 및 이를 구비하는 반도체 메모리 장치는 외부 클럭 신호의 주파수 대역에 적응적인 단위 지연 시간에 의해 외부 클럭 신호를 지연시킴으로써, 모든 주파수 영역에 대한 보다 정확하고 빠른 코오스 락 동작을 수행할 수 있는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 DLL 회로의 블럭도이다.
도 2는 도 1의 DLL 회로에서의 종래 기술에 따른 코오스 락(Coarse lock)으로부터 파인 락(Fine lock)으로 넘어가는 조건을 나타내는 타이밍도이다.
도 3은 본 발명의 실시예에 따른 위상 검출기의 일부를 보다 자세히 나타내는 회로도이다.
도 4는 도 3의 제 1 내지 제 3 비교 수단들의 출력 신호들의 조합에 따른 비교 신호(XCOM)를 나타내는 표이다.
도 5 및 도 6은 각각 도 4의 표에 대응되는 타이밍도이다.
도 7은 본 발명의 실시예에 따른 지연 회로의 동작을 보다 자세히 나타내는 회로도이다.

Claims (20)

  1. 복수개의 딜레이 셀들을 구비하고, 비교 신호에 응답하여 외부 클럭 신호를 소정 시간 지연시켜 내부 클럭 신호로서 생성하는 지연 회로;
    데이터 패스의 지연 시간만큼 상기 내부 클럭 신호를 지연시킨 제 1 신호를 출력하는 리플리카 회로; 및
    상기 외부 클럭 신호와 상기 제 1 신호의 위상차에 대응되는 상기 비교 신호를 생성하는 위상 검출기를 구비하는 DLL 회로에 있어서,
    상기 위상 검출기는,
    상기 외부 클럭 신호의 주파수 대역에 따라, 상기 지연 회로가 상기 외부 클럭 신호를 제 1 단위 지연 시간의 단위로 지연시키기 위한 제 1 비교 신호를 생성하거나, 상기 외부 클럭 신호를 제 2 단위 지연 시간의 단위로 지연시키기 위한 제 2 비교 신호를 생성하며,
    상기 외부 클럭 신호와 상기 제 1 신호의 위상을 비교하는 제 1 비교 수단;
    상기 외부 클럭 신호와 상기 제 1 신호를 제 1 지연 시간만큼 지연시킨 제 2 신호의 위상을 비교하는 제 2 비교 수단;및
    상기 외부 클럭 신호와 상기 제 1 신호를 제 2 지연 시간만큼 지연시킨 제 3 신호의 위상을 비교하는 제 3 비교 수단을 구비하되, 상기 제 1 지연 시간은 상기 제 2 지연 시간보다 길고,
    상기 지연 회로는,
    상기 복수개의 딜레이 셀들을 직렬로 연결되고, 인접하여 위치하는 딜레이 셀들 사이의 출력 노드들 중 제어 신호에 대응되는 출력 노드의 출력 신호를 상기 내부 클럭 신호로서 출력하는 딜레이 체인; 및
    상기 비교 신호에 응답하여 상기 제어 신호를 상기 딜레이 체인으로 전송하고, 상기 딜레이 셀들에 대응되고 직렬로 연결되는 복수개의 쉬프트 레지스터들을 구비하며, 상기 쉬프트 레지스터들 중 인접하여 위치하는 쉬프트 레지스터들을 연결하는 제 1 연결 및 상기 쉬프트 레지스터들 중 이격적으로 위치하는 쉬프트 레지스터들을 연결하는 제 2 연결을 구비하는 제어 수단을 구비하는 것을 특징으로 하는 DLL 회로.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제 1 단위 지연 시간은,
    하나의 딜레이 셀에 대응되는 지연 시간인 것을 특징으로 하는 DLL 회로.
  4. 제 1 항에 있어서, 상기 제 2 단위 지연 시간은,
    복수개의 딜레이 셀에 대응되는 지연 시간인 것을 특징으로 하는 DLL 회로.
  5. 삭제
  6. 제 1 항에 있어서, 상기 제 1 내지 제 3 비교 수단들은 각각,
    상기 외부 클럭 신호를 비반전 단자의 입력으로 하고 상기 제 1 내지 제 3 신호 중 대응되는 신호를 반전 단자의 입력으로 하는 비교 회로인 것을 특징으로 하는 DLL 회로.
  7. 제 1 항에 있어서, 상기 위상 검출기는,
    상기 제 1 신호를 상기 제 2 신호로 지연시키는 제 1 지연 수단; 및
    상기 제 1 신호를 상기 제 3 신호로 지연시키는 제 2 지연 수단을 더 구비하는 것을 특징으로 하는 DLL 회로.
  8. 제 7 항에 있어서, 상기 제 1 및 제 2 지연 수단은 각각,
    상기 제 1 지연 시간 및 상기 제 2 지연 시간 중 하나의 지연 시간에 대응되는 개수의 인버터들을 구비하는 것을 특징으로 하는 DLL 회로.
  9. 제 1 항에 있어서,
    상기 제 1 신호와 상기 제 2 신호와의 위상 차이를 제 1 윈도우라 할 때, 상기 제 1 윈도우의 크기는 상기 외부 클럭 신호의 1/2 주기 이하인 것을 특징으로 하는 DLL 회로.
  10. 제 1 항에 있어서,
    상기 제 1 신호와 상기 제 3 신호와의 위상 차이를 제 2 윈도우라 할 때, 상기 제 2 윈도우의 크기는 상기 제 1 단위 지연 시간 이상인 것을 특징으로 하는 DLL 회로.
  11. 제 1 항에 있어서, 상기 위상 검출기는,
    상기 제 1 내지 제 3 비교 수단들의 출력의 조합에 따라 상기 제 1 비교 신호 및 상기 제 2 비교 신호 중 하나의 비교 신호를 생성하는 비교 신호 생성 수단을 더 구비하는 것을 특징으로 하는 DLL 회로.
  12. 제 11 항에 있어서, 제 1 내지 제 3 비교 수단은 각각,
    상기 제 1 내지 제 3 신호 중 대응되는 신호가 제 2 논리 레벨에서 제 1 논리 레벨로 토글(toggle)될 때의 상기 외부 클럭 신호의 논리 레벨을 출력하는 것을 특징으로 하는 DLL 회로.
  13. 제 12 항에 있어서, 상기 위상 검출기는,
    상기 제 1 및 제 3 비교 수단의 출력 신호들이 상기 제 2 논리 레벨을 갖고 상기 제 2 비교 수단의 출력 신호가 상기 제 1 논리 레벨을 갖는 경우 상기 제 1 비교 신호를 생성하고,
    상기 제 1 내지 제 3 비교 수단의 출력 신호들이 모두 상기 제 2 논리 레벨을 갖는 경우 상기 제 2 비교 신호를 생성하는 것을 특징으로 하는 DLL 회로.
  14. 제 12 항에 있어서, 상기 위상 검출기는,
    상기 제 1 비교 수단의 출력 신호가 상기 제 2 논리 레벨을 갖고, 상기 제 2 및 제 3 비교 수단의 출력 신호들이 상기 제 1 논리 레벨을 갖는 경우, 파인 락 단계를 지시하는 파인 락 인에이블 신호를 출력하는 것을 특징으로 하는 DLL 회로.
  15. 삭제
  16. 삭제
  17. 제 1 항에 있어서,
    상기 제 1 연결은 상기 제 1 비교 신호에 응답하여 턴-온되는 스위치들을 구비하고,
    상기 제 2 연결은 상기 제 2 비교 신호에 응답하여 턴-온되는 스위치들을 구비하는 것을 특징으로 하는 DLL 회로.
  18. 제 1 항에 있어서, 상기 제 1 연결은,
    상기 제 1 비교 신호에 응답하여 상기 쉬프트 레지스터들이 순차적으로 활성화되는 되는 것을 특징으로 하는 DLL 회로.
  19. 제 1 항에 있어서, 상기 제 2 연결은,
    상기 쉬프트 레지스터들 중 상기 제 2 단위 지연 시간에 대응되는 복수개의 딜레이 셀들의 개수만큼 떨어져 위치하는 쉬프트 레지스터들을 연결하는 것을 특징으로 하는 DLL 회로.
  20. 제 1 항의 DLL 회로를 구비하는 반도체 메모리 장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100838376B1 (ko) * 2006-08-24 2008-06-13 주식회사 하이닉스반도체 전원전압 변동에 대비한 디엘엘장치.
US8154328B1 (en) * 2010-06-11 2012-04-10 Altera Corporation Techniques for measuring phases of periodic signals
US11012055B2 (en) * 2019-05-17 2021-05-18 Silego Technology Inc. Comparator system

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030011677A (ko) * 2001-07-30 2003-02-11 엘피다 메모리 가부시키가이샤 넓은 주파수 대역에 대응할 수 있는 레지스터 및 이를이용한 신호 발생 방법
KR20030090129A (ko) * 2002-05-21 2003-11-28 주식회사 하이닉스반도체 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법
KR20040093819A (ko) * 2003-04-30 2004-11-09 주식회사 하이닉스반도체 락킹타임을 줄일 수 있는 지연고정루프

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6959062B1 (en) * 2000-01-28 2005-10-25 Micron Technology, Inc. Variable delay line
US6445231B1 (en) * 2000-06-01 2002-09-03 Micron Technology, Inc. Digital dual-loop DLL design using coarse and fine loops
JP2003032104A (ja) * 2001-07-12 2003-01-31 Mitsubishi Electric Corp Ｄｌｌ回路とその制御方法
US6930524B2 (en) * 2001-10-09 2005-08-16 Micron Technology, Inc. Dual-phase delay-locked loop circuit and method
US6759911B2 (en) * 2001-11-19 2004-07-06 Mcron Technology, Inc. Delay-locked loop circuit and method using a ring oscillator and counter-based delay
US6847241B1 (en) * 2003-07-25 2005-01-25 Xilinx, Inc. Delay lock loop using shift register with token bit to select adjacent clock signals
JP3859624B2 (ja) * 2003-07-31 2006-12-20 エルピーダメモリ株式会社 遅延回路と遅延同期ループ装置
KR100537196B1 (ko) * 2004-03-05 2005-12-16 주식회사 하이닉스반도체 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법
US7421606B2 (en) * 2004-05-18 2008-09-02 Micron Technology, Inc. DLL phase detection using advanced phase equalization
US7138845B2 (en) * 2004-07-22 2006-11-21 Micron Technology, Inc. Method and apparatus to set a tuning range for an analog delay
US7057432B2 (en) * 2004-10-07 2006-06-06 International Business Machines Corporation Low power high frequency phase detector
US7468616B1 (en) * 2006-08-30 2008-12-23 Xilinx, Inc. Circuit for and method of generating a delay in an input/output port of an integrated circuit device
KR100840697B1 (ko) * 2006-10-30 2008-06-24 삼성전자주식회사 다중 위상 클럭신호를 발생시키는 지연동기루프 회로 및 그제어방법
JP5019427B2 (ja) * 2006-12-07 2012-09-05 ルネサスエレクトロニクス株式会社 駆動ドライバ、シフトレジスタ及び表示装置
US7459949B2 (en) * 2007-01-30 2008-12-02 Mosaid Technologies Incorporated Phase detector circuit and method therefor
KR100913400B1 (ko) * 2007-07-24 2009-08-21 고려대학교 산학협력단 직렬 송수신 장치 및 그 통신 방법
JP2009140322A (ja) * 2007-12-07 2009-06-25 Elpida Memory Inc タイミング制御回路および半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030011677A (ko) * 2001-07-30 2003-02-11 엘피다 메모리 가부시키가이샤 넓은 주파수 대역에 대응할 수 있는 레지스터 및 이를이용한 신호 발생 방법
KR20030090129A (ko) * 2002-05-21 2003-11-28 주식회사 하이닉스반도체 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법
KR20040093819A (ko) * 2003-04-30 2004-11-09 주식회사 하이닉스반도체 락킹타임을 줄일 수 있는 지연고정루프

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