KR101415599B1 - Pn 접합 다이오드 제조방법 - Google Patents

Abstract

본 발명의 PN 접합 다이오드 제조방법은, 반도체 기판 상에 반도체 확산층을 형성하는 제1단계와, 상기 반도체 확산층에 불순물을 주입하여 N⁺층을 형성하는 제2단계와, 상기 N⁺층 상에 제1 금속막을 형성하는 제3단계와, 상기 제1 금속막 상에 제1 감광막을 도포한 후 광 리소그래피 공정으로 감광막 마스크를 형성하는 제4단계와, 상기 감광막 마스크를 이용하여 제1 금속막, N⁺층 및 반도체 확산층을 차례로 건식 식각하는 제5단계와, 상기 제5단계 이후의 제1 금속막 상에 절연막과 제2 감광막을 형성하는 제6단계, 및 제2 감광막과 상기 절연막을 차례로 제거하여 본딩 패드(PAD) 영역을 형성하는 제7단계로 이루어진다.

Description

PN 접합 다이오드 제조방법{Method for Fabricating PN Junction Diode}

본 발명은 PN 접합 다이오드 제조방법에 관한 것으로, 더욱 상세하게는 광 리소그래피 공정을 줄이는 PN 접합 다이오드 제조방법에 관한 것이다.

제너 다이오드는 PN 접합의 역방향 항복(Breakdown)영역을 동작영역으로 사용하는 다이오드로서, 제너전압(V_Z) 이상으로 전압을 인가했을 경우에 제너 다이오드가 턴-온(turn-on) 되어 제너 다이오드와 아울러 제너 다이오드와 연결된 전자회로가 제너전압 부근에서 안정화되는 성질을 이용한다. 제너 다이오드와 같은 반도체 소자의 PN 접합 구조는, 도 1과 같이 낮은 도판트 농도의 반도체층(P-Si 또는 N-Si)에 N⁺-Si 또는 P⁺-Si 활성 영역을 대부분 이온 주입과 확산이라는 공정 기술을 통해 형성된다.

일반적으로 반도체 제조 비용은 통상적으로 광 리소그래피 공정의 개수에 의하여 결정되므로, 광 리소그래피의 소요 개수를 줄이는 PN 접합 소자 구조 및 공정이 절실하게 요구된다.

종래의 PN 접합 다이오드를 얻기 위해서는 통상적으로 활성 영역(active area), 금속전극 영역(metal area) 및 본딩 패드 영역(pad area)을 정의하기 위해서는 최소 세 개의 광 리소그래피 공정이 소요된다. 이로 인해 제조 비용이 높아지는 문제점이 있다.

미국 특허등록공보 제5,268,310호(1993.12.07)

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 건식식각 방법 또는 감광막 에치백(photoresist etch-back) 공정을 이용하여 광 리소그래피 공정을 줄여 제조 비용을 절감하는 PN 접합 다이오드 제조 방법을 제공하는 데 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 PN 접합 다이오드 제조방법은, 반도체 기판 상에 반도체 확산층을 형성하는 제1단계와, 상기 반도체 확산층에 불순물을 주입하여 N⁺층을 형성하는 제2단계와, 상기 N⁺층 상에 제1 금속막을 형성하는 제3단계와, 상기 제1 금속막 상에 제1 감광막을 도포한 후 광 리소그래피 공정으로 감광막 마스크를 형성하는 제4단계와, 상기 감광막 마스크를 이용하여 제1 금속막, N⁺층 및 반도체 확산층을 차례로 건식 식각하는 제5단계와, 상기 제5단계 이후의 제1 금속막 상에 절연막과 제2 감광막을 형성하는 제6단계, 및 제2 감광막과 상기 절연막을 차례로 제거하여 본딩 패드(PAD) 영역을 형성하는 제7단계로 이루어지는 것을 특징으로 한다.

또한, 본 발명의 제2 실시예에 따른 PN 접합 다이오드 제조방법은, 반도체 기판 상에 반도체 확산층을 형성하는 제1단계와, 상기 반도체 확산층에 불순물을 주입하여 N⁺층을 형성하는 제2단계와, 상기 N⁺층 상에 제1 금속막을 형성하는 제3단계와, 상기 제1 금속막 상에 제1 감광막을 도포한 후 광 리소그래피 공정을 수행하여 제1 감광막 마스크를 형성하는 제4단계와, 상기 감광막 마스크를 이용하여 제1 금속막, N⁺층 및 반도체 확산층을 차례로 건식 식각하는 제5단계와, 상기 제5단계 이후의 제1 금속막에 절연막과 제2 감광막을 형성하는 제6단계, 및 상기 제6단계 이후의 제2 감광막과 절연막을 감광막 에치백(photoresist etch-back) 방법으로 차례로 건식 식각하여 본딩 패드(PAD) 영역을 형성하는 제7단계로 이루어지는 것을 특징으로 한다.

상기 제7단계 이후에 본딩 PAD 영역에 제2 금속막을 형성하는 제8단계를 더 포함하는 것을 특징으로 한다.

상기 제8단계 이후에 반도체 기판 후면을 갈아내고 제3 금속막을 형성하는 제9단계를 더 포함하는 것을 특징으로 한다.

상기 반도체 기판이 P⁺ 실리콘 기판일 경우에는 P^- 반도체 확산층을, 상기 반도체 기판이 N⁺ 실리콘 기판일 경우에는 N^- 반도체 확산층을 형성하는 것을 특징으로 한다.

상기 제6단계에서 제2 감광막은 묽게 하거나 경성 베이크 시 온도를 높여 흘러내리게 하여 웨이퍼의 높은 곳에는 감광막의 두께가 얇게 하고, 웨이퍼의 낮은 곳에는 두껍게 형성하는 것을 특징으로 한다.

이러한 특징에 따르면, 본 발명은 낮은 도판트 농도의 반도체층과 N⁺ 또는 P⁺ 활성 영역을 각각의 광 리소그라피 공정과 이온주입 공정으로 형성하던 기존의 방법을 대신하여 건식식각과 자기정렬(self-align) 방법을 이용함으로써 1~2개의 광 리소그래피 공정으로 PN 접합 다이오드를 제조하므로 제조 비용을 절감할 수 있는 효과가 있다.

도 1은 종래의 PN 접합 다이오드를 나타낸 도면이다.
도 2a 내지 2h는 본 발명의 제1 실시예에 따른 PN 접합 다이오드 제조공정 순서도이다.
도 3a 내지 3i는 본 발명의 제2 실시예에 따른 PN 접합 다이오드 제조공정 순서도이다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 PN 접합 다이오드 제조방법에 대하여 설명한다. 서술의 편이를 위하여, Si 기판 및 Si 기판 상에 형성되어 있는 여러 층들을 포함하여 웨이퍼라고 부르기로 한다. 즉, 어떤 공정 단계에서 소정의 층이 형성된 이후 다음 공정에서는 이전 공정 단계까지 진행된 층들을 포함한 Si 기판을 웨이퍼라 부르기로 한다.

도 2a 내지 도 2h를 참고로 하여 본 발명의 제1 실시예에 따른 PN 접합 다이오드 제조방법에 대하여 상세하게 설명한다.

먼저, 도 2a에 나타낸 바와 같이, 반도체 기판(10) 상에 반도체 확산층(11)을 형성한다.

상기 반도체 기판(10)은 붕소의 도핑 농도가 1×10¹⁷㎝^-3~5×10²⁰㎝^-3 범위인 P⁺ Si 기판이고, 상기 반도체 확산층(11)은 붕소의 도핑 농도가 1×10¹⁶㎝^-3~1×10¹⁹㎝^-3 범위인 P^- Si 에피층 또는 P^- Si 확산층으로서 1~10㎛의 두께로 형성한다. 여기서, 상기 반도체 확산층(11)은 다결정 실리콘층을 형성한 후 열처리하여 형성할 수도 있다.

여기서, 상기 반도체 기판(10)이 P⁺ Si 기판일 경우에는 P^- Si 확산층(11)을 형성하고, 상기 반도체 기판이 N⁺ Si 기판일 경우에는 N^- Si 확산층을 형성한다.

이어서, 웨이퍼의 소정 위치에 식별용 문자를 각인한 후, 탈이온수로 세척하고, Si 기판에 형성되었을 수 있는 산화막외 기타 이물질을 HF 용액 및/또는 황산 용액 등을 이용하여 세정한다.

다음, 도 2b에 나타낸 바와 같이, 상기 반도체 확산층(11)에 산화막을 형성한 후 불순물을 주입하여 N⁺층(12)을 형성한다.

상기 산화막은 H₂/O₂ 습식 분위기와 900℃의 온도의 전기로에서 100분간 열산화하여 형성한다. 여기서, 상기 산화막은 이후 수행될 이온주입 공정후 웨이퍼 내에 분포된 이온들이 이후의 열처리 공정에서 웨이퍼 바깥쪽으로 빠져나가는 것을 차단하는 역할을 수행한다.

상기 N⁺층(12)은 이온주입기를 이용하여 불순물인 인이나 비소를 고농도로 이온주입 하되, 인 이온의 에너지는 40~80keV, 비소 이온의 에너지는 60~180keV의 범위이고, 상기 인과 비소 이온의 투사 범위는 50~100㎚ 정도이다. 상기 N⁺층(12)은 이온주입 방법을 사용하지 않고 P^- 반도체 확산층(11) 위에 고농도의 N⁺ 에피층을 증착하여 형성할 수도 있다.

여기서, 고농도의 N⁺층을 형성하기 위하여 웨이퍼 공정이 종료된 이후 이온의 종류, 에너지 및 도스에 따라 접합의 깊이는 다소 차이가 있지만 N⁺층의 깊이는 대략적으로 투사 범위의 2~5배 정도가 된다.

이어서, 통상적인 불산 세정 공정을 이용하여 웨이퍼를 세정한 후 전기로에서 주입된 이온들을 활성화하는 동시에 웨이퍼 내부로 확산시키기 위하여 950℃의 질소 분위기에서 30분 동안 수행한다.

다음, 도 2c에 나타낸 바와 같이, N⁺층(12) 상에 제1 금속막(13)을 형성한다.

상기 제1 금속막(13)은 진공증착법을 이용하여 TiW 합금을 증착한 후 1% 규소가 포함된 알루미늄(1%Si-Al)을 증착한다.

다음, 도 2d에 나타낸 바와 같이, 상기 제1 금속막(13) 상에 HMDS(hexamethyldisilazane)를 바르고 1.5㎛ 두께의 감광막을 도포한 후, 광 리소그래피 공정을 수행하고 감광막을 현상하여 금속 전극이 될 영역(MET라 함)을 정의하기 위해 감광막 마스크(14)를 형성한다.

상기 감광막을 도포한 후 오븐에서 110℃에서 90초 동안 연성 베이크(soft bake)한 후 광 리소그래피 공정을 수행하고, 감광막을 현상하여 MET 영역에만 감광막 마스크(14)를 남긴 후 웨이퍼를 육안검사 후 이상이 없으면 오븐에서 120℃와 질소 분위기에서 1시간 정도 감광막을 경성 베이크(hard bake) 한다.

다음, 도 2e에 나타낸 바와 같이, 상기 감광막 마스크(14)를 이용하여 제1 금속막(13), N⁺ 활성층인 N⁺층(12) 및 P^- 반도체 확산층(11)을 차례로 RIE(reactive ion etch) 방법으로 건식 식각한다.

이어서, 웨이퍼에 잔류한 감광막을 플라즈마와 유기용제(solvent) 식각 방법을 혼용하여 제거하고, 웨이퍼를 450℃의 질소 분위기에서 30분 정도 열처리하여 금속과 실리콘의 전기적 및 기계적 접촉성을 향상시킨다.

다음, 도 2f에 나타낸 바와 같이, 상기 제1 금속막(13) 상에 절연막(15)과 제2 감광막(16)을 형성한다.

상기 절연막(15)은 PECVD를 이용하여 산화막을 증착한다. 여기서, 상기 절연막(15)은 PN 접합 소자를 외부의 분위기나 충격으로부터 보호하기 위한 것이다.

다음, 도 2g에 나타낸 바와 같이, 도선과 본딩이 될 전극 영역(17a, 본딩 PAD 영역이라 함)을 정의하기 위해 광 리소그래피 공정을 통해 제2 감광막(16)을 현상한 후 건식 식각 방법으로 절연막(15)을 제거하여 상기 본딩 PAD 영역(17a)의 제1 금속막(13)과 반도체 기판(10)을 노출시킨다.

여기서, 상기 반도체 기판(10)이 노출되도록 다이오드 칩의 측면 영역(17b)을 정의하는 것은 이후의 소잉(sawing) 공정으로 다이오드 칩을 커팅(cutting)할 때, 다이오드 소자에 기계적 충격을 줄이거나 보다 원활한 커팅이 되도록 해주기 위한 것이다.

이어서, 웨이퍼에 잔류한 제2 감광막(16)을 플라즈마와 유기용제(solvent) 식각 방법을 혼용하여 제거한다.

마지막으로, 도 2h에 나타낸 바와 같이, 상기 본딩 PAD 영역(17a)에 제2 금속막(18)을 형성하고 반도체 기판(10) 후면에 제3 금속막(19)을 형성한다. 이때 상기 제2 금속막(18)은 제2 감광막(16)을 제거하기 전에 형성한다.

상기 제2 금속막(18)은 선택적 도금방법이나 타이타늄(Ti), 니켈(Ni)과 금(Au)을 순차적으로 증착한 후 리프트-오프(lift-off) 방식을 이용하여 본딩 PAD 영역(17a)만 제2 금속막(18)이 남게 하여 외부단자와 본딩하도록 할 수도 있다.

상기 제3 금속막(19)은 Ti/Ni/Au층을 형성한 후 HMDS를 바르고 1.5㎛의 감광막을 도포한 후 120℃와 질소 분위기에서 1시간 정도 감광막을 경성 베이크 한 후 후면을 갈아내어 웨이퍼의 두께를 낮춘 후 타이타늄, 니켈과 금을 순차적으로 증착하여 제3 금속막(19)이 외부단자와의 본딩 또는 전기적으로 접촉하게 형성할 수도 있다. 이후, 웨이퍼에 잔류한 감광막을 플라즈마와 유기용제(solvent) 식각 방법을 혼용하여 제거한다.

도 3a 내지 도 3i를 참고로 하여 본 발명의 제2 실시예에 따른 PN 접합 다이오드 제조방법에 대하여 상세하게 설명한다.

먼저, 도 3a 내지 도 3e에 나타낸 바와 같이, 도 2a 내지 도 2e에서와 동일한 공정으로 금속 전극 영역을 형성한다.

다음, 도 3f에 나타낸 바와 같이, 상기 제1 금속막(23) 상에 절연막(25)과 제2 감광막(26)을 형성한다.

상기 제2 감광막(26)은 다소 묽게 하거나 경성 베이크 시 온도를 높여 감광막이 흘러내리게 하여 웨이퍼의 높은 곳에는 감광막의 두께가 얇게 하고 웨이퍼의 낮은 곳에는 감광막이 두껍게 한다. 여기서, 웨이퍼의 높은 곳에는 감광막의 두께가 500~1000nm로 하고, 웨이퍼의 낮은 곳에는 감광막의 두께가 1200~1800nm로 되도록 한다.

다음, 도 3g에 나타낸 바와 같이, 상기 제2 감광막(26)과 상기 절연막(25)을 감광막 에치백(photoresist etch-back) 공정을 이용하여 차례로 제거한다.

상기 제2 감광막(26)은 500~1000nm의 두께로 건식 식각하여 웨이퍼의 높은 곳에는 감광막이 남지 않도록 하여 절연막을 노출시킨 후, 상기 절연막(25)을 건식 식각하여 금속층을 노출시켜 외부 도선과 본딩이 될 전극 영역(본딩 PAD 영역)을 정의한다.

다음, 도 3h에 나타낸 바와 같이, 웨이퍼에 잔류한 제2 감광막(26)을 플라즈마와 유기용제(solvent) 식각 방법을 혼용하여 제거한다.

마지막으로, 도 3i에 나타낸 바와 같이, 도 2h에서와 같이 동일한 공정으로 본딩 PAD 영역에 제2 금속막(27)과 웨이퍼 웨이퍼 후면에 제3 금속막(28)을 형성할 수도 있다.

본 발명은 PN 접합 다이오드의 제조방법 중 중요한 부분만을 서술한 것이다.

본 발명의 PN 접합 다이오드 제조방법은 N⁺ 이온주입층과 P^- 반도체층/P⁺ 기판 사이에 PN 다이오드가 형성되는 것을 서술하였으나 N형과 P형을 바꾸면 P⁺ 이온주입층과 N^- 반도체층/N⁺ 기판 사이에 PN 다이오드가 형성될 수도 있다.

아울러, 공정 온도, 가스 분위기, 산화막 형성 방법, 식각 방법, 금속, 등 공정 조건도 여러 조건 중 한 가지를 예로 들었으므로 조건을 조금씩 달리하여 제조하는 것도 가능한 일이다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

10, 20: 반도체 기판 11, 21: 반도체 확산층
12, 22: N⁺층 13, 23: 제1 금속막
14, 24: 제1 감광막 15, 25: 절연막
16, 26: 제2 감광막 18, 27: 제2 금속막
19, 28: 제3 금속막

Claims (6)

1. 반도체 기판 상에 반도체 확산층을 형성하는 제1단계와;
   상기 반도체 확산층에 불순물을 주입하여 N⁺층을 형성하는 제2단계와;
   상기 N⁺층 상에 제1 금속막을 형성하는 제3단계와;
   상기 제1 금속막 상에 제1 감광막을 도포한 후 광 리소그래피 공정으로 감광막 마스크를 형성하는 제4단계와;
   상기 감광막 마스크를 이용하여 상기 제1 금속막, 상기 N⁺층 및 상기 반도체 확산층을 차례로 건식 식각하는 제5단계와;
   상기 제5단계 이후의 제1 금속막 상에 절연막과 제2 감광막을 형성하는 제6단계; 및
   상기 제2 감광막과 상기 절연막을 차례로 제거하여 본딩 패드(PAD) 영역을 형성하는 제7단계;로 이루어지는 것을 특징으로 하는 PN 접합 다이오드 제조방법.
   
2. 반도체 기판 상에 반도체 확산층을 형성하는 제1단계와;
   상기 반도체 확산층에 불순물을 주입하여 N⁺층을 형성하는 제2단계와;
   상기 N⁺층 상에 제1 금속막을 형성하는 제3단계와;
   상기 제1 금속막 상에 제1 감광막을 도포한 후 광 리소그래피 공정을 수행하여 제1 감광막 마스크를 형성하는 제4단계와;
   상기 감광막 마스크를 이용하여 제1 금속막, N⁺층 및 반도체 확산층을 차례로 건식 식각하는 제5단계와;
   상기 제5단계 이후의 제1 금속막에 절연막과 제2 감광막을 형성하는 제6단계; 및
   상기 제6단계 이후의 제2 감광막과 절연막을 감광막 에치백(photoresist etch-back) 방법으로 차례로 건식 식각하여 본딩 패드(PAD) 영역을 형성하는 제7단계;로 이루어진 것을 특징으로 하는 PN 접합 다이오드 제조방법.
   
3. 제1항 또는 제2항에 있어서,
   상기 제7단계 이후에 본딩 PAD 영역에 제2 금속막을 형성하는 제8단계를 더 포함하는 것을 특징으로 하는 PN 접합 다이오드 제조방법.
   
4. 제3항에 있어서,
   상기 제8단계 이후에 반도체 기판 후면을 갈아내고 제3 금속막을 형성하는 제9단계를 더 포함하는 것을 특징으로 하는 PN 접합 다이오드 제조방법.
   
5. 제1항 또는 제2항에 있어서,
   상기 반도체 기판이 P⁺ Si 기판일 경우에는 P^- Si 확산층을, 상기 반도체 기판이 N⁺ Si 기판일 경우에는 N^- Si 확산층을 형성하는 것을 특징으로 하는 PN 접합 다이오드 제조방법.
   
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