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KR101407305B1 - 박막 트랜지스터 기판의 제조 방법 - Google Patents

박막 트랜지스터 기판의 제조 방법 Download PDF

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KR101407305B1
KR101407305B1 KR1020070141702A KR20070141702A KR101407305B1 KR 101407305 B1 KR101407305 B1 KR 101407305B1 KR 1020070141702 A KR1020070141702 A KR 1020070141702A KR 20070141702 A KR20070141702 A KR 20070141702A KR 101407305 B1 KR101407305 B1 KR 101407305B1
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film transistor
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황태웅
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엘지디스플레이 주식회사
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Abstract

본 발명은 박막 트랜지스터 기판의 제조 공정시 공정 마진 감소를 방지할 수 있는 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 정전기 방지 회로부, 게이트 구동부, 화소 표시부가 형성될 영역 각각에 게이트 전극 패턴을 형성하는 단계와; 상기 게이트 전극 패턴이 형성된 기판 상에 게이트 절연막이 형성되고, 상기 영역 별로 서로 다른 투과율을 가지는 마스크를 이용하여 각 영역 별로 소스 및 드레인 전극 패턴과, 반도체 패턴군을 형성하는 단계와; 상기 소스 및 드레인 전극 패턴이 형성된 기판 상에 상기 화소 표시부의 드레인 전극이 노출되도록 컨택홀을 포함한 보호막을 형성하는 단계와; 상기 보호막 상에 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
하프톤 마스크, 투과율, 박막 트랜지스터

Description

박막 트랜지스터 기판의 제조 방법{METHOD OF MANUFACTURIG THIN FILM TRANSISTOR SUBSTRATE}
본 발명은 박막 트랜지스터 기판의 제조 공정시 공정 마진 감소를 방지할 수 있는 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 화상을 표시하는 액정 표시 패널과, 액정 표시 패널을 구동하기 위한 구동 회로를 구비한다.
액정 표시 패널은 액정을 사이에 두고 실링재에 의해 합착된 칼라 필터 기판과 박막 트랜지스터 기판을 구비한다.
칼라 필터 기판은 절연 기판 상에 적층된 블랙 매트릭스 및 칼라 필터와 공통 전극을 구비한다.
박막 트랜지스터 기판은 하부 절연 기판 상에 교차하게 형성된 게이트 라인 및 데이터 라인과, 게이트 라인 및 데이터 라인과 화소 전극 사이에 접속된 박막 트랜지스터를 구비한다. 박막 트랜지스터는 게이트 라인으로부터의 스캔 신호에 응답하여 데이터 라인으로부터의 데이터 신호를 화소 전극으로 공급한다.
구동 회로는 다수의 데이터 라인을 구동하는 데이터 구동부와, 다수의 게이트 라인을 구동하는 게이트 구동부를 포함한다.
이러한 게이트 구동부는 재료비 절감, 공정수의 감소 및 공정 시간의 단축을 위해 액정 표시 패널 상에 게이트 구동부를 형성하는 게이트 인 패널(Gate In Panel) 기술이 사용되고 있다. 이와 같이, 액정 표시 패널 상에는 화상을 표시하는 화소 표시부와 이를 구동하기 위해 화소 표시부 외곽인 비표시 영역에 구동 회로부가 형성되며, 화소 표시부와 비표시 영역에도 박막 트랜지스터가 형성하게 된다. 이러한 각 영역별에 형성된 박막 트랜지스터는 서로 다른 밀집도를 가지며, 서로 다른 채널로 형성된다. 하지만, 각 영역별 박막 트랜지스터의 밀집도, 채널 길이를 고려하지 않고 제조함으로써 공정 마진 감소로 인한 불량 발생의 원인이 되고 있다.
상기와 같은 문제점을 위하여, 본 발명은 박막 트랜지스터 기판의 제조 공정시 공정 마진 감소를 방지할 수 있는 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 정전기 방지 회로부, 게이트 구동부, 화소 표시부가 형성될 영역 각각에 게이트 전극 패턴을 형성하는 단계와; 상기 게이트 전극 패턴이 형성된 기판 상에 게이트 절연막이 형성되고, 상기 영역 별로 서로 다른 투과율을 가지는 마스크를 이용하여 각 영역 별로 소스 및 드레인 전극 패턴과, 반도체 패턴군을 형성하는 단계와; 상기 소스 및 드레인 전극 패턴이 형성된 기판 상에 상기 화소 표시부의 드레인 전극이 노출되도록 컨택홀을 포함한 보호막을 형성하는 단계와; 상기 보호막 상에 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 화소 표시부, 게이트 구동부 및 정전기 방지 회로부 각 영역별로 형성된 박막 트랜지스터의 반도체 패턴, 소스 및 드레인 전극을 고려하여 서로 다른 투과율을 가지는 마스크를 사용한다. 이에 따라, 각 영역별로 공정 마진 감소 없이 사용자가 원하는 박막 트랜지스터의 채널 길이를 구현할 수 있다.
이하, 본 발명의 바람직한 실시 예를 도 1 내지 도 8을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 액정 표시 패널을 도시한 평면도이다.
도 1을 참조하면, 액정 표시 패널은 화상을 표시하는 화소 표시부(100)와, 화소 표시부(100)의 게이트 라인(GL)을 구동하는 게이트 구동부(150)와, 화소 표시부(100)의 데이터 라인(DL)을 구동하는 데이터 구동부(미도시)와, 정전기를 방지하기 위한 정전기 방지회로부(140)를 포함한다. 이를 위해, 액정 표시 패널은 액정층을 사이에 두고 서로 대향하여 합착된 칼라 필터 기판과 박막 트랜지스터 기판을 구비한다.
칼라 필터 기판은 칼라 필터, 블랙 매트릭스, 공통 전극을 구비한다.
칼라 필터는 색을 구현하기 위해 적색, 녹색, 청색 칼라 필터(R, G, B)를 포함한다. 적색, 녹색, 청색 칼라 필터(R, G, B)는 각각 자신이 포함하고 있는 적색, 녹색, 청색 안료를 통해 특정 파장의 광을 흡수 또는 투과시킴으로써 적색, 녹색, 청색을 띄게 된다.
블랙 매트릭스는 칼라 필터가 형성될 서브 화소 영역을 구분함과 아울러 박막 트랜지스터 기판(TFT)의 게이트 라인(GL) 및 데이타 라인(DL), 박막 트랜지스터(TFT)와 중첩되도록 형성된다. 이러한 블랙 매트릭스는 원하지 않는 액정 배열로 인해 생긴 투과광을 차단하여 액정 표시 장치의 콘트라스트를 향상시키고 박막 트랜지스터(TFT)로 직접적인 광조사를 차단하여 박막 트랜지스터(TFT)의 광누설 전 류를 막는다.
공통 전극은 칼라 필터 상에 형성된다. 공통 전극은 화소 전극의 화소 전압에 대응하여 액정에 공통 전압을 인가한다. 이를 위해, 공통 전극은 투명하면서도 도전성을 가지는 ITO(Indim Tin Oxide)나 IZO(Indim Zinc Oxide)와 같은 물질로 형성된다. 또한, 칼라 필터와 공통 전극 사이에 칼라 필터 표면의 평탄화를 위한 오버코트층이 추가로 형성되기도 한다.
박막 트랜지스터 기판은 박막 트랜지스터(TFT), 화소 전극을 구비한다.
박막 트랜지스터(TFT)는 게이트 라인(GL)의 스캔 신호에 응답하여 데이터 라인(DL)의 비디오 신호를 화소 전극(332)에 공급한다. 이를 위하여, 박막 트랜지스터(TFT)는 게이트 라인(GL)에 접속된 제1 게이트 전극(302), 데이터 라인(DL)과 접속된 제1 소스 전극(308), 화소 전극(332)과 접속된 제1 드레인 전극(310), 게이트 절연막(106)을 사이에 두고 제1 게이트 전극(306)과 중첩되어 제1 소스 전극(308)과 제1 드레인 전극(310) 사이에 채널을 형성하는 제1 반도체 패턴(312)의 활성층(314), 제1 소스 전극(308) 및 제1 드레인 전극(310)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(314) 위에 형성된 제1 반도체 패턴(312)의 오믹 접촉층(316)을 구비한다.
게이트 라인(GL)은 게이트 구동부(150)로부터의 스캔 신호를 박막 트랜지스터(TFT)의 제1 게이트 전극(306)에 공급한다. 데이터 라인(DL)은 데이터 구동부로부터의 박막 트랜지스터(TFT)의 제1 소스 전극(308)에 비디오 신호를 공급한다. 게이트 라인(GL) 및 데이터 라인(DL)은 서로 교차되게 형성되어 서브 화소 영역을 마련한다.
화소 전극(332)은 화소 표시부(100)에 형성된 박막 트랜지스터(TFT)의 제1 드레인 전극(210)과 제1 컨택홀(320)을 통해 접속되며, 보호막(318) 상에 형성된다. 이러한 화소 전극(222)은 투명 도전막으로 형성된다. 여기서, 화소 전극(332)은 박막 트랜지스터(TFT)를 통해 비디오 신호가 공급되면 공통 전압이 공급된 공통 전극과 함께 전기장을 생성함으로써 두 전극 사이의 액정 분자들의 배열 방향이 변화하며 이에 따라 액정 분자들을 통과하는 광 투과율이 달라지게 됨으로써 계조가 구현된다.
보호막(318)은 박막 트랜지스터(TFT)와 화소 전극(322) 사이에 형성되어 데이터 라인(DL)과 박막 트랜지스터(TFT)를 보호한다. 여기서, 보호막(318)은 무기 및 유기 보호막의 이중층 또는 이들 중 어느 하나만 형성되는 단일층으로도 형성될 수 있다.
게이트 구동부(150)는 게이트 라인(GL)에 순차적으로 스캔 펄스를 공급한다. 이러한 게이트 구동부(150)는 다수의 박막 트랜지스터로 구성되고 액정 표시 패널의 비표시 영역에 형성된다. 게이트 구동부(150)의 박막 트랜지스터는 화소 표시부(100)의 박막 트랜지스터(TFT)와 동일한 구성을 갖는다. 게이트 구동부(150)의 박막 트랜지스터는 기판(101) 위의 제2 게이트 전극(202) 상에 게이트 절연막(106)을 형성하고, 게이트 절연막(106) 상에 제2 반도체 패턴(212)과 중첩되는 제2 소스 전극(208) 및 제2 드레인 전극(210), 게이트 절연막(106)을 사이에 두고 제2 게이트 전극(206)과 중첩되어 제2 소스 전극(208)과 제2 드레인 전극(210) 사이에 채널 을 형성하는 제2 반도체 패턴(212)의 활성층(214), 제2 소스 전극(208) 및 제2 드레인 전극(210)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(214) 위에 형성된 제2 반도체 패턴(212)의 오믹 접촉층(216)을 포함한다.
정전기 방지 회로부(140)는 화소 표시부(100)에 인가될 수 있는 외부 정전기를 차단하기 위해 액정 표시 패널의 비표시 영역에 형성된다. 정전기 방지 회로부(140)는 외부 정전기가 게이트 라인(GL) 및 데이터 라인(DL)으로 통해 화소 표시부(100)에 진입하면 정전기를 사전 유도 및 분산시켜 화소 표시부(100)를 보호한다. 이를 위해, 정전기 방지회로부(140)는 적어도 하나 이상의 다이오드를 형성한다. 정전기 방지 회로부(140)의 다이오드는 화소 표시부(100)의 박막 트랜지스터(TFT)와 동일한 구성을 갖는다.
정전기 방지 회로부(140)의 다이오드는 기판(101) 위의 제3 게이트 전극(102) 상에 게이트 절연막(106)을 형성하고, 게이트 절연막(106) 상에 제3 반도체 패턴(112)과 중첩되는 제3 소스 전극(108) 및 제3 드레인 전극(110), 게이트 절연막(106)을 사이에 두고 제3 게이트 전극(106)과 중첩되어 제3 소스 전극(108)과 제3 드레인 전극(110) 사이에 채널을 형성하는 제3 반도체 패턴(112)의 활성층(114), 제3 소스 전극(108) 및 제3 드레인 전극(110)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(114) 위에 형성된 제3 반도체 패턴(112)의 오믹 접촉층(116)을 포함한다.
도 3 내지 도 7은 본 발명에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다. 단, 도 5a는 본 발명에 따른 제2 마스크 공정에 사용되 는 각 영역별 마스크 패턴의 평면도이다.
도 3을 참조하면, 기판(101) 상에 제1 내지 제3 게이트 전극(302,202,102)을 포함하는 게이트 금속 패턴이 형성된다.
구체적으로, 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층으로는 몰리브덴(Mo), 티탄(Ti), 구리(Cu), 알루미늄 네오듐(AlNd), 알루미늄(Al), 크롬(Cr), Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나, 상기 금속을 이용하여 이중층 이상이 적층된 구조로 이용된다. 이어서, 포토리소그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로써 제1 내지 제3 게이트 전극(302,202,102)을 포함하는 게이트 금속 패턴이 형성된다.
도 4를 참조하면, 게이트 금속 패턴이 형성된 기판(101) 상에 게이트 절연막(106)이 형성되고, 그 위에 제1 내지 제3 소스 전극(308,208,108), 제1 내지 제3 드레인 전극(310,210,110)을 포함하는 소스 및 드레인 전극 패턴과, 각 영역별로 소스 및 드레인 전극 패턴을 따라 그 아래에 중첩된 활성층(314,214,114) 및 오믹 접촉층(316,216,116)을 가지는 제1 내지 제3 반도체 패턴(312,212,112)을 포함하는 반도체 패턴군이 형성된다. 이러한, 반도체 패턴군(312,212,112)과 소스 및 드레인 전극 패턴은 회절 노광 마스크 또는 하프 톤(Half Tone)를 이용한 하나의 마스크 공정으로 형성된다. 도 4에 도시된 바와 같이 화소 표시부(100)의 박막 트랜지스터, 게이트 구동부(150)의 박막 트랜지스터, 정전기 방지 회로부(140)의 박막 트랜지스터 각각은 서로 다른 채널 길이를 가진다. 이에, 본 발명은 각 영역별 박막 트랜지스터 및 다이오드의 반도체 패턴을 형성할 경우에 각 영역별로 서로 다른 투과율을 가지는 마스크를 사용한다.
구체적으로, 게이트 금속 패턴군이 형성된 기판(101) 상에 게이트 절연막(106), 비정질 실리콘층(115), 불순물(n+ 또는 p+) 도핑된 비정질 실리콘층(117), 소스/드레인 금속층(111)이 순차적으로 형성된다.
게이트 절연막(106)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이, 소스/드레인 금속층(111)으로는 몰리브덴(Mo), 티탄(Ti), 구리(Cu), 알루미늄 네오듐(AlNd), 알루미늄(Al), 크롬(Cr), Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나, 상기 금속을 이용한 이중층 이상이 적층된 구조로 이용된다.
그리고, 소스/드레인 금속층(111) 위에 포토레지스트가 도포된 다음, 하프 톤 마스크(220)를 이용한 포토리소그래피 공정으로 포토레지스트가 노광 및 현상됨으로써 단차를 갖는 제1 및 제2 포토레지스트 패턴(119A,119B)이 형성된다. 이를 위해, 마스크(220)는 도 5a 및 도 5b에 도시된 바와 같이 차단 영역(S2), 반투과 영역(S3), 투과 영역(S1)을 구비한다. 이때, 정전기 방지 회로부(140)의 소스 및 드레인 전극(108,110), 반도체 패턴(112)을 형성할 마스크는 도 5a에 도시된 바와 같이 보상 슬릿을 형성할 수 있다.
차단 영역(S2)은 화소 표시부(100), 게이트 구동부(150), 정전기 방지 회로부(140) 각각의 소스 및 드레인이 형성되어질 영역에 위치하여 차단층(222)으로 노광 공정시 자외선을 차단함으로써 현상 공정 후 도 5b에 도시된 바와 같이 제1 포 토레지스트 패턴(119A)이 남게 된다.
투과 영역(S1)은 자외선을 모두 투과시킴으로써 현상 후 도 5b에 도시된 바와 같이 포토레지스트가 제거된다.
반투과 영역(S3)은 화소 표시부(100), 게이트 구동부(150), 정전기 방지 회로부(140) 각각의 박막 트랜지스터의 채널이 형성될 영역에 위치하여 노광 공정시 자외선을 부분 투과시킴으로써 현상 공정 후 도 5b에 도시된 바와 같이 제1 포토레지스트 패턴보다 얇은 제2 포토레지스트 패턴(119B)이 남게 된다.
이때, 반투과 영역(S3)은 화소 표시부(100), 게이트 구동부(150), 정전기 방지 회로부(140) 각 영역별로 서로 다른 투과율을 가질 수 있도록 반투과 물질(224,226,228)의 두께를 다르게 형성한다. 이는, 도 8에 도시된 바와 같이 반투과 물질(224,226,228)이 두께에 따라 빛의 투과율이 다른 것을 나타내고 있다.
다시 말하여, 반투과 물질(224,226,228)이 두꺼울수록 빛의 투과율이 작아지는 것을 나타내는 그래프이다. 정전기 방지 회로부(140), 게이트 구동부(150), 화소 표시부(100) 순으로 채널 길이(L1,L2,L3)가 넓을 경우에 동일한 빛이 조사되게 되면, 채널 길이(L1,L2,L3)가 넓을수록 빛의 영향을 더 받게 되므로 정전기 방지회로부(140), 게이트 구동부(150), 화소 표시부(100)의 채널 길이(L1,L2,L3)가 형성될 영역 순으로 반투과 물질(224,226,228)의 두께를 두껍게 형성한다.
이에 따라, 정전기 방지 회로부(140)의 채널(L1)이 형성될 위치와 대응되는 반투과 물질(228)은 25~35%의 투과율을 가지도록 형성하며, 게이트 구동부(150)의 채널(L2)이 형성될 위치와 대응되는 반투과 물질(226)은 30~40%의 투과율을 가지도 록 형성하며, 화소 표시부(100)의 채널(L3)이 형성될 위치와 대응되는 반투과 물질(224)은 35~45%의 투과율을 가지도록 형성한다.
따라서, 화소 표시부(100), 게이트 구동부(150) 및 정전기 방지 회로부(140) 각 영역별로 서로 다른 투과율을 가지는 마스크(220)를 사용함으로써 공정 상에 발생하는 공정 마진 감소를 방지할 수 있다.
이러한 포토레지스트 패턴을 이용한 식각 공정으로 소스/드레인 금속층(111)이 및 비정질 실리콘층(115), 불순물(n형 또는 p형)이 도핑된 비정질 실리콘층(117)이 패터닝됨으로써 도 5c에 도시된 바와 같이 소스 및 드레인 금속 패턴과 그 아래의 반도체 패턴군이 형성된다. 이 경우, 각 영역별 제1 내지 제3 소스 전극(308,208,108) 및 제1 내지 제3 드레인 전극(310,210,110)은 서로 연결된 구조를 갖는다.
이어서, 산소(O2) 플라즈마를 이용한 애싱 공정으로 포토레지스트 패턴을 애싱함으로써 도 5d에 도시된 바와 같이 제1 포토레지스트 패턴(119A)은 얇아지게 하고, 제2 포토레지스트 패턴(119B)은 제거되게 한다. 이어서, 애싱된 제1 포토레지스트 패턴(119A)을 이용한 식각 공정으로 노출된 제1 내지 제3 소스 및 제1 내지 제3 드레인 금속층과, 그 아래의 오믹 접촉층이 제거된다. 이에 따라, 제1 내지 제3 소스 전극(308,208,108)과 제1 내지 제3 드레인 전극(310,210,110)은 분리되고 각 영역별 활성층(314,214,114)이 노출된다.
그런 다음, 소스/드레인 금속 패턴 위에 잔존하던 제1 포토레지스트 패 턴(119A)이 도 5e 도시된 바와 같이 스트립 공정으로 제거된다.
도 6을 참조하면, 소스 및 드레인 전극 패턴이 형성된 게이트 절연막(106) 상에 보호막(318)이 형성된다.
구체적으로, 소스 및 드레인 전극 패턴이 형성된 게이트 절연막(106) 상에 보호막(318)이 형성된다. 보호막(318)은 게이트 절연막(106)과 같은 무기 절연 물질로 형성되거나 아크릴 수지 등과 같은 유기 절연 물질로 형성된다. 이 보호막(318)이 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 게이트 절연막(106) 및/또는 보호막(318)을 관통하는 컨택홀(320)이 형성된다. 컨택홀(320)은 보호막(318)을 관통하여 화소 표시부의 드레인 전극(310)을 노출시키도록 형성된다.
도 7을 참조하면, 보호막(318) 위에 화소 전극(332)이 형성된다.
구체적으로, 보호막(318) 상에 스퍼터링 등의 증착 방법을 통해 투명 도전층이 형성된다. 투명 도전층으로는 틴 옥사이드(Tin Oxide : TO), 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO),인듐 틴 징크 옥사이드(Indium Tin Zind Oxide : ITZO) 등이 이용된다. 이 투명 도전층이 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 화소 전극이 형성된다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 자명하다.
도 1은 본 발명의 실시 예에 따른 액정 표시 패널을 도시한 평면도이다.
도 2는 도 1에 도시된 화소 표시부, 게이트 구동부, 정전기 방지 회로부 각 영역별에 형성된 박막 트랜지스터 기판의 단면도이다.
도 3은 도 2에 도시된 게이트 금속 패턴의 제조 방법을 설명하기 위한 단면도이다.
도 4는 도 2에 도시된 반도체 패턴, 소스 및 드레인 전극 패턴의 제조 방법을 설명하기 위한 단면도이다.
도 5a 내지 도 5e는 도 4에 도시된 반도체 패턴, 소스 및 드레인 전극 패턴을 하프 톤 마스크를 이용하여 형성하는 제조 방법을 설명하기 위한 단면도들이다.
도 6은 도 2에 도시된 보호막의 제조 방법을 설명하기 위한 단면도이다.
도 7은 도 2에 도시된 화소 전극의 제조 방법을 설명하기 위한 단면도이다.
도 8은 하프 톤 마스크의 반투과 물질의 두께에 따른 투과율을 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 화소 표시부 101 : 기판
102,202,302 : 게이트 전극 106,206,306 : 게이트 절연막
108,208,308 : 소스 전극 110,210,310 : 드레인 전극
114,214,314 : 액티브층 116,216,316 : 오믹 접촉층
140 : 정전기 방지 회로부 150 : 게이트 구동부
318 : 보호막 332 : 화소 전극
220 : 마스크 222 : 차단층
224,226,228 : 반투과 물질

Claims (6)

  1. 기판 상에 정전기 방지 회로부, 게이트 구동부, 화소 표시부가 형성될 영역 각각에 게이트 전극 패턴을 형성하는 단계와;
    상기 게이트 전극 패턴이 형성된 기판 상에 게이트 절연막이 형성되고, 상기 정전기 방지 회로부, 게이트 구동부, 화소 표시부가 형성될 영역 각각에 소스 및 드레인 전극 패턴과, 반도체 패턴군을 형성하는 단계와;
    상기 소스 및 드레인 전극 패턴이 형성된 기판 상에 상기 화소 표시부의 드레인 전극이 노출되도록 컨택홀을 포함한 보호막을 형성하는 단계와;
    상기 보호막 상에 화소 전극을 형성하는 단계를 포함하고,
    상기 소스 및 드레인 전극 패턴과 반도체 패턴군을 형성하는 단계에서, 자외선을 차단하는 차단 영역과 상기 자외선을 부분 투과하는 반투과 영역과 상기 자외선을 모두 투과하는 투과영역을 포함한 마스크를 이용하며,
    상기 마스크의 상기 반투과 영역은 상기 정전기 방지 회로부, 게이트 구동부, 화소 표시부가 형성될 영역 각각에 대응하여 서로 다른 투과율을 갖도록 서로 다른 두께의 반투과 물질로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 화소 표시부의 박막 트랜지스터의 채널이 형성될 위치와 대응되는 반투과 영역은 25~35%의 투과율을 가지는 것을 특징으로 하는 박막 트랜지스터 기판의제조 방법.
  4. 제1항에 있어서,
    상기 게이트 구동부의 박막 트랜지스터의 채널이 형성될 위치와 대응되는 반투과 영역은 30~40%의 투과율을 가지는 것을 특징으로 하는 박막 트랜지스터 기판의제조 방법.
  5. 제1항에 있어서,
    상기 정전기 방지 회로부의 박막 트랜지스터의 채널이 형성될 위치와 대응되는 반투과 영역은 35~45%의 투과율을 가지는 것을 특징으로 하는 박막 트랜지스터 기판의제조 방법.
  6. 제1항에 있어서,
    상기 화소 표시부, 게이트 구동부, 정전기 방지 회로부의 박막 트랜지스터는 동시에 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
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