KR101393962B1

KR101393962B1 - 고전압 반대 주입을 갖춘 전력 트랜지스터

Info

Publication number: KR101393962B1
Application number: KR1020120111095A
Authority: KR
Inventors: 시쿠앙 시아오; 첸리앙 추; 이셍 첸; 페이윤 첸; 콩벵 테이
Original assignee: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date: 2012-07-20
Filing date: 2012-10-08
Publication date: 2014-05-12
Anticipated expiration: 2032-10-08
Also published as: CN103579005A; CN103579005B; US20140021539A1; US8673712B2; KR20140011902A

Abstract

여기서는 전계 효과 트랜지스터 디바이스와, 택일적으로는 횡측 전력 트랜지스터와, 그 형성 방법이 제공되며, 상기 형성 방법은 기판을 제공하는 단계, 도핑된 매립층을 생성하는 단계, 및 기판에서 매립층 상에 1차 웰을 생성하는 단계를 포함한다. 드리프트 드레인은 1차 웰에서 생성될 수 있고, 반대 주입 영역은 1차 웰에서 주입되어 드리프트 드레인과 매립층 사이에 있을 수 있다. 1차 웰은 제1 및 제2 주입 영역을 포함할 수 있고 제2 주입 영역은 제1 주입 영역보다 낮은 깊이에 있다. 반대 주입은 제1 및 제2 주입 영역들 사이의 깊이에서 존재할 수 있다. 1차 웰과 반대 주입 영역은 동일한 도전성 유형의 도펀트들, 또는 p+형 및 p-형 도펀트들 모두를 포함할 수 있다. 게이트는 드리프트 드레인의 일부분 위에서 형성될 수 있다.

Description

고전압 반대 주입을 갖춘 전력 트랜지스터{POWER TRANSISTOR WITH HIGH VOLTAGE COUNTER IMPLANT}

일반적으로 여기서 설명된 실시예들은 반도체 디바이스들에 관한 것이며, 구체적으로는 금속 산화물 반도체(metal-oxide-semiconductor; MOS) 디바이스들에 관한 것이며, 보다 구체적으로는 고전압 MOS 디바이스들의 구조 및 제조 방법에 관한 것이다.

고전압 금속 산화물 반도체(High-voltage metal-oxide-semiconductor; HVMOS) 디바이스들은 입력/출력(I/O) 회로들, CPU 전력 공급기들, 전력 관리 시스템들, AC/DC 컨버터들 등과 같은 많은 전기적 디바이스들에서 폭넓게 이용된다. HVMOS 디바이스들은 다양한 형태들이 존재한다. 대칭형 HVMOS 디바이스는 소스측과 드레인측에 대하여 대칭적인 구조를 가질 수 있다. 고전압은 드레인측과 소스측 모두에 인가될 수 있다. 비대칭형 HVMOS 디바이스는 소스측과 드레인측에 대하여 비대칭적인 구조들을 가질 수 있다.

HVMOS 구조물들은 채널 치수들의 함수들인 전류와 항복 전압 레이팅들을 갖는다. 이상적인 HVMOS 디바이스들은 "on" 상태에 있을 때 소스와 드레인 사이에서 낮은 저항을 가지며 높은 항복 전압들을 나타낸다. HVMOS 구조물들을 비롯하여, 전력 MOS 디바이스들은 빈번히 생성되어 그룹들로 동작하며, 다중 전력 MOS 디바이스들은 다중 디바이스들간에 전류를 분할하기 위해 병렬로 동작한다. 다중 디바이스들은 서로가 아주 근접하게 위치하면서 높은 전압들로 동작하므로, 디바이스들은 얕은 트렌치 격리(shallow trench isolation; STI) 및 추가적인 주변 고전압 n웰(high voltage n-well; HVNW)들 및 고전압 p웰(high voltage p-well; HVPW)들을 비롯한, 여러가지 기술들을 이용하여 격리될 수 있다.

반대 주입 영역들의 이용은 보다 큰 드레인 전압들을 견뎌내도록 디바이스의 능력을 증가시킬 수 있다. 뿐만 아니라, 보다 높은 드레인 전압들이 보다 높은 게이트 전압들에서 달성되며, 이로써 보다 높은 드레인 전류가 초래된다.

본 개시내용과, 본 개시내용의 장점들의 보다 완벽한 이해를 위해, 이제부터 첨부 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1a는 수직형 BJT 영역을 갖는 통상적인 HVMOS 디바이스의 단면도를 도시한다.
도 1b는 실시예에 따른 HVMOS 디바이스의 평면도를 도시한다.
도 2 내지 도 7은 실시예에 따른 HVMOS 디바이스의 제조에서의 중간 스테이지들의 단면도들이다.

이하에서는 본 개시내용의 실시예들의 실시 및 이용을 자세하게 설명한다. 그러나, 본 개시내용은 폭넓게 다양한 특정 환경들에서 구체화될 수 있는 많은 적용가능한 발명적 개념들을 제공한다는 것을 알아야 한다. 설명하는 특정한 실시예들은 본 발명을 실시하고 이용하는 특정한 방법들에 대한 단순한 예시에 불과하며, 본 발명의 범위를 한정시키려는 것은 아니다.

본 개시내용의 실시예들을 도 1 내지 도 7을 참조하여 설명하며, 또한 본 실시예들의 변형들도 논의한다. 본 개시내용의 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 참조 부호들은 동일한 엘리먼트들을 지정하는데 이용된다. 추가적으로, 도면들은 예시를 위한 것일 뿐이며, 실척도로 도시되지 않고 제한성을 의미하는 것으로서 의도된 것은 아니다.

도 1a를 참조하면, 실시예에 따른 횡측 HVMOS 또는 전력 MOS 디바이스가 도시된다. 기판(101)은 초기에 제공되고, 실리콘과 같은 반도체 물질을 포함할 수 있지만, 디바이스 설계 요건들에 따라 다른 물질들이 이용될 수 있다. 매립층이 생성될 수 있는데, 이것은 본 실시예에서, n벌크 기판 또는 n+ 매립층(n+ buried layer; NBL)(102)이라고도 칭해질 수 있다. 하나의 실시예에서, NBL(102)은 n형 도펀트로 도핑되지만, p형 트랜지스터 실시예에서, 매립층은 또한 p형 도펀트들로 도핑되어 p형 매립층을 형성할 수 있다. NBL(102)은 이온 주입, 열 확산 등의 메커니즘들을 통해 기판(101)에서 형성될 수 있거나, 또는 NBL(102)은 기판(101)으로서 이용된 도핑된 웨이퍼의 결과물일 수 있다. 이와 달리, NBL(102)은 에피택셜 성장 등을 통해 기판(101) 상에서 형성될 수 있다.

1차 고전압 p웰(HVPW)(104)은 NBL(102) 위에서 NBL(102)과 접촉하면서 생성될 수 있으며, 인접한 디바이스들로부터 디바이스를 격리시키기 위해 격리 고전압 n웰(HVNW)(106)과 기판 HVPW(108)이 1차 HVPW(104) 외부에 배치된다. n+ 소스(118)와 n+ 드레인(116)은 각각 게이트 구조물(120)의 양측면들을 따라 n형 드리프트 드레인(n-type drift drain; NDD)(128) 영역들에 배치될 수 있다. 게이트 구조물(120)은 게이트 전극(122), 게이트 유전체(124), 게이트 스페이서(136) 및 절연층(134)을 포함할 수 있다. 하나 이상의 반대(counter) 주입 영역들(132)은 NDD(128)들과 NBL(102) 사이에서 1차 HPVW(104) 내에 배치될 수 있다. 얕은 트렌치 격리(STI) 구조물(126)은 소스(118)와 드레인(116)을 p+ 베이스 구조물들(114)로부터 격리시키기 위해 이용될 수 있다. STI 구조물들(126)은 또한 격리 HVNW(106)상에 배치된 n+ 격리 콘택트들(112)과 기판 HVPW(108)상에 배치된 p+ 기판 콘택트들(110)을 격리시키기 위해 이용될 수 있다.

여기서 설명된 디바이스의 고전압 동작에서의 한가지 고려할 사항은 기생 수직형 BJT(130)의 발생이다. 수직형 BJT(130)는 높은 드레인-NBL간 전압들하에서 발생할 수 있으며, 이 때 NDD(128), 1차 HVPW(104) 및 NBL(102)은 N-P-N 바이폴라 접합 트랜지스터(130)로서 기능을 한다. 고전압들은 NPN BJT(130)을 턴온시킬 수 있으며, 이 때 NBL(102)는 이미터로서 기능을 하고, 1차 HVPW(104)는 베이스로서 기능을 하며, NDD(128)는 콜렉터로서 기능을 한다. 이 기생 BJT(130)의 턴온은 1차 HVPW(104)로부터 NDD(128)를 거치는 높은 베이스 전류를 허용하며, 이것은 잠재적으로는 디바이스에 손상을 가져다줄 수 있다. 여기서 개시된 것과 같은 실시예들은 기생 BJT(130) 베이스로서 기능을 하는 1차 HVPW(104) 영역의 도핑 프로파일을 변경시켜서 BJT(130)를 턴온시키는데 필요한 전압을 상승시킨다. 다른 실시예들은 예컨대, 횡측 전력 트랜지스터에 적용될 수 있으며, 이것은 여기서 본 개시내용의 비제한적인 예시로서 설명된다.

여기서 개시된 실시예들은 NMOS 디바이스를 설명하지만, 여기서 개시된 것과 같은 실시예들은 또한 PMOS 디바이스, NPN 또는 PNP BJT 등을 형성하기 위해 이용될 수 있다는 것을 본 업계의 당업자는 이해할 것이다. 예를 들어, NBL(102)은 p형 매립층일 수 있고, 1차 웰(104)은 HVNW일 수 있으며, 소스(118)와 드레인(116)은 p+형 구조물들일 수 있다. 추가적으로, 도펀트들은 특정 용어들로 특정 도핑 물질들, 농도들 및 도핑 깊이들과 관련하여 논의되지만, 본 업계의 당업자는 대안적인 도핑 특성들이 유리하게 활용될 수 있다는 것을 알 것이다.

도 1b는 명료성을 위해 STI 구조물들(126)이 생략된 디바이스의 평면도를 도시한다. 1차 HVPW(104)는 격리 HVNW(106), 기판 웰(108) 및 그와 연관된 콘택트들(110, 112)의 중심에 배치된다. 마찬가지로, p+ 베이스 구조물(114)은 1차 HVPW(104)에 배치된 소스(118), 드레인(116), 및 NDD들(128)을 둘러싼다.

도 2 내지 도 7은 본 개시내용의 실시예들에 따른 HVMOS 디바이스의 제조 방법에서의 중간 스테이지들의 단면도들을 나타낸다. 이제 도 2를 참조하면, NBL(102)이 형성될 수 있다. NBL(102)은 약 70keV와 약 90keV 사이의 에너지를 통해 약 5.0E13 내지 약 1.5E14의 농도를 가지면서, 약 2 마이크로미터보다 큰 깊이까지 이온 주입을 통해 안티몬(Sb)으로 도핑될 수 있다. 본 업계의 당업자는 디바이스의 설계 요건들에 따라 다른 n형 도펀트들이 이용될 수 있다는 것을 알 것이다. 예를 들어, 안티몬은 에피택시 및 후속하는 가열 싸이클 동안에 자동도핑(autodoping)을 덜 나타내지만, 비소에 비해 보다 낮은 용해성 한계를 갖는데, 이것은 안티몬을 활성화시키기 위해 보다 높은 어닐링 온도를 필요하게 만들 수 있다.

추가적으로, 하나 이상의 STI 구조물들(126)이 기판(101) 내에서 형성되어 1차 HVPW(104), 격리 HVNW(106) 및 기판 HVPW(108)(아래의 도 3과 관련하여 도시됨)과 같은 도핑된 웰들의 경계들을 정의할 수 있다. STI 구조물들(126)은 절연체 또는 유전체 물질로 채워질 수 있고, 이후의 단계들에서 디바이스의 표면 근처에서 주입될 수 있는 웰 콘택트들을 격리시키기 위해 이용될 수 있다.

도 3은 웰 구조물들의 형성을 나타낸다. 웰들(104, 106, 108)은 NBL(102)의 최상단상의 기판내로 이온들을 주입시킴으로써 형성될 수 있거나, 또는 이와 달리 NBL(102)상에서 성장된 에피택셜층내로 주입될 수 있다. 1차 HVPW(104)와 기판 HVPW(108)는 하나 이상의 이온 주입들을 마스킹하고 이를 수행하여 1차 HVPW(104)와 기판 HVPW(108)를 형성함으로써, 동시적으로 유리하게 주입될 수 있다. 격리 HVNW(106)도 이와 마찬가지로 마스킹되고 주입될 수 있다. 본 업계의 당업자들은 고전압 웰들(104, 106, 108)의 주입의 순서는 본 개시내용의 사상으로부터 벗어나지 않고서 변경될 수 있다는 것을 알 것이다.

각각의 웰들(104, 106, 108)과 같은 도핑된 영역에서 수직적으로 제어된 프로파일을 제공하기 위해, 다수의 주입 영역들을 생성하도록 다수의 연속적인 주입들이 수행될 수 있다. 각각의 주입 단계의 주입 에너지, 농도 및 깊이를 변화시킴으로써 도핑 프로파일을 맞춤화하기 위해 연속적인 주입들이 이용될 수 있다. 추가적으로, 특정한 도핑된 영역에 대한 도핑 프로파일을 한층 더 맞춤화하기 위해 연속적인 주입 단계들은 상이한 도펀트들을 주입할 수 있다.

일 실시예에서, 1차 HVPW(104)와 기판 HVPW(108)은 약 800keV와 약 900keV 사이의 에너지를 통해 약 4.0E12와 약 5.0E12 사이의 농도를 가지면서 약 2 마이크로미터의 깊이로 제1 주입 영역을 생성하기 위한 제1 주입, 약 250keV와 약 350keV 사이의 에너지를 통해 약 2.5E12와 약 3.5E12 사이의 농도를 가지면서 약 1 마이크로미터의 깊이로 제2 주입 영역을 형성하기 위한 제2 주입, 및 약 20keV와 약 30keV 사이의 에너지를 통해 약 2.5E12와 약 3.5E12 사이의 농도를 가지면서 약 0.5 마이크로미터의 깊이 미만으로 제3 주입 영역을 형성하기 위한 제3 주입을 통해, 붕소(B)를 주입함으로써 형성될 수 있다. 마찬가지로, 격리 HVNW(106)는 약 1500keV와 약 2500keV 사이의 에너지를 통해 약 3.0E12와 약 5.0E12 사이의 농도를 가지면서 적어도 약 2 마이크로미터의 깊이로 제1 주입 영역을 형성하기 위한 제1 주입, 및 약 350keV와 약 450keV 사이의 에너지를 통해 약 2.0E12와 약 3.0E12 사이의 농도를 가지면서 약 1 마이크로미터의 깊이로 제2 주입 영역을 형성하기 위한 제2 주입을 통해 인(P)을 주입하고, 약 10keV와 약 20keV 사이의 에너지를 통해 약 1.0E12와 약 2.0E12 사이의 농도를 가지면서 약 0.5 마이크로미터 미만의 깊이로 제3 주입 영역을 형성하기 위해 붕소를 주입함으로써 형성될 수 있다.

도 4는 실시예에 따른 NDD(128)들의 형성을 도시한다. 하나 이상의 NDD(128)들을 정의하기 위해 포토리소그래피 패턴 마스크(402)가 적용될 수 있다. NDD(128)들은 비드리프트(non-drift) 영역(406)에 의해 분리된 두 개의 구별되는 NDD(128)들로서 포토리소그래피 마스크(402) 개구들을 통해 주입될 수 있다. NDD(128)들은 핫 캐리어들이 게이트 전극(122)까지 게이트 유전체(124)를 점프하는데 충분한 에너지(이것은 누설 전류를 야기시키고 게이트 유전체(124)를 손상시킬 수 있음)를 얻지 못하도록 하는데에 도움을 준다. NDD(128)들은 또한 하나 이상의 주입 단계들을 이용하여 형성될 수 있다. 예를 들어, 일 실시예에서, NDD(128)들은 약 750keV와 약 900keV 사이의 에너지를 통해 약 4.5E12와 약 5.5E12 사이의 농도를 가지면서 약 0.8 마이크로미터의 깊이로 제1 주입 영역을 형성하기 위한 제1 주입, 약 450keV와 약 550keV 사이의 에너지를 통해 약 3.0E12와 약 4.0E12 사이의 농도를 가지면서 약 0.4 마이크로미터의 깊이로 제2 주입 영역을 형성하기 위한 제2 주입, 및 약 100keV와 약 150keV 사이의 에너지를 통해 약 4.5E12와 약 5.5E12 사이의 농도를 가지면서 약 0.3 마이크로미터의 깊이로 제3 주입 영역을 형성하기 위한 제3 주입을 통해, 인(P)을 주입함으로써 생성될 수 있다.

도 5는 실시예에 따른 반대 주입 영역(132)의 형성을 도시한다. 반대 주입 영역(132)은 1차 HVPW(104) 내에서 각각의 NDD(128) 아래에 주입될 수 있다. 반대 주입 영역(132)은 일 실시예에서, 하나 이상의 주입 단계들을 통해 주입될 수 있다. 예를 들어, 반대 주입 영역들(132)은 약 800keV와 약 900keV 사이의 에너지를 통해 약 2.0E12와 약 3.0E12의 농도를 가지면서 약 1.5 마이크로미터의 깊이의 붕소 주입을 통해 생성될 수 있다. 일 실시예에서, 반대 주입 영역들(132)과 1차 HVPW(104)는 동일한 도전성 유형의 도펀트, 즉 억셉터 또는 도너 유형의 도펀트로부터 생성될 것이다. 이러한 실시예에서, 반대 주입 영역(132)은 1차 HVPW(104)의 도핑 레벨을 증가시킨다.

반대 주입 영역(132)은 패턴 마스크(402) 내의 개구들을 통해 NDD(128)들 아래에서 생성될 수 있다. 이것은 반대 주입 영역(132)이 각각의 NDD(128)들 아래에서 생성되고 비드리프트 영역(406)에 의해 분리되는 결과를 불러일으킨다. 일 실시예에서, 하나의 반대 주입 영역(132)이 NDD(128) 아래에서 생성될 수 있거나, 또는 두 개 이상의 반대 주입 영역(132)이 생성될 수 있고 각각의 주입은 NDD(128) 아래에서 택일적으로 배치된다. 더 나아가, 패턴 마스크(402)의 이용은 NDD(128) 및 반대 주입 영역(132) 생성 공정을 위한 동일한 마스크의 이용을 허용한다. 반대 주입 영역(132) 주입을 위해 NDD(128)들을 마스킹하는 것은 또한 보다 정확한 주입 타겟팅을 허용한다. 반대 주입 영역(132)은 정확한 주입이 나머지 1차 HVPW(104)에서의 잠재적인 도핑 프로파일 변경들의 효과를 감소시키는 동안에 발생할 수 있는 임의의 수직형 BJT(130) 형성을 타겟화하기 위해 NDD들 바로 아래에서 형성될 수 있다. HVPW(104)를 생성하기 위해 이용된 다수의 주입 영역들로 인해, NDD(128)와 NBL(102) 사이의 영역에 걸친 도핑 레벨(104)은 다양한 주입 영역 단계들의 깊이를 반영하는 마루와 골을 나타낼 수 있다. 반대 주입 영역들(132)은 1차 HVPW(104)의 평균 도핑 레벨을 상승시키고 1차 HVPW(104) 도핑 프로파일에서의 하나 이상의 불규칙성을 고르게하기 위해 주입될 수 있다.

웰들(104, 106, 108), NDD(128) 및 반대 주입 영역(132)들의 형성은 후에 택일적으로 이온 주입에 의해 도입된 결정 결함들을 감소시키기 위해 약 900℃와 1200℃ 사이의 온도에서 수행되는 웰 어닐링이 뒤따를 수 있다.

다수의 주입들이 1차 HVPW(104)를 생성하기 위해 이용되는 실시예들에서, 반대 주입 영역들(132)은 상이한 HVPW(104) 주입 영역 깊이들 사이에서 주입될 수 있다. 예를 들어, 상술한 1차 HVPW(104) 및 반대 주입 영역(132) 주입 단계들의 특정 실시예들을 참조하면, NDD(128) 형성 이후, 1차 HVPW(104)는 그 중에서도, 약 1.5마이크로미터의 붕소의 반대 주입 영역(132)과 함께, 약 2마이크로미터의 붕소의 제1 주입 영역과 약 1마이크로미터의 붕소의 제2 주입 영역으로 구성될 수 있다. 이것은 반대 주입 영역(132)이 1차 HVPW(104) 제1 및 제2 주입 영역들 사이에 있게 되는 결과를 불러일으킨다.

도 6은 실시예에 따른 게이트 구조물(120)의 형성을 도시한다. 게이트 구조물(120)은 게이트 유전체(124), 게이트 전극(122)을 가질 수 있고, 채널 영역(602) 위에 배치될 수 있다. 일 실시예에서, 게이트 유전체(124)는 산화물로서 생성될 수 있고, 폴리실리콘 게이트 전극(122)은 게이트 유전체(124) 위에서 에피택시를 통해 성장된다. 다른 실시예들에서, 게이트 유전체(124)와 게이트 전극(122)은 상이한 물질들일 수 있다. 게이트 스페이서(136)와 절연층(134)도 생성될 수 있다. 실시예에서, 게이트 구조물(120)은 각각의 끝에서 적어도 NDD(128)들의 부분 위로 연장하여, NDD(128)들의 부분을 덮는다. 더 나아가, 게이트 구조물(120)은 또한 반대 주입 영역(132)들의 부분 위로 연장한다. 본 업계의 당업자는 다른 적절한 기술들이 본 개시내용으로부터 이탈하지 않고서 게이트 구조물(120)을 형성하기 위해 이용될 수 있다는 것을 알 것이다.

도 7은 주입된 웰 콘택트들을 갖는 디바이스를 나타낸다. 일 실시예는 웰 콘택트 영역들을 마스킹하고 그런 후 이온 주입, 또는 대안적으로, 증착 및 열 확산 등을 통해 콘택트 영역들을 주입하는 것을 포함할 수 있다. 소스(118)와 드레인(116)은 각각 NDD(128)에서 주입될 수 있고 채널 영역(602)에 의해 분리될 수 있다. p+ 베이스 구조물(114)은 1차 HVPW(104) 내에서 주입될 수 있다. N+ 격리 콘택트들(112)은 기판 HVPW(108)에서 주입된 p+ 기판 콘택트들(110) 및 격리 HVNW(106)에서 주입될 수 있다. 본 개시내용의 몇몇의 실시예들은 STI 구조물(126)들이 웰 콘택트들을 적어도 부분적으로 서로 절연시키도록 STI 구조물(126)들 사이에 콘택트들이 배치될 수 있다.

일 실시예에서, 격리 콘택트(112)들, 소스(118) 및 드레인(116)은 동일한 단계에서, 유사한 농도와 깊이로 주입될 수 있다. 마찬가지로, p+ 베이스 구조물(114)들 및 기판 콘택트(110)들은 격리 콘택트(112)들의 n+ 콘택트 구조물들, 소스(118) 및 드레인(116)으로부터 분리된 동일한 단계에서 증착될 수 있다. 일 실시예에서, 콘택트 구조물들은 스페이서 기술들을 이용하여 마스킹될 수 있고, 질화물, 산화물, 또는 이와 유사한 층이 마스크 위에서 성장되고, 그런 후 스페이서 형성들로서 측벽들을 남겨두도록 마스크는 제거된다. 하나의 잠재적인 NMOS 실시예에서, n+형 콘택트들(112, 116, 118)은 약 15keV와 약 25keV 사이의 에너지를 통해 약 5.0E15와 약 6.0E15 사이의 농도를 가지면서 약 0.3 마이크로미터의 깊이로 제1 주입 영역을 형성하기 위한 제1 비소(As) 주입, 약 30keV와 약 40keV 사이의 에너지를 통해 약 7.0E13와 약 8.0E13 사이의 농도를 가지면서 약 0.2 마이크로미터의 깊이로 제2 주입 영역을 형성하기 위한 제2 인 주입, 및 약 10keV와 약 20keV 사이의 에너지를 통해 약 1.0E14와 약 2.0E14 사이의 농도를 가지면서 약 0.2 마이크로미터 미만의 깊이로 제3 주입 영역을 형성하기 위한 제3 인 주입을 통해 생성될 수 있다. 이러한 실시예에서, p+형 콘택트들(110, 114)은 약 30keV와 약 40keV 사이의 에너지를 통해 약 3.5E15와 약 4.5E15 사이의 농도를 가지면서 약 0.3 마이크로미터의 깊이의 제1 플루오린(F) 주입, 및 약 50keV와 약 60keV 사이의 에너지를 통해 약 5.0E14와 약 15.0E15 사이의 농도를 가지면서 약 0.2 마이크로미터 미만의 깊이의 제2 붕소 디플로라이드(BF₂) 주입을 통해 생성될 수 있다.

웰 콘택트들의 생성 이후, BEOL(standard back-end-of-line) 공정이 또한 수행될 수 있다. 따라서, 패시베이션층들, 금속화층들, 콘택트 패드들 등이 또한 디바이스에 추가될 수 있다.

반대 주입 영역(132)들의 이용은 보다 큰 드레인 전압(Vdd)들을 견뎌내도록 디바이스의 능력을 증가시킬 수 있다. 뿐만 아니라, 보다 높은 드레인 전압들이 보다 높은 게이트 전압들에서 달성되며, 이로써 보다 높은 드레인 전류가 초래된다. 예를 들어, 반대 주입 영역(132) 없는 일반적인 전력 MOS는 약 24 볼트의 게이트 전압과 약 25 전압에서 연소될 수 있다. 이와는 반대로, 반대 주입 영역(132)들을 갖는 여기서 설명된 디바이스에서는, 37 볼트의 드레인 전압이 32 볼트의 게이트 전압에서 유지될 수 있다. 반대 주입 영역(132)이 없는 디바이스에서의 보다 낮은 드레인 전압은 수직형 BJT(130)에 의해 기여된 베이스 전류에 기인될 수 있고, 반대 주입 영역(132)은 수직형 BJT(130)의 턴온 전압을 상승시키고, 주어진 전압에서 수직형 BJT(130) 베이스 전류를 효과적으로 감소시킨다.

본 개시내용 및 그 장점들을 자세하게 설명하였지만, 여기에 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 본 개시내용의 범위 및 사상을 벗어나지 않고서 행해질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 본 명세서 내에서 설명된 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성들의 특정 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 여기서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성이 본 발명에 따라 이용될 수 있다는 것을 본 발명개시로부터 손쉽게 알 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성을 청구항의 범위내에 포함하는 것으로 한다.

Claims

디바이스를 형성하기 위한 방법에 있어서,
기판을 제공하는 단계;
상기 기판 상에 매립층을 생성하는 단계;
상기 기판에서 상기 매립층 위에 제1 도전성 유형을 갖는 1차 웰을 생성하는 단계;
상기 1차 웰에서 제2 도전성 유형을 갖는 드리프트 드레인을 생성하는 단계;
상기 1차 웰 내에 제1 도전성 유형을 갖는 반대(counter) 주입 영역을 주입하는 단계; 및
상기 드리프트 드레인 내에 소스/드레인 영역을 주입하는 단계
를 포함하며, 상기 반대 주입 영역은 상기 드리프트 드레인과 상기 매립층 사이에 개재된 것인, 디바이스 형성 방법.
제1항에 있어서, 상기 드리프트 드레인을 생성하는 단계는 상기 기판 위에 제1 패턴 마스크를 도포시키는 단계와 상기 제1 패턴 마스크에서의 하나 이상의 개구들을 통해 상기 드리프트 드레인을 주입하는 단계를 포함하며, 상기 반대 주입 영역을 주입하는 단계는 상기 제1 패턴 마스크에서의 하나 이상의 개구들을 통해 상기 반대 주입 영역을 주입하는 단계를 포함한 것인, 디바이스 형성 방법.
디바이스에 있어서,
기판;
상기 기판에 배치된 매립층;
상기 기판에서 상기 매립층 위에 제1 도전성 유형을 갖는 1차 웰;
상기 1차 웰에서 제2 도전성 유형을 갖는 적어도 하나의 드리프트 드레인;
상기 적어도 하나의 드리프트 드레인과 상기 매립층 사이에 배치되고, 제1 도전성 유형을 갖는, 상기 1차 웰에 있는 적어도 하나의 반대(counter) 주입 영역;
상기 적어도 하나의 드리프트 드레인 내에 배치된 적어도 하나의 소스/드레인 영역; 및
상기 1차 웰 및 상기 적어도 하나의 드리프트 드레인의 일부분 위의 게이트 구조물
을 포함한, 디바이스.
제3항에 있어서, 상기 1차 웰은 제1 깊이의 제1 주입 영역과 상기 제1 깊이보다 작은 제2 깊이의 제2 주입 영역을 포함하며, 상기 반대 주입 영역은 상기 제1 주입 영역과 상기 제2 주입 영역 사이에 배치된 것인, 디바이스.
삭제
제3항에 있어서,
두 개 이상의 드리프트 드레인들; 및
드리프트 드레인과 상기 매립층의 일부분 사이에 각각 배치된 두 개 이상의 반대 주입 영역
을 더 포함하는, 디바이스.
디바이스에 있어서,
1차 웰의 제1 측면으로부터 제1 깊이에 있는 제1 주입 영역과 상기 제1 측면으로부터 제2 깊이에 있는 제2 주입 영역을 갖는 1차 웰로서, 상기 제2 깊이는 상기 제1 깊이보다 작은 것인, 상기 1차 웰;
상기 1차 웰의 제2 측면에 배치된 매립층;
제1 도전성 유형을 가지며 상기 1차 웰에 배치된 복수의 드리프트 드레인들;
상기 드리프트 드레인들 중 하나의 드리프트 드레인과 상기 매립층 사이에 각각 배치되고, 제2 도전성 유형을 갖는, 상기 1차 웰에 있는 복수의 반대(counter) 주입 영역들; 및
상기 복수의 드리프트 드레인들 내에 배치된 복수의 소스/드레인 영역들
을 포함하는, 디바이스.
제7항에 있어서, 상기 제1 깊이는 2마이크로미터이고 상기 제2 깊이는 1마이크로미터인 것인, 디바이스.
제7항에 있어서, 상기 매립층은 제1 도전성 유형을 갖는 것인, 디바이스.
제7항에 있어서, 상기 1차 웰은 제1 도전성 유형을 갖는 격리 웰에 의해 둘러싸여 있는 것인, 디바이스.