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JP2017108051A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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Abstract

【課題】多様な回路を実現するために、複数の異なる種類の回路素子を混載した半導体装置を提供する。
【解決手段】この半導体装置は、第１導電型の半導体基板と、半導体基板に配置された第２導電型の第１及び第２の埋め込み拡散層と、半導体基板上に配置された半導体層と、半導体層に配置され、第１の埋め込み拡散層上で半導体層の第１の領域を平面視で囲む第２導電型の第１の不純物拡散領域と、半導体層において第２の埋め込み拡散層上に配置された第２導電型の第２の不純物拡散領域と、半導体層の第１の領域に配置された第２導電型の第１のウエルと、半導体層において第２の不純物拡散領域に接する第２の領域に配置された第１導電型の第２のウエルと、第１のウエルに配置された第１導電型の第３及び第４の不純物拡散領域と、第２のウエルに配置された第１導電型の第５の不純物拡散領域とを備える。
【選択図】図１

Description

本発明は、半導体装置、及び、半導体装置の製造方法等に関する。
例えば、回路素子として、ラテラル型のＰＮＰバイポーラトランジスターを搭載した半導体装置が用いられている。このトランジスターは、Ｐ型の半導体基板に配置されたＮ型の埋め込み拡散層と、半導体基板上に配置されたＰ型のエピタキシャル層（半導体層）と、埋め込み拡散層とのコンタクトをとるために半導体層の表面から埋め込み拡散層まで延びるＮ型の不純物拡散領域（Ｎプラグ）と、埋め込み拡散層に達する深いＮウエルとを有している。
そのような半導体装置の製造過程においては、ＭＯＳ電界効果トランジスターの形成には用いられない工程として、Ｐ型の半導体層の下層にＮ型の埋め込み拡散層を形成する工程と、半導体層の表面から埋め込み拡散層まで延びるＮプラグを形成する工程と、埋め込み拡散層に達する深いＮウエルを形成する工程とが必要になる。
また、半導体装置における回路素子として、ツェナーダイオードが形成される場合がある。ツェナーダイオードは、高濃度のＰ型の不純物拡散領域とＮ型の不純物拡散領域とのＰＮ接合で構成される。一般的には、ＭＯＳ電界効果トランジスターのソース又はドレインを構成するＰ型の不純物拡散領域とＮ型の不純物拡散領域とを接合させて、ＰＮ接合が形成される。ただし、降伏電圧の仕様が異なる場合には、別の濃度の不純物拡散領域を追加して、濃度調整を行うことによってＰＮ接合を形成する工程が必要になる。
さらに、半導体装置における回路素子として、ＬＤ（Lateral Double-diffused）ＭＯＳ電界効果トランジスターが形成される場合がある。その場合には、ＭＯＳ電界効果トランジスターの形成には用いられない工程として、Ｐ型の半導体層の下層にＮ型の埋め込み拡散層を形成する工程と、埋め込み拡散層に達する深いＮウエルを形成する工程と、深いＮウエルの一部にボディー領域を形成する工程とが必要になる。
関連する技術として、特許文献１の図１及び図２には、耐圧変動を抑制したダイオードを有する半導体装置が開示されている。この半導体装置は、シリコン基板１１上にＮ型の埋め込み層１２を介して設けられたＰ型のエピタキシャル成長層１３と、エピタキシャル成長層１３に形成された素子分離領域１７及び１８と、エピタキシャル成長層１３に形成され、素子分離領域１７及び１８の内側に位置するＮ−型のカソード１４と、カソード１４上に接して形成され、素子分離領域１７及び１８の内側の角部を覆うＰ−型のアノード２０とを具備する。
特開２０１５−９０９１３号公報（段落０００８−０００９、図１及び図２）
ところで、多様な回路を実現するためには、上記のようなラテラル型のバイポーラトランジスターに加えて、他の種類の回路素子を半導体装置に混載したり、所望の降伏電圧を有するツェナーダイオードを半導体装置に混載したりすることが求められている。一方、複数の異なる種類の回路素子を半導体装置に混載しようとすると、それぞれの回路素子のために不純物拡散領域等を専用に形成する工程が増加して、マスクの枚数や工程数の増加に伴って半導体装置の製造コストが上昇してしまう。
そこで、本発明の幾つかの態様は、多様な回路を実現するために、複数の異なる種類の回路素子を混載した半導体装置を提供することに関連している。また、本発明の他の幾つかの態様は、製造工程をあまり増加させずに、複数の異なる種類の回路素子を混載した半導体装置を製造する方法を提供することに関連している。
本発明の第１の態様に係る半導体装置は、第１導電型の半導体基板と、半導体基板に配置された第２導電型の第１及び第２の埋め込み拡散層と、半導体基板上に配置された半導体層と、半導体層に配置され、第１の埋め込み拡散層上で半導体層の第１の領域を平面視で囲む第２導電型の第１の不純物拡散領域と、半導体層において第２の埋め込み拡散層上に配置された第２導電型の第２の不純物拡散領域と、半導体層の第１の領域に配置された第２導電型の第１のウエルと、半導体層において第２の不純物拡散領域に接する第２の領域に配置された第１導電型の第２のウエルと、第１のウエルに配置された第１導電型の第３及び第４の不純物拡散領域と、第２のウエルに配置された第１導電型の第５の不純物拡散領域とを備える。なお、本願において、第１導電型がＰ型で第２導電型がＮ型であっても良いし、第１導電型がＮ型で第２導電型がＰ型であっても良い。
本発明の第１の態様に係る半導体装置によれば、第１の不純物拡散領域等をベース領域とし、第３及び第４の不純物拡散領域をそれぞれエミッター領域及びコレクター領域として、ラテラル型のバイポーラトランジスターが構成される。また、第２の不純物拡散領域等をカソード又はアノード領域とし、第５の不純物拡散領域をアノード又はカソード領域として、ラテラル型のツェナーダイオードが構成される。
このように、本発明の第１の態様に係る半導体装置によれば、半導体基板に配置された埋め込み拡散層と、半導体層において埋め込み拡散層上に配置された不純物拡散領域とで構成される基本的な構造を共通にしながら、複数の異なる種類の回路素子を同一の半導体装置に混載して、多様な回路を実現することができる。
本発明の第２の態様に係る半導体装置は、第１の態様に加えて、半導体基板に配置された第２導電型の第３の埋め込み拡散層と、半導体層に配置され、第３の埋め込み拡散層上で半導体層の第３の領域を平面視で囲む第２導電型の第６の不純物拡散領域と、半導体層の第３の領域に配置された第２導電型の第３のウエルと、第３のウエルに配置された第２導電型の第７の不純物拡散領域と、少なくとも第７の不純物拡散領域上に配置された第１導電型の第８の不純物拡散領域とをさらに備える。
本発明の第２の態様に係る半導体装置によれば、第６及び第７の不純物拡散領域等をカソード又はアノード領域とし、第８の不純物拡散領域をアノード又はカソード領域として、バーチカル型のツェナーダイオードが構成される。
本発明の第３の態様に係る半導体装置は、第１の態様に加えて、半導体基板に配置された第２導電型の第３の埋め込み拡散層と、第３の埋め込み拡散層上の半導体層の第３の領域に配置された第２導電型の第３のウエルと、第３のウエルに配置された第１導電型の第６の不純物拡散領域と、第３のウエルに配置された第２導電型の第７の不純物拡散領域と、第３のウエル上に絶縁膜を介して配置されたゲート電極と、第６の不純物拡散領域に配置された第２導電型の第８の不純物拡散領域とをさらに備える。
本発明の第３の態様に係る半導体装置によれば、第６の不純物拡散領域をボディー領域とし、第７の不純物拡散領域をドリフト領域又はドレイン領域とし、第８の不純物拡散領域をソース領域として、ＬＤＭＯＳ電界効果トランジスターが構成される。
このように、本発明の第２又は第３の態様に係る半導体装置によれば、半導体基板に配置された埋め込み拡散層と、半導体層において埋め込み拡散層上に配置された不純物拡散領域又はウエルとで構成される基本的な構造を共通にしながら、複数の異なる種類の回路素子を同一の半導体装置に混載して、多様な回路を実現することができる。
本発明の第１の態様に係る半導体装置の製造方法は、第１導電型の半導体基板に第２導電型の第１及び第２の埋め込み拡散層を同時に形成する工程と、半導体基板上に半導体層を形成する工程と、第１の埋め込み拡散層上で半導体層の第１の領域を平面視で囲む第２導電型の第１の不純物拡散領域を半導体層に形成し、同時に、半導体層において第２の埋め込み拡散層上に第２導電型の第２の不純物拡散領域を形成する工程と、半導体層の第１の領域に第２導電型の第１のウエルを形成する工程と、半導体層において第２の不純物拡散領域に接する第２の領域に第１導電型の第２のウエルを形成する工程と、第１のウエルに第１導電型の第３及び第４の不純物拡散領域を形成し、同時に、第２のウエルに第１導電型の第５の不純物拡散領域を形成する工程とを備える。
本発明の第１の態様に係る半導体装置の製造方法によれば、第１の不純物拡散領域等をベース領域とし、第３及び第４の不純物拡散領域をそれぞれエミッター領域及びコレクター領域として、ラテラル型のバイポーラトランジスターが形成される。また、第２の不純物拡散領域等をカソード又はアノード領域とし、第５の不純物拡散領域をアノード又はカソード領域として、ラテラル型のツェナーダイオードが形成される。
本発明の第２の態様に係る半導体装置の製造方法は、第１導電型の半導体基板に第２導電型の第１〜第３の埋め込み拡散層を同時に形成する工程と、半導体基板上に半導体層を形成する工程と、第１の埋め込み拡散層上で半導体層の第１の領域を平面視で囲む第２導電型の第１の不純物拡散領域を半導体層に形成し、同時に、第２の埋め込み拡散層上で半導体層の第２の領域を平面視で囲む第２導電型の第２の不純物拡散領域を半導体層に形成し、半導体層において第３の埋め込み拡散層上に第２導電型の第３の不純物拡散領域を形成する工程と、半導体層の第１の領域に第２導電型の第１のウエルを形成し、同時に、半導体層の第２の領域に第２導電型の第２のウエルを形成する工程と、半導体層において第３の不純物拡散領域に接する第３の領域に第１導電型の第３のウエルを形成する工程と、第２のウエルに第２導電型の第４の不純物拡散領域を形成する工程と、第１のウエルに第１導電型の第５及び第６の不純物拡散領域を形成し、同時に、少なくとも第４の不純物拡散領域上に第１導電型の第７の不純物拡散領域を形成し、第３のウエルに第１導電型の第８の不純物拡散領域を形成する工程とを備える。
本発明の第２の態様に係る半導体装置の製造方法によれば、第１の不純物拡散領域等をベース領域とし、第５及び第６の不純物拡散領域をそれぞれエミッター領域及びコレクター領域として、ラテラル型のバイポーラトランジスターが形成される。また、第２及び第４の不純物拡散領域等をカソード又はアノード領域とし、第７の不純物拡散領域をアノード又はカソード領域として、バーチカル型のツェナーダイオードが形成される。さらに、第３の不純物拡散領域等をカソード又はアノード領域とし、第８の不純物拡散領域をアノード又はカソード領域として、ラテラル型のツェナーダイオードが形成される。
本発明の第３の態様に係る半導体装置の製造方法は、第１導電型の半導体基板に第２導電型の第１〜第３の埋め込み拡散層を同時に形成する工程と、半導体基板上に半導体層を形成する工程と、第１の埋め込み拡散層上で半導体層の第１の領域を平面視で囲む第２導電型の第１の不純物拡散領域を半導体層に形成し、同時に、半導体層において第２の埋め込み拡散層上に第２導電型の第２の不純物拡散領域を形成する工程と、半導体層の第１の領域に第２導電型の第１のウエルを形成し、同時に、第３の埋め込み拡散層上の半導体層の第２の領域に第２導電型の第２のウエルを形成する工程と、第２のウエルに第１導電型の第３の不純物拡散領域を形成する工程と、第２のウエルに第２導電型の第４の不純物拡散領域を形成する工程と、半導体層において第２の不純物拡散領域に接する第３の領域に第１導電型の第３のウエルを形成する工程と、第２のウエル上に絶縁膜を介してゲート電極を形成する工程と、第３の不純物拡散領域に第２導電型の第５の不純物拡散領域を形成する工程と、第１のウエルに第１導電型の第６及び第７の不純物拡散領域を形成し、同時に、第３のウエルに第１導電型の第８の不純物拡散領域を形成する工程とを備える。
本発明の第３の態様に係る半導体装置の製造方法によれば、第１の不純物拡散領域等をベース領域とし、第６及び第７の不純物拡散領域をそれぞれエミッター領域及びコレクター領域として、ラテラル型のバイポーラトランジスターが形成される。また、第２の不純物拡散領域等をカソード又はアノード領域とし、第８の不純物拡散領域をアノード又はカソード領域として、ラテラル型のツェナーダイオードが形成される。さらに、第３の不純物拡散領域をボディー領域とし、第４の不純物拡散領域をドリフト領域又はドレイン領域とし、第５の不純物拡散領域をソース領域として、ＬＤＭＯＳ電界効果トランジスターが形成される。
このように、本発明のいずれかの態様に係る半導体装置の製造方法によれば、複数の異なる種類の回路素子の主要な構成部分を同時に形成するので、製造工程をあまり増加させずに、複数の異なる種類の回路素子を混載した半導体装置を製造することができる。
半導体装置に搭載される回路素子の第１の例を示す図。 半導体装置に搭載される回路素子の第２の例を示す図。 半導体装置に搭載される回路素子の第３の例を示す図。 半導体装置に搭載される回路素子の第４の例を示す図。 半導体装置に搭載される回路素子の第１の例の製造工程における断面図。 半導体装置に搭載される回路素子の第１の例の製造工程における断面図。 半導体装置に搭載される回路素子の第２の例の製造工程における断面図。 半導体装置に搭載される回路素子の第２の例の製造工程における断面図。 半導体装置に搭載される回路素子の第３の例の製造工程における断面図。 半導体装置に搭載される回路素子の第３の例の製造工程における断面図。 半導体装置に搭載される回路素子の第４の例の製造工程における断面図。 半導体装置に搭載される回路素子の第４の例の製造工程における断面図。
以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
＜半導体装置＞
本発明の一実施形態に係る半導体装置は、複数の異なる種類の回路素子を混載しているが、以下においては、それらの回路素子の例について、図１〜図４を参照しながら説明する。なお、図１〜図４に示した複数の異なる種類の回路素子は、同一の下地基板１０上に配置される。
図１は、本発明の一実施形態に係る半導体装置に搭載される回路素子の第１の例を示す図である。図１の左側は、バーチカル型のＮＰＮバイポーラトランジスターを示しており、図１の右側は、ラテラル型のＰＮＰバイポーラトランジスターを示している。また、図１（Ａ）は断面図であり、図１（Ｂ）は平面図である。ただし、図１（Ｂ）において、フィールド酸化膜は省略されている。
図１に示すように、この半導体装置は、Ｐ型の下地基板（半導体基板）１０と、下地基板１０上にＰ型の半導体をエピタキシャル成長させて配置されたＰ型のエピタキシャル層（半導体層）２０とを含んでいる。下地基板１０及びエピタキシャル層２０の材料としては、例えば、シリコン（Ｓｉ）が用いられる。エピタキシャル層（半導体層）２０は、Ｎ型でも良い。
バーチカル型のＮＰＮバイポーラトランジスターが形成された素子領域（図１の左側）において、半導体装置は、下地基板１０に配置されたＮ型の埋め込み拡散層１１ａ及びＰ型の埋め込み拡散層１１ｂを含んでいる。埋め込み拡散層１１ａ及び１１ｂの一部は、エピタキシャル層２０に延在しても良い。
また、半導体装置は、Ｎ型の埋め込み拡散層１１ａ上のエピタキシャル層２０の所定の領域に配置された深いＮウエル４１と、Ｎウエル４１に配置されたＰ型の不純物拡散領域５１及び浅いＮウエル６１と、エピタキシャル層２０においてＮウエル４１の外側に配置されたＰウエル６０とを含んでいる。Ｐ型の不純物拡散領域５１は、バーチカル型のＮＰＮバイポーラトランジスターのベース領域を構成する。Ｎウエル６１は、Ｎウエル４１及びＮ型の埋め込み拡散層１１ａと共に、バーチカル型のＮＰＮバイポーラトランジスターのコレクター領域を構成する。
Ｐ型の不純物拡散領域５１には、Ｎ型の不純物拡散領域７１と、Ｐ型の不純物拡散領域５１よりも高い不純物濃度を有するＰ型の不純物拡散領域８１とが配置されている。Ｎ型の不純物拡散領域７１は、バーチカル型のＮＰＮバイポーラトランジスターのエミッター領域を構成する。Ｐ型の不純物拡散領域８１は、ベースコンタクト領域を構成する。Ｐ型の不純物拡散領域５１上には、絶縁膜（ゲート絶縁膜）を介して電極１１１が配置されている。絶縁膜及び電極１１１は、不純物拡散領域７１及び８１を形成する際に、ハードマスクとして用いられる。
Ｎウエル６１には、Ｎ型の不純物拡散領域９１が配置されている。Ｎ型の不純物拡散領域９１は、コレクターコンタクト領域を構成する。Ｐウエル６０には、Ｐ型の不純物拡散領域１０１が配置されている。Ｐ型の不純物拡散領域１０１は、基板コンタクト領域を構成する。不純物拡散領域８１及び９１の周囲には、ＬＯＣＯＳ（Local Oxidation of Silicon）法等によって形成されたフィールド酸化膜１１０が配置されている。以上により、バーチカル型のＮＰＮバイポーラトランジスターが構成される。
一方、ラテラル型のＰＮＰバイポーラトランジスターが形成された素子領域（図１の右側）において、半導体装置は、下地基板１０に配置されたＮ型の埋め込み拡散層１２ａ及びＰ型の埋め込み拡散層１２ｂを含んでいる。埋め込み拡散層１２ａ及び１２ｂの一部は、エピタキシャル層２０に延在しても良い。
また、半導体装置は、エピタキシャル層２０に配置され、Ｎ型の埋め込み拡散層１２ａ上でエピタキシャル層２０の所定の領域を平面視で囲むＮ型の不純物拡散領域（Ｎプラグ）３２と、エピタキシャル層２０の上記所定の領域に配置された深いＮウエル４２と、エピタキシャル層２０においてＮプラグ３２の外側に配置されたＰウエル６０とを含んでいる。なお、本願において、「平面視」とは、エピタキシャル層２０の主面（図中の上面）に垂直な方向から各部を透視することを言う。Ｎプラグ３２は、Ｎウエル４２及びＮ型の埋め込み拡散層１２ａと共に、ラテラル型のＰＮＰバイポーラトランジスターのベース領域を構成する。
Ｎプラグ３２には、Ｎプラグ３２よりも高い不純物濃度を有するＮ型の不純物拡散領域７２が配置されている。Ｎ型の不純物拡散領域７２は、ベースコンタクト領域を構成する。Ｎウエル４２には、Ｐ型の不純物拡散領域８２及び９２が配置されている。Ｐ型の不純物拡散領域８２は、ラテラル型のＰＮＰバイポーラトランジスターのエミッター領域を構成し、Ｐ型の不純物拡散領域９２は、ラテラル型のＰＮＰバイポーラトランジスターのコレクター領域を構成する。
Ｐウエル６０には、Ｐ型の不純物拡散領域１０２が配置されている。Ｐ型の不純物拡散領域１０２は、基板コンタクト領域を構成する。不純物拡散領域７２、８２、９２の周囲には、フィールド酸化膜１１０が配置されている。以上により、ラテラル型のＰＮＰバイポーラトランジスターが構成される。
図２は、本発明の一実施形態に係る半導体装置に搭載される回路素子の第２の例を示す図である。図２の左側は、バーチカル型のツェナーダイオードを示しており、図２の右側は、ラテラル型のツェナーダイオードを示している。また、図２（Ａ）は断面図であり、図２（Ｂ）は平面図である。ただし、図２（Ｂ）において、フィールド酸化膜は省略されている。
図２に示すように、バーチカル型のツェナーダイオードが形成された素子領域（図２の左側）において、半導体装置は、下地基板１０に配置されたＮ型の埋め込み拡散層１３ａ及びＰ型の埋め込み拡散層１３ｂを含んでいる。埋め込み拡散層１３ａ及び１３ｂの一部は、エピタキシャル層２０に延在しても良い。
また、半導体装置は、エピタキシャル層２０に配置され、Ｎ型の埋め込み拡散層１３ａ上でエピタキシャル層２０の所定の領域を平面視で囲むＮ型の不純物拡散領域（Ｎプラグ）３３と、エピタキシャル層２０の上記所定の領域に配置された深いＮウエル４３と、エピタキシャル層２０においてＮプラグ３３の外側に配置されたＰウエル６０とを含んでいる。
Ｎウエル４３には、Ｎ型の不純物拡散領域７３が配置され、少なくともＮ型の不純物拡散領域７３上にＰ型の不純物拡散領域８３が配置されている。Ｎ型の不純物拡散領域７３は、Ｎウエル４３、Ｎプラグ３３、及び、Ｎ型の埋め込み拡散層１３ａと共に、バーチカル型のツェナーダイオードのカソード領域を構成する。
Ｎ型の不純物拡散領域７３の濃度や形状が、バーチカル型のツェナーダイオードの降伏電圧を主に決定する。また、Ｎ型の埋め込み拡散層１３ａ及びＮプラグ３３は、素子分離特性を高めることができる。Ｐ型の不純物拡散領域８３は、バーチカル型のツェナーダイオードのアノード領域を構成する。
Ｎプラグ３３には、Ｎプラグ３３よりも高い不純物濃度を有するＮ型の不純物拡散領域９３が配置されている。Ｎ型の不純物拡散領域９３は、カソードコンタクト領域を構成する。Ｐウエル６０には、Ｐ型の不純物拡散領域１０３が配置されている。Ｐ型の不純物拡散領域１０３は、基板コンタクト領域を構成する。不純物拡散領域８３及び９３の周囲には、フィールド酸化膜１１０が配置されている。以上により、バーチカル型のツェナーダイオードが構成される。図２に示すバーチカル型のツェナーダイオードは、例えば、７Ｖ〜１０Ｖ程度の降伏電圧を有している。
一方、ラテラル型のツェナーダイオードが形成された素子領域（図２の右側）において、半導体装置は、下地基板１０に配置されたＮ型の埋め込み拡散層１４ａ及びＰ型の埋め込み拡散層１４ｂを含んでいる。埋め込み拡散層１４ａ及び１４ｂの一部は、エピタキシャル層２０に延在しても良い。
また、半導体装置は、エピタキシャル層２０においてＮ型の埋め込み拡散層１４ａ上に配置されたＮ型の不純物拡散領域（Ｎプラグ）３４ａを含み、エピタキシャル層２０に配置され、Ｎ型の埋め込み拡散層１４ａ上でエピタキシャル層２０の所定の領域を平面視で囲むＮ型の不純物拡散領域（Ｎプラグ）３４ｂをさらに含んでも良い。Ｎプラグ３４ａ及び３４ｂは、Ｎ型の埋め込み拡散層１４ａと共に、ラテラル型のツェナーダイオードのカソード領域を構成する。
Ｎプラグ３４ａには、Ｎプラグ３４ａよりも高い不純物濃度を有するＮ型の不純物拡散領域７４が配置されており、Ｎプラグ３４ｂには、Ｎプラグ３４ｂよりも高い不純物濃度を有するＮ型の不純物拡散領域８４が配置されている。Ｎ型の不純物拡散領域７４及び８４は、カソードコンタクト領域を構成する。
さらに、半導体装置は、エピタキシャル層２０においてＮプラグ３４ａに接する領域に配置されたＰウエル６４と、エピタキシャル層２０においてＮプラグ３４ｂの外側に配置されたＰウエル６０とを含んでいる。Ｐウエル６４は、ラテラル型のツェナーダイオードのアノード領域を構成する。
Ｐウエル６４には、Ｐ型の不純物拡散領域９４が配置されている。Ｐ型の不純物拡散領域９４は、アノードコンタクト領域を構成する。Ｐウエル６０には、Ｐ型の不純物拡散領域１０４が配置されている。Ｐ型の不純物拡散領域１０４は、基板コンタクト領域を構成する。不純物拡散領域７４、８４、９４の周囲には、フィールド酸化膜１１０が配置されている。以上により、ラテラル型のツェナーダイオードが構成される。
ここで、少なくともＮプラグ３４ａ及びＮ型の埋め込み拡散層１４ａは、高い不純物濃度を有すると共に広い領域に設けられており、低い不純物濃度を有するエピタキシャル層２０に接しているので、図２に示すラテラル型のツェナーダイオードは、例えば、１６Ｖ〜２２Ｖ程度の高い降伏電圧を有している。
図３は、本発明の一実施形態に係る半導体装置に搭載される回路素子の第３の例を示す図である。図３の左側は、ＣＭＯＳ電界効果トランジスターを示しており、図３の右側は、ＬＤ（Lateral Double-diffused）ＭＯＳ電界効果トランジスターを示している。また、図３（Ａ）は断面図であり、図３（Ｂ）は平面図である。ただし、図３（Ｂ）において、フィールド酸化膜は省略されている。
図３に示すように、ＣＭＯＳ電界効果トランジスターが形成された素子領域（図３の左側）において、半導体装置は、下地基板１０に配置されたＮ型の埋め込み拡散層１５ａ及びＰ型の埋め込み拡散層１５ｂを含んでいる。埋め込み拡散層１５ａ及び１５ｂの一部は、エピタキシャル層２０に延在しても良い。
また、半導体装置は、Ｎ型の埋め込み拡散層１５ａ上のエピタキシャル層２０の所定の領域に配置された深いＮウエル４５と、Ｎウエル４５に配置された浅いＮウエル６５ａ及びＰウエル６５ｂと、エピタキシャル層２０においてＮウエル４５の外側に配置されたＰウエル６０とを含んでいる。Ｎウエル６５ａは、ＰチャネルＭＯＳ電界効果トランジスターのバックゲート領域を構成し、Ｐウエル６５ｂは、ＮチャネルＭＯＳ電界効果トランジスターのバックゲート領域を構成する。
Ｎウエル６５ａには、Ｐ型の不純物拡散領域７５ａ及び８５ａと、Ｎ型の不純物拡散領域９５ａとが配置されている。Ｐ型の不純物拡散領域７５ａ及び８５ａは、ＰチャネルＭＯＳ電界効果トランジスターのソース／ドレイン領域を構成し、Ｎ型の不純物拡散領域９５ａは、バックゲートコンタクト領域を構成する。Ｎウエル６５ａ上には、ゲート絶縁膜を介してゲート電極１１５ａが配置されている。
Ｐウエル６５ｂには、Ｎ型の不純物拡散領域７５ｂ及び８５ｂと、Ｐ型の不純物拡散領域９５ｂとが配置されている。Ｎ型の不純物拡散領域７５ｂ及び８５ｂは、ＮチャネルＭＯＳ電界効果トランジスターのソース／ドレイン領域を構成し、Ｐ型の不純物拡散領域９５ｂは、バックゲートコンタクト領域を構成する。Ｐウエル６５ｂ上には、ゲート絶縁膜を介してゲート電極１１５ｂが配置されている。
Ｐウエル６０には、Ｐ型の不純物拡散領域１０５が配置されている。Ｐ型の不純物拡散領域１０５は、基板コンタクト領域を構成する。不純物拡散領域７５ａ等の周囲には、フィールド酸化膜１１０が配置されている。以上により、ＣＭＯＳ電界効果トランジスターが構成される。
一方、ＬＤＭＯＳ電界効果トランジスターが形成された素子領域（図３の右側）において、半導体装置は、下地基板１０に配置されたＮ型の埋め込み拡散層１６ａ及びＰ型の埋め込み拡散層１６ｂを含んでいる。埋め込み拡散層１６ａ及び１６ｂの一部は、エピタキシャル層２０に延在しても良い。
また、半導体装置は、Ｎ型の埋め込み拡散層１６ａ上のエピタキシャル層２０の所定の領域に配置された深いＮウエル４６と、Ｎウエル４６に配置されたＰ型の不純物拡散領域５６ａ及びＮ型の不純物拡散領域５６ｂと、エピタキシャル層２０においてＮウエル４６の外側に配置されたＰウエル６０とを含んでいる。
Ｐ型の不純物拡散領域５６ａは、ＬＤＭＯＳ電界効果トランジスターのボディー領域を構成する。Ｎ型の不純物拡散領域５６ｂは、ＬＤＭＯＳ電界効果トランジスターにおいてドレイン領域とボディー領域との間で電流が流れるドリフト領域、又は、ドレイン領域の一部を構成する。なお、Ｎ型の不純物拡散領域５６ｂを省略しても良い。
Ｐ型の不純物拡散領域５６ａには、Ｎ型の不純物拡散領域８６、及び、Ｐ型の不純物拡散領域５６ａよりも高い不純物濃度を有するＰ型の不純物拡散領域９６が配置されている。Ｎ型の不純物拡散領域８６は、ＬＤＭＯＳ電界効果トランジスターのソース領域を構成し、Ｐ型の不純物拡散領域９６は、ボディーコンタクト領域を構成する。
Ｎ型の不純物拡散領域５６ｂには、Ｎ型の不純物拡散領域５６ｂよりも高い不純物濃度を有するＮ型の不純物拡散領域７６が配置されている。Ｎ型の不純物拡散領域７６は、ＬＤＭＯＳ電界効果トランジスターのドレイン領域を構成する。Ｎウエル４６上には、絶縁膜（ゲート絶縁膜又はフィールド酸化膜１１０）を介してゲート電極１１６が配置されている。
Ｐウエル６０には、Ｐ型の不純物拡散領域１０６が配置されている。Ｐ型の不純物拡散領域１０６は、基板コンタクト領域を構成する。Ｎ型の不純物拡散領域７６の周囲には、フィールド酸化膜１１０が配置されている。以上により、ＬＤＭＯＳ電界効果トランジスターが構成される。
図４は、本発明の一実施形態に係る半導体装置に搭載される回路素子の第４の例を示す図である。図４は、ＭＯＳ構造を用いて形成されるキャパシターを示している。また、図４（Ａ）は断面図であり、図４（Ｂ）は平面図である。ただし、図４（Ｂ）において、フィールド酸化膜は省略されている。
図４に示すように、キャパシターが形成された素子領域において、半導体装置は、下地基板１０に配置されたＮ型の埋め込み拡散層１７ａ及びＰ型の埋め込み拡散層１７ｂを含んでいる。埋め込み拡散層１７ａ及び１７ｂの一部は、エピタキシャル層２０に延在しても良い。
また、半導体装置は、Ｎ型の埋め込み拡散層１７ａ上のエピタキシャル層２０の所定の領域に配置された深いＮウエル４７と、Ｎウエル４７に配置された浅いＮウエル６７ａ及びＰウエル６７ｂと、エピタキシャル層２０においてＮウエル４７の外側に配置されたＰウエル６０とを含んでいる。
Ｎウエル６７ａには、Ｎ型の不純物拡散領域８７ａが配置されている。Ｎ型の不純物拡散領域８７ａは、Ｎウエル６７ａに電位を与えるために用いられる。Ｐウエル６７ｂには、Ｎ型の不純物拡散領域７７及びＰ型の不純物拡散領域８７ｂが配置されている。Ｎ型の不純物拡散領域７７は、キャパシターの第１の電極ＢＰＬを構成し、Ｐ型の不純物拡散領域８７ｂは、Ｐウエル６７ｂに電位を与えるために用いられる。
Ｎ型の不純物拡散領域７７には、Ｎ型の不純物拡散領域７７よりも高い不純物濃度を有するＮ型の不純物拡散領域９７が配置されている。Ｎ型の不純物拡散領域９７は、第１の電極のコンタクト領域を構成する。Ｎ型の不純物拡散領域７７上には、絶縁膜（ゲート絶縁膜）が配置されており、絶縁膜上には、電極１１７が配置されている。電極１１７は、キャパシターの第２の電極ＴＰＬを構成する。
Ｐウエル６０には、Ｐ型の不純物拡散領域１０７が配置されている。Ｐ型の不純物拡散領域１０７は、基板コンタクト領域を構成する。不純物拡散領域８７ａ及び８７ｂの周囲には、フィールド酸化膜１１０が配置されている。以上により、キャパシターが構成される。
ここで、Ｐウエル６７ｂは、エピタキシャル層２０においてＮ型の不純物拡散領域７７を囲むように配置されている。また、Ｎウエル４７及び６７ａは、エピタキシャル層２０においてＰウエル６７ｂを囲むように配置されている。このように、Ｎ型の不純物拡散領域７７を囲むＰウエル６７ｂと、Ｐウエル６７ｂを囲むＮウエル４７及び６７ａとをエピタキシャル層２０に設けることにより、キャパシターの第２の電極の絶縁特性を高めることができる。
本実施形態によれば、下地基板１０に配置された埋め込み拡散層と、エピタキシャル層２０において埋め込み拡散層上に配置された不純物拡散領域（プラグ）又はウエルとで構成される基本的な構造を共通にしながら、複数の異なる種類の回路素子を同一の半導体装置に混載して、多様な回路を実現することができる。
＜製造方法＞
次に、本発明の一実施形態に係る半導体装置の製造方法について説明する。本発明の一実施形態に係る半導体装置の製造方法は、複数の異なる種類の回路素子を混載した半導体装置を製造することが可能であるが、以下においては、それらの回路素子の製造工程について、図５Ａ〜図８Ｂを参照しながら説明する。なお、図５Ａ〜図８Ｂに示した複数の異なる種類の回路素子の製造工程は、同一の下地基板１０上で行われる。
図５Ａ〜図８Ｂは、本発明の一実施形態に係る半導体装置に搭載される回路素子の第１〜第４の例の製造工程における断面図である。図５Ａ及び図５Ｂの左側は、バーチカル型のＮＰＮバイポーラトランジスターの製造工程を示しており、図５Ａ及び図５Ｂの右側は、ラテラル型のＰＮＰバイポーラトランジスターの製造工程を示している。
また、図６Ａ及び図６Ｂの左側は、バーチカル型のツェナーダイオードの製造工程を示しており、図６Ａ及び図６Ｂの右側は、ラテラル型のツェナーダイオードの製造工程を示している。図７Ａ及び図７Ｂの左側は、ＣＭＯＳ電界効果トランジスターの製造工程を示しており、図７Ａ及び図７Ｂの右側は、ＬＤＭＯＳ電界効果トランジスターの製造工程を示している。図８Ａ及び図８Ｂは、ＭＯＳ構造を用いて形成されるキャパシターの製造工程を示している。
まず、Ｐ型の下地基板（半導体基板）１０として、例えば、Ｐ型不純物としてボロン（Ｂ）等を含むシリコン（Ｓｉ）基板が用意される。フォトリソグラフィー法によって形成されたマスクを用いて、下地基板１０の第１群の領域にアンチモン（Ｓｂ）若しくは燐（Ｐ）イオン等のＮ型不純物が同時に注入され、第２群の領域にボロン（Ｂ）イオン等のＰ型不純物が同時に注入される。その後、不純物を熱によって拡散することにより、図５Ａ〜図８Ａの（ａ）に示すように、Ｎ型の埋め込み拡散層１１ａ〜１７ａが同時に形成されると共に、Ｐ型の埋め込み拡散層１１ｂ〜１７ｂが同時に形成される。
次に、図５Ａ〜図８Ａの（ｂ）に示すように、下地基板１０上にＰ型のエピタキシャル層（半導体層）２０がエピタキシャル成長によって形成される。例えば、シリコン基板上にシリコン層をエピタキシャル成長させる際に、ボロン（Ｂ）等のＰ型不純物のガスを混合させることにより、所望の導電率（比抵抗）を有するＰ型のエピタキシャル層２０を形成することができる。エピタキシャル層２０の厚さは、例えば、４．５μｍ〜５μｍ程度である。エピタキシャル層（半導体層）２０は、Ｎ型でも良い。
次に、図５Ａ〜図８Ａの（ｃ）に示す工程において、フォトリソグラフィー法によって形成されたマスクを用いて、エピタキシャル層２０の複数の領域に、燐（Ｐ）イオン等のＮ型不純物が同時に注入される。例えば、燐イオンをシリコンエピタキシャル層に注入してＮプラグを形成する場合には、ドーズ量が、２×１０１４ａｔｏｍ／ｃｍ２〜５×１０１４ａｔｏｍ／ｃｍ２程度とされる。
さらに、図５Ａ〜図８Ａの（ｄ）に示す工程において、エピタキシャル層２０に注入されたＮ型不純物を熱によって拡散することにより、Ｎ型不純物がＮ型の埋め込み拡散層１１ａ〜１７ａに到達して、Ｎプラグ３２〜３４ｂが同時に形成されると共に、Ｎウエル４１〜４３及び４５〜４７が同時に形成される。
例えば、シリコンエピタキシャル層に注入された燐を拡散させる場合には、加熱温度が、１１００℃〜１１５０℃程度とされる。その際に、埋め込み拡散層１１ａ〜１７ａ及び１１ｂ〜１７ｂの一部が、不純物の熱拡散によってエピタキシャル層２０に延在しても良い。
それにより、図５Ａの（ｄ）に示すように、Ｎ型の埋め込み拡散層１２ａ上でエピタキシャル層２０の領域Ａ２を平面視で囲むＮプラグ３２が、エピタキシャル層２０に形成される。それと同時に、図６Ａの（ｄ）に示すように、Ｎ型の埋め込み拡散層１３ａ上でエピタキシャル層２０の領域Ａ３を平面視で囲むＮプラグ３３が、エピタキシャル層２０に形成される。
また、エピタキシャル層２０においてＮ型の埋め込み拡散層１４ａ上にＮプラグ３４ａが形成されると共に、Ｎ型の埋め込み拡散層１４ａ上でエピタキシャル層２０の領域Ａ４を平面視で囲むＮプラグ３４ｂが、エピタキシャル層２０に形成される。さらに、エピタキシャル層２０の領域Ａ１〜Ａ３及びＡ５〜Ａ７に、Ｎウエル４１〜４３及び４５〜４７が同時に形成される。
次に、図５Ａ〜図８Ａの（ｅ）に示す工程において、例えば、ＬＯＣＯＳ法によって、エピタキシャル層２０の主面（図中の上面）の所定の領域に、フィールド酸化膜１１０が形成される。なお、フィールド酸化膜１１０の形成は、不純物拡散領域５６ａ等を形成した後に行っても良い。
次に、図５Ｂ及び図７Ｂの（ｆ）に示す工程において、フォトリソグラフィー法によって形成されたマスクを用いて、Ｎウエル４１及び４６の一部の領域に、ボロン（Ｂ）イオン等のＰ型不純物が注入される。それにより、図５Ｂの（ｆ）に示すように、Ｎウエル４１にＰ型の不純物拡散領域（ベース領域）５１が形成され、それと同時に、図７Ｂの（ｆ）に示すように、Ｎウエル４６にＰ型の不純物拡散領域（ボディー領域）５６ａが形成される。
また、図７Ｂの（ｆ）に示す工程において、フォトリソグラフィー法によって形成されたマスクを用いて、Ｎウエル４６の他の一部の領域に、燐（Ｐ）イオン等のＮ型不純物が注入される。それにより、図７Ｂの（ｆ）に示すように、Ｎウエル４６にＮ型の不純物拡散領域（ドリフト領域又はドレイン領域）５６ｂが形成される。
次に、フォトリソグラフィー法によって形成されたマスクを用いて、深いＮウエルの一部の領域に、燐（Ｐ）イオン等のＮ型不純物が注入される。それにより、図５Ｂの（ｇ）に示すように、深いＮウエル４１に浅いＮウエル６１が形成される。それと同時に、図７Ｂの（ｇ）に示すように、深いＮウエル４５に浅いＮウエル６５ａが形成され、図８Ｂの（ｇ）に示すように、深いＮウエル４７に浅いＮウエル６７ａが形成される。
また、フォトリソグラフィー法によって形成されたマスクを用いて、エピタキシャル層２０又は深いＮウエルの他の一部の領域に、ボロン（Ｂ）イオン等のＰ型不純物が注入される。それにより、図５Ｂ〜図８Ｂの（ｇ）に示すように、エピタキシャル層２０に浅いＰウエル６０が形成される。
それと同時に、図６Ｂの（ｇ）に示すように、エピタキシャル層２０においてＮプラグ３４ａに接する領域に浅いＰウエル６４が形成される。また、図７Ｂの（ｇ）に示すように、深いＮウエル４５に浅いＰウエル６５ｂが形成され、図８Ｂの（ｇ）に示すように、深いＮウエル４７に浅いＰウエル６７ｂが形成される。
次に、図６Ｂ及び図８Ｂの（ｈ）に示す工程において、フォトリソグラフィー法によって形成されたマスクを用いて、Ｎウエル４３及びＰウエル６７ｂの一部の領域に、燐（Ｐ）イオン等のＮ型不純物が同時に注入される。それにより、図６Ｂの（ｈ）に示すように、深いＮウエル４３にＮ型の不純物拡散領域７３が形成され、それと同時に、図８Ｂの（ｈ）に示すように、Ｐウエル６７ｂにＮ型の不純物拡散領域７７が形成される。
その際の注入条件として、例えば、燐イオンをシリコンエピタキシャル層に注入してＮ型の不純物拡散領域を形成する場合には、加速電圧が、１００ｋｅＶ〜１５０ｋｅＶ程度とされ、ドーズ量が、２×１０１３ａｔｏｍ／ｃｍ２〜６×１０１３ａｔｏｍ／ｃｍ２程度とされる。それにより、７Ｖ〜１０Ｖ程度の降伏電圧を有するツェナーダイオードのカソードと、酸化膜の異常成長を抑制できるキャパシターの不純物拡散領域とを同時に形成することができる。
次に、例えば、エピタキシャル層２０の主面を熱酸化することによって、エピタキシャル層２０の主面にゲート絶縁膜（図示せず）が形成される。それにより、図５Ｂの（ｉ）に示すＰ型の不純物拡散領域５１にゲート絶縁膜が形成される。それと同時に、図７Ｂの（ｉ）に示すＮウエル６５ａ、Ｐウエル６５ｂ、及び、Ｎウエル４６上にゲート絶縁膜が形成される。また、図８Ｂの（ｉ）に示すＮ型の不純物拡散領域７７上にゲート絶縁膜が形成される。
さらに、ゲート絶縁膜上に電極又はゲート電極が形成される。それにより、図５Ｂの（ｉ）に示すように、Ｐ型の不純物拡散領域５１上にゲート絶縁膜を介して電極１１１が形成される。それと同時に、図７Ｂの（ｉ）に示すように、Ｎウエル６５ａ上にゲート絶縁膜を介してゲート電極１１５ａが形成され、Ｐウエル６５ｂ上にゲート絶縁膜を介してゲート電極１１５ｂが形成され、Ｎウエル４６上にゲート絶縁膜又はフィールド酸化膜１１０を介してゲート電極１１６が形成される。
また、図８Ｂの（ｉ）に示すように、Ｎ型の不純物拡散領域７７上にゲート絶縁膜を介して電極１１７が形成される。電極１１１及び１１７、及び、ゲート電極１１５ａ、１１５ｂ、及び、１１６は、例えば、不純物がドープされて導電性を有するポリシリコン等で形成される。
次に、図５Ｂ〜図８Ｂの（ｊ）に示す工程において、各種のウエルや不純物拡散領域に、燐（Ｐ）イオン等のＮ型不純物が注入される。それにより、図５Ｂの（ｊ）に示すように、Ｐ型の不純物拡散領域５１にＮ型の不純物拡散領域７１が形成され、Ｎウエル６１にＮ型の不純物拡散領域９１が形成される。それと同時に、Ｎプラグ３２にＮ型の不純物拡散領域７２が形成される。
また、図６Ｂの（ｊ）に示すように、Ｎプラグ３３にＮ型の不純物拡散領域９３が形成され、Ｎプラグ３４ａ及び３４ｂにＮ型の不純物拡散領域７４及び８４がそれぞれ形成される。また、図７Ｂの（ｊ）に示すように、Ｎウエル６５ａにＮ型の不純物拡散領域９５ａが形成され、Ｐウエル６５ｂにＮ型の不純物拡散領域７５ｂ及び８５ｂが形成され、Ｐ型の不純物拡散領域５６ａにＮ型の不純物拡散領域８６が形成され、Ｎ型の不純物拡散領域５６ｂにＮ型の不純物拡散領域７６が形成される。また、図８Ｂの（ｊ）に示すように、Ｎウエル６７ａにＮ型の不純物拡散領域８７ａが形成され、Ｎ型の不純物拡散領域７７にＮ型の不純物拡散領域９７が形成される。
さらに、各種のウエルや不純物拡散領域に、ボロン（Ｂ）イオン等のＰ型不純物が注入される。それにより、図５Ｂ〜図８Ｂの（ｊ）に示すように、Ｐウエル６０にＰ型の不純物拡散領域１０１〜１０７がそれぞれ形成される。それと同時に、図５Ｂの（ｊ）に示すように、Ｐ型の不純物拡散領域５１にＰ型の不純物拡散領域８１が形成され、Ｎウエル４２にＰ型の不純物拡散領域８２及び９２が形成される。
また、図６Ｂの（ｊ）に示すように、少なくともＮ型の不純物拡散領域７３上にＰ型の不純物拡散領域８３が形成され、Ｐウエル６４にＰ型の不純物拡散領域９４が形成される。また、図７Ｂの（ｊ）に示すように、Ｎウエル６５ａにＰ型の不純物拡散領域７５ａ及び８５ａが形成され、Ｐウエル６５ｂにＰ型の不純物拡散領域９５ｂが形成され、Ｐ型の不純物拡散領域５６ａにＰ型の不純物拡散領域９６が形成される。また、図８Ｂの（ｊ）に示すように、Ｐウエル６７ｂにＰ型の不純物拡散領域８７ｂが形成される。
不純物を注入する工程においては、フィールド酸化膜１１０、電極１１１及び１１７、ゲート電極１１５ａ、１１５ｂ、及び、１１６が、ハードマスクとして用いられる。以降の工程は、通常の半導体装置の製造工程と同様である。即ち、所定数の層間絶縁膜及び配線層が形成される。各々のコンタクト領域及びゲート電極上において、層間絶縁膜にコンタクトホールが形成され、アルミニウム（Ａｌ）等の配線又はタングステン（Ｗ）等のプラグが、コンタクト領域及びゲート電極に接続される。
本実施形態に係る半導体装置の製造方法によれば、複数の異なる種類の回路素子の主要な構成部分を同時に形成するので、製造工程をあまり増加させずに、異なる種類の回路素子を混載した半導体装置を製造することができる。例えば、ラテラル型のバイポーラトランジスター及びラテラル型のツェナーダイオードの主要な構成部分を同時に形成することができる。さらに、バーチカル型のツェナーダイオード又はＬＤＭＯＳ電界効果トランジスターの主要な構成部分を同時に形成することができる。
上記の実施形態においてはＰ型の半導体基板を用いる場合について説明したが、Ｎ型の半導体基板を用いても良い。その場合には、他の構成部分においてＰ型とＮ型とを逆にすれば良い。このように、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
１０…下地基板、１１ａ〜１７ａ…Ｎ型の埋め込み拡散層、１１ｂ〜１７ｂ…Ｐ型の埋め込み拡散層、２０…エピタキシャル層、３２〜３４ｂ…Ｎプラグ、４１〜４３、４５〜４７…Ｎウエル、５１、５６ａ…Ｐ型の不純物拡散領域、５６ｂ…Ｎ型の不純物拡散領域、６０、６４、６５ｂ、６７ｂ…Ｐウエル、６１、６５ａ、６７ａ…Ｎウエル、７１〜７４、７５ｂ、７６、７７、８４、８５ｂ、８６、８７ａ、９１、９３、９５ａ、９７…Ｎ型の不純物拡散領域、７５ａ、８１〜８３、８５ａ、８７ｂ、９２、９４、９５ｂ、９６、１０１〜１０７…Ｐ型の不純物拡散領域、１１０…フィールド酸化膜、１１１、１１７…電極、１１５ａ〜１１６…ゲート電極。

Claims (6)

  1. 第１導電型の半導体基板と、
    前記半導体基板に配置された第２導電型の第１及び第２の埋め込み拡散層と、
    前記半導体基板上に配置された半導体層と、
    前記半導体層に配置され、前記第１の埋め込み拡散層上で前記半導体層の第１の領域を平面視で囲む第２導電型の第１の不純物拡散領域と、
    前記半導体層において前記第２の埋め込み拡散層上に配置された第２導電型の第２の不純物拡散領域と、
    前記半導体層の第１の領域に配置された第２導電型の第１のウエルと、
    前記半導体層において前記第２の不純物拡散領域に接する第２の領域に配置された第１導電型の第２のウエルと、
    前記第１のウエルに配置された第１導電型の第３及び第４の不純物拡散領域と、
    前記第２のウエルに配置された第１導電型の第５の不純物拡散領域と、
    を備える半導体装置。
  2. 前記半導体基板に配置された第２導電型の第３の埋め込み拡散層と、
    前記半導体層に配置され、前記第３の埋め込み拡散層上で前記半導体層の第３の領域を平面視で囲む第２導電型の第６の不純物拡散領域と、
    前記半導体層の第３の領域に配置された第２導電型の第３のウエルと、
    前記第３のウエルに配置された第２導電型の第７の不純物拡散領域と、
    少なくとも前記第７の不純物拡散領域上に配置された第１導電型の第８の不純物拡散領域と、
    をさらに備える、請求項１記載の半導体装置。
  3. 前記半導体基板に配置された第２導電型の第３の埋め込み拡散層と、
    前記第３の埋め込み拡散層上の前記半導体層の第３の領域に配置された第２導電型の第３のウエルと、
    前記第３のウエルに配置された第１導電型の第６の不純物拡散領域と、
    前記第３のウエルに配置された第２導電型の第７の不純物拡散領域と、
    前記第３のウエル上に絶縁膜を介して配置されたゲート電極と、
    前記第６の不純物拡散領域に配置された第２導電型の第８の不純物拡散領域と、
    をさらに備える、請求項１記載の半導体装置。
  4. 第１導電型の半導体基板に第２導電型の第１及び第２の埋め込み拡散層を同時に形成する工程と、
    前記半導体基板上に半導体層を形成する工程と、
    前記第１の埋め込み拡散層上で前記半導体層の第１の領域を平面視で囲む第２導電型の第１の不純物拡散領域を前記半導体層に形成し、同時に、前記半導体層において前記第２の埋め込み拡散層上に第２導電型の第２の不純物拡散領域を形成する工程と、
    前記半導体層の第１の領域に第２導電型の第１のウエルを形成する工程と、
    前記半導体層において前記第２の不純物拡散領域に接する第２の領域に第１導電型の第２のウエルを形成する工程と、
    前記第１のウエルに第１導電型の第３及び第４の不純物拡散領域を形成し、同時に、前記第２のウエルに第１導電型の第５の不純物拡散領域を形成する工程と、
    を備える半導体装置の製造方法。
  5. 第１導電型の半導体基板に第２導電型の第１〜第３の埋め込み拡散層を同時に形成する工程と、
    前記半導体基板上に半導体層を形成する工程と、
    前記第１の埋め込み拡散層上で前記半導体層の第１の領域を平面視で囲む第２導電型の第１の不純物拡散領域を前記半導体層に形成し、同時に、前記第２の埋め込み拡散層上で前記半導体層の第２の領域を平面視で囲む第２導電型の第２の不純物拡散領域を前記半導体層に形成し、前記半導体層において前記第３の埋め込み拡散層上に第２導電型の第３の不純物拡散領域を形成する工程と、
    前記半導体層の第１の領域に第２導電型の第１のウエルを形成し、同時に、前記半導体層の第２の領域に第２導電型の第２のウエルを形成する工程と、
    前記半導体層において前記第３の不純物拡散領域に接する第３の領域に第１導電型の第３のウエルを形成する工程と、
    前記第２のウエルに第２導電型の第４の不純物拡散領域を形成する工程と、
    前記第１のウエルに第１導電型の第５及び第６の不純物拡散領域を形成し、同時に、少なくとも前記第４の不純物拡散領域上に第１導電型の第７の不純物拡散領域を形成し、前記第３のウエルに第１導電型の第８の不純物拡散領域を形成する工程と、
    を備える半導体装置の製造方法。
  6. 第１導電型の半導体基板に第２導電型の第１〜第３の埋め込み拡散層を同時に形成する工程と、
    前記半導体基板上に半導体層を形成する工程と、
    前記第１の埋め込み拡散層上で前記半導体層の第１の領域を平面視で囲む第２導電型の第１の不純物拡散領域を前記半導体層に形成し、同時に、前記半導体層において前記第２の埋め込み拡散層上に第２導電型の第２の不純物拡散領域を形成する工程と、
    前記半導体層の第１の領域に第２導電型の第１のウエルを形成し、同時に、前記第３の埋め込み拡散層上の前記半導体層の第２の領域に第２導電型の第２のウエルを形成する工程と、
    前記第２のウエルに第１導電型の第３の不純物拡散領域を形成する工程と、
    前記第２のウエルに第２導電型の第４の不純物拡散領域を形成する工程と、
    前記半導体層において前記第２の不純物拡散領域に接する第３の領域に第１導電型の第３のウエルを形成する工程と、
    前記第２のウエル上に絶縁膜を介してゲート電極を形成する工程と、
    前記第３の不純物拡散領域に第２導電型の第５の不純物拡散領域を形成する工程と、
    前記第１のウエルに第１導電型の第６及び第７の不純物拡散領域を形成し、同時に、前記第３のウエルに第１導電型の第８の不純物拡散領域を形成する工程と、
    を備える半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021002548A (ja) * 2019-06-20 2021-01-07 ローム株式会社 半導体装置および半導体装置の製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3103318B1 (fr) * 2019-11-15 2021-12-10 St Microelectronics Crolles 2 Sas Circuit intégré comprenant un transistor nldmos et procédé de fabrication d’un tel circuit intégré

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5922363A (ja) 1982-07-28 1984-02-04 Matsushita Electronics Corp ダ−リントン接続トランジスタ
JPH0271555A (ja) 1988-06-24 1990-03-12 Fuji Electric Co Ltd 半導体集積回路
US4979001A (en) 1989-06-30 1990-12-18 Micrel Incorporated Hidden zener diode structure in configurable integrated circuit
EP0555496B1 (en) * 1991-07-03 1997-03-26 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe Lateral bipolar transistor structure including an integrated control circuit and integrated power transistor and associated manufacturing process
US5883414A (en) * 1996-02-06 1999-03-16 Harris Corporation Electrostatic discharge protection device
JP3300238B2 (ja) 1996-11-12 2002-07-08 松下電器産業株式会社 半導体装置及びその製造方法
JPH11163373A (ja) 1997-12-01 1999-06-18 Mitsubishi Electric Corp ショットキーバリアダイオードを有する半導体装置およびその製造方法
JP2005005446A (ja) 2003-06-11 2005-01-06 Renesas Technology Corp 半導体装置およびその製造方法
JP4775682B2 (ja) * 2003-09-29 2011-09-21 オンセミコンダクター・トレーディング・リミテッド 半導体集積回路装置
JP2006165370A (ja) 2004-12-09 2006-06-22 New Japan Radio Co Ltd 半導体装置及びその製造方法
CN101378075B (zh) * 2007-08-31 2012-10-31 谭健 Ldmos及集成ldmos与cmos的半导体器件
JP5739826B2 (ja) * 2012-01-23 2015-06-24 株式会社東芝 半導体装置
CN102664181B (zh) * 2012-05-15 2014-10-22 上海先进半导体制造股份有限公司 一种超高压bcd半导体工艺以及超高压bcd器件
WO2015001926A1 (ja) * 2013-07-05 2015-01-08 富士電機株式会社 半導体装置
JP6221648B2 (ja) 2013-11-06 2017-11-01 セイコーエプソン株式会社 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021002548A (ja) * 2019-06-20 2021-01-07 ローム株式会社 半導体装置および半導体装置の製造方法
JP7368121B2 (ja) 2019-06-20 2023-10-24 ローム株式会社 半導体装置および半導体装置の製造方法

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