KR101342461B1

KR101342461B1 - 조절된 대칭 부하들을 갖는 전류 제어 오실레이터

Info

Publication number: KR101342461B1
Application number: KR1020117024644A
Authority: KR
Inventors: 동원 서; 새미어 와드와
Original assignee: 퀄컴 인코포레이티드
Priority date: 2009-03-19
Filing date: 2010-03-18
Publication date: 2013-12-17
Anticipated expiration: 2030-03-18
Also published as: US20100237952A1; TW201106608A; JP2014222888A; WO2010108032A1; EP2409404A1; US7948330B2; CN102356548B; JP5872637B2; KR20110139293A; JP2012521667A; CN102356548A; EP2409404B1

Abstract

개선된 전원 제거비(PSRR)로 전류-제어 오실레이터(ICO)에 대한 바이어스 회로를 통합하는 집적회로가 개시된다. ICO에 대한 바이어스 회로는 2개의 에러 증폭기를 포함한다. 제 1 에러 증폭기는 접지 전원(GND)으로 참조되는 바이어스 전압(V_BN)을 조절한다. 제 2 에러 증폭기는 포지티브 전원(VDD)으로 참조되는 바이어스 전압(V_BP)을 조절한다. V_BP 및 V_BN 바이어스 전압들은 VDD 및 GND에 주입되는 잡음에 대해 통상의 ICO 바이어스 회로들에 비해 개선된 PSRR을 갖는다.

Description

조절된 대칭 부하들을 갖는 전류 제어 오실레이터{CURRENT CONTROLLED OSCILLATOR WITH REGULATED SYMMETRIC LOADS }

[0001] 본 개시물은 일반적으로 집적회로들에 관한 것이며, 보다 특정하게는 낮은-지터/낮은 전압 위상-고정 루프(low-jitter/low-voltag phase-locked loop) 및 전류 제어 오실레이터 회로들에 관한 것이다.

[0002] 다른 디지털 회로들과의 잡음성 전원(noisy power-supply) 환경들에서 동작하는 낮은-지터/낮은-전압 위상-고정 루프들 및 전류-제어 오실레이터(PLL-ICO: phase-locked loop and current-controlled oscillator)들은 집적회로(IC) 설계들에서 점차 중요시된다. 이러한 PLL-ICO들에는 범용성 프로세서/메모리 클록들, 아날로그 대 디지털 및 디지털 대 아날로그 변환기 클록들, 오디오 CODEC 클록들, 디지털 신호 프로세싱 클록들, 외부 인터페이스 클록들 등과 같이, IC 내의 상이한 기능 블록들에 대한 클록 주파수들을 생성할 것이 요구된다.

[0003] 특히, PLL-ICO들과 같은 내장형 아날로그 회로들은 클록 위상-잡음 및 타이밍-지터 요구조건들을 충족시키기 위해 광대역 무잡음(noise-free) 전원(VDD)에 의존한다. IC 설계들이 동일한 실리콘 다이에서 디지털 프로세서들과 함께 보다 많은 아날로그 회로들을 내장하는 쪽으로 진보됨에 따라, IC 설계에서 각각의 내장된 아날로그 코어에 대해 독립적인 낮은-잡음 전원(VDD) 접속부들을 포함하는 것은 점차 어려워지고 있다. 이러한 요구조건을 충족시키기 위해 통상적으로는 LDO(Low Drop-Out) 전압 조절기들이 이용되었다. 그러나 광대역 전원 제거비(PSRR: power supply rejection ratio) LDO 전압 조절기들을 설계하는 것, 온리 온-칩(only on-chip) 컴포넌트들을 사용하는 것은 어려운 설계 업무이며 각각의 추가 광대역 PSRR LDO 전압 조절기에 대해 실질적으로(substantial) 실리콘 다이 면적 패널티가 있을 수 있다.

[0004] 통상적으로, 온-칩 PLL-ICO들은 클린 전원(VDD) 접속부들을 얻기 위해 독립적인 전원(VDD) 범프들을 이용한다. 전원(VDD) 범프들의 수는 다수의 PLL들이 IC에 통합됨에 따라 증가한다. 전원(VDD) 범프들 및 실리콘 다이 본드 패드들의 수는 다수의 PLL-ICO들 및 다른 내장된 아날로그 코어들이 IC에 통합됨에 따라 증가한다. 전원(VDD) 범프들은 패키지 집적회로(패키지 IC)와 메인 애플리케이션 회로 보드 간의 솔더 볼 접속(solder ball connection)으로 간주된다. 임의의 PLL-ICO들과 같은, IC 상의 각각의 회로 블록들의 PSRR을 개선함으로써, 전원(

) 및 접지(GND) 접속들의 수가 최소화될 수 있고, 이로 인해 패키지 IC 핀 카운트, IC 및 메인 애플리케이션 회로 보드 라우팅 복잡도가 감소된다.

[0005] IC 설계에서 다른 회로 블록들과의 통합을 위해 개선된 전원 제거비(PSRR)를 갖는 낮은-지터 PLL-ICO가 요구된다. PLL-ICO PSRR의 실질적 개선은 고속/낮은-지터 PLL-ICO가 IC 설계에서 다른 회로 블록들과 전원(VDD) 접속부(들)를 공유하도록 허용하며, 이로 인해 IC 다이 크기가 감소되고, 다이 평면도 및 레이아웃이 간략화되고, IC 패키지 및 다이 핀 카운트가 줄어들어 결국에는 IC 비용이 낮아진다.

[0006] 개선된 전원 제거비(PSRR)를 갖는 전류-제어 오실레이터(ICO: current-controlled oscillator)에 대한 바이어스 회로(bias circuit)를 통합하는 집적회로가 개시된다. ICO에 대한 바이어스 회로는 2개의 에러 증폭기들을 포함한다. 제 1 에러 증폭기는 접지 전원(GND)으로 참조되는 바이어스 전압(

)을 조절한다. 제 2 에러 증폭기는 포지티브 전원(

)으로 참조되는 바이어스 전압(

)을 조절한다.

및

는

및 GND에 주입되는 잡음에 대해 통상의 ICO 바이어스 회로들에 관해 개선된 PSRR을 갖는다.
한편, 전류-제어 오실레이터(ICO)는 전류-제어 클록 지연 라인으로 구현될 수 있다.

[0007] 도 1은 다른 디지털 및 아날로그 회로 블록들과 전원 접속부들을 공유하는 PLL 및 ICO 회로 블록들을 갖는 집적회로(IC)의 블록 다이어그램이다.
[0008] 도 2는 PLL-ICO 회로 블록의 개략적 다이어그램을 도시한다.
[0009] 도 3은 단지 V_ctrl에서 V_BN 신호 경로에서만 에러 증폭기를 가지며 V_ctrl를 I_ctrl, V_BN 및 V_BP로 변환하기 위해 VtoI 바이어스 회로를 이용하는, 대칭 부하들을 갖는 통상의 전류-제어 오실레이터의 개략적 다이어그램을 도시한다.
[0010] 도 4는 2개의 에러 증폭기, 즉 V_ctrl에서 V_BN 신호 경로에서 제 1 에러 증폭기를 그리고 V_ctrl에서 V_BP 신호 경로에서 제 2 에러 증폭기를 가지며 V_ctrl를 I_ctrl, V_BN 및 V_B로 변환하기 위해 VtoI 바이어스 회로를 이용하는, 대칭 부하들을 갖는 개선된 전류-제어 오실레이터의 개략적 다이어그램을 도시한다.
[0011] 도 5는 전원(V_DD) 유도 클록 지터 대

에 대한 지터 주파수의 그래프를 도시한다.
[0012] 이해를 돕기 위해, 부재들을 구별하기 위해 필요시 접미사들이 부가될 수 있다는 것을 제외하고, 도면들에서 공통되는 유사한 부재들을 표시하는데 있어 가능한 동일한 참조 부호들이 사용되었다. 도면들에서의 이미지들은 예시를 목적으로 간략화되었으며 반드시 스케일대로 도시된 것은 아니다.
[0013] 첨부되는 도면들은 개시물의 예시적 구성들을 예시하며, 이는 다른 등가적인 유효 구성들을 허용할 수 있는 개시물이 범주를 제한하는 것으로 간주되서는 안된다. 이에 상응하여, 추가의 언급 없이도 일부 구성들의 특징들(features)이 다른 구성들에 유용하게 통합될 수 있다는 것이 고려된다.

[0014] 본 명세서에 개시된 디바이스는 제한되는 것은 아니지만, 셀룰러, PCS, 및 IMT 주파수 대역들 및 에어-인터페이스들 이를 테면 CDMA, TDMA, FDMA, OFDMA, 및 SC-FDMA에 대한 무선 통신 디바이스들을 포함하는 다양한 IC 설계들에 이용될 수 있다. 셀룰러, PCS 또는 IMT 네트워크 표준들 및 주파수 대역들 이외에, 이러한 디바이스는 근거리리통신망 또는 개인영역통싱망 표준들, WLAN, 블루투스, & 초광대역(UWB: ultra-wideband)에 대해 이용될 수 있다.

[0015] 도 1은 도시된 것처럼 본 실시예에 따라 다른 디지털 및 아날로그 회로 블록들과 전원 접속부들을 공유하는 PLL 및 ICO 회로 블록들을 갖는 집적회로(IC)의 블록다이어그램을 도시한다. IC(100)는 IC 내에서 다수의 회로 블록들을 작동시키기 위해 또는 외부 회로들 및 신호 인터페이스들로의 전송을 위해 요구되는 임의의 수의 클록 신호들을 생성할 수 있는 하나 이상의 PLL-ICO들(105)을 포함한다. 개별 PLL(들)(110) 및 ICO(들)(120)은 상이한 주파수 범위들 및 지터 사양들(specifications)에 대해 맞춤화(customized)될 수 있다. IC(100)는 아날로그-대-디지털/디지털-대-아날로그(170), 프로세서(들)(180), 메모리(190)를 포함하는 다수의 상이한 기능들을 통합할 수 있고, 서브-미크론 반도체 기하학구조(예를 들어 실리콘) 프로세스들(65nm 또는 45nm CMOS가 현재의 예시적 프로세스들이다)에서 구현될 수 있고, 무선 통신 디바이스 애플리케이션들에 대해 최적화될 수 있다. 배터리-전력공급 동작(battery-powered operation)을 이용하는 무선 통신 디바이스 애플리케이션에 대한 현재의 실리콘 프로세스들에서, IC(100)는 최소 전력 소비로 그리고 실리콘 프로세스의 항복 전압(breakdown voltage) 내에서의 동작을 위해 가능한 낮은 공급 전압들로 설계되어야 한다. 다수의 외부 포지티브 전원(V_DD) 및 접지 전원(GND) 접속부들이 제공되었지만, 개별 회로 블록들의 전원 제거비(PSRR)가 최적이 아닌 경우, 이상적으로 개별 회로 블록들은 무잡음(noise-free) 전원들을 필요로 할 것이다.

[0016] 도 2는 도시된 것처럼 본 실시예에 따라 도 1의 PLL-ICO 회로 블록(105)의 개략도를 도시한다. PLL-ICO 회로 블록(105)은 PLL(110) 및 ICO(120)를 포함한다. PLL(110) 기준 클록 입력(CK_IN)을 포함한다. 또한, PLL(110)은 위상-주파수 검출기(PFD: 112), 전하 펌프(CP: 114), 루프 필터(LF: 116), 및 L+M/N 분할기(118)를 포함한다. ICO(120)는 입력 신호(V_ctrl) 및 출력 신호(CK_OUT)를 포함한다. 또한, ICO(120)는 VtoI 변환기(VtoI: 122), 출력 주파수(F_OSC)를 갖는 전류 제어 오실레이터(N-스테이지 링 오실레이터 124), 및 복제 바이어스 생성 회로(바이어스 회로 126)를 포함한다.

[0017] 정상 PLL-ICO(105) 동작하에, CK_IN는 PFD(112)를 이용하는 L+M/N 분할기(118) 출력 클록과 비교된다. PFD(112)는 N-스테이지 링 오실레이터(124)가 CK_IN를 갖는 각각의 위상 비교 사이클에서 원하는 주파수 이상(above)인지 또는 이하(below)인지를 표시하기 위해 일련의 UP 및 DOWN 펄스들을 생성한다.

[0018] UP 및 DOWN 펄스들은 CP(114)를 제어한다. CP(114)는 I_CP로 라벨링된 노드에서 2개의 입력 클록 신호들 간의 위상차와 관련되는 지속기간(duration)을 갖지만 미리결정된 진폭(amplitude)의 UP 또는 DOWN 전류 펄스들을 출력한다. I_CP는 V_ctrl로 라벨링된 아날로그 제어 신호를 생성하기 위해 LF(116)에 의해 필터링된다. V_ctrl는 ICO(120)에 대한 입력 신호이다. ICO(120)내에서, V_ctrl은 N-스테이지 링 오실레이터(124) 출력, CK_OUT, 주파수(F_OSC)를 조절하기 위해 바이어스 회로(126)에 의해 V_BP 및 V_BN과 함께 (VtoI(122)를 이용하여) 제어 전류(I_ctrl)로 변환된다.

[0019] VtoI(122)는 통상적으로 V_ctrl과 N-스테이지 링 오실레이터(124) 출력 주파수(FOSC ~ -V_ctrl) 간의 관계를 반전시키기 때문에, PFD(112), CP(114), 및 LF(116) 사이에서 인버터일 수 있다. 신호들(CK_IN 및 CK_OUT)의 2개의 주파수들 ÷ (L + M/N)는 PLL 잠금 상태에 있는 것과 동일하며 V_ctrl, V_BP, V_BN, 및 I_ctrl은 안정한 바이어스 전압들 및 전류의 세트로 각각 수렴된다(converge).

[0020] 앞서 언급된 것처럼, 이러한 IC 설계들의 요구조건들을 충족시키기 위해 PLL-ICO들을 설계하는 것은 무선 디바이스에서 고속 동작을 위해 요구되는 엄격한(tight) 지터 요구조건들로 인해 매우 문제시(challenging)되었다. 낮은-지터 및 고속 동작 성능은 PLL-ICO들에 대한 전원(V_DD) 상에 존재하는 잡음에 의해 영향받는다. 이러한 잡음은 동일한 실리콘 다이상에 통합되는 다수의 회로 블록들 및 프로세서들을 갖는 IC 설계들에서 증가된다. 각각의 활성 회로 블록은 각각의 PLL-ICO들 및 다른 기능 블록들에 대한 공통 전원(V_DD)(아날로그 및 디지털 전원들 모두)에 잡음을 주입할 수 있다.

[0021] 본 명세서에서 개시되는 PLL-ICO 회로 블록(105)은 통신 회로들을 포함하는 다양한 전자 회로들에 대해 사용될 수 있다. 예를 들어, PLL-ICO 회로 블록(105)은 (1) 주파수 상향-변환(frequency up-conversion)을 위해 사용되는 로컬 오실레이터(LO) 신호를 생성하기 위한 전송기 서브시스템, (2) 주파수 하향-변환(down-conversion)을 위해 이용되는 LO 신호를 생성하기 위한 수신기 서브시스템, (3) 플립-플롭들 및 래치들과 같은 동기식 회로들에 대해 사용되는 클록 신호들을 생성하기 위한 디지털 서브시스템, 및 (4) 다른 회로들 및 서브시스템들에서 사용될 수 있다. 명료화를 위해, CMOS 반도체 IC 디바이스에 대한 PLL-ICO 회로 블록(105)이 하기에 개시된다.

[0022] 도 3은 도시된 것처럼 본 실시예에 따라, 도 2의 단지 V_ctrl에서 V_BN 신호 경로에서 에러 증폭기를 가지며 V_ctrl를 I_ctrl, V_BN 및 V_BP로 변환하기 위해 VtoI 바이어스 회로를 이용하는, 대칭 부하들을 갖는 통상의 전류-제어 오실레이터의 개략적 다이어그램을 도시한다. ICO(120)는 VtoI(122), 복제(replica) 바이어스 생성 회로(126), 에러 증폭기(132), 및 N-스테이지 링 오실레이터(스테이지들(124a, 124b..124n)을 가짐)를 포함한다.

[0023] ICO(120)는 VtoI(122)에 의해 2개의 바이어스 전압들(V_BP 및 V_BN)의 세트로 변환되는 입력 제어 전압(V_ctrl), 에러 증폭기(132), 및 복제 바이어스 생성 회로(126)를 포함한다. V_BP는 V_ctrl의 복제 전압이다. V_BP 및 V_BN은 통상의 ICO(120)에서 바이어스 전류(I_ctrl)를 설정한다. V_ctrl과 V_BN 사이의 에러 증폭기(132)는 V_ctrl과 V_BN 간의 전압 관계를 조절한다.

[0024] V_BP 및 V_BN은 스테이지들(124a, 124b 내지 124n)로 구성된 N-스테이지 링 오실레이터(124)를 제어한다. N-스테이지 링 오실레이터(124)의 출력 진폭은 레벨 변환기(level translator)(128)를 이용하여 디지털 논리 레벨들로 복원(restore)될 수 있다. N-스테이지 링 오실레이터(124)에서, 스테이지들의 수는 홀수이며 3 또는 5이나, ICO(120)에 대한 애플리케이션에 따라 보다 많은 스테이지들이 추가될 수 있다.

[0025] 상이한 링 오실레이터 스테이지 설계들은 여전히 바이어스 회로 컴포넌트들(122, 126, 132)을 이용할 수 있는 가능성이 있다. V_ctrl 전압이 낮아짐에 따라, ICO(120)에 대한 바이어스 전류(I_ctrl)는 V_BN과 함께 증가한다. V_BP은 V_ctrl를 추적(track)하거나 동일한 극성을 갖는다. ICO(120)에 대한 바이어스 전류(I_ctrl)가 증가함에 따라, 출력 주파수(CK_OUT)(도 2에서의 F_OSC와 동일) 또한 증가하며 이는 각각의 스테이지(124a 내지 124n)의 지연이 감소되기 때문이며 각각의 스테이지 출력(124a 내지 124n)에서 상승 및 하강 시간들에 따라 감소한다.

[0026] 에러 증폭기(132)는 V_BN 전압을 조절하고 단지 접지(GND) 레일 접속부로부터만 전원 제거비(PSRR)을 최적화시킨다. 통상의 ICO(120) 회로의 PSRR은 V_BN에 연결되는(tied) 복제 바이어스 생성 회로(126) 및 VtoI(122)의 매칭 정확성(match accuracy)에 의해 제한되며, 이는 복제 바이어스 생성 회로(126)가 전압 조절보다는 전류 조절을 이용하기 때문이다. V_ctrl에서 V_BP 신호 경로에는 에러 증폭기가 없고 결과적으로 PSRR은 포지티브 전원(V_DD) 레일 접속부로부터 최적화되지 않는다.

[0027] VtoI(122), 복제 바이어스 생성 회로(126) 및 에러 증폭기(132)로 구성된 동일한 바이어스 제어 회로는 위상-고정 루프(PLL) 보다는 지연-고정 루프(DLL)을 제어하는데 이용될 수 있다. 제어 원리들은, 캐스케이드형 스테이지들의 전파 지연이 V_ctrl 및 V_BP에 비례한다(그리고 I_ctrl 및 V_BN과는 반비례한다)는 것을 제외하고, 도 3에 도시된 것과 동일하다.

[0028] 도 4는 도시된 것처럼 본 실시예에 따라 도 2의 2개의 에러 증폭기, 즉 V_ctrl 내지 V_BN 신호 경로에 있는 제 1 에러 증폭기 및 V_ctrl 내지 V_BP 신호 경로에 있는 제 2 에러 증폭기를 가지며 V_ctrl를 I_ctrl, V_BN 및 V_BP로 변환하기 위해 VtoI 바이어스 회로를 이용하는, 대칭 부하들을 갖는 개선된 전류-제어 오실레이터의 개략적 다이어그램을 도시한다. ICO(120a)는 VtoI(122)(도 3의 ICO(120)의 것과 동일), 복제 바이어스 생성 회로(126a)(도 4에 재구성됨), 에러 증폭기(132)(도 3의 ICO(120)의 것과 동일) 및 에러 증폭기(134)(도 4에서 새로운 것임) 및 N-스테이지 링 오실레이터(스테이지들(124a, 124b..124n)을 가짐)(도 3의 ICO(120)의 것과 동일)를 포함한다.

[0029] ICO(120a)는 VtoI(122)에 의해 2개의 바이어스 전압들(V_BP 및 V_BN)의 세트로 변환되는 입력 제어 신호(V_ctrl), 에러 증폭기들(132, 134), 및 복제 바이어스 생성 회로(126a)를 포함한다. V_BP 및 V_BN는 개선된 ICO(120a)에서 바이어스 전류(I_ctrl)를 설정한다. (도 3에서의) ICO(120) 및 (도 4에서의) ICO(120a) 모두에서 도시된 것처럼, V_ctrl과 V_BN 사이에서의 에러 증폭기(132)는 V_ctrl과 V_BN 간의 전압 관계를 조절한다. 단지 ICO(120a)내에서만, V_ctrl과 V_BP 사이에서의 에러 증폭기(132)는 V_ctrl과 V_BP 간의 전압 관계를 조절한다.

[0030] V_BP 및 V_BN은 스테이지들(124a, 124b, 내지 124n)로 구성된 N-스테이지 링 오실레이터(124)를 제어한다. N-스테이지 링 오실레이터(124)의 출력 진폭은 레벨 변환기(128)을 이용하여 디지털 논리 레벨들로 복원될 수 있다. N-스테이지 링 오실레이터(124)에서, 스테이지들의 수는 홀수이며 3 또는 5이지만, ICO(120a)에 대한 애플리케이션에 따라 더 많은 스테이지들이 부가될 수 있다. 바이어스 회로 컴포넌트들(122, 126a, 132)을 여전히 이용할 수 있는 상이한 링-오실레이터 스테이지 설계들이 가능하다. V_ctrl 전압이 낮아짐에 따라 V_ctrl 전압이 낮아짐에 따라, ICO(120a)에 대한 바이어스 전류(I_ctrl)는 V_BN과 함께 증가한다. V_BP은 V_ctrl를 추적(track)하거나 동일한 극성을 갖는다.

[0031] ICO(120a)에 대한 바이어스 전류(I_ctrl)가 증가함에 따라, 출력 주파수(CK_OUT)(도 2에서의 F_OSC와 동일) 또한 증가하며 이는 각각의 스테이지(124a 내지 124n)의 지연이 감소되기 때문이며 각각의 스테이지 출력(124a 내지 124n)에서 상승 및 하강 시간들에 따라 감소한다. 에러 증폭기(132)는 V_BN 전압을 조절하고 도 3에서 ICO(120)에 대해 이전에 도시된 것처럼 단지 접지(GND) 레일 접속부로부터만 전원 제거비(PSRR)를 최적화시킨다.

[0032] V_BP 전압을 조절하는 에러 증폭기(134)의 이용으로, 전원(V_DD) 레일 접속부로부터 ICO(120a)의 전원 제거비(PSRR)는 도 3에서의 ICO(120)에 비해 개선된다. 전원 제거비(PSRR)는 V_BP 신호 경로의 출력 임피던스가 도 3에 이전에 도시된 것처럼 통상의 ICO(120) 회로에 비해 감소된다는 것을 관찰함으로써 ICO(120a)에서 개선된다.

[0033] 도 4에서 추가의 에러 증폭기(134)는 V_BP 노드 출력 임피던스를

로 설정하며, 여기서 A(s)는 추가의 에러 증폭기(134) 루프 이득이다. A(s)는 40 내지 50 dB의 DC 이득 및 100MHz 보다 높은 단위 이득 대역폭(unity gain bandwidth)을 갖는 저역 통과(low-pass) 전달 함수이어야 한다.

은 수백 옴의 범위에 있는 추가의 에러 증폭기(134)의 출력 임피던스이다.

[0034] 도 3에 도시된 것과 같은 통상의 ICO(120) 회로에 대해 개시된 것처럼, V_BP 노드 출력 임피던스는 전류 미러(mirror) 출력 임피던스(1/gm)와 같으며, 여기서 gm은 복제 바이어스 생성 회로(126a)내의 PMOS 디바이스들의 트랜스컨덕턴스(transconductance)이며 수십

범위에 속한다. 넓은 주파수 범에 걸쳐 있는

로 인해, 도 3의 통상의 ICO(120) 회로 보다 도 4의 개선된 ICO 회로(120a)에서의 V_BP 노드의 출력 임피던스는 상당히 낮고, 이로 인해 도 4의 ICO(120a) 회로의 PSRR은 도 3의 ICO(120) 회로에 비해 V_DD에 존재하는 잡음 주파수들의 범위에 비해 우수하다.

[0035] V_BP 및 V_BN 노드들 모두에 대해 도 4의 에러 증폭기들(132, 134)를 이용하는 것의 또 다른 장점은 다른 회로 블록들로부터 회로의 접지(GND) 또는 포지티브 전원(V_DD) 접속부들 중 어느 하나로의 결합 경로들의 존재시 추가로 ICO(120a) 잡음 완화를 개선하는 조절된 대칭 부하들을 달성한다는 것이다.

[0036] VtoI(122), 복제 바이어스 생성 회로(126a), 에러 증폭기들(132, 134)로 이루어진 동일한 바이어스 제어 회로는 위상-고정 루프(PLL) 보다는 지연-고정 루프(DLL)를 제어하는데 이용될 수 있다. 제어 원리들은, 캐스케이드형 스테이지들의 전파 지연이 V_ctrl 및 V_BP와 비례한다(그리고 I_ctrl 및 V_BN와는 반비례한다)는 것을 제외하고, 도 3에 도시된 것과 같다.

[0037] 도 5는 도시된 것처럼 본 실시예들에 따라, 도 3-4의 전원(V_DD) 유도 클록 지터 대 CK_OUT=768 MHz에 대한 지터 주파수의 그래프를 도시한다. (도 3으로부터의) ICO(120) 및 (도 4로부터의) ICO(120a)의 PSRR은 768 MHz와 같은 출력 주파수(F_OSC)에 대해 비교되며, 50 mV AC 잡음 주파수 스위프(noise frequency sweep)가 10 MHz 내지 1 GHz의 V_DD상에 적용된다. 500 MHz 이하(below)의 V_DD 잡음에 대해, 도 4의 ICO(120a) 회로는 도 3에서 이전에 도시된 것과 같은 통상의 ICO(120) 회로 보다 낮은 피크-대-피크 지터를 증명한다.

[0038] 피크-대-피크 지터의 정의는

로 주어지며, 여기서

은 V_DD 잡음의 진폭이며, F_OSC는 ICO 주파수(Hz)이며,

는 V_ctrl과 ICO 출력 주파수 사이에서의 이득 제어 기울기(Hz/V)이며, Fm은 V_DD 잡음의 주파수(Hz)이다. 피크-대-피크 지터 식을 이용하여 계산될 수 있듯이, 피크-대-피크 지터는

또는

일 때, ICO(120) 및 ICO(120a) 회로들 모두에 대해 최대 값에 도달한다.

[0039] 당업자들은 신호들은 임의의 다양한 상이한 기술들을 이용하여 표현될 수 있다는 것을 이해할 것이다. 예를 들어, 상기 설명 전반에서 참조될 수 있는 데이터, 명령들, 신호들은 전압들, 전류들, 전자기파들, 자기 필드들 또는 입자들, 또는 이들의 임의의 조합으로 표현될 수 있다.

[0040] 당업자들은 본 명세서의 개시물과 관련하여 개시된 다양한 예시적인 무선 주파수 또는 아날로그 회로 블록들이 본 개시물에 개시된 동일한 기능들을 수행하면서 논리 회로들 및 시스템들과 별개로 또는 이들과 조합하여 하나 이상의 집적회로들 상에서 다양한 상이한 회로 기술들로 구현될 수 있다는 것을 추가로 인식할 것이다.

[0041] 본 개시물의 상기 설명은 임의의 당업자가 본 개시물을 구성 또는 이용하는 것을 가능케하기 위해 제공된다. 본 개시물에 대한 다양한 변경들을 당업자들은 쉽게 인식할 것이며, 본 명세서에 정의되는 일반적 원리들은 본 개시물의 범주를 이탈하지 않고 다른 변형물들에 적용될 수 있다. 따라서, 본 개시물은 본 명세서에 개시되는 예들 및 설계들로 제한되도록 의도되는 것이 아니라 본 명세서에 개시되는 원리들 및 신규한 특징들에 따른 광범위한 범주를 따르도록 의도된다.

Claims

전류-제어 오실레이터(ICO)로서,
입력 제어 전압을 수신하는 입력 및 상기 입력 제어 전압에 반비례하는 제어 전류를 생성하기 위한 출력을 가지는, 제 1 전압 대 전류 변환기;
상기 입력 제어 전압을 수신하는 네거티브 입력, 상기 제 1 전압 대 전류 변환기 출력을 수신하는 포지티브 입력, 및 상기 입력 제어 전압에 반비례하는 바이어스 전압을 생성하는 출력을 가지는, 제 1 에러 증폭기;
상기 제 1 에러 증폭기 출력으로부터 바이어스 전압을 수신하는 입력, 및 상기 제 1 전압 대 전류 변환기 출력 제어 전류와 동일한 제어 전류를 생성하는 출력을 가지는, 복제 스테이지(replica stage); 및
상기 입력 제어 전압을 수신하는 네거티브 입력, 상기 복제 스테이지 출력에 연결되는 포지티브 입력, 및 상기 제 1 에러 증폭기 출력 바이어스 전압에 반비례하는 바이어스 전압을 생성하는 출력을 가지는, 제 2 에러 증폭기,
를 포함하며,
상기 제 1 에러 증폭기 출력 및 상기 제 2 에러 증폭기 출력은 N-스테이지 전류-제어 오실레이터의 바이어스 전류를 제어하기 위해 조절된 대칭 부하들(symmetric loads)의 쌍을 형성하는,
전류-제어 오실레이터(ICO).
제 1 항에 있어서,
상기 ICO는 위상-고정 루프(PLL)에 의해 제어되게 구성되는,
전류-제어 오실레이터(ICO).
제 2 항에 있어서,
상기 ICO 및 PLL은 공통 기판상의 집적회로들인,
전류-제어 오실레이터(ICO).
제 3 항에 있어서,
상기 ICO 출력은 범용 프로세서에 대한 클록(clock) 신호로 사용되는,
전류-제어 오실레이터(ICO).
제 3 항에 있어서,
상기 ICO 출력은 디지털 신호 프로세서에 대한 클록 신호로 사용되는,
전류-제어 오실레이터(ICO).
제 3 항에 있어서,
상기 ICO 출력은 아날로그-대-디지털 변환기(ADC)에 대한 클록 신호로 사용되는,
전류-제어 오실레이터(ICO).
제 3 항에 있어서,
상기 ICO 출력은 디지털 변환기(DAC)에 대한 클록 신호로 사용되는,
전류-제어 오실레이터(ICO).
제 3 항에 있어서,
상기 ICO 출력은 무선 주파수 회로에 대한 로컬 오실레이터 신호로서 사용되는,
전류-제어 오실레이터(ICO).
전류-제어 클록 지연 라인으로서,
입력 제어 전압을 수신하는 입력 및 상기 입력 제어 전압에 반비례하는 제어 전류를 생성하기 위한 출력을 가지는, 제 1 전압 대 전류 변환기;
상기 입력 제어 전압을 수신하는 네거티브 입력, 상기 제 1 전압 대 전류 변환기 출력을 수신하는 포지티브 입력, 및 상기 입력 제어 전압에 반비례하는 바이어스 전압을 생성하는 출력을 가지는, 제 1 에러 증폭기;
상기 제 1 에러 증폭기 출력으로부터 바이어스 전압을 수신하는 입력, 및 상기 제 1 전압 대 전류 변환기 출력 제어 전류와 동일한 제어 전류를 생성하는 출력을 가지는, 복제 스테이지(replica stage); 및
상기 입력 제어 전압을 수신하는 네거티브 입력, 상기 복제 스테이지 출력에 연결되는 포지티브 입력, 및 상기 제 1 에러 증폭기 출력 바이어스 전압에 반비례하는 바이어스 전압을 생성하는 출력을 가지는, 제 2 에러 증폭기
를 포함하며,
상기 제 1 에러 증폭기 출력 및 상기 제 2 에러 증폭기 출력은 N-스테이지 전류-제어 클록 지연 라인의 바이어스 전류를 제어하기 위해 조절된 대칭 부하들(symmetric loads)의 쌍을 형성하는,
전류-제어 클록 지연 라인.
제 9 항에 있어서,
상기 전류-제어 클록 지연 라인은 지연-고정 루프(DLL)에 의해 제어되도록 구성되는,
전류-제어 클록 지연 라인.
제 10 항에 있어서,
상기 전류-제어 클록 지연 라인 및 DLL은 공통 기판상의 집적회로들인,
전류-제어 클록 지연 라인.
제 11 항에 있어서,
상기 전류-제어 클록 지연 라인의 출력은 마스터 클록 및 하나 이상의 시간 지연 클록 신호들을 제공하도록 구성되는,
전류-제어 클록 지연 라인.
제 12 항에 있어서,
상기 마스터 클록 및 시간 지연 클록 신호들은 아날로그-대-디지털 변환기(ADC)에 대한 클록 신호들로서 사용되는,
전류-제어 클록 지연 라인.
개선된 전원 제거비를 위해 N-스테이지 링 오실레이터의 출력 바이어스 전압들(V_BN 및 V_BP)을 조절하는 방법으로서,
제어 전압(V_ctrl)을 식별하는 단계;
상기 제어 전압(V_ctrl)에 기초하여 제어 전류(I_ctrl)를 생성하는 단계;
상기 제어 전압(V_ctrl) 및 제어 전류(I_ctrl)를 이용하여, 접지 전원(GND)와 관련하여(referenced to) 조절된 바이어스 전압(V_BN)을 생성하는 단계;
상기 조절된 바이어스 전압(V_BN) 및 제어 전압(V_ctrl)을 사용하여, 포지티브 전원(V_DD)과 관련하여 조절된 바이어스 전압(V_BP)을 생성하는 단계; 및
N-스테이지 링 오실레이터 출력 주파수를 조절하기 위해 상기 N-스테이지 링 오실레이터의 입력에 상기 조절된 바이어스 전압들(V_BP및 V_BN)을 연결하는 단계
를 포함하는,
개선된 전원 제거비를 위해 N-스테이지 링 오실레이터의 출력 바이어스 전압들(V_BN 및 V_BP)을 조절하는 방법.
제 14 항에 있어서,
상기 V_BP 및 V_BN는 조절된 대칭 부하들인,
개선된 전원 제거비를 위해 N-스테이지 링 오실레이터의 출력 바이어스 전압들(V_BN 및 V_BP)을 조절하는 방법.
개선된 전원 제거비를 갖는 N-스테이지 클록 지연 라인의 출력 바이어스 전압들(V_BN 및 V_BP)을 조절하는 방법으로서,
제어 전압(V_ctrl)을 식별하는 단계;
상기 제어 전압(V_ctrl)에 기초하여 제어 전류(I_ctrl)를 생성하는 단계;
상기 제어 전압(V_ctrl) 및 제어 전류(I_ctrl)를 이용하여, 접지 전원(GND)과 관련하여(referenced to) 조절된 바이어스 전압(V_BN)을 생성하는 단계;
상기 조절된 바이어스 전압(V_BN) 및 제어 전압(V_ctrl)을 사용하여, 포지티브 전원(V_DD)과 관련하여 조절된 바이어스 전압(V_BP)을 생성하는 단계; 및
N-스테이지 클록 지연 라인 입력을 조절하여 지연 클록 신호를 출력하기 위해 상기 N-스테이지 클록 지연 라인의 입력에 상기 조절된 바이어스 전압들(V_BP및 V_BN)을 연결하는 단계
를 포함하는,
개선된 전원 제거비를 갖는 N-스테이지 클록 지연 라인의 출력 바이어스 전압들(V_BN 및 V_BP)을 조절하는 방법.
제 16 항에 있어서,
상기 V_BP 및 V_BN는 조절된 대칭 부하들인,
개선된 전원 제거비를 갖는 N-스테이지 클록 지연 라인의 출력 바이어스 전압들(V_BN 및 V_BP)을 조절하는 방법.