KR101336849B1 - 셀프 바이어스드 용량성 피드백 스테이지를 사용하는 아날로그 전압의 생성 - Google Patents

Abstract

감소된 전류 드레인을 갖는 아날로그 전압 드레인은 새로운 용량적으로 분할된 피드백 구조에 의해 달성된다. 작동 단계 동안 연산 증폭기는 출력 전압이 용량적으로 분할된 부분을 모니터하고, 이에 따라 전류 싱크 혹은 전류원을 구동하며, 초기 단계 동안 출력은 다른 회로에 의해 강제적으로 정확한 값이 되게 하고, 연산 증폭기는 DC 오프셋 영향을 제거하게 자신이 자체 튜닝하게 접속된다.

Description

셀프 바이어스드 용량성 피드백 스테이지를 사용하는 아날로그 전압의 생성{GENERATION OF ANALOG VOLTAGE USING SELF-BIASED CAPACITIVE FEEDBACK STAGE}

본 출원은, 아날로그 전압 생성에 관한 것이고, 보다 구체적으로는 비휘발성 메모리 집적 회로 상에서 요구되는 많은 서로 다른 전압의 저 파워 생성에 관한 것이다.

많은 휴대 전자 시스템들은 배터리 수명에 의해 결정적으로 제한된다. 예를 들면, 사용자들은 무거운 셀 전화들을 원하지 않으며 사용자들은 이들의 셀 전화들이 파워가 없어 셧 다운되는 것을 또한 원하지 않는다. 배터리 수명을 개선하는 한 방법은 휴대 시스템 내 전자장치 부품들의 에너지 효율을 증가시키는 것이다.

저 파워 집적 회로의 제약이 계속해서 더 엄격해짐에 따라, 전압 관리의 압박도 이와 마찬가지로 엄격해졌다. 전압 스케일링의 일반적 진전뿐만 아니라, 파워 소비 문제들은 설계자들을 칩 상에서 전압들의 더 엄격한 관리 쪽으로 몰아가고 있다. 정밀한 유효 전력 임계값들, 혹은 복수의 인터페이스 칩에서 동적으로 결정되는 전압 마진들이 이의 예들이다.

파워 아일랜드(island) 디자인 기술의 이용성은 한 가지 특정 파워 아일랜드의 특별한 필요성을 위해 기준 전압들이 요구될 수 있음을 의미한다.

최근에 비휘발성 메모리 개발은 반도체 산업에서 가장 빠르게 진전되고 있는 영역들 중 하나가 되고 있다. 메모리 셀 기술 자체는 일반적인 영역들 내에서도 계속해서 진보되고 있다. 그러나, 트랜지스터 작동들은 본시 디지털이 아니기 때문에, 다양한 기준 레벨들이 메모리 설계들에 의해 필요로 될 것이다. 이에 따라, 칩 상에 2차 아날로그 전압들을 생성하는 능력이 중요하다.

밴드갭 전압 기준 회로는 아날로그 전자장치들의 중점들 중 하나이며, 매우 신뢰성 있는 온-칩 기준을 제공한다. 그러나, 이 회로 토폴로지는 이의 많은 변형예들에서, 일반적으로 한 특정의 출력 전압으로 제한되고, 파워를 소비한다. 그러므로, 일반적으로 칩당 하나 이상의 밴드갭 기준회로를 사용하지 않는 것이 바람직하다.

저 파워 비휘발성 메모리 모듈의 경우는 위에 요구조건들의 집합체이다. 많은 서로 다른 전압들은 칩 상에서 사용될 수 있게 하여야 하는데, 그러나 다양한 전압 생성 스테이지들에서 정적인 파워 소비는 극히 바람직하지 않다.

도 1에 도시된 바와 같이, 칩 상에 어떤 곳으로부터 미러(mirrored) 전류원은 전압-강하 혹은 오믹 소자와 결합되어 기준전압 출력을 줄 수 있다. 그러나, 이 수법은 제곱한 기준전류에 조절된 전압을 곱한 것인 일정한 파워 손실을 갖는다.

동일 발명자에 의한 계류중의 미국특허출원(문서번호 SDK-816, 참조로 여기 포함시킴)은 전압 생성기 회로의 피드백 루프에 용량성 분할기의 잇점들을 지적하였다. 이 예에서, 도 2에 도시된 바와 같이, 도면의 우측에 도시된 연산 증폭기는 맨 위에 좌측에 도시된 차지 펌프를 구동하여 용량비 배의 기준전압 Vref와 동일한 레벨로 출력을 유지한다. 이 출원은 반드시 본원에 종래 기술인 것은 아닌 것에 유념한다.

도 2의 회로에서, "div" 노드는 초기 단계 동안 그라운드로 풀-다운 된다. 초기 단계 후에, 연산 증폭기는 차지 펌프를 노드(div)가 Vref와 동일하게 되게 구동하므로, 출력 전압은 커패시터 비(C1+C2)/C2 배의 Vref를 향하여 구동된다. 출력 전압은 커패시터 비에 직접 종속되므로 공정 변동, 기하학적 영향들, 및 기생 커패시턴스 영향들은 모두 출력 전압에 영향을 미칠 수 있는 것에 유념한다.

본원은 이 회로에 대한 현저한 개선을 개선한다.

본원은 DC 전류 소비 없이 활성 제어를 사용한 아날로그 전압 생성에 대한 새로운 수법들을 개시한다. 종래의 레그(leg)는 출력단자 상에 초기 정확한 전압값을 설정하며 차분 스테이지(예를 들면, 연산 증폭기)는 이 정확한 전압값으로 준안정 상태에 놓여진다. 이의 결과는 의외이며 기동 동안 차분 스테이지의 접속은 이것이 이의 최적의 작동 지점에 확실히 있게 할 것이다.

여러 실시예들에서, 개시된 혁신들은 적어도 다음 잇점들 중 하나 이상을 제공한다.

. 감소된 정적 전류 드레인

. 더욱 정확한 아날로그 전압 생성

. 감소된 파워 소비

. 더욱 간단한 시스템 구조

. 주어진 파워 버젯 내에서 더 많은 수의 전압 레벨들을 제공하는 능력.

. 더 작은 레이아웃. 이것은 본 발명에 따라 작동 지점을 결정하는데 있어 커패시터들 자체들의 비가 중요하지 않기 때문에 가능하며, 따라서 정밀한 비가 요구된다면 매우 큰 커패시터들을 사용하는 것은 더 이상 필요하지 않다.

개시된 발명들은 발명의 중요한 샘플 실시예들을 도시하고 참조로 명세서에 포함시키는 첨부한 도면들을 참조하여 기술될 것이다.

도 1은, 큰 정적 파워 소비를 갖는 종래의 기준전압 생성 스테이지를 개략적으로 도시한 도면.

도 2는, 본원에서 명명된 바와 동일한 발명자를 갖는 것으로서, 커패시터들과 기준전압와의 비에 의해 설정되는 요망되는 레벨로 출력 노드를 구동하기 위해 차분 스테이지를 사용하는 회로를 도시한 도면.

도 3은, 차분 스테이지가 정확한 출력 전압으로 접속에 의해 자신이 자체 튜닝하면서, 종래의 스테이지가 출력 전압을 설정하기 위해 사용되는 새로운 회로의 제 1 샘플 실시예도이다. 출력노드는 반드시 이때 임의의 외부 부하에 접속되는 것은 아님에 유의한다.

도 4는, 데드밴드를 전압 제어에 제공하기 위해 2개의 상보 구동기들이 어떻게 사용될 수 있는가를 도시한 도면.

도 5는, 특정의 연산 증폭기의 DC 오프셋에 따라, 어떻게 이 연산 증폭기가 복수의 가능한 작동 곡선들을 갖는가를 도시한 도면.

도 6은, 도 3처럼 회로의 자체 튜닝 효과가 어떻게 요망되는 작동 지점을 설정하고 DC 오프셋 및 커패시터 비의 악영향들을 제거하는지를 도시한 도면.

본원의 많은 혁신적 교시되는 바들은 특히 본 바람직한 실시예들(예로서, 그리고 제한하는 것은 아닌)을 참조하여 기술될 것이다.

도 3은 새로운 회로의 제 1 샘플 실시예를 도시한 것으로, 여기서 종래의 스테이지는 출력 전압을 설정하는데 사용되고 차분 스테이지는 정확한 출력 전압에 접속에 의해 자신이 자체 튜닝한다. 출력 노드는 이때 임의의 외부 부하에 반드시 접속되는 것은 아님에 유의한다.

기동 단계(SW로 하이로 구동된다) 동안, 기준 전류(Iref) 및 부하(R)은 출력노드를 근사적으로 Iref까지 구동한다. (신호(SW)가 이 값보다 더 크다면, 다이오드 전압강하는 없을 것이다). 연산 증폭기의 출력은 이제 이의 입력에(그리고 노드(div)에) 다시 접속되기 때문에, 연산 증폭기는 Vdiv를 Vref와 같게 되도록 구동할 것이다. SW은 연산 증폭기가 이때 확실히 출력노드를 구동할 수 없도록 PMOS도 게이팅(gate)하는 것에 유념한다.

기동 단계 후에(SW 로우), IrefR 스테이지는 셧 오프 되어 단절되며, 따라서 이의 파워 소비가 중단된다. 연산 증폭기는 이제 Vdiv=Vref을 유지하기 위해 풀-업 트랜지스터를 구동하며, 따라서 출력 라인 상에 변동하는 부하들에 매우 신속하게 반응할 수 있다. Vdiv는 초기화동안 Vref와 동일하였고, 그리고 출력노드 상에 변동은 연산 증폭기 및 전류원에 의해 상쇄될 것이기 때문에, 출력노드는 이것이 초 기화 동안 가졌던 것과 동일한 값에 머무를 것이다. 이에 따라, 출력 전압은 커패시터들의 비에 더 이상 의존하지 않는다.

도 3의 회로는 풀-업 구성을 도시한 것으로, 따라서 이 회로는 출력에서 과전압을 오프셋 할 수 없을 것이다. 도 4에 도시된 바와 같이, 전압을 원하는 범위까지 제한하는 한 방법은 풀-업 활성 스테이지를 유사한 풀-다운 활성 스테이지와 결합하는 것이다. 그러나, 안정성을 위해서 2개의 스테이지들은 동일 설정점을 갖지 않는 것이 바람직하다.

도 5는 일군의 연산 증폭기 전달 곡선들을 도시한 것이다. 이상적인 연산 증폭기는 무한-이득 차분 증폭기로서 간주될 수 있으므로, 이상적인 전달 곡선은 출력=입력점에서 계단함수를 보일 것이다. 그러나, 실제적인 연산 증폭기 전달 곡선은 도시된 3개의 나란한 곡선들과 같이, 어떤 곡률을 가질 것이다.

이들 곡선들은 이들이 연산 증폭기들의 본연의 난제, 즉 불확정한 DC 오프셋을 나타내기 때문에 나란하다. 3개의 탄원들이 나타내는 바와 같이, 입력 전압만을 설정하는 것이 어떤 작동 곡선이 정확한 것인지를 말해주지 않는다. 이것은 커패시터 비로 곱한 DC 오프셋 전압이 출력 노드 상에서 DC 오차 성분으로 바뀌기 때문에, 도 2의 회로에서 차이를 만든다.

도 6은 도 3처럼 회로의 자체 튜닝 효과가 어떻게 요망되는 작동 지점을 설정하고 DC 오프셋 및 커패시터 비의 악영향들을 제거하는지를 보여준다. 점선은 연산 증폭기가 어떻게 이의 작동 곡선 상에 준안정 시작점에 강제로 가져가게 되었는지를 보이는 것으로, 이것은 출력노드 상에 일시적 부하에 최적으로 반응하게 할 것이다. 연산 증폭기의 불확정한 DC 오프셋은 상쇄되었다.

수정예와 변형예

당업자들에 의해 인식되는 바와 같이, 본원에 기술된 혁신적 개념들은 상당한 범위의 응용들에 걸쳐 수정되고 다양해질 수 있고, 따라서 특허된 요지의 범위는 주어진 구체적인 교시된 바들 중 어느 것에 의해서도 제한되지 않는다. 첨부된 청구항들의 정신 및 넓은 범위 내에 있는 모든 이러한 대안, 수정예 및 변형예를 포함하는 것이다.

예를 들면, 추가의 피드백 관계들이, 요망된다면, 예시된 회로 토폴로지에 추가될 수 있고, 혹은 요망된다면 조정(conditioning)이 더해질 수 있다.

또 다른 예로서, 다이오드 전압강하들을 피하기 위해 필요하다면 통과 게이트들이 사용될 수 있다.

또 다른 예로서, 프리차지 단계 동안 정확한 출력값을 설정하기 위해 다른 회로 토포로지들이 사용될 수 있다.

또 다른 예로서, 타이밍 관계들은 위에 기술된 것들만큼 간단할 필요가 없다. 선택적으로, 2개의 기설정된 게이트들과 정류 상태 드라이버 작동의 시작간에 타이미잉에 어떤 스큐 및/또는 갭, 혹은 SW에 의해 모두 게이트되는 서로 다른 트랜지스터들은 서로간에 스큐될 수 있다.

또 다른 예로서, 프리차지 단계는 출력 전압에서 긴 기간 드리프트를 피하기 위해서, 반복하여 행해질 수 있다.

본원에 설명 중 어느 것도 임의의 특정한 요소, 단계, 혹은 기능이 청구범위 에 포함되어야 하는 필수적 요소임을 의미하는 것으로 파악되어서 안 된다: 특허되 는 요지의 범위는 허용된 청구항들에 의해서만 정의된다. 또한, 이들 청구항들의 어느 것도, "~ 수단"이라는 명확한 단어 다음에 '~하는'이 동반되지 않으면 35 USC 112조의 6번째 단락을 적용하려는 것은 아니다.

출원된 청구항들은 가능한한 포괄적이 되게 한 것이며, 어떠한 요지도 의도적으로 양도되거나, 전용되거나, 포기되지 않는다.

상술한 바와 같이, 본 발명은, 아날로그 전압 생성, 보다 구체적으로 비휘발성 메모리 집적 회로 상에서 요구되는 많은 서로 다른 전압의 저 파워 생성에 사용된다.

Claims (35)

1. 전압을 제어하는 방법에 있어서,

   정류 상태 작동 동안, 출력 접속(output connection)을 구동하기 위해 접속된 차분 스테이지(differential stage)에 입력을 제공하기 위해 상기 출력 접속의 전압을 용량성으로 분할하는 단계와,

   상기 정류 상태 작동 전에, 상기 차분 스테이지를 고 이득 작동 상황에 놓이도록 하기 위해 상기 입력을 또한 프리차지하면서, 상기 출력 접속을 직접 구동하는 단계를

   포함하는, 전압 제어 방법.
2. 전압을 제어하는 방법에 있어서,

   a) 제 1 단계에서, 출력 접속을 구동하기 위해서 전류-소비 전압 생성 스테이지를 접속하는 단계와,

   b) 제 2 단계에서, 상기 출력 접속의 전압의 용량성으로 분할된 부분을, 상기 출력 접속에 전류 성분을 제어하기 위해 접속되는 차분 스테이지에 피드백함으로써 상기 출력 접속의 전압을 제어하는 단계를

   포함하고,

   상기 제 1 단계 동안, 상기 차분 스테이지는 고 이득 상태로 바이어스되는, 전압 제어 방법.
3. 전압을 제어하는 방법에 있어서,

   제 2 단계에서가 아니라, 제 1 단계에서, 출력 접속에 전류-소비 전압 생성 스테이지를 접속하는 단계와,

   상기 제 1 단계에서가 아니라, 상기 제 2 단계에서, 상기 출력 접속의 상기 전압을 용량성으로 분할하여, 상기 출력 접속에 DC 결합되지 않는 상기 출력 접속의 전압이 용량성으로 분할된 부분을 생성하는 단계와,

   입력 전압으로써 상기 용량적으로 분할된 부분을, 상기 입력 전압과 기준전압 사이의 차이에 대응하는 출력을 제공하기 위해 접속되는 적어도 하나의 차분 스테이지에 접속하는 단계와,

   상기 차분 스테이지의 상기 출력에 따라 상기 출력 접속에서 적어도 하나의 전류 드라이버를 제어하는 단계를

   포함하는, 전압 제어 방법.
4. 삭제
5. 집적 회로에 있어서,

   적어도 하나의 전압 기준 스테이지와,

   상기 전압 기준 스테이지로부터 유도되는 적어도 하나의 기준 입력을 수신하도록 각각 접속되고,

   출력 접속에 DC 결합되지 않는 피드백 입력에 의해 구동되는 차분 스테이지를 사용하여, 활성 단계 동안, 각각의 상기 출력 접속에 구동을 제어하도록 구성되며,

   상기 차분 스테이지를 고 이득 작동 상황에 놓이도록 상기 피드백 입력을 프리차지하면서도, 프리 차지 단계 동안, 상기 출력 접속을 직접 구동하도록 구성된,

   복수의 2차 전압 생성 스테이지를 포함하는, 집적 회로.
6. 전압 제어 회로에 있어서,

   제 2 작동 단계 동안이 아니라, 제 1 작동 단계 동안, 고정 전압 쪽으로 출력 접속을 구동하는 제 1 스테이지와,

   상기 출력 접속에 DC 결합되지 않는 상기 출력 접속의 전압의 용량성으로 분할된 부분에 따라, 상기 제 2 작동 단계 동안 상기 고정된 전압 쪽으로 상기 출력 접속을 구동하는 차분 스테이지를

   포함하고,

   상기 제 1 스테이지는 상기 제 2 작동 단계와 다른 적어도 일부 시간 동안, 상기 차분 스테이지를 프리차지하는, 전압 제어 회로.
7. 전압 제어 회로에 있어서,

   DC 피드백 입력에 의해서가 아니라, AC 피드백 입력에 의해 구동되는 차분 스테이지를 사용하여, 정류 상태 작동 동안, 출력 접속에 구동을 제어하는 수단과,

   상기 정류 상태 작동이 아닐 때, 상기 출력 접속의 전압을 프리차지하고, 또한 상기 차분 스테이지를 요망되는 작동 영역에 놓이도록 상기 AC 피드백 입력을 프리차지하는 수단을

   포함하는, 전압 제어 회로.
8. 전압 생성 회로에 있어서,

   활성이 되었을 때, 요망되는 전압 쪽으로 노드를 구동하지만, DC 안정되지 않은 저 파워 구동 스테이지와,

   상기 저 파워 구동 스테이지보다 더 많은 파워를 소비하고, 상기 저 파워 스테이지가 활성이 아닐 때 적어도 일부 시간 동안 상기 요망되는 전압 쪽으로 상기 노드를 구동하는, DC 안정된 추가 구동 스테이지를

   포함하고,

   상기 저 파워 구동 스테이지는 활성이 아닐 때, 상기 저 파워 스테이지를 요망되는 작동 영역에 바이어스하는 프리차지 회로에 접속되는, 전압 생성 회로.
9. 회로에 있어서,

   제 1 입력 단자, 제 2 입력 단자, 및 출력 단자를 갖는 차분 증폭기(differential amplifier)로서, 상기 제 1 입력 단자는 기준 전압 레벨을 공급하는 전압원(voltage source)에 연결된, 차분 증폭기와,

   출력 노드(output node)로서, 회로의 제 1 작동 스테이지에서, 상기 출력 노드는 프리차지 회로(pre-charge circuit)에 의해 출력 전압 레벨로 충전되고, 회로의 제 2 작동 스테이지에서, 상기 프리차지 회로는 셧 오프(shut off)되는, 출력 노드와,

   상기 출력 노드와 공통인 제 1 노드와, 상기 제 2 입력 단자와 공통인 제 2 노드를 갖는 용량성 분할기(capacitive divider)로서, 상기 회로의 제 1 작동 스테이지에서 상기 출력 단자는 상기 제 2 입력 단자에 연결되어, 상기 차분 증폭기는 상기 제 2 노드를 상기 기준 전압 레벨로 구동하고, 상기 회로의 제 2 작동 스테이지에서, 상기 제 2 노드에서 전압 레벨은, 차분 증폭기에 대한 DC 결합되지 않은 피드백(non DC coupled feedback to the differential amplifier)과 상기 용량성 분할기에 의해 기준 전압 레벨에서 유지되는, 용량성 분할기를

   포함하는, 회로.
10. 제 9항에 있어서, 출력 노드 및 전압원과 통신하는 풀-업 트랜지스터(pull-up transistor)를 더 포함하고, 상기 풀-업 트랜지스터는 상기 차분 증폭기에 의해 구동되어 출력 부하(output load)의 변화에 응하여 출력 전압 레벨에서 상기 출력 노드를 유지하는, 회로.
11. 제 9항에 있어서, 출력 노드 및 그라운드 단자(ground terminal)에 연결된 풀-다운 트랜지스터(pull-down transistor)를 더 포함하고, 상기 풀-다운 트랜지스터는 상기 차분 증폭기에 의해 구동되어 출력 부하의 변화에 응하여 전압 출력 레벨에서 상기 출력 노드를 유지하는, 회로.
12. 제 9항에 있어서, 상기 프리-차지 회로는 전류원(current source)과 레지스터(resistor)를 포함하는, 회로.
13. 제 9항에 있어서, 상기 DC 결합되지 않은 피드백은 풀-업 트랜지스터를 포함하고, 상기 풀-업 트랜지스터는 상기 차분 증폭기에 의해 제어된 게이트(gate)를 갖는 것인, 회로.
14. 제 9항에 있어서, 상기 DC 결합되지 않은 피드백은 풀-다운 트랜지스터를 포함하고, 상기 풀-다운 트랜지스터는 상기 차분 증폭기에 의해 제어된 게이트를 갖는 것인, 회로.
15. 제 9항에 있어서, 상기 제 2 입력 단자에 상기 출력 단자를 연결하기 위한 스위치를 더 포함하는, 회로.
16. 제 9항에 있어서, 상기 프리-차지 회로에 상기 출력 노드를 연결하기 위한 스위치를 더 포함하는, 회로.
17. 제 9항에 있어서, 상기 프리-차지 회로를 셧-오프하기 위한 스위치를 더 포함하는, 회로.
18. 제 9항에 있어서, 상기 용량성 분할기는 제 1 커패시터(C1)와 제 2 커패시터(C2)를 포함하고, 출력 전압 레벨에 대한 제 2 노드에서 전압의 비는 C1/(C1+C2)인, 회로.
19. 회로에 있어서,

    출력 노드와,

    출력 전압 레벨에서 상기 출력 노드를 프리차지하기 위한 제 1 스테이지와,

    상기 제 1 스테이지가 파워 다운되면 상기 출력 전압 레벨에서 상기 출력 노드를 유지하기 위한 제 2 스테이지를

    포함하고,

    상기 제 2 스테이지는, 상기 출력 노드를 포함하는 DC 결합되지 않은 피드백을 포함하는, 회로.
20. 제 19항에 있어서, 상기 제 1 스테이지는 전류원을 포함하고, 상기 제 2 스테이지는 차분 증폭기를 포함하는, 회로.
21. 제 19항에 있어서, 상기 DC 결합되지 않은 피드백은 용량성 분할기를 포함하는, 회로.
22. 제 21항에 있어서, 상기 용량성 분할기는 제 1 커패시터(C1)와 제 2 커패시터(C2)를 포함하고, 출력 전압 레벨에 대한 상기 제 1 커패시터와 상기 제 2 커패시터 사이의 노드에서 전압 레벨의 비는 C1/(C1+C2)인, 회로.
23. 제 19항에 있어서, 상기 DC 결합되지 않은 피드백은 풀-업 트랜지스터를 포함하는, 회로.
24. 삭제
25. 삭제
26. 삭제
27. 삭제
28. 삭제
29. 삭제
30. 삭제
31. 삭제
32. 삭제
33. 삭제
34. 삭제
35. 삭제

Images