JP2006293802A - 半導体集積回路装置 - Google Patents

Abstract

【課題】 短期間での負荷電流の急激な変化に対しても安定した出力電圧を得ることができる安定化電源回路を備えた半導体集積回路装置を提供する。
【解決手段】 基準電圧と内部電圧を分圧した帰還電圧とを受ける差動増幅回路により両者が等しくなるよう出力信号を形成してＭＯＳＦＥＴを制御して安定化電源回路を得る。この安定化電源回路により正規負荷回路の動作電圧である上記内部電圧を形成する。所定電流を流すダミー負荷回路を設け、制御回路より形成された第１信号により上記正規負荷回路の動作及び停止の制御を行い、上記制御回路より形成された第２信号により上記正規負荷回路が停止状態にされることに対応して上記ダミー負荷回路に上記所定電流を一定期間流すようにする。
【選択図】 図１

Description

この発明は、半導体集積回路装置に関し、例えばレギュレータや内部降圧回路などの安定化電源回路で形成された内部電圧で動作する中央処理装置（ＣＰＵ）等を備えたものに適用して有効な技術に関するものである。

本願発明を成した後の公知例調査によって、電圧レギュレータの出力電圧の分圧比を切り換えて帰還信号を変更して、その出力電圧の変更を可能にした例として特開２００３−００５８４５公報、負荷のスリープ／ウェイクアップ等の動作モードに対応して出力電圧の分圧比を切り換えて帰還信号を変更して出力電圧を調整するようにした例として特開２００４−１４５７０３公報がそれぞれ報告された。
特開２００３−００５８４５公報 特開２００４−１４５７０３公報

微細化素子を用いた低電圧動作の中央処理装置（以下、ＣＰＵという）を含んだシステムＬＳＩ（半導体集積回路装置）におけるレギュレータや内部降圧回路などの安定化電源回路の開発設計において、信号処理等を行わないときには上記ＣＰＵに供給されるクロックを止める等によってＣＰＵの消費電流を大幅に小さくしてしまうというスリープモードにしてシステムＬＳＩ全体としての低消費電力化を図ることを検討した。このスリープモードからの復帰は、半導体集積回路装置の外部から供給される割り込み信号等より行われることになる。したがって、上記スリープモードへの移行と復帰とが互いに関連なしに行われるために、スリープモードになった直後にスリープモードからの復帰が行われてしまうような場合に、安定化電源回路の出力電圧、すなわち、内部電圧が大幅に低下してしまうという問題の生じることを発見した。なお、前記特許文献１や２においては、レギュレータのスタンバイ復帰時の内部電圧の落ち込みを対策する技術としては有効であるが、後述するような理由によって上記問題解決にはならない。

この発明の目的は、短期間での負荷電流の急激な変化に対しても安定した出力電圧を得ることができる安定化電源回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、基準電圧と内部電圧に依存し、かつ、分圧等で計数合わせされた帰還電圧とを受ける差動増幅回路により両者（基準電圧と帰還電圧）が等しくなるような出力信号を形成してＭＯＳＦＥＴを制御してレギュレータや内部降圧回路などの安定化電源回路を構成する。この安定化電源回路によりＣＰＵなどの正規負荷回路（第１負荷回路）の動作電圧である上記内部電圧を形成する。所定電流を流すダミー負荷回路（第２負荷回路）を設け、制御回路より形成された第１信号により上記正規負荷回路の動作及び停止の制御を行い、上記制御回路より形成された第２信号により上記正規負荷回路が停止状態にされることに対応して上記ダミー負荷回路に上記所定電流を一定期間流すようにする。

上記一定期間のみ流れる電流によって低消費電力動作を維持しつつ、正規負荷回路の再動作による負荷電流の増大時での内部電圧の落ち込みを低減できる。

図１には、この発明に係る半導体集積回路装置の一実施例の概略ブロック図が示されている。この実施例の半導体集積回路装置は、ＣＰＵ等を中心とするようなシステムＬＳＩに向けられている。レギュレータ、内部電源回路または降圧電源回路としての安定化電源回路は、外部端子から供給される第１電源電位としての電源電圧ＶＣＣと第２電源電位としての接地電位ＶＳＳ（ＶＣＣ＞ＶＳＳ）とを受けて、たとえば、降圧した内部電圧ＶＤＤ（ＶＤＤ＜ＶＣＣ）を形成する。上記内部電圧ＶＤＤと接地電位ＶＳＳとの間には、内部電圧ＶＤＤの安定化のための平滑容量Ｃｄｄが設けられる。

上記安定化電源回路は、上記内部電圧ＶＤＤを形成し、正規負荷回路（第１負荷回路）及びその制御回路及びこの発明によって設けられたダミー負荷回路（第２負荷回路）に供給される。上記制御回路及び正規負荷回路には、第１負荷電流としての負荷電流ＩＤＤＬが流れ、上記ダミー負荷回路には第２負荷電流としてのダミー電流ＩＤＤＤが流れるようにされる。上記制御回路は、第１信号ＣＮ１により正規負荷回路の通常モードとスリープモードとの切り換えを行い、第２信号ＣＮ２により上記正規負荷回路がスリープモードとされるときに、上記ダミー負荷回路を制御して上記ダミー電流ＩＤＤＤを一定期間流すようにする。

上記制御回路は、特に制限されないが、外部端子ＩＮＴから供給される割り込み制御信号のような動作制御信号によって、上記スリープモードからの復帰指示のための第１信号ＣＮ１や上記ダミー負荷回路を制御するための第２信号ＣＮ２を生成する。なお、図１においては、上記制御回路は外部端子ＩＮＴから供給される外部割り込み信号のような動作制御信号によって制御されるように記載されるが、それに限定されるものではなく、システムＬＳＩ内部に設けられたタイマー回路からの割り込み信号や内部電圧ＶＤＤの変動を検出しする内部電圧変動検出回路からの割り込み信号を利用することができる。

図２には、この発明に係る半導体集積回路装置の一実施例のブロック図が示されている。同図では、主に、第１負荷回路とされる正規負荷回路の内部構成の一実施例が具体的に示されている。外部電源電圧ＶＣＣと接地電位ＶＳＳとにより、安定化電源回路（レギュレータ：ＲＥＧ）は、内部降圧電圧ＶＤＤを形成する。この内部電圧ＶＤＤは、正規負荷回路及び第２負荷回路とされるダミー負荷回路に供給される。正規負荷回路は、特に制限されないが、中央処理装置（以下、ＣＰＵという）を中心にして、コプロセッサＣＰＲ、デジタルシグナルプロセッサＤＳＰ、キャッシュメモリＣacheＲＡＭ、不揮発性メモリＥＥＰＲＯＭ、フラッシュメモリＦＬＡＳＨ、及びダイナミック型メモリＤＲＡＭ及び入出力回路Ｉ／Ｏから構成される。特に制限されないが、制御回路ＳＹＳ−ＣＴＬによりスリープモードのときには、上記入出力回路Ｉ／Ｏを除いた上記各回路に供給される内部クロックＩＮＴＣＬＫの供給が停止させられる。これにより、内部クロックＩＮＴＣＬＫに依存する同期回路のすべてが停止するので消費電流が大幅に減少させられる。

上記制御回路ＳＹＳ−ＣＴＬにおいては、前記図１に対応した信号ＣＮ１により制御されるゲート等を内蔵しており、かかるゲートを制御することにより内部クロックＩＮＴＣＬＫの選択的な供給／停止を行うものである。また、上記制御回路ＳＹＳ−ＣＴＬは、上記信号ＣＮ２を発生して、上記スリープモードに移行したときにダミー負荷回路を制御して、上記所定電流を一定期間流すようにする。そして、かかるスリープモードの復帰は、外部端子ＩＮＴから供給される割り込み等の制御信号により指示される。つまり、上記割り込み等の制御信号により、上記制御回路ＳＹＳ−ＣＴＬにより内部クロックＩＮＴＣＬＫの供給が再開されて通常動作モードに復帰する。

図３には、この発明に用いられる安定化電源回路の一実施例の回路図が示されている。この実施例の安定化電源回路は、特に制限されないが、シリーズレギュレータで構成される。シリーズレギュレータ（ＲＥＧ）は、外部電源電圧ＶＣＣからＰチャネル出力ＭＯＳＦＥＴＱ１を通して前記ＣＰＵ等を含む正規負荷回路の動作電圧である内部電圧ＶＤＤを出力する回路である。上記内部電圧ＶＤＤは、例えば、抵抗Ｒ１と（Ｒ２＋Ｒ３）で分圧されて帰還電圧ＮＦＢが形成される。この帰還電圧ＮＦＢと基準電圧ＶＲＥＦとが差動増幅回路ＡＭＰに入力される。上記差動増幅回路ＡＭＰは、上記両電圧ＶＲＥＦとＮＦＢの差分を増幅して、誤差が無くなるように上記ＰチャネルＭＯＳＦＥＴＱ１のゲート電圧を制御するという誤差アンプとしての動作を行う。この実施例の安定化電源回路は、上記基準電圧ＶＲＥＦと上記帰還電圧ＮＦＢとが一致するように制御された内部電圧ＶＤＤを形成するというシリーズレギュレータである。

スイッチＳＷ３０は、ＣＰＵ等を含む正規負荷回路の負荷電流ＩＤＤＬが小さい場合にもある程度の負荷電流を抵抗Ｒ４に流すために設けられる。つまり、スイッチＳＷ３０をオンにすることにより、微小な電流が抵抗Ｒ４に流れるようにする。スイッチＳＷ４０は、正規負荷回路がスリープイン時に内部電圧ＶＤＤの跳ね上がり（オーバーシュート）を防止する抵抗Ｒ５〜Ｒ８の接続を切り替えて負荷電流ＩＤＤＤを段階的に変化させるために設けられる。このスイッチＳＷ４０は、制御回路ＲＥＧＣにより形成される信号ｓ１，ｓ２，ｓ３，ｓ４で制御され、スリープイン時に全てのスイッチをオンにして抵抗Ｒ５により最大電流を流す。そして、安定化電源回路の応答安定時間に対応して順次にスイッチをオフにして抵抗をＲ５＋Ｒ６、Ｒ５＋Ｒ６＋Ｒ７、Ｒ５＋Ｒ６＋Ｒ７＋Ｒ８のように切り替えて段階的に電流を減少させ、最終的には全スイッチのオフにより電流を流さないようにする。これにより、スリープ時での消費電流の増加は過渡的なものになり、定常時の消費電流の増加を抑えることができる。

スイッチＳＷ５０は、スリープ期間と復帰後規定クロック数期間に内部電圧ＶＤＤのレベルを変更する。スイッチＳＷ５０がオンすると、抵抗Ｒ３の両端を短絡して分圧比を下げる。つまり、帰還電圧ＮＦＢのレベルを低下させて、内部電圧ＶＤＤを高くするようなオフセットを設定する。このようにスイッチＳＷ５０の制御により予め内部電圧ＶＤＤを目標値よりも高くしておいて、スリープ復帰での負荷電流の急激な増加による内部電圧ＶＤＤの落ち込みに備えるようにするものである。

この実施例のシリーズレギュレータは、正規負荷回路の動作状態に応じて、言い換えるならば、正規負荷回路のアクティブ時の高速応答とスタンバイ時の低消費電流を両立させるように差動増幅回路ＡＭＰの動作電流Ｉamp を形成する電流源を備えている。この電流源は、アクティブ時の高速応答とスタンバイ時の低消費電流を両立させるためにスイッチＳＷ１０で電流が切り換えられる。負荷電流ＩＤＤがスタンバイ定常付近になったところで、スイッチＳＷ１０より差動増幅回路ＡＭＰの動作電流Ｉamp を減少させる。このようにしてスイッチＳＷ１０は、スタンバイ（正規負荷回路のスリープ）時においては、シリーズレギュレータの応答速度の犠牲により自己消費電流を低減させる。スイッチＳＷ２０は、パワーオンリセット時での突入電流を制限するために設けられる。パワーオン時にスイッチＳＷ２０をオン状態にして、ＰチャネルＭＯＳＦＥＴＱ２を通してＰチャネル出力ＭＯＳＦＥＴＱ１０のゲート電圧を外部電圧ＶＣＣ側に引き上げることにより、かかるＭＯＳＦＥＴＱ１に発生する大きな突入電流を制限する。

シリーズレギュレータ制御回路ＲＥＧＣは、パワーオン信号ＰＯＲ、スタンバイ信号ＳＴＢＹ及びクロックｓｙｓｃｋ，ｃ−ｃｋを受けて、上記スイッチＳＷ１０〜ＳＷ５０に供給されるスイッチ制御信号を形成する。例えば、パワーオン時には上記スイッチＳＷ２０を制御するタイミング信号を形成し、スリープイン時には上記スイッチＳＷ４０の各スイッチを前記のように時系列的に制御するタイミング信号を形成する。この時系列的なタイミング信号の生成のためにクロックｃ−ｃｋが用いられる。例えばスイッチＳＷ４０やＳＷ５０は、クロックｃ−ｃｋを計数して、スリープ期間と復帰後規定クロック数期間に内部電圧ＶＤＤのレベルを目標値よりも高くする。このようなクロックｃ−ｃｋを用いてデジタル的にタイミング信号を形成するるものの他、遅延回路を用いて上記のようなタイミング信号を形成するものであってもよい。

図４には、この発明に用いられる安定化電源回路の一実施例の回路図が示されている。図４において、点線で囲まれた部分ＡＭＰが、図３の差動増幅回路ＡＭＰに対応する。ＰチャネルＭＯＳＦＥＴＱ３のゲートには、基準電圧ＶＲＥＦが供給される。上記ＰチャネルＭＯＳＦＥＴＱ３と差動形態にされたＰチャネルＭＯＳＦＥＴＱ４のゲートには、帰還信号ＮＦＢが供給される。上記差動ＭＯＳＦＥＴＱ３とＱ４の共通接続されたソースと電源電圧ＶＣＣの間には、動作電流Ｉamp を形成する電流源が設けられる。この電流源は、前記図３に示したようなスイッチＳＷ１０を備えている。

上記ＭＯＳＦＥＴＱ３とＱ４のドレインと接地電位ＶＳＳとの間には、負荷としてダイオード接続されたＮチャネルＭＯＳＦＥＴＱ５とＱ６が設けられる。上記ＮチャネルＭＯＳＦＥＴＱ５とＱ６には、それぞれ電流ミラー形態にされたＮチャネルＭＯＳＦＥＴＱ７とＱ８が設けられる。そして、上記ＮチャネルＭＯＳＦＥＴＱ７のドレインと電源電圧ＶＣＣとの間には、電流ミラー回路を構成するＰチャネルＭＯＳＦＥＴＱ９が設けられる。このＰチャネルＭＯＳＦＥＴＱ９と電流ミラー接続されたＰチャネルＭＯＳＦＥＴＱ１０のドレインは上記ＮチャネルＭＯＳＦＥＴＱ８のドレインと接続される。

上記各電流ミラー回路のＭＯＳＦＥＴＱ３からＱ１０へのミラー比とＭＯＳＦＥＴＱ４からＱ８へのミラー比は、例えば、１：１のように等しく設定設定されており、上記ＮチャネルＭＯＳＦＥＴＱ８とＰチャネルＭＯＳＦＥＴＱ１０の接続されたドレインから上記差動ＭＯＳＦＥＴＱ３とＱ４のドレイン電流の差分に対応した出力電流が形成されて、前記Ｐチャネル出力ＭＯＳＦＥＴＱ１のゲート電圧を形成する。出力ＭＯＳＦＥＴＱ１のソースは、電源電圧ＶＣＣが供給されており、ドレインから内部電圧ＶＤＤを出力する。上記出力ＭＯＳＦＥＴＱ１のゲートとドレインの間には、抵抗ＲとキャパシタＣからなる位相補償回路が設けられる。

上記出力ＭＯＳＦＥＴＱ１のゲートと電源電圧ＶＣＣとの間には、直列接続されたＰチャネルＭＯＳＦＥＴＱ２とＱ０３が設けられる。ＭＯＳＦＥＴＱ０３は、前記図３のスイッチＳＷ２０を構成し、パワーオン制御信号ｐｏｒによりスイッチ制御される。つまり、電源投入時に一時的に上記ＭＯＳＦＥＴＱ０３をオン状態にして、出力ＭＯＳＦＥＴＱ１のゲートを電源電圧ＶＣＣの立ち上がりに対応して上昇させて、ＭＯＳＦＥＴＱ１による突入電流を制限する。上記ＭＯＳＦＥＴＱ１で形成された内部電圧ＶＤＤは、前記抵抗Ｒ１とＲ２（＋Ｒ３）により分圧されて前記帰還信号ＮＦＢが形成され、上記差動ＭＯＳＦＥＴＱ４のゲートに帰還される。なお、図３のようにスリープ復帰での負荷電流の急激な増加による内部電圧ＶＤＤの落ち込みに備えるようなスイッチＳＷ５０を設けて、前記のようにスリープ復帰直前には抵抗Ｒ２のみ有効とし、安定動作時は抵抗Ｒ２とＲ３が有効になるように選択的にＲ３を接続されるようにしてもよい。

図５には、この発明に用いられる安定化電源回路であるシリーズレギュレータの一実施例の回路図が示されている。同図では、差動増幅回路ＡＭＰが回路記号で示され、その動作電圧Ｉamp を形成する電流源の具体的回路構成が主として示されている。前記説明したと同様にシリーズレギュレータは、差動増幅回路ＡＭＰの出力信号は、Ｐチャネル出力ＭＯＳＦＥＴＱ１のゲートに供給される。このＭＯＳＦＥＴＱ１のソースは、電源電圧ＶＣＣが供給され、ドレインから内部電圧ＶＤＤが形成される。そして、内部電圧ＶＤＤは、抵抗Ｒ１と抵抗Ｒ２で分圧された帰還信号ＮＦＢが基準電圧ＶＲＥＦと上記差動増幅回路ＡＭＰで比較され、両者が一致するよう上記内部電圧ＶＤＤが形成される。また、例示的に示されたダミー負荷回路の一部を構成する抵抗Ｒ４には、前記図３のスイッチＳＷ３０に対応したＮチャネルＭＯＳＦＥＴＱ１８が設けられている。

上記電流源は、バイアス電圧pbias を受けて定電流を形成するＰチャネルＭＯＳＦＥＴＱ１３、Ｑ１４及びＱ１５と、上記ＭＯＳＦＥＴＱ１３、Ｑ１４の動作を有効にするためのスイッチとしてのＰチャネルＭＯＳＦＥＴＱ１６、Ｑ１７から構成される。スイッチＭＯＳＦＥＴＱ１６とＱ１７は、図３のスイッチＳＷ１０を構成する。ＰチャネルＭＯＳＦＥＴＱ１５は動作電流Ｉamp の最小電流に対応して常時流れるようにされる。上記スイッチＭＯＳＦＥＴＱ１６は、信号ａｃｔｖｔを受けるＰチャネルＭＯＳＦＥＴＱ１２とＮチャネルＭＯＳＦＥＴＱ１１からなるＣＭＯＳインバータ回路の出力信号ａｃｔｖｂによりスイッチ制御される。上記電流源ＭＯＳＦＥＴＱ１３で形成された電流は、上記スイッチＭＯＳＦＥＴＱ１６がオン状態にされたときに上記ＭＯＳＦＥＴＱ１５で形成された電流に加算される。上記スイッチＭＯＳＦＥＴＱ１７は、信号ｓｔｂｙｔによりスイッチ制御される。上記電流源ＭＯＳＦＥＴＱ１４で形成された電流は、上記ＭＯＳＦＥＴＱ１７がオン状態にされたときに上記ＭＯＳＦＥＴＱ１５で形成された電流に加算される。

図６には、上記図５のシリーズレギュレータの動作制御に必要な制御信号を形成する制御回路の一実施例の回路図が示されている。スタイバイ信号ｓｔｂｙは、インバータ回路ＩＮ１、ＩＮ２，ＩＮ３及び遅延回路ＤＬとゲート回路Ｇ１により、スタイバイ信号ｓｔｂｙの立ち上がりから遅延回路ＤＬに対応して変化し、スタイバイ信号ｓｔｂｙの立ち下がりに対応して変化する信号を形成し、それとパワーオン信号ｐｏｒとをゲート回路Ｇ２、Ｇ３で組み合わせて信号ｓｔｂｙｔ，ｓｔｂｙｂ及びａｃｔｖｔ，ａｃｔｖｂを形成する。ここで、信号ｓｔｂｙｔとａｃｔｖｔは、ハイレベルをアクティブレベルとするトルー信号を表し、信号ｓｔｂｙｂとａｃｔｖｂは、ロウレベルをアクティブレベルとするバー信号を表している。

図７には、図５のシリーズレギュレータの動作を説明するための波形図が示されている。信号ｓｔｂｙｔ，ｓｔｂｙｂ及びａｃｔｖｔ，ａｃｔｖｂは、前記図６に示した制御回路によって、同図に示すようにスタイバイ信号ｓｔｂｙのハイレベルへの変化に対応して、遅延回路ＤＬの遅延時間遅れてそれぞれ変化する。スタイバイ信号ｓｔｂｙにより、前記正規負荷回路のクロック等が停止させられて負荷電流ＩＤＤ（Ｑ１）が急激に低下する。このとき、信号ｓｔｂｙｂのハイレベルによりＭＯＳＦＥＴＱ１８がオン状態となって、抵抗Ｒ１により約１５μＡのようなダミー負荷電流を流している。これにより、例えばアクティブ時の負荷電流ＩＤＤが約１００ｍＡから上記約１５μＡまで４桁急激に減少する。

このような負荷電流ＩＤＤの減少に対応して、ＭＯＳＦＥＴＱ１のゲート電圧ＶＧ（Ｑ１）は、上記負荷電流を絞るようにするためにゲート電圧が高く制御されるが、帰還信号の遅れによってオーバーシュートが発生する。このオーバーシュートは、上記帰還ループによって定常値に回復させられる。このような回復時間に対応して、前記制御回路の遅延回路ＤＬの遅延時間が設定されており、信号ｓｔｂｙｔ，ｓｔｂｙｂ，及びａｃｔｖｂが変化し、オン状態のＭＯＳＦＥＴＱ１７がオフに、オフ状態のＭＯＳＦＥＴＱ１６がオン状態となり、定常値に回復後に差動増幅回路の動作電流Ｉamp は、ＭＯＳＦＥＴＱ１３で形成された電流のように小さくされる。そして、信号ｓｔｂｙｂのロウレベルによりＭＯＳＦＥＴＱ１８がオフ状態となってダミー負荷電流が遮断されて、負荷電流はリーク電流のみとなる。上記のような差動増幅回路ＡＭＰの動作電流Ｉamp の低減によって、上記ダミー負荷電流が遮断時のオーバーシュートの回復は遅くなるものである。

前記割り込み等によるスリープ復帰時には、スタイバイ信号ｓｔｂｙがロウレベルにされて、特に制限されないが、負荷電流ＩＤＤは約２ｍＡのような第１段階と、約６０ｍＡのような全動作状態の第２段階に分けて増加される。上記のような負荷電流ＩＤＤの増加の際に、出力ＭＯＳＦＥＴＱ１のゲート電圧が、上記微小な負荷電流に絞り込むためにゲート電圧が高くされ、しかもオーバーシュート状態が回復していない場合には、その分ゲート電圧が高くされているために、上記負荷電流ＩＤＤが増加する際に発生する内部電圧のアンダーシュートが大きくなってしまう。

図８には、上記図３の制御回路ＲＥＧＣの一実施例の回路図が示されている。反転回路、遅延回路ＤＬ及びゲート回路Ｇ４を組み合わせた遅延パルス発生回路により、入力信号であるスタンバイ信号ｓｔｂｙとその遅延信号から遅延回路ＤＬの遅延時間に対応したパルスｓｔｂｙｄｌ１ｔが形成される。上記ゲート回路Ｇ４の出力信号ｓｔｂｙｄｌ１ｔは、同様な構成の反転回路、遅延回路ＤＬ及びゲート回路Ｇ５，Ｇ６およびＧ７を含む複数の遅延パルス発生回路により、遅延パルス信号ｓｔｂｙｄｌ２ｔ、ｓｔｂｙｄｌ３ｔ、ｓｔｂｙｄｌ４ｔが順次に形成される。これらのパルス信号をゲート回路Ｇ８に供給し、上記３つの遅延信号の遅延時間に対応した遅延信号ｓｔｂｙｄａｌ１ｔが形成される。この信号ｓｔｂｙｄｌｔとパワーオン信号ｐｏｒとがゲート回路Ｇ９，Ｇ１０により組み合わされて、信号ｓｔｂｙｔ，ｓｔｂｙｂやａｃｔｖｂ，ａｃｔｖｔが形成される。そして、上記遅延信号ｓｔｂｙｄｌ１ｔ、ｓｔｂｙｄｌ２ｔ、ｓｔｂｙｄｌ３ｔ、ｓｔｂｙｄｌ４ｔを論理回路に供給して、スイッチ信号ｓ１，ｓ２，ｓ３及びｓ４が形成される。

図９には、上記図８の制御回路ＲＥＧＣの動作を説明するための波形図が示されている。スタンバイ信号ｓｔｂｙがハイレベルに変化すると、それに対応してスイッチ信号ｓ１，ｓ２，ｓ３及びｓ４が全てハイレベルにされ、遅延信号ｓｔｂｙｄｌ１ｔ、ｓｔｂｙｄｌ２ｔ、ｓｔｂｙｄｌ３ｔ、ｓｔｂｙｄｌ４ｔに対応して順次にロウレベルに変化させられる。そして、全てのスイッチ信号ｓ１，ｓ２，ｓ３及びｓ４がロウレベルに変化すると、信号ｓｔｂｙｔがハイレベルにされる。前記図３において、ダミー負荷回路でのダミー負荷電流ＩＤＤＤが段階的に小さくなり最終的に遮断させられる。上記信号ｓｔｂｙｔのハイレベルにより差動増幅回路ＡＭＰでは図５のスイッチＭＯＳＦＥＴＱ１７がオフ状態となって動作電流Ｉamp が減少させられる。上記信号ｓｔｂｙｔの反転信号ｓｔｂｙｂのロウレベルにより上記ダミー負荷抵抗Ｒ４のダミー電流も遮断される。

一般的にシリーズレギュレータの安定動作には位相余裕６０度以上が望ましいが、プロセス電圧、負荷電流のばらつきによってこれを満たすことは難しく出力ＭＯＳＦＥＴのゲートに供給される制御信号ＶＧがオーバーシュートする場合がある。正規負荷回路がアクティブ状態からスリープ状態へ移行する際の負荷電流変動が最も大きく、内部電圧ＶＤＤやＶＰ（Ｑ１）のオーバーシュートが大きくなる。

図１０には、この発明に係る安定化電源回路でのスリープインとスリープ復帰の波形図が示され、図１１には、比較のために前記ダミー負荷回路を設けない場合のスリープインとスリープ復帰の波形図が示されている。アクティブ状態からスリープ状態に切り替わると、ＣＰＵ等を含む正規負荷回路の動作が停止し、前記ダミー負荷回路が無いと図１１のように負荷電流ＩＤＤは１０ｍＡからほぼ０に急激に小さくなる。すなわち、スリープ直後の内部電圧ＶＤＤの放電経路は負荷電流ＩＤＤ≒０となるので、内部電圧ＶＤＤのオーバーシュートの状態が長く続く。このためＰチャネル出力ＭＯＳＦＥＴＱ１のゲート電圧ＶＧ（Ｑ１）も電源電圧ＶＣＣ近くまで跳上がり、かかるＰチャネルＭＯＳＦＥＴＱ１が完全にオフした状態が約２０ｕｓ近くと長く続く。このとき、差動増幅回路ＡＭＰでの帰還信号の遅れによって内部電圧ＶＤＤ、及びゲート電圧ＶＧに振動が発生する。

同図で点線で示したように内部電圧ＶＤＤが定常値に戻った後に、ゲート電圧ＶＧ（Ｑ１）も定常値に戻る。この状態からスリープ復帰する場合には、負荷電流の変動に対して差動増幅回路での帰還信号の遅れによって内部電圧ＶＤＤの変動はΔＶＤＤ＝Ｖ１≒０．１５×ＶＤＤ程度であり、かつ、落ち込む電圧レベルの最低値は０．８５×ＶＤＤ程度で収まるので、負荷回路であるＣＰＵ等のロジックがで誤動作することはない。つまり、たとえば、外部電源電圧ＶＣＣが３．３Ｖで、内部電圧（降圧電圧）ＶＤＤが１．５Ｖのときにおいても、上記ＶＤＤが１．３Ｖ程度までしか低下しないから問題ない。

しかし、図１１に実線で示したように短いタイミングでスリープ復帰が指示されたときは、上記内部電圧ＶＤＤとゲート電圧ＶＧが跳ね上がったタイミングでスリープ復帰を行うことになる。このため、負荷電流ＩＤＤは規定のタイミングで増加するが、ＰチャネルＭＯＳＦＥＴＱ１を通常のオン状態に戻すのに必要なゲート電圧ＶＧの振幅が大きく、差動増幅回路ＡＭＰのスルーレートの制限により、ＰチャネルＭＯＳＦＥＴＱ１がオンになるのが遅れてしまう。この結果、内部電圧ＶＤＤの落ち込みΔＶｄｄ＝Ｖ２≒０．４×ＶＤＤが、前記内部電圧ＶＤＤが定常値に戻った後でのスリープ復帰時に比べて大きくなり、落ち込む電圧レベルの最低値は０．６×ＶＤＤ程度と低くなるので、[ＣＰＵ等の]動作電圧が低下して、論理回路での信号遅延が大きくなるためタイミングマージンが不足して誤動作したり、メモリ回路での記憶情報が失われたりする可能性がある問題が見出された。

上記スリープ復帰は、前記のような半導体集積回路装置の割り込み信号等のようにスリープインとは全く異なる動作条件で発生されるものであり、スリープインからスリープ復帰までの時間を一定以上にすることはできないし、もしもそのような制限を付けると使い勝手が悪いものとなってしまい実用的ではない。そこで、この実施例では、前記説明したような前記実施例のようにダミー負荷回路が設けられる。

図１０において、クロック停止のタイミングに入力されるＳＴＢＹ信号にて、ＣＰＵ等の正規負荷回路の負荷が停止するタイミングにあわせてスイッチＳＷ４０（ｓ１〜ｓ４）で制御されるダミー負荷回路により、最大負荷電流の１０％程度を流する構成とする。負荷電流の変動比率を、一時に１０００倍へ切り替えるのではなく、ダミー負荷を用いることで１０倍と小さく抑え、内部電圧ＶＤＤの跳ね上がりからの復帰を早くすることで、ＰチャネルＭＯＳＦＥＴＱ１のゲート電圧ＶＧ（Ｑ１）のオーバーシュートを抑えるようにするものである。更に、２回目以降のダミー負荷回路での電流値を小さく絞る比率を３倍等ＣＰＵ等の正規負荷電流からダミー負荷回路への切り替えの比率より小さくとることで、オーバーシュートの量のワーストがスリープイン時の１点に限定することができるようになり、試験が容易になる。

つまり、図１０（Ａ）においては、スリープ復帰のタイミングでＰチャネル出力ＭＯＳＦＥＴのゲート電圧ＶＧが通常状態に戻った後に行う場合であり、復帰時には前記のように上記ＶＤＤが０．８５×ＶＤＤ程度までしか低下しないから問題ない。そして、図１０（Ｂ）のように、外部からの割り込み等によってスリープインからスリープ復帰までの時間、つまりはスタイバイ時間が極端に短くなってダミー負荷回路によりダミー電流を流している場合においては、最大負荷電流の１０％程度のダミー電流を流すことで、内部電圧ＶＤＤの跳ね上がりからの復帰を早くするようにされている。更に、ダミー電流を段階的に小さく流す構成として変動比率を最初は１０倍，２回目以降は例えば３倍と最初よりも小さく抑える構成にすることでダミー電流の減少とともにＶＧ(Ｑ１)の定常値は上がるものの、内部電圧ＶＤＤの跳ね上がりのピークが、ダミー電流が完全にオフになった時の定常値よりも低くなるように抑えられる。

したがって、上記ダミー負荷電流が流れている状態でのスリープ復帰時のＰチャネルＭＯＳＦＥＴのゲート電圧ＶＧは、点線で示したような前記図１０（Ａ）のゲート電圧ＶＧの定常状態よりもΔＶだけ小さくなる。図１０（Ａ）の波形図で説明すると、第３段階目のダミー電流でのゲート電圧は前記定常電圧よりもΔＶだけ小さものとなる。この結果、スリープ復帰時での内部電圧ＶＤＤの落ち込みＶ２は、ＶＧ（Ｑ１）の充電時間が短縮するので、上記図１０（Ａ）の内部電圧ＶＤＤの落ち込み電圧Ｖ１よりも必ず小さくなる。しがって、ワートスケースは、上記図１０（Ａ）のようにスリープ復帰のタイミングでＰチャネル出力ＭＯＳＦＥＴのゲート電圧ＶＧが通常状態に戻った後でのスリープ復帰であり、かかる十分なスリープ期間を設けた試験によって安定化電源の性能の良否を判定することができる。

また、上記スリープ復帰時の内部電圧ＶＤＤの落ち込みを実質的に小さくするために、スリープ復帰前に前記図３のスイッチＳＷ５０をオン状態にして内部電圧ＶＤＤを予め高くして置くことも有益である。内部電圧ＶＤＤの落ち込んだレベルが論理回路等の誤動作の問題を起こすので、負荷電流が流れ始める直前までに前記のように内部電圧ＶＤＤを高く保つことが有効である。この場合、レギュレータ内にＣＰＵ等のクロックを用いたディレイを設け、ＣＰＵの割込ベクタの読込やスタック操作等であらかじめ予測された最大動作電流に切り替えるタイミング直前まで内部電圧ＶＤＤを高く保つ構成とすることが有益である。

図１２には、図３のダミー負荷回路の他の一実施例の回路図が示されている。この実施例では、ＮチャネルＭＯＳＦＥＴＱ２０を可変抵抗として用いる。つまり、上記ＭＯＳＦＥＴＱ２０のドレイン側に抵抗Ｒ２０を介して内部電圧ＶＤＤノードに接続させる。ＭＯＳＦＥＴＱ２０のソース側は、ＰチャネルＭＯＳＦＥＴＱ２７とＮチャネルＭＯＳＦＥＴＱ２６からなるＣＭＯＳインバータ回路の出力端子に接続される。上記ＭＯＳＦＥＴＱ２０のゲート電圧ＶＧは、キャパシタＣＳ１とＭＯＳＦＥＴＱ２１からなる時定数回路により変化させられて、上記抵抗Ｒ２０の抵抗値とＭＯＳＦＥＴＱ２０の抵抗値との加算された抵抗値が可変とされる可変抵抗素子として動作して、ダミー負荷回路の負荷抵抗を指数的に大きくしてダミー電流をそれに対応して小さくさせる。

図１２の回路を上記図１３に示したタイミング図を参照して説明する。アクティブ状態では、信号ｓｌｐｉｎ１ｂ＝ＶＤＤ、電圧ＶＧ＝ＶＤＤである。つまり、Ｒ２０−Ｑ２０−Ｑ２６によるダミー負荷回路の電流経路は遮断されている。

（１）シリーズレギュレータの入力信号ｓｔｂｙがロウレベルからハイレベルに変化すると、チップ内部の遅延回路によりスリープ切り替えの初期を検出する信号ｓｌｐｉｎ１ｔがハイレベルとなり、ｓｌｐｉｎ１ｂをロウレベルにする。これによりダミー負荷回路の電流経路が形成されて、抵抗Ｒ０により設定される最大ダミー電流が流れ始める。

（２）信号ｓｔｂｙｄｌｔがロウレベルからハイレベルに変化してキャパシタＣＳ１を充電していたＰチャネルＭＯＳＦＥＴＱ２３がオフ状態にされる。これにより、キャパシタＣＳ１はＭＯＳＦＥＴＱ２１を通して放電を開始する。つまり、電圧ＶＧはキャパシタＣＳ１とＭＯＳＦＥＴＱ２１からなる時定数に従って低下する。この電圧ＶＧの低下によりＭＯＳＦＥＴＱ２０のオン抵抗値が大きくなって上記ダミー電流を減少させる。

（３）ｓｔｂｙｄ２ｔがロウレベルからハイレベルに変化して、信号ｓｌｐｉｎ１ｔをロウレベルにする。この結果、ＰチャネルＭＯＳＦＥＴＱ２７がオン状態に、ＮチャネルＭＯＳＦＥＴＱ２６がオフ状態となり、信号ｓｌｐｉｎ１ｂがハイレベル（ＶＤＤ）となってダミー負荷回路でのダミー電流を遮断する。

（４）ｓｔｂｙｄ４ｔがロウレベルからハイレベルに変化して、信号ｓｔｂｙｄａｌｌｔをハイレベルにし、信号ｓｔｂｙｂをロウレベルにして図示しないダミー負荷回路での微小電流１０μＡを流しているＭＯＳＦＥＴもオフ状態にさせる。そして、信号ｓｔｂｙｔをゆっくりと立ち上げて、図示しないレギュレータの差動増幅回路の動作電流をゆっくりと絞る。

図１４には、上記図１２のダミー負荷回路を用いた場合の安定化電源回路でのスリープインとスリープ復帰の波形図が示されている。図１４（Ａ）では、前記図１０（Ａ）の場合と同様に出力ＭＯＳＦＥＴＱ１のゲート電圧ＶＧ（Ｑ１）が定常状態に戻った後にスリープ復帰が行われる。また、図１４（Ｂ）では、前記図１０（Ｂ）の場合と同様にダミー負荷回路よりダミー負荷電流を流している状態のように短い期間にスリープ復帰が行われる場合が示されている。図１２のダミー負荷回路では、ダミー負荷電流をＭＯＳＦＥＴＱ２０の指数関数的な抵抗値変化に対応して負荷電流も減少するものであるので、差動増幅回路での位相遅れによる前記振動も無くゲート電圧ＶＧはリニアに変化して通常状態となる。これにより、前記実施例と同様に図１４（Ａ）のようにゲート電圧ＶＧが最も高くなった定常状態でのスリープ復帰が、内部電圧ＶＤＤの落ち込みのワーストケースとなり、前記実施例と同様にオーバーシュートの量のワーストがスリープ時間の１点に限定することができるようになって試験が容易になる。

図１５には、この発明に係る安定化電源回路の更に他の一実施例のブロック図が示されている。安定化電源回路は、前記実施例と同様に差動増幅回路ＡＭＰ、Ｐチャネル出力ＭＯＳＦＥＴＱ１、及び帰還信号ＮＦＢを形成する分圧回路及びダミー負荷回路を備えている。そして、前記ＣＰＵ等を含む正規負荷回路は等価的に抵抗素子として表されている。この正規負荷回路に含まれるフラッシュメモリやＥＥＰＲＯＭ等においては、データの書き込み動作や消去動作のために上記内部電圧ＶＰＰを昇圧して必要な昇圧電圧ＶＰＰを必要とする。特に、この実施例のチャージポンプ回路は、内部電圧ＶＤＤを受けて、それとは逆極性の内部電圧ＶＰＰを形成する。

上記フラッシュメモリ等においては、システムＬＳＩの低消費電力化のために上記負電圧ＶＰＰを必要とする動作モードのときにのみ上記チャージポンプ回路が動作を行うよう制御する。したがって、システムとしてはアクティブ時においても、上記フラッシュメモリ等の書き込み又は消去動作のために動作中であったチャージポンプ回路が、かかる動作終了に伴い動作停止させられることになる。このとき、図１６の波形図に示すように、例えばＶＰＰは−１２Ｖから０Ｖに変化する。このＶＰＰ電圧変化は、図１５の寄生容量ＣＳＴによって内部電圧ＶＤＤを変化させるように作用する。特に、前記のような安定化電源回路では、それ自身が低消費電力化のために電流吸い込み能力を実質的に持たないので点線で示したように大きな跳ね上がりが生じる可能性がある。

この実施例では、上記ダミー負荷回路が上記ＶＰＰ電圧変化による内部電圧ＶＤＤ跳ね上がりを防止するためにも利用される。つまり、前記スリープイン時に一時的にダミー負荷電流を流すことの他、アクティブ時においても上記ＶＰＰが変化するタイミングで同図に太い線で示したようにＶＰＰの変化に先行してダミー負荷電流を流すようにするものである。このようなアクティブ時での負荷変動時にもダミー負荷回路を利用することにより、内部電圧ＶＤＤの安定化を実現することができる。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく種々の実施形態を採ることができる。例えば、シリーズレギュレータにおいて、ＰチャネルＭＯＳＦＥＴに替えてＮチャネルＭＯＳＦＥＴを用いるものであってもよい。Ｎチャネル出力ＭＯＳＦＥＴを用いた場合には、出力ＭＯＳＦＥＴはソースフォワ出力動作を行うので、差動増幅回路の反転入力には基準電圧が印加され、非反転入力に帰還信号が印加される。

シリーズレギュレータの帰還信号ＮＦＢの生成は、図３または図５に示されるような抵抗Ｒ１と抵抗Ｒ２との接続ノードから差動増幅回路ＡＭＰの反転入力へ供給されるもののほか、図１７に示されるように、出力ＭＯＳＦＥＴＱ１のドレイン電圧、すなわち、内部電圧ＶＤＤが差動増幅回路ＡＭＰの反転入力へ供給される様にしてもよい。この場合、基準電位ＶＲＥＦとほぼ同一の電位を内部電位ＶＤＤの電位とすることができ、ＣＰＵなどの正規負荷回路の低電圧化を計ることができる。

内部電位ＶＤＤの電位を基準電位ＶＲＥＦの電位以下とさせる場合、図１８に示されるように、基準電位ＶＲＥＦを抵抗Ｒ１００と抵抗Ｒ１１０とを用いて分圧し、抵抗Ｒ１００と抵抗Ｒ１１０との接続ノードの電位を基準電位ＶＲＥＦ０として差動増幅回路ＡＭＰの非反転入力へ供給する様に基準電位の供給部分を構成することができる。ダミー負荷回路や差動増幅回路及びその動作を制御する時系列的なタイミング信号を形成する回路の具体的構成は、クロックを形成するカウンタのカウンタ出力をデコードするデコーダ回路やシフトレジスタを用いた回路等種々の実施例形態を採ることができる。この発明は、安定化電源回路を備えた半導体集積回路装置に広く利用できる。

この発明に係る半導体集積回路装置の一実施例を示す概略ブロック図である。 この発明に係る半導体集積回路装置の一実施例を示すブロック図である。 この発明に用いられる安定化電源回路の一実施例を示す回路図である。 この発明に用いられる安定化電源回路の一実施例を示す回路図である。 この発明に用いられるシリーズレギュレータの一実施例を示す回路図である。 図５のシリーズレギュレータの動作制御に必要な制御信号を形成する制御回路の一実施例を示す回路図である。 図５のシリーズレギュレータの動作を説明するための波形図である。 図３の制御回路ＲＥＧＣの一実施例を示す回路図である。 図８の制御回路ＲＥＧＣの動作を説明するための波形図である。 この発明に係る安定化電源回路でのスリープインとスリープ復帰動作を説明するための波形図である。 この発明を説明するための波形図である。 この発明に用いられるダミー負荷回路の他の一実施例を示す回路図である。 図１２のダミー負荷回路の動作説明するためのタイミング図である。 図１２のダミー負荷回路を用いた場合の安定化電源回路でのスリープインとスリープ復帰動作を説明するための波形図である。 この発明に係る安定化電源回路の更に他の一実施例を示すブロック図である。 図１５の実施例の動作を説明するための波形図である。 この発明に用いられるシリーズレギュレータの他の一実施例を示す回路図である。 この発明に用いられるシリーズレギュレータの更に他の一実施例を示す回路図である。

符号の説明

ＣＮ１，ＣＮ２…制御信号、Ｃｄｄ…平滑容量、ＲＥＧ…安定化電源回路、ＣＰＵ…中途ヴ処理装置、ＣＰＲ…コプロセッサ、ＤＳＰ…デジタルシグナルプロセッサ、ＣacheＲＡＭ…キャッシュメモリ、ＥＥＰＲＯＭ…不揮発性メモリ、ＦＬＡＳＨ…フラッシュメモリ、ＤＲＡＭ…ダイナミック型メモリ、Ｉ／Ｏ…入出力回路、ＳＹＳ−ＣＴＬ…制御回路、ＳＷ１０〜ＳＷ５０…スイッチ、ＲＥＧＣ…スイッチレギュレータ制御回路、ＡＭＰ…差動増幅回路、
Ｑ１〜Ｑ２８…ＭＯＳＦＥＴ、Ｒ１〜Ｒ８…抵抗、ＤＬ…遅延回路、Ｇ１〜Ｇ１０…ゲート回路、ＬＯＧ…論理回路、ＣＳ１…キャパシタ、ＣＳＴ…寄生容量。

Claims (11)

1. 外部電源電圧を受けて内部電圧を形成する安定化電源回路と、
   上記内部電圧を受けて動作する第１負荷回路と、
   上記内部電圧に対して所定電流を流す第２負荷回路と、
   上記第１負荷回路及び第２負荷回路の動作制御を行う制御回路とを備え、
   上記安定化電源回路は、基準電圧と上記内部電圧に基く帰還電圧を受けて両者を等しくするような出力信号を形成する差動増幅回路と、上記出力信号をゲートに受け、ソース−ドレイン経路が上記外部電源電圧ノードと内部電圧ノードに接続されたＭＯＳＦＥＴからなり、
   上記制御回路は、上記第１負荷回路の動作状態及び停止状態の制御を行う第１信号と、上記第１負荷回路が停止状態にされることに対応して上記第２負荷回路が上記所定電流を一定期間流すようにする第２信号を形成することを特徴とする半導体集積回路装置。
2. 請求項１において、
   上記第１負荷回路は、中央処理装置を含むデジタルデータ処理回路からなり、
   上記停止状態は上記中央処理装置のスリープ状態であることを特徴とする半導体集積回路装置。
3. 請求項２において、
   上記スリープ状態は、外部から供給される制御信号に基づいて解除されるものであることを特徴とする半導体集積回路装置。
4. 請求項１において、
   上記第２負荷回路に流れる所定電流は、時間の経過とともに電流が減少するように設定されることを特徴とする半導体集積回路装置。
5. 請求項４において、
   上記第２負荷回路は、第１抵抗素子と、上記第１抵抗素子と、直列接続された複数の抵抗素子との並列回路と、上記第１抵抗素子と接地電位ノードとの間に設けられた第１スイッチと、上記直列接続された複数の抵抗素子の相互接続点と上記接地電位ノードとの間に設けられた複数のスイッチ素子からなり、段階的に電流が減少するように上記各スイッチ素子が制御されることを特徴とする半導体集積回路装置。
6. 請求項４において、
   上記第２負荷回路は、固定抵抗素子とＭＯＳＦＥＴの直列回路からなり、上記ＭＯＳＦＥＴのゲート電圧を時定数回路により減少させて時間の経過とともに所定電流が減少するように制御されることを特徴とする半導体集積回路装置。
7. 請求項１において、さらに、
   上記内部電圧を形成する分圧回路を有することを特徴とする半導体集積回路装置。
8. 請求項７において、
   上記分圧回路は、上記第１負荷回路が停止状態にされるときに上記内部電圧を高くするような帰還電圧を形成する分圧比切り換え回路を持つことを特徴とする半導体集積回路装置。
9. 請求項１において、
   上記差動増幅回路は、上記第１負荷回路が動作状態にされるときに相対的に大きな電流で動作し、上記第１負荷回路が停止状態にされるときに相対的に小さな動作電流で動作するような電流切り換え回路が設けられてなることを特徴とする半導体集積回路装置。
10. 請求項９において、
    上記電流切り換え回路は、上記相対的に大きな電流を流す第１電流源ＭＯＳＦＥＴと、上記相対的に小さな動作電流を流す第２電流源ＭＯＳＦＥＴと、第１及び第２電流源ＭＯＳＦＥＴの電流を上記差動増幅回路の差動ＭＯＳＦＥＴに供給するスイッチＭＯＳＦＥＴとを含むことを特徴とする半導体集積回路装置。
11. 請求項１において、
    上記内部電圧を受け、それとは逆極性の内部電圧を形成するチャージポンプ回路を更に備え、
    上記チャージポンプ回路が動作を停止したときに、上記制御回路により上記第２負荷回路が一定期間電流を流すように制御することを特徴とする半導体集積回路装置。
    

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