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KR101332873B1 - 캐패시턴스 제공용 인터포져 및 이를 이용한 리드 프레임 타입 반도체 패키지 - Google Patents

캐패시턴스 제공용 인터포져 및 이를 이용한 리드 프레임 타입 반도체 패키지 Download PDF

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KR101332873B1
KR101332873B1 KR1020110103346A KR20110103346A KR101332873B1 KR 101332873 B1 KR101332873 B1 KR 101332873B1 KR 1020110103346 A KR1020110103346 A KR 1020110103346A KR 20110103346 A KR20110103346 A KR 20110103346A KR 101332873 B1 KR101332873 B1 KR 101332873B1
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KR
South Korea
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circuit member
substrate
interposer
lead frame
package
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이부훈
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세미텍 주식회사
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Abstract

이하의 설명은 캐패시턴스를 제공하는 PCB 인터포져 (Printed Circuit Board Interposer)와 이를 이용한 리드 프레임 타입(Lead Frame Type) 반도체 패키지에 대한 것이다. 구체적으로 본 발명에 따른 반도체 패키지는 QFN (Quad-flat no-leads package) 방식 또는 QFP (Quad Flat Package) 방식을 위한 리드 프레임(Lead Frame)이 형성된 기판; 상기 기판 상단에 형성되어 상기 리드 프레임과 QFN 또는 QFP 방식 연결 가능한 회로 부재; 및 상기 기판과 상기 회로 부재 사이에 상기 회로 부재 또는 상기 기판과 연결 가능한 하나 이상의 캐패시터(Capacitor)를 내장하여 형성되며, 상기 회로 부재의 특정 위치와 상기 기판의 특정 위치를 접속 부재를 통해 수직적으로 연결하는 인터페이스를 제공하는 PCB 인터포져 (Printed Circuit Board Interposer)를 포함하는 것을 특징으로 한다.

Description

캐패시턴스 제공용 인터포져 및 이를 이용한 리드 프레임 타입 반도체 패키지 {INTERPOSER FOR PROVIDING CAPACITANCE AND LEAD FRAME TYPE SEMICONDUCTOR PACKAGE USING THE SAME}
본 발명은 캐패시턴스를 제공하는 PCB 인터포져 (Printed Circuit Board Interposer)와 이를 이용한 리드 프레임 타입(Lead Frame Type) 반도체 패키지에 대한 것이다.
최근 전자기기의 소형화에 대응하기 위해, 전자기기에 탑재되는 반도체부품의 고밀도 실장이 요구되고 있다. 이에 따라 반도체 칩 및 리드프레임이 봉입수지로 봉입된 수지봉입형 반도체장치의 소형화, 박형화가 진행되고 있다. 소형화 및 박형화를 실현하는 수지봉입형 반도체장치의 하나로서, 패키지 측방으로 돌출된 외부리드를 없애고, 하면 쪽에 실장기판과의 전기적 접속을 행하기 위한 외부전극을 형성한 이른바 QFN(Quad Flat No-leads package)이 알려져 있다.
도 1a 및 도 1b는 QFN 방식을 설명하기 위한 도면이다.
도 1a 및 도 1b에 도시된 바와 같이 QFN 방식은 패키지 측방으로 돌출된 외부리드를 없애고, 회로 부재의 하면 쪽에 실장기판과의 전기적 접속을 행하기 위한 외부전극을 형성하는 것이 일반적이다. 이를 위해 기판은 리드 프레임이 형성되어 회로 부재의 하면과 연결될 수 있다.
한편, 리드 프레임 방식 패키지의 또 다른 형태로서 QFP (Quad Flat Package)가 알려져 있다.
도 2는 QFP의 일례를 도시하고 있다.
도 2에 도시된 바와 같이 QFP는 리드가 반도체 칩의 4면에서 도출된 표면탑재집적회로(Surface mount integrated circuit)이다. 도 2에 도시된 4면에서 도출된 리드는 기판의 리드 프레임과 접속될 수 있다.
이하의 설명에 있어서 상술한 QFN/QFP 방식을 통칭하여 리드 프레임 타입 반도체 패키지로 지칭할 수 있다.
다만, 상술한 바와 같은 반도체 패키지는 PCB (Printed Circuit Board) 타입 반도체 패키지와 달리 캐패시터를 내장하기 어렵다. 즉, 상술한 바와 같이 전자기기의 소형화에 따라 요구되는 패키지 크기 내에 캐패시터 소자를 따로 SMT(Surface Mount)할 수 있는 공간이 없을 수 있다. 따라서, 리드 프레임 타입인 QFP/QFN 패키지에서는 캐패시터를 실장한 SIP (System In Package) 구현이 어렵다.
상술한 바와 같은 문제를 해결하기 위해 본 발명에서는 리드 프레임 타입 반도체 패키징 공정에서 추가적인 영역이 필요 없이 캐패시터가 내장된 SIP를 구현하고자 한다.
상술한 바와 같은 과제를 해결하기 위한 본 발명의 일 실시형태에서는 QFN (Quad-flat no-leads package) 방식 또는 QFP (Quad Flat Package) 방식을 위한 리드 프레임(Lead Frame)이 형성된 기판; 상기 기판 상단에 형성되어 상기 리드 프레임과 QFN 또는 QFP 방식 연결 가능한 회로 부재; 및 상기 기판과 상기 회로 부재 사이에 상기 회로 부재 또는 상기 기판과 연결 가능한 하나 이상의 캐패시터(Capacitor)를 내장하여 형성되며, 상기 회로 부재의 특정 위치와 상기 기판의 특정 위치를 접속 부재를 통해 수직적으로 연결하는 인터페이스를 제공하는 PCB 인터포져 (Printed Circuit Board Interposer)를 포함하는 것을 특징으로 하는, 캐패시터 내장형 리드 프레임 타입 반도체 패키지를 제안한다.
상기 하나 이상의 캐패시터는 상기 회로 부재의 하단, 그리고 상기 기판 상단에 위치하여 추가적인 넓이를 차지하지 않는 것이 바람직하다.
또한, 상기 회로 부재는 상기 리드 프레임과의 연결을 통해 상기 기판과 제 1 타입 인터페이스를 통해 연결되며, 상기 회로 부재는 상기 인터포져를 통해 상기 기판과 제 2 타입 인터페이스를 통해 연결될 수 있다.
상술한 바와 같은 과제를 해결하기 위한 본 발명의 다른 일 실시형태에서는 상부 회로 부재와 하부 회로 부재 사이에 위치하여, 상기 상부 회로 부재와 상기 하부 회로 부재의 특정 위치를 통해 각각이 전기적으로 접속되도록 하는 PCB 인터포져(Printed Circuit Board Interposer)에 있어서, 상기 상부 회로 부재와 상기 하부 회로 부재가 상기 인터포져에 접촉하는 경우, 상기 상부 회로 부재의 접촉 패드와 상기 하부 회로 부재의 접촉 패드 사이를 전기적 연결하는 도체 성분의 접속부재; 상기 상부 회로 부재와 상기 하부 회로 부재가 상기 인터포져에 접촉하는 경우, 상기 상부 회로 부재의 접촉 패드 이외의 부분과 상기 하부 회로 부재의 접촉 패드 이외의 부분을 전기적으로 절연시키는 절연부재; 및 상기 절연부재 내부에 제 1 단자 및 제 2 단자를 포함하여 내장되며, 상기 제 1 단자 및 상기 제 2 단자가 상기 상부 회로 부재의 접촉 패드 또는 상기 하부 회로 부재의 접촉 패드에 연결된 하나 이상의 캐패시터를 포함하는 것을 특징으로 하는 PCB 인터포져 자체를 제안한다.
상기 하부 회로 부재는 QFN (Quad-flat no-leads package) 방식 또는 QFP (Quad Flat Package) 방식을 위한 리드 프레임(Lead Frame)이 형성된 기판을 포함할 수도, 또는 이와 달리 상기 상부 회로 부재 및 상기 하부 회로 부재는 서로 다른 기능을 수행하는 반도체 칩일 수도 있다.
또한, 상기 하나 이상의 캐패시터는 상기 상부 회로 부재의 하단, 그리고 상기 하부 회로 부재의 상단에 위치하여 추가적인 넓이를 차지하지 않는 것이 바람직하다.
상술한 바와 같은 본 발명에 따른 PCB 인터포져 및 이를 이용한 리드 프레임 타입 반도체 패키지는 추가적인 공간 없이도 각 회로 부재에 캐패시턴스를 제공할 수 있으며, 회로 부재에 좀더 자유로운 인터페이스를 제공할 수 있다.
도 1a 및 도 1b는 QFN 방식을 설명하기 위한 도면이다.
도 2는 QFP의 일례를 도시하고 있다.
도 3은 본 발명의 일 실시형태에 따른 인터포져의 구성을 설명하기 위한 도면이다.
도 4 및 도 5는 본 발명의 일 실시형태에 따른 인터포져가 하부 회로 기판 및 상부 회로 기판과 연결되는 형태를 도시한 도면이다.
도 6은 본 발명의 일 실시형태에 따른 캐패시터 내장형 리드 프레임 타입 반도체 패키지의 개념을 도시한 개념도이다.
도 7은 도 6에 도시된 본 발명의 일 실시형태에 따른 캐패시터 내장형 리드 프레임 타입 반도체 패키지에서 접속 부재를 통한 회로 부재와 기판 사이의 연결 인터페이스를 추가적으로 도시한 개념도이다.
도 8은 적층형 CSP 개념을 설명하기 위한 도면이다.
도 9 내지 도 11은 본 발명의 일 실시형태에 따른 인터포져를 MCP 구조에 이용하는 개념을 설명하기 위한 도면들이다.
이하, 본 발명에 따른 바람직한 실시 형태를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면과 함께 이하에 개시될 상세한 설명은 본 발명의 예시적인 실시형태를 설명하고자 하는 것이며, 본 발명이 실시될 수 있는 유일한 실시형태를 나타내고자 하는 것이 아니다.
이하의 상세한 설명은 본 발명의 완전한 이해를 제공하기 위해서 구체적 세부사항을 포함한다. 그러나, 당업자는 본 발명이 이러한 구체적 세부사항 없이도 실시될 수 있음을 안다. 몇몇 경우, 본 발명의 개념이 모호해지는 것을 피하기 위하여 공지의 구조 및 장치는 생략되거나, 각 구조 및 장치의 핵심기능을 중심으로 한 블록도 형식으로 도시된다. 또한, 가능한 본 명세서 전체에서 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하여 설명한다.
상술한 바와 같이 본 발명은 리드 프레임 타입 반도체 패키징에 있어서 추가적인 영역을 이용하지 않고 캐패시터가 내장된 SIP를 구현하는 기술을 제안하고자 한다. 이를 위해 본 발명의 일 실시형태에서는 기판과 회로부재 사이에 캐패시터가 내장된 PCB 인터포져(interposer)를 이용하는 것을 제안한다.
이를 위해 이하에서는 먼저 인터포져의 개념에 대해 간단히 설명한다.
BGA(Ball Grid Array), CSP(Chip Scale Package) 및 SIP(System In Package)와 같은 반도체 패키지에 대한 빠른 성장은 이를 둘러싼 기판(Substrate) 및 인터포져에 대한 성능 향상 요구를 키우고 있다. 기판은 패키지에 기계적인 기반을 제공하며, 외부에서 내부 패키지에 접속할 수 있는 전기적 인터패이스(interface)를 제공한다. 인터포져는 복수의 층(layer)로 이루어지는 패키지에 있어서 회로부재들 간의 연결 통로 역할을 하는 중간 층(intermediate layer)으로서, 접지 또는 전원과 연결 통로 역할을 제공하기도 한다. 몇몇 경우, '기판'이라는 용어와 '인터포져'라는 용어는 나머지 회로 패턴에 대한 기계적/전기적 보조 역할을 제공한다는 측면에서 동일한 대상을 지칭하기도 한다. 다만, 이하에서는 '기판'은 회로 패턴을 포함하는 층(layer)으로서, '인터포져'는 회로 패턴을 포함하는 기판 사이를 연결하는 층의 개념으로서 이해하도록 한다.
즉, 인터포져는 인접한 회로 부재 상의 밀집하게 이격된 접촉 패드들 사이에 전기 접속을 형성하는 데 사용된다. 일반적으로, 회로 부재는 회로 기판 그리고 집적 회로를 보유하는 세라믹판이며, 회로 부재 상의 접촉 패드는 동일한 패턴으로 배열된다.
인터포져는 절연판 그리고 판 내에 보유되고 회로 부재 상의 패드와 동일한 패턴으로 배열되는 복수개의 관통 접촉부재를 포함한다. 또한, 인터포져는 상하부 회로 부재의 접촉 패드들 사이에 전기 접속을 형성하도록 상부 및 하부 회로 부재들 사이에 개재된다.
도 3은 본 발명의 일 실시형태에 따른 인터포져의 구성을 설명하기 위한 도면이다.
도 3에서 인터포져(1)는 상부 회로 기판(미도시)와 하부 회로 기판(2) 사이에 개재되어, 상부 회로 기판의 접속 패드와 하부 회로 기판(2)의 접속 패드(2-1) 사이를 접속 부재(1-1)를 통해 전기적으로 연결하는 기능을 수행한다. 도 3은 먼저 인터포져(1)를 하부 회로 기판(2)과 연결하는 과정을 나타낸 것이며, 인터포져(1)가 하부 회로 기판(2)과 연결이 완료되면 중간 조립체로서 이후 상부 회로 기판과의 연결에 동일한 방식으로 이용될 수 있다.
한편, 인터포져(1)는 상부 회로 기판과 하부 회로 기판(2)이 인터포져에 접촉하는 경우, 상부 회로 기판의 접촉 패드 이외의 부분과 하부 회로 기판(2)의 접촉 패드(2-1) 이외의 부분을 전기적으로 절연시키기 위한 절연부재(1-2)를 포함할 수 있다. 이 절연부재(1-2)는 상부 회로 기판(미도시)와 하부 회로 기판(2)을 기계적으로 지탱해 주는 역할을 수행하기도 한다.
인터포져(1)의 접속 부재(1-1)는 절연부재(1)에 설치된 슬롯(Slot)에 설치되어, 상부 회로 기판의 접속 패드(미도시)와 하부 회로 기판(2)의 접속 패드(2-1)를 연결할 수 있다. 상부기판 또는 하부 기판의 접속 패드(2-1)와 접속 부재(1-1) 사이의 연결은 납땜을 통해 영구적으로 연결될 수도, 단순히 기계적으로 연결될 수도 있다.
도 4 및 도 5는 본 발명의 일 실시형태에 따른 인터포져가 하부 회로 기판 및 상부 회로 기판과 연결되는 형태를 도시한 도면이다.
구체적으로 도 4은 인터포져(1)와 하부 기판(2)이 납땜을 통해 연결된 구조를 도시하고 있으며, 도 5는 도 4에 도시된 인터포져(1)와 하부 기판(2)이 연결된 중간 구조체에 상부 기판(3)이 연결되는 형태를 도시하고 있다.
인터포져는 다양한 형태를 가질 수 있다. 다양한 형태의 인터포져 중 일 형태로서 상부 회로 기판(3)이 인터포져(1) 상부판에 대해 가압되기 전 하부 회로 기판(2)이 인터포져(1) 저부측에 대해 영구적으로 유지되도록 설정되는 형태가 있다. 즉, 하부 회로 기판(2) 상의 접촉 패드(2-1)는 인터포져의 접촉부(1-1)에 납땜된 형태를 가지는 경우이다. 이러한 경우는 하부 기판(2) 제조시 도 4와 같은 형태를 미리 가지도록 제조하는 경우에 해당한다.
이하에서는 인터포져의 접촉부(1-1)와 하부 기판(2)의 접속 패드(2-1) 사이의 연결부를 이하에서 제 1 연결부(2-2)로 지칭하기로 한다. 다만, 제 1 연결부(2-2)는 인터포져의 접촉부(11)와 하부 기판(2)의 접속 패드(2-1) 사이의 연결부를 포함하는 개념이라면 이 둘 사이의 연결이 납땜에 의한 연결이든, 기타 다른 방식의 연결이든 구분하지 않고, 이들을 모두 포함하는 개념이다.
한편, 하부 기판(2)와 연결을 완료한 인터포져(1)는 이후 도 5와 같이 상부기판(30)과 동일한 방식으로 연결될 수 있다. 이때, 인터포져(1)의 접속부재(1-1)와 상부 기판(3)의 접속 패드(3-1) 사이의 연결 지점을 이하에서는 제 2 연결부(3-2)로 지칭하기로 한다. 제 2 연결부(3-2) 역시 제 1 연결부(2-2)와 같이 인터포져(1)의 접속부재(1-1)와 상부 기판(3)의 접속 패드(3-1) 사이의 연결 방식에 제한되지 않는다.
상술한 바와 같은 인터포져를 이용하여 본 발명의 바람직한 일 실시형태에 따른 캐패시터 내장형 리드 프레임 타입 반도체 패키지에 대해 설명한다.
도 6은 본 발명의 일 실시형태에 따른 캐패시터 내장형 리드 프레임 타입 반도체 패키지의 개념을 도시한 개념도이다.
본 발명의 일 실시형태에 따른 반도체 패키지는 상술한 QFN (Quad-flat no-leads package) 방식 또는 QFP (Quad Flat Package) 방식을 위한 리드 프레임(Lead Frame; 10-1)이 형성된 기판(10) 상단에 이 리드 프레임(10-1)과 QFN 또는 QFP 방식 연결 가능한 회로 부재(30)를 포함할 뿐만 아니라 캐패시터(20-1)를 내장한 인터포져(20)를 기판(10)과 회로 부재(30) 사이에 개재하는 것을 특징으로 한다. 이 인터포져는 구체적으로 기판(10)과 회로 부재(30) 사이에 회로 부재(30) 또는 기판(10)과 연결 가능한 하나 이상의 캐패시터(20-1)를 내장하여 형성되며, 회로 부재(30)의 특정 위치와 기판(10)의 특정 위치를 접속 부재를 통해 수직적으로 연결하는 인터페이스를 제공하는 PCB 인터포져 (Printed Circuit Board Interposer)일 수 있다.
도 6에서는 인터포져(20)가 캐패시터(20-1)를 포함하는 것을 개념적으로 쉽게 도식한 것으로서, 캐패시터(20-1)가 상단의 회로 부재(30)와 외부를 통해 연결되는 형태를 도시하고 있으나, 캐패시터(20-1)는 회로부재(30)와의 접촉면을 통해 연결될 수도 있다. 즉, 캐패시터(20-1)는 회로 부재(30)의 하단, 그리고 기판 상단(10)에 위치하여 추가적인 넓이를 차지하지 않는 것이 바람직할 수 있다.
도 7은 도 6에 도시된 본 발명의 일 실시형태에 따른 캐패시터 내장형 리드 프레임 타입 반도체 패키지에서 접속 부재를 통한 회로 부재와 기판 사이의 연결 인터페이스를 추가적으로 도시한 개념도이다.
구체적으로, 도 7은 도 6과 같이 기판(10), 기판(10) 상단에 리드 프레임(10-1)과 QFN/QFP 방식으로 연결 가능한 회로 부재(30), 및 이들 사이에 캐패시터(20-1)를 내장한 인터포져(20)를 도시하며, 추가적으로 회로 부재(30)의 특정 위치와 기판(10)의 특정 위치를 수직적으로 연결하는 인터페이스를 제공하는 접속 부재(20-2)를 도시하고 있다. 즉, 본 발명의 일 실시형태에 따르면 회로 부재(30)는 리드 프레임(10-1)과의 연결을 통해 기판(10)과 제 1 타입 인터페이스(예를 들어, QFN 리드)를 통해 연결되며, 인터포져(20)를 통해 기판(10)과 제 2 타입 인터페이스(접속 부재에 의한 연결 인터페이스)를 통해 연결될 수 있다.
한편 상술한 바와 같은 본 발명에 따라 캐패시터를 내장한 인터포져는 적층형 CSP(Chip Scale Package) 또는 MCP(Multi Chip Package)에 응용될 수 있다. 이를 위해 적층형 CSP 또는 MCP에 대해 간단히 설명한다.
상술한 바와 같이 최근 전자기기의 소형화에 대응하여 전자기기에 탑재되는 반도체 부품의 고밀도화, 고집적화가 요구되고 있다. 이에 따라 반도체 칩의 칩 크기(chip size)의 소형화가 요구되며, 작은 크기의 칩에 고집적도의 패키지를 형성하려는 요구가 증가되고 있다. 이와 같은 요구에 따라 차세대 패키징 방식의 하나로서 제안된 것이 CSP(Chip Scale Package)이다. 즉, 칩 크기가 곧 패키지 크기와 거의 동일한 수준의 패키징 기술이 요구되는 것이다.
이와 같은 CSP 구현을 위한 하나의 방식으로서 적층형 CSP(Stacked CSP)가 제안되었다.
도 8은 적층형 CSP 개념을 설명하기 위한 도면이다.
도 8에 도시된 바와 같은 적층형 CSP는 기판상에 제 1 다이(Mother Die)를 적층한 후, 이 제 1 다이 위에 다시 제 2 다이(Daughter Die)를 적층하는 방식의 패키지로서, 제 1 다이 및 제 2 다이는 기판의 단자와 배선 연결 방식으로 연결되며, 각 단자는 BGA(ball grid array) 방식으로 솔더 볼(Solder boll)이 형성되어 외부와 연결되게 된다. 또한, 제 1 다이는 기판상에, 그리고 제 2 다이는 제 1 다이상에 일반 패이스트(paste) 접합제, 레진(resin) 유출이 적은 절연 패이스트 접합제, 필름 방식 접합제 등의 다양한 유형의 접합제에 의해 접합되게 된다.
다만, 본 발명의 일 실시형태에서는 상술한 바와 같은 MCP 구조에서 제 1 다이와 제 2 다이 사이에 도 6 및 도 7과 관련하여 상술한 구조를 가지는 인터포져(20)를 삽입하여 제 1 다이 및/또는 제 2 다이에 대응하는 반도체 칩에서 이용할 수 있는 캐패시턴스를 제공할 수 있다.
도 9 내지 도 11은 본 발명의 일 실시형태에 따른 인터포져를 MCP 구조에 이용하는 개념을 설명하기 위한 도면들이다.
구체적으로 도 9에 도시된 바와 같이 본 발명의 일 실시형태에서는 QFN/QFP 방식 리드 프레임(10-1)이 형성된 기판(10) 상에 제 1 회로 부재(40)가 형성되고, 그 제 1 회로 부재(40) 상단에 제 2 회로 부재(30)가 탑재되되, 제 1 회로 부재(40)와 제 2 회로 부재(40) 사이에 캐패시터(20-1)를 포함하고, 제 1 회로 부재(40)와 제 2 회로 부재(30) 사이의 수직적 연결 인터페이스를 제공하는 인터포저(20)가 삽입된 형태를 가질 수 있다.
제 1 회로 부재(40)와 제 2 회로 부재(30)에는 제한이 없으나, 서로 상이한 동작을 수행하는 반도체 칩일 수 있다. 예를 들어, 제 1 회로 부재(40)는 외부와 빈번한 정보 교환이 수행되어야 하는 프로세서가, 제 2 회로 부재(30)는 제 1 회로 부재(40)에 비해 외부와 정보 교환이 적은 메모리가 될 수 있다.
또한, 도 9 내지 도 11을 통해 도시한 바와 같이 캐패시터(20-1)의 2개 단자는 제 2 회로 부재(30)에 연결될 수도(도 9), 제 1 회로 부재(40)에 연결될 수도(도 10), 이 둘 모두에 각각 연결될 수도(도 11) 있다.
상술한 바와 같이 개시된 본 발명의 바람직한 실시형태에 대한 상세한 설명은 당업자가 본 발명을 구현하고 실시할 수 있도록 제공되었다. 상기에서는 본 발명의 바람직한 실시 형태를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명은 여기에 나타난 실시형태들에 제한되려는 것이 아니라, 여기서 개시된 원리들 및 신규한 특징들과 일치하는 최광의 범위를 부여하려는 것이다.
상술한 바와 같이 본 발명의 각 실시형태에 따른 PCB 인터포져 및 이를 이용한 리드 프레임 타입 반도체 패키지는 추가적인 공간 없이도 각 회로 부재에 캐패시턴스를 제공할 수 있으며, 회로 부재에 좀더 자유로운 인터페이스를 제공할 수 있어 다양한 반도체 칩 분야에 적용될 수 있다.

Claims (7)

  1. 칩 스케일 패키지(chip scale package, CSP) 또는 멀티 칩 패키지(multi chip package, MCP)에 있어서,
    QFN (Quad-flat no-leads package) 방식 또는 QFP (Quad Flat Package) 방식을 위한 리드 프레임(Lead Frame)이 형성된 기판;
    상기 기판 상단에 형성되어 상기 리드 프레임과 QFN 또는 QFP 방식 연결 가능한 회로 부재; 및
    상기 기판과 상기 회로 부재 사이에 상기 회로 부재 또는 상기 기판과 연결 가능한 하나 이상의 캐패시터(Capacitor)를 내장하여 형성되며, 상기 회로 부재의 특정 위치와 상기 기판의 특정 위치를 접속 부재를 통해 수직적으로 연결하는 인터페이스를 제공하는 PCB 인터포져 (Printed Circuit Board Interposer)를 포함하고,
    상기 하나 이상의 캐패시터는,
    상기 회로 부재의 하단과 상기 기판 상단에 위치하여 추가적인 넓이를 차지하지 않고, 상기 회로 부재의 회로와 상기 기판의 회로를 상호 간 전기적으로 연결하는 커플링 커패시터(coupling capacitor)인 것을 특징으로 하는 캐패시터 내장형 리드 프레임 타입 반도체 패키지.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 회로 부재는 상기 리드 프레임과의 연결을 통해 상기 기판과 제 1 타입 인터페이스를 통해 연결되며,
    상기 회로 부재는 상기 인터포져를 통해 상기 기판과 제 2 타입 인터페이스를 통해 연결되는, 캐패시터 내장형 리드 프레임 타입 반도체 패키지.
  4. 적층형 칩 스케일 패키지(stacked chip scale package, stacked CSP)를 구성하는 상부 회로 부재와 하부 회로 부재 사이에 위치하여, 상기 상부 회로 부재와 상기 하부 회로 부재의 특정 위치를 통해 각각이 전기적으로 접속되도록 하는 PCB 인터포져(Printed Circuit Board Interposer)에 있어서,
    상기 상부 회로 부재와 상기 하부 회로 부재가 상기 인터포져에 접촉하는 경우, 상기 상부 회로 부재의 접촉 패드와 상기 하부 회로 부재의 접촉 패드 사이를 전기적 연결하는 도체 성분의 접속부재;
    상기 상부 회로 부재와 상기 하부 회로 부재가 상기 인터포져에 접촉하는 경우, 상기 상부 회로 부재의 접촉 패드 이외의 부분과 상기 하부 회로 부재의 접촉 패드 이외의 부분을 전기적으로 절연시키는 절연부재; 및
    상기 절연부재 내부에 제 1 단자 및 제 2 단자를 포함하여 내장되며, 상기 제 1 단자 및 상기 제 2 단자가 상기 상부 회로 부재의 접촉 패드 또는 상기 하부 회로 부재의 접촉 패드에 연결된 하나 이상의 캐패시터를 포함하고,
    상기 상부 회로 부재 및 상기 하부 회로 부재는,
    서로 다른 기능을 수행하는 반도체 칩이고,
    상기 하나 이상의 캐패시터는,
    상기 상부 회로 부재의 하단과 상기 하부 회로 부재의 상단에 위치하여 추가적인 넓이를 차지하고, 상기 상부 회로 부재의 하단과 상기 하부 회로 부재를 상호 간 전기적으로 연결하는 커플링 커패시터(coupling capacitor)인 것을 특징으로 하는 PCB 인터포져.
  5. 제 4 항에 있어서,
    상기 하부 회로 부재는 QFN (Quad-flat no-leads package) 방식 또는 QFP (Quad Flat Package) 방식을 위한 리드 프레임(Lead Frame)이 형성된 기판을 포함하는, PCB 인터포져.
  6. 삭제
  7. 삭제
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