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KR101329931B1 - 배선기판 - Google Patents

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KR101329931B1
KR101329931B1 KR1020070040468A KR20070040468A KR101329931B1 KR 101329931 B1 KR101329931 B1 KR 101329931B1 KR 1020070040468 A KR1020070040468 A KR 1020070040468A KR 20070040468 A KR20070040468 A KR 20070040468A KR 101329931 B1 KR101329931 B1 KR 101329931B1
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KR
South Korea
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capacitor
main surface
surface side
core
conductor
Prior art date
Application number
KR1020070040468A
Other languages
English (en)
Other versions
KR20070105282A (ko
Inventor
야스히로 스기모토
마사오 구로다
다다히코 가와베
하지메 사이키
신지 유리
마코토 오리구치
Original Assignee
니혼도꾸슈도교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니혼도꾸슈도교 가부시키가이샤 filed Critical 니혼도꾸슈도교 가부시키가이샤
Publication of KR20070105282A publication Critical patent/KR20070105282A/ko
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Publication of KR101329931B1 publication Critical patent/KR101329931B1/ko

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Abstract

(과제) 전기적 특성이나 신뢰성 등이 우수한 배선기판을 제공하는 것.
(해결수단) 배선기판(10)은 코어기판(11), 커패시터(101) 및 수지충전부(33a)를 구비한다. 코어기판(11)에는 수용구멍부(90)가 형성되며, 코어기판(11)의 코어 주면(12) 상에는 코어기판 주면측 도체(51)가 배치된다. 커패시터(101)의 커패시터 주면(102) 상에는 커패시터 주면측 전극(111)이 배치된다. 수지충전부(33a)는 수용구멍부(90) 내의 커패시터(101)와 코어기판(11)과의 틈새를 충전하여 커패시터(101)를 코어기판(11)에 고정한다. 또, 수지충전부(33a)는 주면측 배선 피형성부(93)를 가지며, 주면측 배선 피형성부(93) 상에는 코어기판 주면측 도체(51)와 비아도체(131,132)의 단부(T1)에 접속하는 커패시터 주면측 전극(111)을 접속하는 주면측 접속도체(61)가 배치된다.

Description

배선기판{Wiring Board}
도 1은 본 발명을 구체화한 제 1 실시형태의 배선기판을 나타내는 개략 단면도
도 2는 코어기판, 세라믹 커패시터 및 상면측 접속패턴 등의 관계를 나타내는 개략 평면도
도 3은 상면측 접속패턴에 의한 접속을 설명하기 위한 요부 단면도
도 4는 세라믹 커패시터를 나타내는 개략 단면도
도 5는 세라믹 커패시터의 상면을 나타내는 개략 평면도
도 6은 세라믹 커패시터의 하면을 나타내는 개략 평면도
도 7은 배선기판의 제조방법 설명도
도 8은 배선기판의 제조방법 설명도
도 9는 배선기판의 제조방법 설명도
도 10은 배선기판의 제조방법 설명도
도 11은 배선기판의 제조방법 설명도
도 12는 배선기판의 제조방법 설명도
도 13은 배선기판의 제조방법 설명도
도 14는 배선기판의 제조방법 설명도
도 15는 배선기판의 제조방법 설명도
도 16은 배선기판의 제조방법 설명도
도 17은 배선기판의 제조방법 설명도
도 18은 배선기판의 제조방법 설명도
도 19는 제 2 실시형태에 있어서의 배선기판의 제조방법 설명도
도 20은 배선기판의 제조방법 설명도
도 21은 다른 실시형태에 있어서의 배선기판의 제조방법 설명도
도 22는 다른 실시형태에 있어서의 배선기판의 제조방법 설명도
도 23은 다른 실시형태의 배선기판을 나타내는 개략 단면도
도 24는 다른 실시형태의 배선기판을 나타내는 개략 단면도
도 25는 다른 실시형태에 있어서의 배선기판의 제조방법 설명도
도 26은 다른 실시형태에 있어서의 배선기판의 제조방법 설명도
도 27은 다른 실시형태의 배선기판을 나타내는 개략 단면도
도 28은 다른 실시형태에 있어서의 코어기판, 세라믹 커패시터 및 상면측 접속패턴 등의 관계를 나타내는 개략 평면도
도 29는 다른 실시형태에 있어서의 코어기판, 세라믹 커패시터 및 상면측 접속패턴 등의 관계를 나타내는 개략 평면도
도 30은 다른 실시형태에 있어서의 코어기판, 세라믹 커패시터 및 상면측 접속패턴 등의 관계를 나타내는 개략 평면도
도 31은 다른 실시형태에 있어서의 코어기판, 세라믹 커패시터 및 상면측 접속패턴 등의 관계를 나타내는 개략 평면도
도 32는 다른 실시형태에 있어서의 상면측 접속패턴에 의한 접속을 설명하기 위한 요부 단면도
도 33은 다른 실시형태에 있어서의 상면측 접속패턴에 의한 접속을 설명하기 위한 요부 단면도
도 34는 다른 실시형태에 있어서의 상면측 접속패턴에 의한 접속을 설명하기 위한 요부 단면도
도 35는 다른 실시형태에 있어서의 상면측 접속패턴에 의한 접속을 설명하기 위한 요부 단면도
도 36은 다른 실시형태에 있어서의 상면측 접속패턴에 의한 접속을 설명하기 위한 요부 평면도
* 도면 중 주요 부분에 대한 부호의 설명 *
10,10A,10B,10C,10D - 배선기판 11 - 코어기판
12 - 코어 주면 13 - 코어 이면
16 - 스루홀 도체 21 - 반도체 집적회로소자로서의 IC칩
31 - 배선 적층부 및 제 1 배선 적층부를 구성하는 제 1 빌드업층
32 - 제 2 배선 적층부를 구성하는 제 2 빌드업층
33 - 배선 적층부 및 제 1 배선 적층부를 구성하는 최하측 수지 절연층
33a,92 - 수지충전부
34 - 제 2 배선 적층부를 구성하는 최상측 수지 절연층
35,36 - 층간 절연층으로서의 수지 절연층
39 - 배선 적층부의 표면 42 - 도체층
51 - 코어기판 주면측 도체로서의 코어기판 주면측 전원패턴
52 - 코어기판 이면측 도체로서의 코어기판 이면측 그랜드패턴
53 - 코어기판 주면측 도체의 측면
54 - 코어기판 주면측 도체의 표면
61 - 주면측 접속도체로서의 상면측 접속패턴
62 - 이면측 접속도체로서의 이면측 접속패턴
63 - 오목부 90 - 수용구멍부
93 - 주면측 배선 피형성부 94 - 이면측 배선 피형성부
101,101A,101B,101C,101D - 커패시터로서의 세라믹 커패시터
102 - 커패시터 주면 103 - 커패시터 이면
105 - 유전체층으로서의 세라믹 유전체층
111 - 커패시터 주면측 전극 및 제 1 커패시터 주면측 전극으로서의 상면측 전원용 전극
112 - 커패시터 주면측 전극 및 제 2 커패시터 주면측 전극으로서의 상면측 그랜드용 전극
121 - 커패시터 이면측 전극 및 제 1 커패시터 이면측 전극으로서의 이면측 전원용 전극
122 - 커패시터 이면측 전극 및 제 2 커패시터 이면측 전극으로서의 이면측 그랜드용 전극
131 - 비아도체로서의 전원용 비아도체
132 - 비아도체로서의 그랜드용 비아도체
141 - 내부 전극층으로서의 제 1 내부 전극층
142 - 내부 전극층으로서의 제 2 내부 전극층
T1 - (커패시터 주면측) 단부
T2 - (커패시터 이면측) 단부
특허문헌 1 : 일본국 공개특허 2005-39243호 공보
본 발명은 코어기판에 커패시터를 매설하고, 또한 그 표면에 배선 적층부를 형성한 배선기판에 관한 것이다.
컴퓨터의 CPU 등에 사용되는 반도체 집적회로소자(IC칩)는 최근 더욱더 고속화, 고기능화되고 있으며, 이것에 부수하여 단자의 수가 증가하고 단자간의 피치도 좁아지는 경향에 있다. 일반적으로 IC칩의 저면에는 다수의 단자가 밀집되어 어레이 형상으로 배치되어 있으며, 이러한 단자 군(群)은 머더보드 측의 단자 군에 대해서 플립 칩의 형태로 접속된다. 다만, IC칩 측의 단자 군과 머더보드 측의 단자 군에서는 단자간의 피치에 큰 차이가 있는 점에서 IC칩을 머더보드 상에 직접적으로 접속하는 것은 곤란하다. 그래서, 통상은 IC칩을 IC칩 탑재용 배선기판 상에 탑재하여 이루어지는 패키지를 제작하고, 이 패키지를 머더보드 상에 탑재한다고 하는 수법이 채용된다. 이러한 종류의 패키지를 구성하는 IC칩 탑재용 배선기판에 있어서는 IC칩의 스위칭 노이즈의 저감이나 전원 전압의 안정화를 도모하기 위해서 커패시터를 설치하는 것이 제안되어 있다. 또한, IC칩과 커패시터를 잇는 배선이 길어지면, 배선의 인덕턴스 성분이 증가하여 상기한 효과가 얻어지지 않게 되기 때문에, 커패시터는 가능한 한 IC칩 근방에 배치되는 것이 바람직하다. 그 일례로서 IC칩의 직하에 위치하는 코어기판 내에 커패시터를 배치한 배선기판이 제안되어 있다(예를 들면, 특허문헌 1 참조).
그런데, 종래의 배선기판에서는 IC칩에 전원을 공급하는 복수의 전원경로를 구비하고 있다. 전원경로로서는 코어기판을 두께방향으로 관통하는 스루홀 도체 등을 통해서 IC칩에 접속하는 제 1 전원경로나 커패시터가 가지는 비아도체를 통해서 IC칩에 접속하는 제 2 전원경로 등이 있다. 그런데, 제 1 전원경로는 스루홀 도체에 부가하여 코어기판 상의 빌드업층을 구성하는 도체 패턴도 통과한다. 이 도체 패턴은 얇아 저항이 크기 때문에, 제 1 전원경로에 의해서 전원을 공급하였다 하더라도 전압강하가 커지게 된다. 또, 제 2 전원경로를 구성하는 비아도체는 동(銅) 등에 비해서 저항이 높은 니켈 등을 주재료로 하여 형성되는 것이 많기 때문에, 제 2 전원경로를 통해서 전원을 공급하였다 하더라도 제 1 전원경로와 마찬가지로 전압강하가 크다. 그리고, 이러한 전압강하가 생기면, IC칩에 공급되는 전원전압이 부족하기 때문에, IC칩의 오동작으로 이어지게 된다.
본 발명은 상기한 과제에 감안하여 이루어진 것으로서, 그 목적은 전기적 특성이나 신뢰성 등이 우수한 배선기판을 제공하는 것에 있다.
그리고, 상기 과제를 해결하기 위한 수단(제 1 수단)으로서는, 코어 주면(主面) 및 코어 이면(裏面)을 가지며, 상기 코어 주면측 및 상기 코어 이면측에서 개구되는 수용구멍부가 형성되고, 상기 코어 주면 상에 코어기판 주면측 도체가 배치되고, 상기 코어 이면 상에 코어기판 이면측 도체가 배치된 코어기판과;
커패시터 주면 및 커패시터 이면을 가지며, 상기 커패시터 주면 및 상기 커패시터 이면의 사이를 관통하는 복수의 비아도체를 가지며, 상기 복수의 비아도체에 접속함과 아울러 유전체층을 사이에 두고서 적층 배치된 복수의 내부 전극층을 가지며, 상기 커패시터 주면 상에 배치되어 상기 복수의 비아도체의 커패시터 주면측 단부에 접속하는 커패시터 주면측 전극을 가지며, 상기 커패시터 이면 상에 배치되어 상기 복수의 비아도체의 커패시터 이면측 단부에 접속하는 커패시터 이면측 전극을 가지는 커패시터와;
상기 수용구멍부에 수용된 상기 커패시터와 상기 코어기판과의 틈새를 충전하여 상기 커패시터를 상기 코어기판에 고정하는 수지충전부와;
층간 절연층 및 도체층을 상기 코어 주면 및 상기 커패시터 주면 상에 적층한 구조를 가지며, 그 표면에 반도체 집적회로소자가 탑재 가능한 제 1 배선 적층부와;
층간 절연층 및 도체층을 상기 코어 이면 및 상기 커패시터 이면 상에 적층한 구조를 가지며, 그 표면에 머더보드가 접속 가능한 제 2 배선 적층부를 구비하며,
상기 제 1 배선 적층부와 상기 제 2 배선 적층부는 적어도 상기 커패시터 주면 및 상기 커패시터 이면의 사이를 관통하는 복수의 상기 비아도체에 의하여 전기적으로 접속되어 있으며,
상기 수지충전부는 상기 코어 주면 및 상기 커패시터 주면 측에 위치하는 주면측 배선 피형성부를 가지며, 상기 주면측 배선 피형성부 상에는 상기 코어기판 주면측 도체와 상기 비아도체의 단부에 접속하는 상기 커패시터 주면측 전극을 접속하는 주면측 접속도체가 배치되어 있는 것을 특징으로 하는 배선기판이 있다.
따라서, 제 1 수단의 배선기판에 의하면, 코어기판 주면측 도체와 비아도체의 단부에 접속하는 커패시터 주면측 전극이 주면측 접속도체에 의해서 접속됨으로써, 코어기판 주면측 도체 및 주면측 접속도체를 통해서 커패시터 주면측 전극에 접속하는 전기경로(電氣徑路)가 형성된다. 이 결과, 커패시터 주면측 전극에 접속되는 전기경로의 수가 증가하기 때문에, 배선기판 내의 저저항화가 도모되어 전압강하가 작아지게 진다. 그러므로, 커패시터 주면측 전극에 확실하게 전원을 공급할 수 있기 때문에, 전기적 특성이나 신뢰성 등이 우수한 배선기판을 얻을 수 있다.
또, 본 발명의 과제를 해결하기 위한 다른 수단(제 2 수단)으로서는, 코어 주면 및 코어 이면을 가지며, 상기 코어 주면측 및 상기 코어 이면측에서 개구되는 수용구멍부가 형성되고, 상기 코어 주면 상에 코어기판 주면측 도체가 배치되고, 상기 코어 이면 상에 코어기판 이면측 도체가 배치된 코어기판과;
커패시터 주면 및 커패시터 이면을 가지며, 상기 커패시터 주면 및 상기 커패시터 이면의 사이를 관통하는 복수의 비아도체를 가지며, 상기 복수의 비아도체에 접속함과 아울러 유전체층을 사이에 두고서 적층 배치된 복수의 내부 전극층을 가지며, 상기 커패시터 주면 상에 배치되어 상기 복수의 비아도체의 커패시터 주면측 단부에 접속하는 커패시터 주면측 전극을 가지며, 상기 커패시터 이면 상에 배치되어 상기 복수의 비아도체의 커패시터 이면측 단부에 접속하는 커패시터 이면측 전극을 가지는 커패시터와;
상기 수용구멍부에 수용된 상기 커패시터와 상기 코어기판과의 틈새를 충전하여 상기 커패시터를 상기 코어기판에 고정하는 수지충전부와;
층간 절연층 및 도체층을 상기 코어 주면 및 상기 커패시터 주면 상에 적층한 구조를 가지며, 그 표면에 반도체 집적회로소자가 탑재 가능한 제 1 배선 적층부와;
층간 절연층 및 도체층을 상기 코어 이면 및 상기 커패시터 이면 상에 적층한 구조를 가지며, 그 표면에 머더보드가 접속 가능한 제 2 배선 적층부를 구비하며,
상기 제 1 배선 적층부와 상기 제 2 배선 적층부는 적어도 상기 커패시터 주면 및 상기 커패시터 이면의 사이를 관통하는 복수의 상기 비아도체에 의하여 전기적으로 접속되어 있으며,
상기 수지충전부는 상기 코어 주면 및 상기 커패시터 주면 측에 위치하는 주면측 배선 피형성부와 상기 코어 이면 및 상기 커패시터 이면 측에 위치하는 이면측 배선 피형성부를 가지며, 상기 주면측 배선 피형성부 상에는 상기 코어기판 주면측 도체와 상기 비아도체의 상기 커패시터 주면측 단부에 접속하는 상기 커패시터 주면측 전극을 접속하는 주면측 접속도체가 배치되고, 상기 이면측 배선 피형성부 상에는 상기 코어기판 이면측 도체와 상기 비아도체의 상기 커패시터 이면측 단부에 접속하는 상기 커패시터 이면측 전극을 접속하는 이면측 접속도체가 배치되어 있는 것을 특징으로 하는 배선기판이 있다.
따라서, 제 2 수단의 배선기판에 의하면, 코어기판 주면측 도체와 비아도체의 커패시터 주면측 단부에 접속하는 커패시터 주면측 전극이 주면측 접속도체에 의해서 접속됨으로써, 코어기판 주면측 도체, 주면측 접속도체, 커패시터 주면측 전극 및 제 1 배선 적층부를 통해서 반도체 집적회로소자에 접속하는 전기경로가 형성된다. 이 결과, 반도체 집적회로소자에 접속되는 전기경로의 수가 증가하기 때 문에, 배선기판 내의 저저항화가 도모되어 전압 강하가 작아진다. 그러므로, 반도체 집적회로소자에 확실하게 전원을 공급할 수 있기 때문에, 반도체 집적회로소자를 충분히 동작시킬 수 있으며, 반도체 집적회로소자의 오동작을 방지할 수 있다. 따라서, 전기적 특성이나 신뢰성 등이 우수한 배선기판을 얻을 수 있다.
상기 배선기판을 구성하는 코어기판은 배선기판에 있어서의 코어부의 일부분을 이루는 것으로서, 예를 들면 코어 주면 및 그 반대측에 위치하는 코어 이면을 가지는 판형상으로 형성된다. 이러한 코어기판은 커패시터를 수용하기 위한 수용구멍부를 가지고 있다. 이 수용구멍부는 코어 주면측에서만 개구되는 비(非)관통구멍부이어도 되고, 혹은 코어 주면측 및 코어 이면측의 양측에서 개구되는 관통구멍부이어도 된다. 또한, 「코어부」란 코어기판과 배선 적층부의 최하층을 이루는 최하측 수지 절연층으로 이루어지는 부분이다. 또, 커패시터는 완전히 매설된 상태로 수용구멍부에 수용되어 있어도 되고, 일부분이 수용구멍부의 개구부에서 돌출된 상태로 수용구멍부에 수용되어 있어도 된다.
코어기판을 형성하는 재료는 특히 한정되는 것은 아니지만, 바람직한 코어기판은 고분자 재료를 주체로 하여 형성된다. 코어기판을 형성하기 위한 고분자 재료의 구체적인 예로서는 예를 들면, EP수지(에폭시 수지), PI수지(폴리이미드 수지), BT수지(비스말레이미드ㆍ트리아진 수지), PPE수지(폴리페닐렌에테르 수지) 등이 있다. 그 외, 이들 수지와 유리섬유(유리 직포나 유리 부직포)나 폴리아미드 섬유 등의 유기섬유의 복합재료를 사용하여도 된다.
또한, 상기 코어기판 주면측 도체는 상기 수용구멍부의 개구연(開口緣)을 포 위하도록 형성된 플레인(plane) 형상 도체 또는 네트(net) 형상 도체이고, 상기 코어 주면 및 상기 코어 이면간을 관통하도록 형성된 복수의 스루홀 도체에 접속되어 있는 것이 바람직하다. 이와 같이 하면, 코어기판 주면측 도체의 단면적이 커지게 되어 저저항화를 도모할 수 있다. 따라서, 스루홀 도체, 코어기판 주면측 도체 및 주면측 접속도체를 통해서 커패시터 주면측 전극에 접속하는 전기경로를 이용한 대전류의 공급이 용이하게 된다.
상기 배선기판을 구성하는 커패시터는, 커패시터 주면 및 커패시터 이면을 가짐과 아울러, 유전체층을 사이에 두고서 복수의 내부 전극층이 적층 배치된 구조를 가지고 있다. 커패시터는 상기 수용구멍부에 수용된 상태로 사용된다. 또, 커패시터는 수용구멍부에 수용된 상태에서 예를 들면 고분자 재료제의 수지충전부에 의해서 커패시터와 코어기판과의 틈새를 충전함으로써 코어기판에 고정된다. 수지충전부는 배선 적층부의 최하측 수지 절연층의 일부이어도 되고, 최하측 수지 절연층과는 다른 별체이어도 된다. 수지충전부가 최하측 수지 절연층의 일부라면, 수지충전부를 형성할 때에 최하측 수지 절연층과는 다른 재료를 준비하지 않아도 된다. 따라서, 배선기판의 제조에 필요한 재료가 적어지게 되기 때문에, 배선기판의 저코스트화를 도모하는 것이 가능하게 된다. 또, 최하측 수지 절연층의 형성과 동시에 커패시터가 고정되기 때문에, 커패시터의 조립시의 공정이 간략화된다. 따라서, 배선기판을 용이하게 제조할 수 있으며, 이 경우도 저코스트화를 도모할 수 있다. 한편, 수지충전부가 최하측 수지 절연층과는 다른 별체라면, 수지충전부의 기능을 커패시터를 고정하는 기능으로 특화시킬 수 있기 때문에, 수지충전부로서 보다 고정 력이 강한 것을 이용할 수 있다.
또한, 매우 적합한 커패시터의 예로서는 비아 어레이 타입의 세라믹 커패시터를 들 수 있다. 즉, 커패시터에 있어서, 상기 비아도체는 복수의 전원용 비아도체와 복수의 그랜드용 비아도체를 포함하고, 상기 복수의 내부 전극층은 상기 복수의 전원용 비아도체에 접속하는 복수의 제 1 내부 전극층과 상기 복수의 그랜드용 비아도체에 접속하는 복수의 제 2 내부 전극층을 포함하고, 상기 커패시터 주면측 전극은 상기 커패시터 주면 상에 배치되어 상기 복수의 전원용 비아도체의 단부에 접속하는 제 1 커패시터 주면측 전극과 상기 커패시터 주면 상에 배치되어 상기 복수의 그랜드용 비아도체의 단부에 접속하는 제 2 커패시터 주면측 전극을 가지며, 상기 커패시터 이면측 전극은 상기 커패시터 이면 상에 배치되어 상기 복수의 전원용 비아도체의 단부에 접속하는 제 1 커패시터 이면측 전극과 상기 커패시터 이면 상에 배치되어 상기 복수의 그랜드용 비아도체의 단부에 접속하는 제 2 커패시터 이면측 전극을 가지며, 상기 주면측 접속도체는 상기 코어기판 주면측 도체인 코어기판 주면측 전원패턴과 상기 제 1 커패시터 주면측 전극을 접속하고, 상기 이면측 접속도체는 상기 코어기판 이면측 도체인 코어기판 이면측 그랜드패턴과 상기 제 2 커패시터 이면측 전극을 접속하는 것이 바람직하다. 이와 같이 구성하면, 커패시터 전체의 소형화를 도모하기 쉬워지게 되고, 나아가서는 배선기판 전체의 소형화도 도모하기 쉬워지게 된다. 게다가, 작은 것에 비해서 고정전용량을 달성하기 쉬워지게 되고, 보다 안정된 전원공급이 가능하게 된다.
상기 유전체층으로서는 알루미나, 질화알루미늄, 질화붕소, 탄화규소, 질화 규소 등이라고 하는 고온 소성 세라믹 소결체가 매우 적합하게 사용되는 것 외에, 붕규산계 유리나 붕규산염계 유리에 알루미나 등의 무기 세라믹 필러를 첨가한 유리 세라믹과 같은 저온 소성 세라믹 소결체가 매우 적합하게 사용된다. 이 경우, 용도에 따라서 티탄산바륨, 티탄산염, 티탄산스트론튬 등의 유전체 세라믹 소결체를 사용하는 것도 바람직하다. 유전체 세라믹 소결체를 사용한 경우, 정전용량이 큰 커패시터를 실현하기 쉬워지게 된다.
상기 내부 전극층 및 상기 비아도체를 형성하는 재료로서는 특히 한정되는 것은 아니지만 세라믹과 동시에 소결할 수 있는 금속, 예를 들면 니켈, 몰리브덴, 텅스텐, 티탄 등의 사용이 매우 적합하다. 또한, 저온 소성 세라믹 소결체를 선택한 경우, 상기 내부 전극층 및 상기 비아도체를 형성하는 재료로서 동이나 은 등의 사용이 더 가능하게 된다.
제 1 수단에 있어서의 상기 배선 적층부는 고분자 재료를 주체로 하는 층간 절연층 및 도체층을 교호로 접속한 구조를 가지고 있다. 또한, 반도체 집적회로소자 측의 단자 군과 커패시터 측의 단자 군은 단자간의 피치에 큰 차이가 있으나, 배선 적층부를 형성함에 의해서 양자를 용이하게 접속할 수 있다. 또, 배선 적층부(즉, 제 2 수단에 있어서의 상기 제 1 배선 적층부)는 코어 주면 및 상기 커패시터 주면 상에만 형성되지만, 층간 절연층 및 도체층을 코어 이면 및 상기 커패시터 이면 상에서 교호로 적층한 구조를 가지는 제 2 수단에 있어서의 상기 제 2 배선 적층부가 더 형성되어 있어도 된다. 이와 같이 구성하면, 제 1 배선 적층부만이 아니라 제 2 배선 적층부에도 전기회로를 형성할 수 있기 때문에, 배선기판의 고기능 화를 한층 더 도모할 수 있다.
또한, 상기 커패시터 주면측 전극은 커패시터 주면의 매우 적합한 개소에 배치하는 것이 가능하고, 상기 커패시터 이면측 전극은 커패시터 이면의 매우 적합한 개소에 배치하는 것이 가능하다. 그러나, 상기 커패시터 주면측 전극이나 상기 커패시터 이면측 전극은 특히 커패시터 외주부에도 배치되어 있는 것이 바람직하다. 이와 같이 하면, 커패시터 주면측 전극과 주면측 접속도체와의 거리가 짧아지게 되기 때문에, 주면측 접속도체에 의한 코어기판 주면측 도체와 커패시터 주면측 전극의 접속이 용이하게 된다. 이와 마찬가지로, 커패시터 이면측 전극과 이면측 접속도체의 거리가 짧아지게 되기 때문에, 이면측 접속도체에 의한 코어기판 이면측 도체와 커패시터 이면측 전극의 접속이 용이하게 된다.
상기 주면측 접속도체의 예로서는 도금층, 금속 페이스트층, 금속박 부착층, 스퍼터링층, 증착층, 이온 플레이팅층 등을 들 수 있는데, 이것들 중에서도 도금층(예를 들면, 동도금층)이 매우 적합하다. 도금층은 단시간에 형성하는 것이 가능하여 배선기판의 저코스트화에 유리하기 때문이다.
또, 상기 커패시터가 평면측에서 보았을 때 직사각형 형상인 경우, 상기 주면측 접속도체는 상기 커패시터가 가지는 각 변(邊)에 적어도 1개 배치된 띠(belt)형상 패턴이어도 되고, 상기 커패시터가 가지는 각 변에 복수개 배치된 띠형상 패턴이어도 된다. 또한, 상기 주면측 접속도체는 상기 주면측 배선 피형성부의 전역(全域)을 덮도록 배치된 직사각형 프레임(frame) 형상 패턴이어도 된다. 주면측 접속도체가 띠형상 패턴이고, 띠형상 패턴이 각 변에 적어도 1개 배치되는 경 우, 주면측 접속도체가 증가하여 커패시터 주면측 전극에 접속되는 전기경로의 수가 증가하기 때문에 저저항화를 도모할 수 있다. 또, 커패시터의 각 변마다 전위의 불균형이 발생하기 어렵게 된다. 한편, 주면측 접속도체가 띠형상 패턴이고, 띠형상 패턴이 각 변에 복수개 배치되는 경우, 주면측 접속도체가 한층 더 증가하여 상기 전기경로의 수가 한층 더 증가하기 때문에 더욱더 저저항화를 도모할 수 있다. 또, 주면측 접속도체가 직사각형 프레임 형상 패턴인 경우, 상기 전기경로의 수는 증가하지 않았지만, 주면측 접속도체의 단면적은 띠형상 패턴인 경우보다도 크게 되기 때문에 더욱더 저저항화를 도모할 수 있다.
또한, 상기 주면측 접속도체와 상기 코어기판 주면측 도체의 접촉면적을 크게 하면, 주면측 접속도체와 코어기판 주면측 도체의 접속 신뢰성이 높아지게 된다. 양자의 접촉면적을 크게 하는 수법으로서는 예를 들면, 상기 주면측 접속도체를 상기 코어기판 주면측 도체의 측면 및 상면의 2면에서 접합시키는 것 등을 들 수 있다. 상기와 마찬가지로, 상기 주면측 접속도체와 상기 커패시터 주면측 전극의 접촉면적을 크게 하면, 주면측 접속도체와 커패시터 주면측 전극의 접속 신뢰성이 높아지게 된다. 양자의 접촉면적을 크게 하는 수법으로서는 예를 들면, 상기 주면측 접속도체를 상기 커패시터 주면측 전극의 측면 및 상면의 2면에서 접합시키는 것 등을 들 수 있다.
그런데 상기한 바와 같이, 주면측 접속도체를 코어기판 주면측 도체나 커패시터 주면측 전극에 대해서 복수의 면에서 접합시키도록 하면, 주면측 접속도체의 상면 등에 오목부가 생길 가능성이 있다. 이 경우, 상기 주면측 접속도체의 개소에 생기는 오목부는 절연재료에 의해서 충전되어 그 상면이 평탄화되어 있는 것이 바람직하다. 이와 같이 하면, 오목부가 해소되어 평탄화된 주면측 접속도체의 상면에 도체층을 형성하는 것이 가능하게 되며, 배선 적층부에 있어서의 배선의 자유도가 향상된다.
제 2 수단에 있어서의 상기 반도체 집적회로소자는 그 중심에 전원이 공급될수록 성능이 향상된다. 이 경우, 상기 배선 적층부의 표면 상에 탑재될 반도체 집적회로소자의 중심부의 직하에 상기 복수의 비아도체 및 상기 커패시터 주면측 전극이 배치되어 있는 것이 바람직하다. 이와 같이 하면, 반도체 집적회로소자의 중심부에 전류가 집중되기 때문에, 반도체 집적회로소자의 성능이 향상된다. 그리고, 반도체 집적회로소자의 성능향상에 따라서 반도체 집적회로소자에 대한 보다 확실한 전원공급이 필요하게 된다. 따라서, 상기 커패시터 주면측 전극은 상기 배선 적층부의 표면 상에 탑재될 반도체 집적회로소자의 중심부의 직하에서 상기 커패시터의 외주방향에 걸쳐서 형성되어 있으며, 상기 주면측 접속도체를 통해서 상기 코어기판 주면측 도체와 접속되어 있는 것이 바람직하다. 이와 같이 하면, 코어기판 주면측 도체, 주면측 접속도체 및 커패시터 주면측 전극을 통해서 반도체 집적회로소자에 접속하는 전기경로가 형성되기 때문에, 형성된 전기경로를 이용하여 반도체 집적회로소자에 확실하게 전원을 공급할 수 있다.
[발명의 실시형태]
(제 1 실시형태)
이하, 본 발명의 배선기판을 구체화한 제 1 실시형태를 도면에 의거하여 상 세하게 설명한다.
도 1에 나타낸 바와 같이, 본 실시형태의 배선기판(10)은 IC칩 탑재용 배선기판으로서, 직사각형 판형상의 코어기판(11)과, 코어기판(11)의 코어 주면(12)(도 1에서는 상면) 상에 형성되는 제 1 배선 적층부와, 코어기판(11)의 코어 이면(13)(도 1에서는 하면) 상에 형성되는 제 2 배선 적층부로 이루어져 있다. 제 1 배선 적층부는, 이 제 1 배선 적층부의 최하층을 이루는 에폭시 수지제의 최하측 수지 절연층(33)과, 최하측 수지 절연층(33) 상에 형성되는 제 1 빌드업층(31)에 의해서 구성되어 있다. 한편, 제 2 배선 적층부는, 이 제 2 배선 적층부의 최상층을 이루는 에폭시 수지제의 최상측 수지 절연층(34)과, 최상측 수지 절연층(34) 상에 형성되는 제 2 빌드업층(32)에 의해서 구성되어 있다.
제 1 배선 적층부를 구성하는 최하측 수지 절연층(33) 내에 있어서의 복수 개소에는 비아도체(47)가 형성되어 있다. 또, 제 1 배선 적층부를 구성하는 제 1 빌드업층(31)은 에폭시 수지로 이루어지는 수지 절연층(35)(이른바 층간 절연층)과 동으로 이루어지는 도체층(42)을 교호로 적층한 구조를 가지고 있다. 도체층(42)은 비아도체(47) 등에 전기적으로 접속되어 있다. 또, 수지 절연층(35) 내에 있어서의 복수 개소에는 비아도체(43)가 형성되어 있으며, 수지 절연층(35)의 표면 상에 있어서 각 비아도체(43)의 상단이 되는 개소에는 단자 패드(44)가 어레이 형상으로 형성되어 있다. 또한, 수지 절연층(35)의 표면은 솔더 레지스트(37)에 의해서 거의 전체적으로 덮여져 있다. 솔더 레지스트(37)의 소정 개소에는 단자 패드(44)를 노출시키는 개구부(46)가 형성되어 있다. 단자 패드(44)의 표면 상에는 복수의 솔더 범프(45)가 형성되어 있다. 각 솔더 범프(45)는 IC칩(21)(반도체 집적회로소자)의 면(面)접속단자(22)에 전기적으로 접속되어 있다. IC칩(21)은 직사각형 평판형상을 이루며, 실리콘으로 이루어져 있다. 또한, 각 단자 패드(44) 및 각 솔더 범프(45)는 제 1 빌드업층(31)에 있어서 세라믹 커패시터(101)의 직상의 영역 내에 위치하고 있으며, 이 영역이 IC칩 탑재영역(23)이 된다. IC칩 탑재영역(23)은 제 1 빌드업층(31)의 표면(39) 상에 설정되어 있다. 즉, 표면(39)에는 IC칩(21)이 탑재 가능하게 되어 있다.
도 1에 나타낸 바와 같이, 상기 제 2 배선 적층부는 상술한 제 1 배선 적층부와 거의 같은 구조를 가지고 있다. 즉, 제 2 배선 적층부를 구성하는 상기 최상측 수지 절연층(34) 내에 있어서의 복수 개소에는 비아도체(47)가 형성되어 있다. 또, 제 2 배선 적층부를 구성하는 상기 제 2 빌드업층(32)은 에폭시 수지로 이루어지는 수지 절연층(36)(이른바 층간 절연층)과 도체층(42)을 교호로 적층한 구조를 가지고 있다. 도체층(42)은 비아도체(47) 등에 전기적으로 접속되어 있다. 또, 수지 절연층(36) 내에 있어서의 복수 개소에는 비아도체(43)가 형성되어 있으며, 수지 절연층(36)의 하면 상에 있어서 각 비아도체(43)의 하단이 되는 개소에는 이 비아도체(43)를 통해서 도체층(42)에 전기적으로 접속되는 BGA용 패드(48)가 격자형상으로 형성되어 있다. 또한, 수지 절연층(36)의 하면은 솔더 레지스트(38)에 의해서 거의 전체적으로 덮여져 있다. 솔더 레지스트(38)의 소정 개소에는 BGA용 패드(48)를 노출시키는 개구부(40)가 형성되어 있다. BGA용 패드(48)의 표면 상에는 도시하지 않는 머더보드와의 전기적인 접속을 도모하기 위한 복수의 솔더 범프(49) 가 형성되어 있다. 그리고, 각 솔더 범프(49)에 의해서 배선기판(10)은 도시하지 않는 머더보드 상에 실장된다. 즉, 제 2 빌드업층(32)의 표면에는 머더보드가 접속 가능하게 되어 있다.
도 1에 나타낸 바와 같이, 상기 코어기판(11)은 유리 에폭시로 이루어지는 기재(基材)(201)와, 이 기재(201)의 상면 및 하면에 형성되며 실리카 필러 등의 무기 필러를 첨가한 에폭시 수지로 이루어지는 서브 기재(204)와, 이와 마찬가지로 기재(201)의 상면 및 하면에 형성되며 동으로 이루어지는 도체층(203)에 의해서 구성되어 있다. 또, 코어기판(11)에는 복수의 스루홀 도체(16)가 코어 주면(12), 코어 이면(13) 및 도체층(203)을 관통하도록 형성되어 있다. 이러한 스루홀 도체(16)는 코어기판(11)의 코어 주면(12) 측과 코어 이면(13) 측을 접속하여 전기적으로 도통시킴과 아울러, 도체층(203)에 전기적으로 접속되어 있다. 또한, 스루홀 도체(16)의 내부는 예를 들면 에폭시 수지 등의 폐색체(閉塞體)(17)로 충전되어 있다. 스루홀 도체(16)의 상단은 최하측 수지 절연층(33)의 표면 상에 있는 도체층(42)의 일부에 전기적으로 접속되어 있고, 스루홀 도체(16)의 하단은 최상측 수지 절연층(34)의 하면 상에 있는 도체층(42)의 일부에 전기적으로 접속되어 있다. 또, 코어기판(11)은 코어 주면(12)의 중앙부 및 코어 이면(13)의 중앙부에서 개구되는 직사각형 형상(도 2 참조)의 수용구멍부(90)를 1개 가지고 있다. 즉, 수용구멍부(90)는 관통구멍부이다.
도 1∼도 3에 나타낸 바와 같이, 코어기판(11)의 코어 주면(12) 상에는 동으로 이루어지는 코어기판 주면측 전원패턴(51)(코어기판 주면측 도체)이 배치되어 있고, 코어기판(11)의 코어 이면(13) 상에는 상기와 마찬가지로 동으로 이루어지는 코어기판 이면측 그랜드패턴(52)(코어기판 이면측 도체)이 배치되어 있다. 코어기판 주면측 전원패턴(51) 및 코어기판 이면측 그랜드패턴(52)은 스루홀 도체(16)에 전기적으로 접속되어 있다. 코어기판 주면측 전원패턴(51) 및 코어기판 이면측 그랜드패턴(52)은 도체층(42)보다도 두껍게 형성되어 있다. 또한, 본 실시형태에서는, 도체층(42)의 두께가 25㎛로 설정되고, 코어기판 주면측 전원패턴(51) 및 코어기판 이면측 그랜드패턴(52)의 두께가 35㎛로 설정되어 있다. 또, 코어기판 주면측 전원패턴(51) 및 코어기판 이면측 그랜드패턴(52)은 수용구멍부(90)의 개구연(開口緣)을 포위하도록 직사각형 프레임 형상으로 형성된 플레인 형상 도체이다(도 2 참조). 또한, 코어기판 주면측 전원패턴(51) 및 코어기판 이면측 그랜드패턴(52)의 외주연은 코어기판(11)의 코어 주면(12) 및 코어 이면(13)의 외주연보다도 내측에 위치하고, 코어기판 주면측 전원패턴(51) 및 코어기판 이면측 그랜드패턴(52)의 내주연은 수용구멍부(90)의 개구연보다도 코어기판(11)의 외측에 위치하고 있다.
수용구멍부(90) 내에는 도 4∼도 6 등에 나타내는 세라믹 커패시터(101)가 매설된 상태로 수용되어 있다. 본 실시형태의 세라믹 커패시터(101)는 세로 6.0㎜×가로 12.0㎜×두께 0.8㎜의 평면측에서 보았을 때 직사각형 판형상이다. 또한, 세라믹 커패시터(101)의 두께는 0.2㎜ 이상 1.0㎜ 이하인 것이 바람직하다. 만일, 0.2㎜ 미만이면, IC칩 탑재영역(23) 상에 IC칩(21)을 접합할 때의 응력을 세라믹 커패시터(101)에 의해서 저감시킬 수 없어 지지체로서 불충분하게 된다. 한편, 1.0㎜보다도 크면, 배선기판(10)이 너무 두꺼워지게 된다. 더 바람직하게는, 세라 믹 커패시터(101)의 두께는 0.4㎜ 이상 0.8㎜ 이하인 것이 좋다. 세라믹 커패시터(101)는 코어기판(11)에 있어서 IC칩 탑재영역(23)의 직하의 영역에 배치되어 있다. 또한, IC칩 탑재영역(23)의 면적{IC칩(21)에 있어서 면접속단자(22)가 형성되는 면의 면적}은 세라믹 커패시터(101)의 커패시터 주면(102)의 면적보다도 작게 되도록 설정되어 있다. 세라믹 커패시터(101)의 두께방향에서 보았을 경우, IC칩 탑재영역(23)은 세라믹 커패시터(101)의 커패시터 주면(102) 내에 위치하고 있다. 또한, 상기한 면적의 대소관계는 한정되는 것이 아니며, IC칩 탑재영역(23)의 면적이 커패시터 주면(102)의 면적보다도 크게 되어 있어도 된다.
도 1, 도 4∼도 6 등에 나타낸 바와 같이, 본 실시형태의 세라믹 커패시터(101)는 이른바 비아 어레이 타입의 세라믹 커패시터이다. 세라믹 커패시터(101)를 구성하는 세라믹 소결체(104)는 커패시터 주면(102)(도 1에서는 상면) 및 커패시터 이면(103)(도 1에서는 하면)을 가지는 판상물이다. 또한, 세라믹 소결체(104)의 커패시터 주면(102) 상에는 상기 최하측 수지 절연층(33)이 형성되고, 세라믹 소결체(104)의 커패시터 이면(103)에는 상기 최상측 수지 절연층(34)이 형성되어 있다. 세라믹 소결체(104)는 세라믹 유전체층(105)을 사이에 두고서 제 1 내부 전극층(141)과 제 2 내부 전극층(142)을 교호로 적층 배치한 구조를 가지고 있다. 세라믹 유전체층(105)은 고유전율 세라믹의 일종인 티탄산바륨의 소결체로 이루어지며, 제 1 내부 전극층(141) 및 제 2 내부 전극층(142) 사이의 유전체(절연체)로서 기능한다. 제 1 내부 전극층(141) 및 제 2 내부 전극층(142)은 모두 니켈을 주성분으로 하여 형성된 층으로서, 세라믹 소결체(104)의 내부에 있어서 1층 걸러서 배치 되어 있다.
세라믹 소결체(104)에는 다수의 비아홀(130)이 형성되어 있다. 이들 비아홀(130)은 세라믹 소결체(104)를 그 두께방향으로 관통함과 아울러, 세라믹 소결체(104)의 전면에 걸쳐서 격자형상(어레이 형상)으로 배치되어 있다. 각 비아홀(130) 내에는 세라믹 소결체(104)의 커패시터 주면(102) 및 커패시터 이면(103)의 사이를 연통시키는 복수의 비아도체(131,132)가 니켈을 주재료로 하여 형성되어 있다. 비아도체(131,132)의 상측 단면은 커패시터 주면(102)에 위치하고, 비아도체(131,132)의 하측 단면은 커패시터 이면(103)에 위치하고 있다. 각 전원용 비아도체(131)는 각 제 1 내부 전극층(141)을 관통하여 이것들끼리를 서로 전기적으로 접속하고 있다. 각 그랜드용 비아도체(132)는 각 제 2 내부 전극층(142)을 관통하여 이것들끼리를 서로 전기적으로 접속하고 있다. 각 전원용 비아도체(131) 및 각 그랜드용 비아도체(132)는 전체적으로 어레이 형상으로 배치되어 있다. 또한, 설명의 편의상 비아도체(131,132)를 5열×5열로 도시하였으나, 실제로는 더 많은 열(列)이 존재한다.
그리고, 도 2, 도 4∼도 6 등에 나타낸 바와 같이, 세라믹 소결체(104)의 커패시터 주면(102) 상에는 상면측 전원용 전극(111)(제 1 커패시터 주면측 전극)과 복수의 상면측 그랜드용 전극(112)(제 2 커패시터 주면측 전극)이 돌출형성되어 있다. 또, 세라믹 소결체(104)의 커패시터 이면(103) 상에는 복수의 이면측 전원용 전극(121)(제 1 커패시터 이면측 전극)과 이면측 그랜드용 전극(122)(제 2 커패시터 이면측 전극)이 돌출형성되어 있다. 여기서, 상면측 전원용 전극(111)은 커패시 터 주면(102)의 거의 전체를 덮는 플레인 형상 도체이며, 각 상면측 그랜드용 전극(112)을 피하기 위한 구멍을 복수개 가지고 있다. 이와 마찬가지로 이면측 그랜드용 전극(122)은 커패시터 이면(103)의 거의 전체를 덮는 플레인 형상 도체이며, 각 이면측 전원용 전극(121)을 피하기 위한 구멍을 복수개 가지고 있다. 또한, 상면측 전원용 전극(111) 및 이면측 그랜드용 전극(122)의 외주연은 세라믹 커패시터(101)의 커패시터 주면(102) 및 커패시터 이면(103)의 외주연보다도 내측에 위치하고 있다(도 2, 도 5, 도 6 참조). 또, 각 상면측 그랜드용 전극(112)은 커패시터 주면(102)에 있어서 서로 평행하게 배치된 띠형상 패턴이고, 각 이면측 전원용 전극(121)은 커패시터 이면(103)에 있어서 서로 평행하게 배치된 띠형상 패턴이다. 커패시터 주면(102) 측에 있는 전극(111,112)은 비아도체(47), 제 1 빌드업층(31){도체층(42), 비아도체(43)}, 단자 패드(44), 솔더 범프(45) 및 IC칩(21)의 면접속단자(22)를 통해서 IC칩(21)에 전기적으로 접속된다. 한편, 커패시터 이면(103) 측에 있는 전극(121,122)은 도시하지 않는 머더보드가 가지는 전극(접촉자)에 대해서 비아도체(47), 도체층(42), 비아도체(43), BGA용 패드(48) 및 솔더 범프(49)를 통해서 전기적으로 접속된다. 또, 상면측 전원용 전극(111)은 복수의 전원용 비아도체(131)에 있어서의 커패시터 주면(102) 측의 단면에 대해서 직접 접속되어 있고, 상면측 그랜드용 전극(112)은 복수의 그랜드용 비아도체(132)에 있어서의 커패시터 주면(102) 측의 단면에 대해서 직접 접속되어 있다. 한편, 이면측 전원용 전극(121)은 복수의 전원용 비아도체(131)에 있어서의 커패시터 이면(103) 측의 단면에 대해서 직접 접속되어 있고, 이면측 그랜드용 전극(122)은 복수의 그 랜드용 비아도체(132)에 있어서의 커패시터 이면(103) 측의 단면에 대해서 직접 접속되어 있다. 따라서, 전원용 전극(111,121)은 전원용 비아도체(131) 및 제 1 내부 전극층(141)에 도통되어 있고, 그랜드용 전극(112,122)은 그랜드용 비아도체(132) 및 제 2 내부 전극층(142)에 도통되어 있다.
도 4 등에 나타낸 바와 같이, 전극(111,112)은 니켈을 주재료로 하여 형성되며, 그 표면이 도시하지 않는 동도금층에 의해서 전체적으로 피복되어 있다. 이와 마찬가지로 전극(121,122)도 니켈을 주재료로 하여 형성되며, 그 표면이 도시하지 않는 동도금층에 의해서 피복되어 있다. 이들 전극(121,122) 및 비아도체(131,132)는 상기 IC칩(21)의 중심부의 직하에 배치되어 있다. 그리고, 상면측 전원용 전극(111) 및 상면측 그랜드용 전극(112)은 IC칩(21)의 중심부의 직하에서 상기 세라믹 커패시터(101)의 외주방향에 걸쳐서 형성되어 있다. 또한, 상면측 전원용 전극(111) 및 이면측 그랜드용 전극(122)은 커패시터 외주부에도 배치되어 있다.
예를 들면, 머더보드 측에서 전극(121,122)을 통해서 통전하여 제 1 내부 전극층(141)과 제 2 내부 전극층(142)의 사이에 전압을 가하면, 제 1 내부 전극층(141)에 예를 들면 플러스 전하가 축적되고, 제 2 내부 전극층(142)에 예를 들면 마이너스 전하가 축적된다. 이 결과, 세라믹 커패시터(101)가 커패시터로서 기능한다. 또, 세라믹 커패시터(101)에서는 전원용 비아도체(131) 및 그랜드용 비아도체(132)가 각각 교호로 인접하게 배치되며, 또한 전원용 비아도체(131) 및 그랜드용 비아도체(132)를 흐르는 전류의 방향이 서로 역방향이 되도록 설정되어 있다. 이것에 의해서 인덕턴스 성분의 저감화가 도모된다.
도 1∼도 3 등에 나타낸 바와 같이, 상기 수용구멍부(90)의 내면과 세라믹 커패시터(101)의 측면과의 틈새는 상기 최하측 수지 절연층(33)의 일부를 구성하는 수지충전부(33a)에 의해서 충전되어 있다. 이 수지충전부(33a)는 세라믹 커패시터(101)를 코어기판(11)에 고정함과 아울러, 세라믹 커패시터(101) 및 코어기판(11)의 면방향이나 두께방향으로의 변형을 자신의 탄성변형에 의해서 흡수하는 기능을 가지고 있다. 또한, 세라믹 커패시터(101)는 평면측에서 보았을 때 정사각형 형상을 이루고 있으며, 네 모서리에 C 0.6의 테이퍼를 가지고 있다. 이것에 의해서, 온도변화에 따른 수지충전부(33a)의 변형시에 있어서, 세라믹 커패시터(101)의 모서리부로의 응력집중을 완화할 수 있기 때문에, 수지충전부(33a)의 크랙의 발생을 방지할 수 있다.
수지충전부(33a)는 코어기판(11)의 상기 코어 주면(12) 및 세라믹 커패시터(101)의 상기 커패시터 주면(102) 측에 위치하는 주면측 배선 피형성부(93)를 가지고 있다. 또, 수지충전부(33a)는 코어기판(11)의 상기 코어 이면(13) 및 세라믹 커패시터(101)의 상기 커패시터 이면(103) 측에 위치하는 이면측 배선 피형성부(94)를 가지고 있다. 주면측 배선 피형성부(93) 상에는 상면측 접속패턴(61)(주면측 접속도체)이 배치되어 있다. 상면측 접속패턴(61)은 세라믹 커패시터(101)가 가지는 각 변(邊)에 1개씩 배치된 띠형상 패턴이며(도 2 참조), 상기 코어기판 주면측 전원패턴(51)과 상기 상면측 전원용 전극(111)을 접속하도록 되어 있다. 상세하게 설명하면, 상면측 접속패턴(61)의 일단이 코어기판 주면측 전원패턴(51)의 측 면(53)(내주면) 및 상면(54)에서 접합함과 아울러, 상면측 접속패턴(61)의 타단이 상면측 전원용 전극(111)의 측면(외주면) 및 상면에서 접합하여 있다(도 3 참조). 또한, 본 실시형태의 상면측 접속패턴(61)은 동도금층으로 이루어지며, 상면이 평탄하게 되어 있다.
도 1, 도 3에 나타낸 바와 같이, 이면측 배선 피형성부(94) 상에는 이면측 접속패턴(62)(이면측 접속도체)이 배치되어 있다. 이면측 접속패턴(62)은 상면측 접속패턴(61)과 거의 같은 구성을 가지고 있다. 즉, 이면측 접속패턴(62)은 세라믹 커패시터(101)가 가지는 4개의 변에 1개씩 배치된 띠형상 패턴이며, 상기 코어기판 이면측 그랜드패턴(52)과 상기 이면측 그랜드용 전극(122)을 접속하도록 되어 있다. 상세하게 설명하면, 이면측 접속패턴(62)은 코어기판 이면측 그랜드패턴(52)의 측면(내주면) 및 하면에서 접합함과 아울러, 이면측 그랜드용 전극(122)의 측면(외주면) 및 하면에서 접합하여 있다. 또한, 본 실시형태의 이면측 접속패턴(62)은 동도금층으로 이루어지며, 하면이 평탄하게 되어 있다.
이상의 구성에 의해서, 배선기판(10) 내에는 상기 IC칩(21)에 전원을 공급하기 위한 복수의 전기경로(제 1 전원경로나 제 2 전원경로 등)가 형성된다. 제 1 전원경로는 상기 스루홀 도체(16), 상기 코어기판 주면측 전원패턴(51) 및 상기 상면측 접속패턴(61)을 통해서 상기 상면측 전원용 전극(111)에 접속되는 경로이다. 제 2 전원경로는 상기 비아도체(131)를 통해서 상면측 전원용 전극(111)에 접속되는 경로이다. 그리고, 상면측 전원용 전극(111)은 비아도체(47), 제 1 빌드업층(31){도체층(42), 비아도체(43)}, 단자 패드(44), 솔더 범프(45) 및 IC칩(21)의 면 접속단자(22)를 통해서 IC칩(21)에 전기적으로 접속된다.
계속해서, 본 실시형태의 배선기판(10)의 제조방법에 대해서 설명한다.
준비공정에서는 코어기판(11)과 세라믹 커패시터(101)를 각각 종래의 주지 수법에 따라서 제작하여 미리 준비해 둔다.
코어기판(11)은 이하와 같이 제작된다. 우선 세로 400㎜×가로 400㎜×두께 0.8㎜의 기재(201)의 양면에 두께 35㎛의 동박(銅箔)(202)이 부착된 동박 적층판(도 7 참조)을 준비한다. 또한, 기재(201)의 두께는 0.2㎜ 이상 1.0㎜ 이하인 것이 바람직하다. 이어서, 동박 적층판의 양면의 동박(202)을 에칭하여 도체층(203)을, 예를 들면 서브트랙티브법에 따라서 패터닝한다(도 8 참조). 구체적으로는 무전해 동도금 후, 이 무전해 동도금층을 공통전극으로 하여 전해 동도금을 실시한다. 또한, 드라이 필름을 라미네이트하고, 이 드라이 필름에 대해서 노광 및 현상을 실시함에 의해서 드라이 필름을 소정 패턴으로 형성한다. 이 상태에서 불필요한 전해 동도금층, 무전해 동도금층 및 동박(202)을 에칭하여 제거한다. 그 후, 드라이 필름을 박리한다. 이어서, 기재(201)의 상면 및 하면과 도체층(203)을 조화(粗化)한 후, 기재(201)의 상면 및 하면에 무기 필러가 첨가된 에폭시 수지필름(두께 600㎛)을 열압착에 의해서 부착하여 서브 기재(204)를 형성한다(도 9 참조).
이어서, 상측 서브 기재(204)의 상면에 코어기판 주면측 전원패턴(51)을 패턴 형성함과 아울러, 하측 서브 기재(204)의 하면에 코어기판 이면측 그랜드패턴(52)을 패턴 형성한다(도 10 참조). 구체적으로는, 상측 서브 기재(204)의 상면 및 하측 서브 기재(204)의 하면에 대한 무전해 동도금을 한 후에 에칭 레지스트를 형성하고, 이어서 전해 동도금을 한다. 또한, 에칭 레지스트를 제거하고서 소프트 에칭을 한다. 이어서, 기재(201) 및 서브 기재(204)로 이루어지는 적층체에 대해서 루터를 사용해서 천공가공을 하여 수용구멍부(90)가 되는 관통구멍을 소정 위치에 형성한 코어기판(11)을 얻는다(도 11 참조). 또한, 수용구멍부(90)가 되는 관통구멍은 세로 14.0㎜×가로 30.0㎜이고, 네 모서리에 반경 1.5㎜의 R을 가지는 단면 정사각형 형상의 구멍이다.
또, 세라믹 커패시터(101)는 이하와 같이 제작된다. 즉, 세라믹의 그린시트를 형성하고, 이 그린시트에 내부 전극층용 니켈 페이스트를 스크린 인쇄하고 건조한다. 이것에 의해서 나중에 제 1 내부 전극층(141)이 되는 제 1 내부 전극부와 제 2 내부 전극층(142)이 되는 제 2 내부 전극부가 형성된다. 이어서, 제 1 내부 전극부가 형성된 그린시트와 제 2 내부 전극부가 형성된 그린시트를 교호로 적층하고, 그린시트의 적층방향으로 압압력을 부여함에 의해서 각 그린시트를 일체화하여 그린시트 적층체를 형성한다.
또한, 레이저 가공기를 사용해서 그린시트 적층체에 비아홀(130)을 다수개 관통형성하고, 도시하지 않는 페이스트 압입 충전장치를 사용해서 비아도체용 니켈 페이스트를 각 비아홀(130) 내에 충전한다. 이어서, 그린시트 적층체의 상면 상에 페이스트를 인쇄하여, 그린시트 적층체의 상면측에서 각 도체부의 상단면을 덮도록 상면측 전원용 전극(111) 및 상면측 그랜드용 전극(112)을 형성한다. 또, 그린시트 적층체의 하면 상에 페이스트를 인쇄하여, 그린시트 적층체의 하면측에서 각 도체부의 하단면을 덮도록 이면측 전원용 전극(121) 및 이면측 그랜드용 전극(122)을 형성한다.
그 후, 그린시트 적층체를 건조하여 각 전극(111,112,121,122)을 어느 정도 고화시킨다. 이어서, 그린시트 적층체를 탈지하고, 또한 소정 온도로 소정 시간 소성한다. 이 결과, 티탄산바륨 및 페이스트 내의 니켈이 동시 소결되어 세라믹 소결체(104)가 된다.
이어서, 얻어진 세라믹 소결체(104)가 가지는 각 전극(111,112,121,122)에 대해서 무전해 동도금(두께 10㎛정도)을 한다. 이 결과, 각 전극(111,112,121,122) 상에 동도금층이 형성되며, 세라믹 커패시터(101)가 완성된다.
계속되는 절연층 형성 및 고정공정에서는, 마운트장치(야마하 발동기 주식회사 제품)를 사용해서 수용구멍부(90) 내에 세라믹 커패시터(101)를 수용한다(도 12 참조). 이때, 수용구멍부(90)의 코어 이면(13) 측의 개구부는 박리 가능한 점착 테이프(210)에 의해서 밀봉되어 있다. 이 점착 테이프(210)는 지지대(도시생략)에 의해서 지지되어 있다. 이 점착 테이프(210)의 점착면에는 세라믹 커패시터(101)가 점착되어 임시 고정되어 있다.
그 후, 코어 주면(12) 및 커패시터 주면(102)에 감광성 에폭시수지를 피착하고, 노광 및 현상을 실시함에 의해서 최하측 수지 절연층(33)을 형성한다. 아울러, 최하측 수지 절연층(33)의 일부인 수지충전부(33a)에 의해서 수용구멍부(90)의 내면과 세라믹 커패시터(101)의 측면과의 틈새를 충전한다(도 13 참조). 그 후, 가열처리를 하면, 최하측 수지 절연층(33) 및 수지충전부(33a)가 경화되어 세라믹 커패시터(101)가 코어기판(11)에 고정된다. 그리고, 이 시점에서 점착 테이프(210)를 박리한다.
이어서, 코어 이면(13) 및 커패시터 이면(103)에 감광성 에폭시수지를 피착하고, 노광 및 현상을 실시함에 의해서 최상측 수지 절연층(34)을 형성한다(도 14 참조). 계속되는 개구부 형성공정에서는, YAG 레이저 또는 탄산가스 레이저를 사용해서 수지 절연층(33,34)에 대한 레이저 천공가공을 하여, 상면측 접속패턴(61) 및 이면측 접속패턴(62)이 형성될 위치에 각각 개구부(221,222)를 형성한다(도 15 참조). 구체적으로는, 최하측 수지 절연층(33)에 있어서 상기 틈새의 직상 위치를 전체적으로 제거하여 개구부(221)를 형성함으로써 상기 코어기판 주면측 전원패턴(51) 및 상기 상면측 전원용 전극(111)의 일부를 노출시킨다. 또한, 코어기판 주면측 전원패턴(51) 및 상면측 전원용 전극(111)의 높이가 다른 경우, 낮은 쪽의 상면보다도 개구부(221)의 저면을 낮게 하여 양자를 노출시킨다. 이와 마찬가지로, 최상측 수지 절연층(34)에 있어서 상기 틈새의 직하 위치를 전체적으로 제거하여 개구부(222)를 형성함으로써 상기 코어기판 이면측 그랜드패턴(52) 및 상기 이면측 그랜드용 전극(122)의 일부를 노출시킨다. 또한, 코어기판 이면측 그랜드패턴(52) 및 이면측 그랜드용 전극(122)의 높이가 다른 경우, 높은 쪽의 하면보다도 개구부(222)의 저면을 높게 하여 양자를 노출시킨다. 아울러, 최하측 수지 절연층(33)에 있어서 비아도체(47)가 형성될 위치에 상면측 전원용 전극(111) 및 상면측 그랜드용 전극(112)을 노출시키는 비아홀(223)을 각각 형성한다. 또, 최상측 수지 절연층(34)에 있어서 비아도체(47)가 형성될 위치에 이면측 전원용 전극(121) 및 이면측 그랜드용 전극(122)을 노출시키는 비아홀(224)을 각각 형성한다.
또한, 드릴기를 사용해서 천공가공을 하여, 코어기판(11) 및 수지 절연층(33,34)을 관통하는 관통구멍(231)을 소정 위치에 미리 형성해 둔다(도 16 참조). 그리고, 주면측 접속도체 형성공정 및 이면측 접속도체 형성공정을 실시한다(도 17 참조). 구체적으로는, 최하측 수지 절연층(33), 최상측 수지 절연층(34), 개구부(221,222)의 내면 및 관통구멍(231)의 내면에 대한 무전해 동도금을 한 후에 에칭 레지스터를 형성하고, 이어서 전해 동도금을 한다. 또한, 에칭 레지스터를 제거하고서 소프트 에칭을 한다. 이것에 의해서, 개구부(221) 내에 상면측 접속패턴(61)이 형성됨과 아울러 개구부(222) 내에 이면측 접속패턴(62)이 형성되고, 최하측 수지 절연층(33) 상 및 최상측 수지 절연층(34) 상에 도체층(42)이 패턴 형성된다. 이것과 동시에, 관통구멍(231) 내에 스루홀 도체(16)가 형성됨과 아울러 각 비아홀(223,224)의 내부에 비아도체(47)가 형성된다. 이 결과, 코어기판 주면측 전원패턴(51) 및 상면측 전원용 전극(111)이 상면측 접속패턴(61)에 의해서 접속되고, 코어기판 이면측 그랜드패턴(52) 및 이면측 그랜드용 전극(122)이 이면측 접속패턴(62)에 의해서 접속된다.
주면측 접속도체 형성공정 및 이면측 접속도체 형성공정을 실시한 후, 충전공정(filling process)을 실시한다. 구체적으로는, 스루홀 도체(16)의 공동부(空洞部)를 절연 수지재료(에폭시수지)로 충전하여 폐색체(17)를 형성한다(도 18 참조).
이어서, 빌드업층 형성공정을 실시한다. 빌드업층 형성공정에서는 종래의 주지 수법에 의거하여 최하측 수지 절연층(33) 상에 제 1 빌드업층(31)을 형성함과 아울러, 최상측 수지 절연층(34) 상에 제 2 빌드업층(32)을 형성한다. 구체적으로 는, 수지 절연층(33,34) 상에 감광성 에폭시수지를 피착하고, 노광 및 현상을 실시함에 의해서 비아도체(43)가 형성될 위치에 블라인드 홀(251,252)을 가지는 수지 절연층(35,36)을 형성한다(도 18 참조). 이어서, 종래의 공지 수법에 따라서 전해 동도금을 하여 상기 블라인드 홀(251,252)의 내부에 비아도체(43)를 형성함과 아울러, 수지 절연층(35) 상에 단자 패드(44)를 형성하고 또한 수지 절연층(36) 상에 BGA용 패드(48)를 형성한다.
이어서, 수지 절연층(35,36) 상에 감광성 에폭시수지를 도포하고서 경화시킴에 의해서 솔더 레지스트(37,38)를 형성한다. 이어서, 소정의 마스크를 배치한 상태에서 노광 및 현상을 실시하여 솔더 레지스트(37,38)에 개구부(40,46)를 패터닝한다. 또한, 단자 패드(44) 상에 솔더 범프(45)를 형성하고, 또한 BGA용 패드(48) 상에 솔더 범프(49)를 형성한다. 이 결과, 코어기판(11) 및 빌드업층(31,32)으로 이루어지는 배선기판(10)이 완성된다.
따라서, 본 실시형태에 의하면 이하의 효과를 얻을 수 있다.
(1) 본 실시형태의 배선기판(10)에 의하면, 코어기판 주면측 전원패턴(51)과 상면측 전원용 전극(111)이 상면측 접속패턴(61)에 의해서 접속됨으로써, 코어기판 주면측 전원패턴(51), 상면측 접속패턴(61), 상면측 전원용 전극(111) 및 제 1 배선 적층부를 통해서 IC칩(21)에 접속하는 전기경로(제 1 전원경로)가 형성된다. 이 결과, IC칩(21)에 접속되는 전기경로의 수가 증가하기 때문에, 배선기판(10) 내의 저저항화가 도모되어 전압강하가 작아지게 된다. 그러므로, IC칩(21)에 확실하게 전원을 공급할 수 있기 때문에, IC칩(21)을 충분히 동작시킬 수 있어 IC칩(21)의 오동작을 방지할 수 있다. 따라서, 전기적 특성이나 신뢰성 등이 우수한 배선기판(10)을 얻을 수 있다.
(2) 본 실시형태의 수지충전부는 최하측 수지 절연층(33)의 일부를 구성하는 수지충전부(33a)이기 때문에, 수지충전부를 형성할 때에 최하측 수지 절연층(33)과는 다른 재료를 준비하지 않아도 된다. 따라서, 배선기판(10)의 제조에 필요한 재료가 적어지게 되기 때문에, 배선기판(10)의 저코스트화를 도모하는 것이 가능하게 된다.
(3) 그런데, IC칩(21)으로의 전원공급을 스루홀 도체(16), 비아도체(47), 도체층(42), 비아도체(43) 및 단자 패드(44)를 통해서 IC칩(21)에 접속하는 경로에 의해서 실시하는 것을 생각할 수 있다. 그러나, 도체층(42)은 두께가 얇아 저항이 크기 때문에 전원을 공급할 때의 전압강하가 크며, 따라서 IC칩(21)으로의 충분한 전원공급이 곤란하다.
한편, 본 실시형태에서는 IC칩(21)으로의 전원공급으로서 코어기판 주면측 전원패턴(51)을 통과하는 경로(제 1 전원경로)를 형성하고 있다. 이 코어기판 주면측 전원패턴(51)은 빌드업층(31,32)을 구성하는 도체층(42)보다도 두껍게 형성되어 있기 때문에, 코어기판 주면측 전원패턴(51)의 저항이 작으며, 전원을 공급할 때의 전압강하도 작다. 이것에 의해서, 코어기판 주면측 전원패턴(51)에 대전류를 흘릴 수 있기 때문에, IC칩(21)으로의 충분한 전원공급이 가능하게 된다.
(4) 본 실시형태의 IC칩(21)은 세라믹 커패시터(101)의 직상에 배치된다. 이것에 의해서, IC칩(21)과 세라믹 커패시터(101)를 전기적으로 접속하는 도통경로가 가장 짧아지게 된다. 그러므로, IC칩(21)에 대한 전원공급을 원활하게 할 수 있다. 또, IC칩(21)과 세라믹 커패시터(101)의 사이에서 침입하는 노이즈를 극히 작게 억제할 수 있기 때문에, 오동작 등의 좋지않은 상태를 발생시키는 일도 없어 높은 신뢰성을 얻을 수 있다.
(제 2 실시형태)
이하, 본 발명의 배선기판을 구체화한 제 2 실시형태를 도면에 의거하여 상세하게 설명한다.
본 실시형태의 배선기판(10A)은, 도 19 및 도 20에 나타낸 바와 같이 수지충전부가 최하측 수지 절연층(33)의 일부를 구성하는 수지충전부(33a)와는 다른 수지충전부(92)인 점이 상기한 제 1 실시형태와 다르다. 수지충전부(92)는 고분자재료(본 실시형태에서는 에폭시 등의 열경화성 수지)로 이루어져 있다. 따라서, 본 실시형태의 배선기판(10A)의 제조방법에 대해서도 상기한 제 1 실시형태와는 다르다.
즉, 본 실시형태에서는 세라믹 커패시터(101)가 임시 고정된 시점에서, 코어기판(11)의 코어 주면(12) 및 세라믹 커패시터(101)의 커패시터 주면(102)에 최하측 수지 절연층(33)을 형성하지 않고, 수지충전부(92)를 충전하고 있다(도 19 참조). 구체적으로는, 수용구멍부(90)의 내면과 세라믹 커패시터(101)의 측면과의 틈새에 디스팬서장치(Asymtek사 제품)를 사용해서 열경화성 수지제의 수지충전부(92)(주식회사 나믹스제품 언더필재)를 충전한다. 이때, 수지충전부(92)는 주면측 배선 피형성부(93)가 코어 주면(12) 및 커패시터 주면(102)과 같은 높이가 될 때까지 충전된다. 그 후, 가열처리를 하면, 수지충전부(92)가 경화되어 세라믹 커패시터(101)가 수용구멍부(90) 내에 고정된다.
이어서, 절연층 형성공정을 실시하여 코어 주면(12), 커패시터 주면(102) 및 수지충전부(92) 상에 최하측 수지 절연층(33)을 형성한다(도 19 참조). 또한, 최하측 수지 절연층(33)에 대한 개구부 형성공정을 실시하여 개구부(221) 및 비아홀(223)을 형성한다(도 20 참조). 그리고, 이 시점에서 점착 테이프(210)를 박리하고, 코어기판(11)의 코어 이면(13) 및 세라믹 커패시터(101)의 커패시터 이면(103)에 최상측 수지 절연층(34)을 형성한다.
따라서, 본 실시형태에서는 수지충전부(92)가 최하측 수지 절연층(33)과는 다른 것이기 때문에, 수지충전부(92)를 세라믹 커패시터(101)의 고정에 최적한 재료로 형성할 수 있다. 따라서, 세라믹 커패시터(101)가 강고하게 고정되기 때문에, 수지충전부(92) 상에 형성되는 상면측 접속패턴(61)의 접속 신뢰성이 향상된다.
또한, 본 실시형태를 이하와 같이 변경하여도 된다.
◎ 상기한 제 2 실시형태에서는 수지충전부(92)의 충전 및 최하측 수지 절연층(33)의 형성이 종료한 후에, 최하측 수지 절연층(33)에 개구부(221)를 형성하고서 상면측 접속패턴(61)을 형성하였다. 그러나, 수지충전부(92)의 충전이 종료한 시점(도 21 참조)에서 주면측 배선 피형성부(93) 상에{코어기판 주면측 전원패턴(51)과 상면측 전원용 전극(111)과의 사이에} 상면측 접속패턴(61)을 형성하고(도 22 참조), 그 후에 최하측 수지 절연층(33)을 형성하도록 하여도 된다. 이 경우, 상면측 접속패턴(61)은 평판형상을 이루며, 코어기판 주면측 전원패턴(51) 및 상면측 전원용 전극(111)과 같은 두께가 된다. 즉, 상면측 접속패턴(61)의 일단은 코어기판 주면측 전원패턴(51)의 측면(53)에만 접합하고, 상면측 접속패턴(61)의 타단은 상면측 전원용 전극(111)의 측면에만 접합한다.
◎ 상기한 실시형태의 수용구멍부(90)는 코어기판(11)의 코어 주면(12) 및 코어 이면(13)의 양측 모두에서 개구되는 관통구멍부로 하였으나, 도 23에 나타내는 또 다른 실시형태인 배선기판(10B)과 같이 코어 주면(12)에서만 개구되는 비관통구멍부로 하여도 된다.
◎ 상기한 제 1 실시형태에서는 수용구멍부(90)의 내면과 세라믹 커패시터(101)의 측면과의 틈새가 최하측 수지 절연층(33)의 일부를 구성하는 수지충전부(33a)만에 의해서 충전되었다. 그러나, 도 24에 나타내는 또 다른 실시형태인 배선기판(10C)과 같이 상기 틈새는 최하측 수지 절연층(33)의 일부를 구성하는 수지충전부(33a)와 최상측 수지 절연층(34)의 일부를 구성하는 수지충전부(33b)에 의해서 충전되어 있어도 된다.
이 경우, 세라믹 커패시터(101)를 임시 고정한 상태에서, 코어기판(11)의 코어 주면(12) 및 세라믹 커패시터(101)의 커패시터 주면(102)에 최하측 수지 절연층(33)을 형성함과 아울러 수지충전부(33a)에 의해서 수용구멍부(90)의 내면과 세라믹 커패시터(101)의 측면과의 틈새의 상반부를 충전한다(도 25 참조). 그리고, 이 시점에서 점착 테이프(210)를 박리한다. 이어서, 코어기판(11)의 코어 이면(13) 및 세라믹 커패시터(101)의 커패시터 이면(103)에 최상측 수지 절연층(34)을 형성함과 아울러 수지충전부(33b)에 의해서 상기 틈새의 하반부를 충전한다(도 26 참 조).
◎ 상기한 실시형태에서는 상면측 접속패턴(61) 및 이면측 접속패턴(62)을 형성하기 위한 위치에 각각 개구부(221,222)를 형성할 때에, 수지 절연층(33,34)에 있어서 수용구멍부(90)의 내면과 세라믹 커패시터(101)의 측면과의 틈새의 직상 위치 및 직하 위치를 전체적으로 제거하였다. 그러나, 개구부(221,222)를 형성할 때에, 수지 절연층(33,34)에 있어서 상기 틈새의 직상 위치 및 직하 위치를 부분적으로 제거하도록 하여도 된다. 즉, 직상 위치 및 직하 위치의 적어도 일부를 제거하면, 상면측 접속패턴(61) 및 이면측 접속패턴(62)의 형성이 가능하게 된다.
◎ 상기한 실시형태의 상면측 접속패턴(61) 및 이면측 접속패턴(62)은 그 상면(또는 하면)이 평탄하게 되어 있었다. 그러나, 도 27, 도 34에 나타낸 바와 같이 상면측 접속패턴(61) 및 이면측 접속패턴(62)은 오목부(63)가 생기는 도체이어도 된다. 또, 도 27에 나타내는 배선기판(10D)과 같이, 각 오목부(63)는 스루홀 도체(16)의 공동부에 충전하는 절연수지재료{폐색체(17)}와 같은 절연재료로 충전되어 그 상면이 평탄화되어 있어도 된다. 이와 같이 하면, 상면측 접속패턴(61) 및 이면측 접속패턴(62)의 상면에 도체층(64)의 형성이 가능하게 되며, 배선 적층부에 있어서의 배선의 자유도가 향상된다.
◎ 상기한 실시형태의 상면측 접속패턴(61)은 세라믹 커패시터(101)가 가지는 각 변에 1개씩 배치되어 있으나, 도 28에 나타낸 바와 같이 세라믹 커패시터(101)가 가지는 서로 평행한 1쌍의 변에 복수개씩(도 28에서는 2개씩) 배치되어 있어도 된다. 이와 같이 하면, 상면측 전원용 전극(111) 및 상면측 그랜드용 전 극(112) 양쪽 모두를 서로 평행하게 배치된 띠형상 패턴으로 할 수 있다.
◎ 상기한 실시형태의 상면측 접속패턴(61)은 세라믹 커패시터(101)가 가지는 각 변에 1개씩 배치되어 있으나, 도 29에 나타낸 바와 같이 세라믹 커패시터(101A)가 가지는 각 변에 복수개씩(도 29에서는 2개 또는 3개씩) 배치되어 있어도 된다.
◎ 상기한 실시형태의 상면측 접속패턴(61)은 띠형상 패턴이지만, 도 30에 나타내는 세라믹 커패시터(101B)와 같이 상면측 접속패턴(61)은 주면측 배선 피형성부(93)의 전역(全域)을 덮도록 배치된 직사각형 프레임 형상 패턴이어도 된다.
◎ 상기한 실시형태에 있어서, 상면측 전원용 전극(111) 및 이면측 전원용 전극(121)의 외주연은 세라믹 커패시터(101)의 커패시터 주면(102) 및 커패시터 이면(103)의 외주연보다도 내측에 위치하고 있으나, 도 31, 도 34, 도 35에 나타내는 세라믹 커패시터(101C)와 같이 커패시터 주면(102) 및 커패시터 이면(103)의 외주연과 같은 위치에 있어도 된다. 즉, 상면측 전원용 전극(111) 및 이면측 전원용 전극(121)의 외주면과 세라믹 커패시터(101C)의 측면이 면일치되게 하여도 된다.
◎ 도 32, 도 33에 나타낸 바와 같이 상면측 접속패턴(61)을 평판형상으로 하고, 상면측 접속패턴(61) 상{개구부(221)의 상부}을 수지 절연부(241)에 의해서 충전하여도 된다. 또, 이 경우, 상면측 접속패턴(61)과 도체층(42)을 수지 절연부(241)에 형성된 비아도체(242)를 통해서 전기적으로 접속하여도 된다(도 33 참조).
◎ 도 34, 도 35에 나타낸 바와 같이 상면측 전원용 전극(111) 및 이면측 전 원용 전극(121)의 외주연을 커패시터 주면(102) 및 커패시터 이면(103)의 외주연과 같은 위치에 있게 함과 아울러, 코어기판 주면측 전원패턴(51) 및 코어기판 이면측 그랜드패턴(52)의 내주연을 수용구멍부(90)의 개구연과 같은 위치에 있게 하여도 된다. 즉, 상면측 전원용 전극(111) 및 이면측 전원용 전극(121)의 외주면과 세라믹 커패시터(101C)의 측면을 면일치되게 함과 아울러, 코어기판 주면측 전원패턴(51) 및 코어기판 이면측 그랜드패턴(52)의 내주면과 수용구멍부(90)의 내면을 면일치되게 하여도 된다. 또, 이 경우, 상면측 접속패턴(61) 및 이면측 접속패턴(62)은 오목부(63)가 생기는 도체이어도 되고(도 34 참조), 오목부(63)가 생기지 않는, 즉 상면(또는 하면)이 평탄하게 되는 도체이어도 된다(도 35 참조).
◎ 도 36에 나타낸 바와 같이, 상면측 전원용 전극(111) 및 상면측 그랜드용 전극(112)이 커패시터 주면(102) 상에서 평행하게 연장되는 띠형상 패턴인 경우, 그 띠형상 패턴이 연장되는 측에 위치하는 주면측 배선 피형성부(93)를 타고넘는 상태로 그 위에 상면측 접속패턴(61)을 형성하는 것이 좋다. 다시 말하면, 평면측에서 보았을 때 4개의 변을 가지는 직사각형 형상의 세라믹 커패시터(101D)에 있어서, 그 띠형상 패턴이 연장되는 측에 위치하는 변에 상면측 접속패턴(61)을 형성하는 것이 좋다. 이 구성으로 하면, 상면측 접속패턴(61)에서 전극(111,112)을 경유하여 커패시터 주면(102)의 중심부에 이르는 통전경로가 직선적으로 되기 때문에, 배선 거리가 짧아지게 되어 전기적 성능의 향상이 달성되기 쉬워지게 된다.
◎ 도 36에 나타낸 바와 같이, 예를 들면, 코어기판(11)의 코어 주면(12) 상에 있어서, 전원 및 그랜드 패턴 형성 에리어(A1)와 신호선 패턴 형성 에리어(A2) 가 구분되어 있는 경우, 전원 및 그랜드 패턴 형성 에리어(A1)에 인접하여 있는 주면측 배선 피형성부(93)를 타고넘는 상태로 그 위에 상면측 접속패턴(61)을 형성하는 것이 좋다. 다시 말하면, 4개의 변을 가지는 직사각형 형상의 세라믹 커패시터(101D)에 있어서, 전원 및 그랜드 패턴 형성 에리어(A1)에 면하여 있는 변에 상면측 접속패턴(61)을 형성하는 것이 좋다. 이 구성으로 하면, 코어기판 주면측 전원패턴(51) 등→상면측 접속패턴(61)→전극(111,112)이라는 경로가 짧아지게 되어 전기적 성능의 향상이 달성되기 쉬워지게 된다.
◎ 상기한 실시형태의 세라믹 커패시터(101)는 평면측에서 보았을 때 정사각형 형상이었으나, 1쌍의 긴 변 및 1쌍의 짧은 변을 가지는 직사각형 형상이어도 된다. 이 경우, 긴 변의 위치에 있는 주면측 배선 피형성부(93)를 타고넘는 상태로 그 위에 상면측 접속패턴(61)을 형성하는 것이 좋다. 이 구성으로 하면, 짧은 변에 대응하여 상면측 접속패턴(61)을 형성하였을 때에 비해서 배선거리가 짧아지게 되기 때문에, 전기적 성능의 향상이 달성되기 쉬워지게 된다.
이어서, 특허청구범위에 기재된 기술적 사상 이외에, 상기한 실시형태에 의해서 파악되는 기술적 사상을 이하에 열거한다.
(1) 코어 주면 및 코어 이면을 가지며, 적어도 상기 코어 주면측에서 개구되는 수용구멍부가 형성되고, 상기 코어 주면 상에 코어기판 주면측 도체가 배치된 코어기판과; 커패시터 주면 및 커패시터 이면을 가지며, 상기 커패시터 주면에 단부가 위치하는 복수의 비아도체를 가지며, 상기 복수의 비아도체에 접속함과 아울러 유전체층을 사이에 두고서 적층 배치된 복수의 내부 전극층을 가지며, 상기 커 패시터 주면 상에 배치되어 상기 복수의 비아도체의 단부에 접속하는 커패시터 주면측 전극을 가지는 비아 어레이 타입의 커패시터와; 상기 수용구멍부에 수용된 상기 커패시터와 상기 코어기판과의 틈새를 충전하여 상기 커패시터를 상기 코어기판에 고정하는 수지충전부와; 층간 절연층 및 도체층을 상기 코어 주면 및 상기 커패시터 주면 상에서 교호로 적층한 구조를 가지는 배선 적층부;를 구비하며, 상기 수지충전부는 상기 코어 주면 및 상기 커패시터 주면측에 위치하는 주면측 배선 피형성부를 가지며, 이 주면측 배선 피형성부 상에는 상기 코어기판 주면측 도체와 상기 커패시터 주면측 전극을 접속하는 주면측 접속도체가 배치되어 있는 것을 특징으로 하는 배선기판.
(2) 코어 주면 및 코어 이면을 가지며, 적어도 상기 코어 주면측에서 개구되는 수용구멍부가 형성되고, 상기 코어 주면 상에 코어기판 주면측 도체가 배치된 코어기판과; 커패시터 주면 및 커패시터 이면을 가지며, 상기 커패시터 주면에 단부가 위치하는 복수의 비아도체를 가지며, 상기 복수의 비아도체에 접속함과 아울러 유전체층을 사이에 두고서 적층 배치된 복수의 내부 전극층을 가지며, 상기 커패시터 주면 상에 배치되어 상기 복수의 비아도체의 단부에 접속하는 커패시터 주면측 전극을 가지는 세라믹 커패시터와; 상기 수용구멍부에 수용된 상기 커패시터와 상기 코어기판과의 틈새를 충전하여 상기 커패시터를 상기 코어기판에 고정하는 수지충전부와; 층간 절연층 및 도체층을 상기 코어 주면 및 상기 커패시터 주면 상에서 교호로 적층한 구조를 가지는 배선 적층부;를 구비하며, 상기 수지충전부는 상기 코어 주면 및 상기 커패시터 주면측에 위치하는 주면측 배선 피형성부를 가지 며, 이 주면측 배선 피형성부 상에는 상기 코어기판 주면측 도체와 상기 커패시터 주면측 전극을 접속하는 주면측 접속도체가 배치되어 있는 것을 특징으로 하는 배선기판.
(3) 코어 주면 및 코어 이면을 가지며, 적어도 상기 코어 주면측에서 개구되는 수용구멍부가 형성되고, 상기 코어 주면 상에 코어기판 주면측 도체가 배치된 코어기판과; 커패시터 주면 및 커패시터 이면을 가지며, 상기 커패시터 주면에 단부가 위치하는 복수의 비아도체를 가지며, 상기 복수의 비아도체에 접속함과 아울러 유전체층을 사이에 두고서 적층 배치된 복수의 내부 전극층을 가지며, 상기 커패시터 주면 상에 배치되어 상기 복수의 비아도체의 단부에 접속하는 커패시터 주면측 전극을 가지는 커패시터와; 상기 수용구멍부에 수용된 상기 커패시터와 상기 코어기판과의 틈새를 충전하여 상기 커패시터를 상기 코어기판에 고정하는 수지충전부와; 층간 절연층 및 도체층을 상기 코어 주면 및 상기 커패시터 주면 상에서 교호로 적층한 구조를 가지는 배선 적층부;를 구비하며, 상기 수지충전부는 상기 코어 주면 및 상기 커패시터 주면측에 위치하는 주면측 배선 피형성부를 가지며, 이 주면측 배선 피형성부 상에는 상기 코어기판 주면측 도체와 상기 커패시터 주면측 전극을 접속하는 주면측 접속도체가 배치되어 있고, 상기 코어 주면 및 상기 코어 이면을 관통하도록 형성된 복수의 스루홀 도체, 상기 코어기판 주면측 도체 및 상기 주면측 접속도체를 통해서 상기 커패시터 주면측 전극에 접속하는 제 1 전원경로와, 상기 복수의 비아도체를 통해서 상기 커패시터 주면측 전극에 접속하는 제 2 전원경로를 구비하는 것을 특징으로 하는 배선기판.
(4) 코어 주면 및 코어 이면을 가지며, 적어도 상기 코어 주면측에서 개구되는 수용구멍부가 형성되고, 상기 코어 주면 상에 코어기판 주면측 도체가 배치된 코어기판과; 커패시터 주면 및 커패시터 이면을 가지며, 상기 커패시터 주면에 단부가 위치하는 복수의 비아도체를 가지며, 상기 복수의 비아도체에 접속함과 아울러 유전체층을 사이에 두고서 적층 배치된 복수의 내부 전극층을 가지며, 상기 커패시터 주면 상에 배치되어 상기 복수의 비아도체의 단부에 접속하는 커패시터 주면측 전극을 가지는 커패시터와; 상기 수용구멍부에 수용된 상기 커패시터와 상기 코어기판과의 틈새를 충전하여 상기 커패시터를 상기 코어기판에 고정하는 수지충전부와; 층간 절연층 및 도체층을 상기 코어 주면 및 상기 커패시터 주면 상에서 교호로 적층한 구조를 가지는 빌드업층;을 구비하며, 상기 수지충전부는 상기 코어 주면 및 상기 커패시터 주면측에 위치하는 주면측 배선 피형성부를 가지며, 이 주면측 배선 피형성부 상에는 상기 코어기판 주면측 도체와 상기 커패시터 주면측 전극을 접속하는 주면측 접속도체가 배치되어 있는 것을 특징으로 하는 배선기판.
(5) 코어 주면 및 코어 이면을 가지며, 적어도 상기 코어 주면측에서 개구되는 수용구멍부가 형성되고, 상기 코어 주면 상에 코어기판 주면측 도체가 배치된 코어기판과; 커패시터 주면 및 커패시터 이면을 가지며, 상기 커패시터 주면에 단부가 위치하는 복수의 비아도체를 가지며, 상기 복수의 비아도체에 접속함과 아울러 유전체층을 사이에 두고서 적층 배치된 복수의 내부 전극층을 가지며, 상기 커패시터 주면 상에 배치되어 상기 복수의 비아도체의 단부에 접속하는 커패시터 주면측 전극을 가지는 커패시터와; 상기 수용구멍부에 수용된 상기 커패시터와 상기 코어기판과의 틈새를 충전하여 상기 커패시터를 상기 코어기판에 고정하는 수지충전부와; 층간 절연층 및 도체층을 상기 코어 주면 및 상기 커패시터 주면 상에서 교호로 적층한 구조를 가지는 배선 적층부;를 구비하며, 상기 수지충전부는 상기 코어 주면 및 상기 커패시터 주면측에 위치하는 주면측 배선 피형성부를 가지며, 이 주면측 배선 피형성부 상에는 상기 코어기판 주면측 도체와 상기 커패시터 주면측 전극을 접속하는 주면측 접속도체가 배치되어 있고, 상기 주면측 접속도체는 동도금층인 것을 특징으로 하는 배선기판.
(6) 상기 (1) 내지 (5) 중 어느 한 항에 있어서, 상기 커패시터는 평면측에서 보았을 때 직사각형 형상이고, 상기 커패시터 주면측 전극은 상기 커패시터 주면 상에서 평행하게 연장되는 띠형상 패턴이고, 상기 주면측 접속도체는 상기 커패시터가 가지는 각 변 중에서 상기 띠형상 패턴이 연장되는 측에 위치하는 변에 배치되어 있는 것을 특징으로 하는 배선기판.
(7) 상기 (1) 내지 (6) 중 어느 한 항에 있어서, 상기 코어기판의 상기 코어 주면 상에 있어서 전원 및 그랜드 패턴 형성 에리어와 신호선 패턴 형성 에리어가 구분되고, 상기 커패시터는 평면측에서 보았을 때 직사각형 형상이고, 상기 주면측 접속도체는 상기 커패시터가 가지는 각 변 중에서 상기 전원 및 그랜드 패턴 형성 에리어에 인접하고 있는 변에 형성되어 있는 것을 특징으로 하는 배선기판.
(8) 상기 (1) 내지 (7) 중 어느 한 항에 있어서, 상기 커패시터가 평면측에 보았을 때 1쌍의 긴 변 및 1쌍의 짧은 변을 가지는 직사각형 형상이고, 상기 주면 측 접속도체는 상기 긴 변에 형성되어 있는 것을 특징으로 하는 배선기판.
이상과 같이 본 발명에 의하면, 전기적 특성이나 신뢰성 등이 우수한 배선기판을 제공할 수 있다.

Claims (13)

  1. 코어 주면(主面) 및 코어 이면(裏面)을 가지며, 상기 코어 주면측 및 상기 코어 이면측에서 개구되는 수용구멍부가 형성되고, 상기 코어 주면 상에 코어기판 주면측 도체가 배치되고, 상기 코어 이면 상에 코어기판 이면측 도체가 배치된 코어기판과;
    커패시터 주면 및 커패시터 이면을 가지며, 상기 커패시터 주면 및 상기 커패시터 이면의 사이를 관통하는 복수의 비아도체를 가지며, 상기 복수의 비아도체에 접속함과 아울러 유전체층을 사이에 두고서 적층 배치된 복수의 내부 전극층을 가지며, 상기 커패시터 주면 상에 배치되어 상기 복수의 비아도체의 커패시터 주면측 단부에 접속하는 커패시터 주면측 전극을 가지며, 상기 커패시터 이면 상에 배치되어 상기 복수의 비아도체의 커패시터 이면측 단부에 접속하는 커패시터 이면측 전극을 가지는 커패시터와;
    상기 수용구멍부에 수용된 상기 커패시터와 상기 코어기판과의 틈새를 충전하여 상기 커패시터를 상기 코어기판에 고정하는 수지충전부와;
    층간 절연층 및 도체층을 상기 코어 주면 및 상기 커패시터 주면 상에 적층한 구조를 가지며, 그 표면에 반도체 집적회로소자가 탑재 가능한 제 1 배선 적층부와;
    층간 절연층 및 도체층을 상기 코어 이면 및 상기 커패시터 이면 상에 적층한 구조를 가지며, 그 표면에 머더보드가 접속 가능한 제 2 배선 적층부를 구비하며,
    상기 제 1 배선 적층부와 상기 제 2 배선 적층부는 적어도 상기 커패시터 주면 및 상기 커패시터 이면의 사이를 관통하는 복수의 상기 비아도체에 의하여 전기적으로 접속되어 있으며,
    상기 수지충전부는 상기 코어 주면 및 상기 커패시터 주면 측에 위치하는 주면측 배선 피형성부를 가지며, 상기 주면측 배선 피형성부 상에는 상기 코어기판 주면측 도체와 상기 비아도체의 단부에 접속하는 상기 커패시터 주면측 전극을 접속하는 주면측 접속도체가 배치되어 있는 것을 특징으로 하는 배선기판.
  2. 코어 주면 및 코어 이면을 가지며, 상기 코어 주면측 및 상기 코어 이면측에서 개구되는 수용구멍부가 형성되고, 상기 코어 주면 상에 코어기판 주면측 도체가 배치되고, 상기 코어 이면 상에 코어기판 이면측 도체가 배치된 코어기판과;
    커패시터 주면 및 커패시터 이면을 가지며, 상기 커패시터 주면 및 상기 커패시터 이면의 사이를 관통하는 복수의 비아도체를 가지며, 상기 복수의 비아도체에 접속함과 아울러 유전체층을 사이에 두고서 적층 배치된 복수의 내부 전극층을 가지며, 상기 커패시터 주면 상에 배치되어 상기 복수의 비아도체의 커패시터 주면측 단부에 접속하는 커패시터 주면측 전극을 가지며, 상기 커패시터 이면 상에 배치되어 상기 복수의 비아도체의 커패시터 이면측 단부에 접속하는 커패시터 이면측 전극을 가지는 커패시터와;
    상기 수용구멍부에 수용된 상기 커패시터와 상기 코어기판과의 틈새를 충전하여 상기 커패시터를 상기 코어기판에 고정하는 수지충전부와;
    층간 절연층 및 도체층을 상기 코어 주면 및 상기 커패시터 주면 상에 적층한 구조를 가지며, 그 표면에 반도체 집적회로소자가 탑재 가능한 제 1 배선 적층부와;
    층간 절연층 및 도체층을 상기 코어 이면 및 상기 커패시터 이면 상에 적층한 구조를 가지며, 그 표면에 머더보드가 접속 가능한 제 2 배선 적층부를 구비하며,
    상기 제 1 배선 적층부와 상기 제 2 배선 적층부는 적어도 상기 커패시터 주면 및 상기 커패시터 이면의 사이를 관통하는 복수의 상기 비아도체에 의하여 전기적으로 접속되어 있으며,
    상기 수지충전부는 상기 코어 주면 및 상기 커패시터 주면 측에 위치하는 주면측 배선 피형성부와 상기 코어 이면 및 상기 커패시터 이면 측에 위치하는 이면측 배선 피형성부를 가지며, 상기 주면측 배선 피형성부 상에는 상기 코어기판 주면측 도체와 상기 비아도체의 상기 커패시터 주면측 단부에 접속하는 상기 커패시터 주면측 전극을 접속하는 주면측 접속도체가 배치되고, 상기 이면측 배선 피형성부 상에는 상기 코어기판 이면측 도체와 상기 비아도체의 상기 커패시터 이면측 단부에 접속하는 상기 커패시터 이면측 전극을 접속하는 이면측 접속도체가 배치되어 있는 것을 특징으로 하는 배선기판.
  3. 청구항 2에 있어서,
    상기 비아도체는 복수의 전원용 비아도체와 복수의 그랜드용 비아도체를 포함하고,
    상기 복수의 내부 전극층은 상기 복수의 전원용 비아도체에 접속하는 복수의 제 1 내부 전극층과 상기 복수의 그랜드용 비아도체에 접속하는 복수의 제 2 내부 전극층을 포함하고,
    상기 커패시터 주면측 전극은 상기 커패시터 주면 상에 배치되어 상기 복수의 전원용 비아도체의 단부에 접속하는 제 1 커패시터 주면측 전극과 상기 커패시터 주면 상에 배치되어 상기 복수의 그랜드용 비아도체의 단부에 접속하는 제 2 커패시터 주면측 전극을 가지며,
    상기 커패시터 이면측 전극은 상기 커패시터 이면 상에 배치되어 상기 복수의 전원용 비아도체의 단부에 접속하는 제 1 커패시터 이면측 전극과 상기 커패시터 이면 상에 배치되어 상기 복수의 그랜드용 비아도체의 단부에 접속하는 제 2 커 패시터 이면측 전극을 가지며,
    상기 주면측 접속도체는 상기 코어기판 주면측 도체인 코어기판 주면측 전원패턴과 상기 제 1 커패시터 주면측 전극을 접속하고,
    상기 이면측 접속도체는 상기 코어기판 이면측 도체인 코어기판 이면측 그랜드패턴과 상기 제 2 커패시터 이면측 전극을 접속하는 것을 특징으로 하는 배선기판.
  4. 청구항 2 또는 청구항 3에 있어서,
    상기 커패시터 주면측 전극 혹은 상기 커패시터 이면측 전극은 커패시터 외주부에도 배치되어 있는 것을 특징으로 하는 배선기판.
  5. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 코어기판 주면측 도체는 상기 수용구멍부의 개구연(開口緣)을 포위하도록 형성된 플레인 형상 도체 또는 네트 형상 도체이고, 상기 코어 주면 및 상기 코어 이면간을 관통하도록 형성된 복수의 스루홀 도체에 접속되어 있는 것을 특징으로 하는 배선기판.
  6. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 커패시터는 평면측에서 보았을 때 직사각형 형상이고, 상기 주면측 접속도체는 상기 커패시터가 가지는 각 변(邊)에 적어도 1개 배치된 띠형상 패턴인 것을 특징으로 하는 배선기판.
  7. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 커패시터는 평면측에서 보았을 때 직사각형 형상이고, 상기 주면측 접속도체는 상기 커패시터가 가지는 각 변에 복수개 배치된 띠형상 패턴인 것을 특징으로 하는 배선기판.
  8. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 커패시터는 평면측에서 보았을 때 직사각형 형상이고, 상기 주면측 접속도체는 상기 주면측 배선 피형성부의 전역을 덮도록 배치된 직사각형 프레임 형상 패턴인 것을 특징으로 하는 배선기판.
  9. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 주면측 접속도체는 상기 코어기판 주면측 도체의 측면 및 표면에서 접합되는 것을 특징으로 하는 배선기판.
  10. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 주면측 접속도체는 도금층인 것을 특징으로 하는 배선기판.
  11. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 주면측 접속도체의 개소에 생기는 오목부는 절연재료로 충전되어 그 상면이 평탄화되어 있는 것을 특징으로 하는 배선기판.
  12. 청구항 1 또는 청구항 2에 있어서,
    상기 배선 적층부의 표면 상에 탑재될 반도체 집적회로소자의 중심부의 직하에는 상기 복수의 비아도체 및 상기 커패시터 주면측 전극이 배치되어 있는 것을 특징으로 하는 배선기판.
  13. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 커패시터 주면측 전극은 상기 배선 적층부의 표면 상에 탑재될 반도체 집적회로소자의 중심부의 직하에서 상기 커패시터의 외주방향에 걸쳐서 형성되어 있으며, 상기 주면측 접속도체를 통해서 상기 코어기판 주면측 도체와 접속되어 있는 것을 특징으로 하는 배선기판.
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