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KR101290080B1 - 프리엠퍼시스 회로 및 이를 구비한 차동 전류 신호전송 시스템 - Google Patents

프리엠퍼시스 회로 및 이를 구비한 차동 전류 신호전송 시스템 Download PDF

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KR101290080B1
KR101290080B1 KR1020110008629A KR20110008629A KR101290080B1 KR 101290080 B1 KR101290080 B1 KR 101290080B1 KR 1020110008629 A KR1020110008629 A KR 1020110008629A KR 20110008629 A KR20110008629 A KR 20110008629A KR 101290080 B1 KR101290080 B1 KR 101290080B1
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정철수
김상호
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Abstract

본 발명은 프리엠퍼시스 회로에 관한 것으로, 보다 상세하게는 프리엠퍼시스 회로를 동작시키는데 필요한 스위칭 트랜지스터의 수를 줄여 기생 저항 및 기생 커패시터를 감소시키고, 각각의 스위칭 트랜지스터를 제어하는 각각의 프리엠퍼시스 제어신호를 공급함으로써 원하지 않는 전류의 발생을 방지할 수 있는 프리엠퍼시스 회로 및 이를 구비한 차동 전류 신호전송 시스템에 관한 것이다.

Description

프리엠퍼시스 회로 및 이를 구비한 차동 전류 신호전송 시스템{A pre-emphasis circuit and differential current signaling system having the same}
본 발명은 신호전송 시스템에 사용되는 프리엠퍼시스 회로에 관한 것이다.
종래로부터 차동전송라인 쌍(differential transmission line pair)을 통해 차동 전류 신호를 송신하고, 전달된 신호를 수신단에서 감지하는 차동 전류 구동 방식의 신호전송 시스템에 대한 연구가 진행되어 왔다.
차동 전류 구동방식은 송신부에서 송신하고자 하는 데이터에 대응되는 서로 다른 크기의 전류를 생성시켜 두 개의 전송라인을 통해 전송하게 되며, 수신단에서는 두 개의 전송라인에 흐르는 전류의 차를 이용하여 데이터를 복원한다.
이러한 차동 전류 구동방식의 신호전송 시스템에서는 송신단에서 손실이 있는 채널을 통해 디지털 신호를 전송할 때에, 수신단에서는 전송된 신호가 채널의 주파수 특성에 따라 왜곡된 상태로 수신된다. 일반적으로, 손실이 있는 채널은 고주파영역에서 더 많은 손실을 가지기 때문에, 이러한 채널을 통해 전송되는 신호의 고주파 성분이 저주파 성분보다 더 많이 감쇄된다. 디지털 신호에서 고주파 성분은 주로 신호의 전압 레벨이 빠르게 바뀌는 부분, 즉 상승 에지나 하강 에지에 해당된다.
따라서, 손실이 있는 채널을 통과한 신호는 원래의 파형보다 찌그러진 파형을 갖게 되며 주파수 별로 전송되는 신호가 도착하는 시간이 달라질 수 있고, 그 결과 많은 지터가 발생할 수 있으며 전체적으로 타이밍 마진도 크게 줄어들 수 있다.
이러한 문제점들을 해결하기 위해, 주파수 대역별로 신호를 강조하거나 억제함으로써 채널을 통과하는 동안에 왜곡되는 신호를 보상하고 최종적으로 수신단에서 원래의 신호를 수신할 수 있도록 신호의 파형을 조절하는 방법으로 프리엠퍼시스(pre-emphasis) 기법이 사용된다.
프리엠퍼시스 기법은 송신단에서 신호를 송신하기 전에 신호의 고주파 대역을 일정한 양만큼 미리 보강하고, 보강된 신호를 송신하는 방법이다. 위에서 설명하였듯이, 신호의 고주파 성분은 주로 상승 에지(rising edge)나 하강 에지(falling edge)에서 나타나게 되는데, 프리엠퍼시스 기법은 에지 부분에서 신호의 크기를 채널에서 감쇄되는 만큼 늘리는 것이라고 할 수 있다.
도 1은 종래기술에 따른 차동 신호 구동 방식의 출력 드라이버에 형성된 프리엠퍼시스 회로를 나타내는 도면이다.
도 1을 참고하면 종래기술에 따른 프리엠퍼시스 회로는 제1프리엠퍼시스회로(110)와 제2프리엠퍼시스회로(130)로 구성된다.
제1프리엠퍼시스회로(110)는 제1 전압(VDD)과 제2 전압(GND) 사이의 범위에서 동작하는 4개의 스위칭 트랜지스터(111~114)로 구성된다.2개의 스위칭 트랜지스터(111, 112)는 PMOS 트랜지스터로 제1 전압(VDD)을 출력드라이버(120)로 전달하는 2단의 소스(source)로 동작하고, 2개의 스위칭 트랜지스터(113, 114)는 NMOS 트랜지스터로 출력드라이버(120)의 출력전압을 억제하는 2단의 싱크(sink)로 동작한다.
제2프리엠퍼시스회로(130)는 제1 전압(VDD)과 제2 전압(GND) 사이의 범위에서 동작하는 4개의 스위칭 트랜지스터(131~134)로 구성된다. 2개의 스위칭 트랜지스터(131, 132)는 PMOS 트랜지스터로 제1 전압(VDD)을 출력드라이버(120)로 전달하는 2단의 소스(source)로 동작하고, 2개의 스위칭 트랜지스터(133, 134)는 NMOS 트랜지스터로 출력드라이버(120)의 출력전압을 억제하는 2단의 싱크(sink)로 동작한다.
프리엠퍼시스 회로가 효율적으로 동작하기 위해서는 소스로 동작할 때에는 소스로만 동작하고 싱크로 동작할 때에는 싱크로만 동작해야 한다.
그러나 도 1에 도시된 프리엠퍼시스 회로의 경우 2개의 입력신호(IN1, IN2)를 사용하여 4개의 트랜지스터를 제어함으로써 소스 동작 또는 싱크 동작 시 원치 않는 전류가 흘러 프리엠퍼시스 효과를 반감시키는 원인이 된다.
도 2는 종래기술에 따른 프리엠퍼시스 회로의 스위칭 트랜지스터에 흐르는 전류를 나타내는 도면이다.
도 2의 (a)는 소스로 동작하는 스위칭 트랜지스터(112)에 흐르는 전류를 나타내는 도면이고, 도 2의 (b)는 싱크로 동작하는 스위칭 트랜지스터(113)에 흐르는 전류를 나타내는 도면이다.
도 2를 참조하면 종래기술에 따른 프리엠퍼시스 회로는 소스로 동작하는 스위칭 트랜지스터(112)와 싱크로 동작하는 스위칭 트랜지스터(113)에서 소스 전류 및 싱크 전류가 동시에 흐르는 것을 알 수 있다.
이와 같이 종래기술에 따른 프리엠퍼시스 회로는 2개의 입력신호(IN1, IN2)를 사용하여 4개의 트랜지스터를 제어함으로써 소스와 싱크를 각각 제어할 수 없다. 따라서 소스로 동작하는 트랜지스터에 싱크 전류가 흐르고 싱크로 동작하는 트랜지스터에 소스 전류가 흐르게 되어 프리엠퍼시스 효과가 반감되는 문제가 있다.
또한 종래의 프리엠퍼시스 회로는4개의 트랜지스터를 사용함으로써 트랜지스터에 따른 기생 저항 및 기생 커패시터 값에 의해 부하(load)값이 증가하여 스위칭 속도가 느려지는 단점이 있다.
한편 종래의 프리엠퍼시스 회로는 미리 정해진 지연 시간에 따라 프리엠퍼시스 전류의 공급 시간이 결정되므로 전송선의 부하 값에 따라 과도한 프리엠퍼시스가 적용될 수도 있고, 너무 적은 프리엠퍼시스가 적용될 수도 있어서 프리엠퍼시스 전류를 능동적으로 조절하여 공급하는 것이 어려운 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 프리엠퍼시스 회로를 동작시키는데 필요한 스위칭 트랜지스터의 수를 줄여 기생 저항 및 기생 커패시터를 감소시키고, 각각의 스위칭 트랜지스터를 제어하는 각각의 프리엠퍼시스 제어신호를 공급함으로써 원하지 않는 전류의 발생을 방지할 수 있는 프리엠퍼시스 회로 및 이를 구비한 차동 전류 신호전송 시스템을 제공하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명에 의한 프리엠퍼시스 회로는, 차동입력신호의 논리연산으로 생성된 제1내지 제4 프리엠퍼시스 제어신호에 응답하여 출력드라이버의 출력노드에 프리엠퍼시스 출력전류를 전달하는 프리엠퍼시스 회로로서, 제1전압(VDD) 및 제2 전압(GND)의 범위에서 구동되며 상기 제1프리엠퍼시스 제어신호 및 제2프리엠퍼시스 제어신호에 응답하여 생성한 제1프리엠퍼시스 출력전류를 상기 출력드라이버의 제1 출력노드로 출력하는 제1 프리엠퍼시스 회로 및 상기 제1전압(VDD) 및 제2전압(GND)의 범위에서 구동되며 상기 제3프리엠퍼시스 제어신호 및 제4프리엠퍼시스 제어신호에 응답하여 생성한 제2프리엠퍼시스 출력전류를 상기 출력드라이버의 제2 출력노드로 출력하는 제2 프리엠퍼시스 회로를 포함하는 것을 특징으로 한다.
상기 다른 기술적 과제를 이루기 위한 본 발명의 일 실시예에 따른 프리엠퍼시스 회로를 구비한 차동 전류 신호전송 시스템은, 차동 입력신호를 입력 받아, 지연된 차동 입력신호 및 프리엠퍼시스 제어신호를 생성하는 프리엠퍼시스 제어신호 생성부, 상기 지연된 차동 입력신호에 응답하여 생성한 출력신호를 출력노드로 출력하는 출력드라이버 및 상기 프리엠퍼시스 제어신호에 응답하여 생성한 프리엠퍼시스 출력전류를 상기 출력노드로 출력하는 프리엠퍼시스 회로를 포함하는 것을 특징으로 한다.
상기 다른 기술적 과제를 이루기 위한 본 발명의 다른 실시예에 따른 프리엠퍼시스 회로를 구비한 차동 전류 신호전송 시스템은, 차동 입력신호 및 차동 제어신호를 입력받아, 지연된 차동 입력신호 및 프리엠퍼시스 제어신호를 생성하는 프리엠퍼시스 제어신호 생성부, 상기 지연된 차동 입력신호에 응답하여 출력신호를 생성하여 출력노드로 출력하는 출력드라이버 상기 프리엠퍼시스 제어신호에 응답하여 생성한 프리엠퍼시스 출력전류를 상기 출력노드로 출력하는 프리엠퍼시스 회로, 고전원전압(VH)인 기준전압을 생성하여 출력하는 더미부 및 상기 출력신 및 상기 기준전압을 비교하여 상기 차동 제어신호를 생성하여 상기 프리엠퍼시스 제어신호 생성부로 제공하는 비교부를 포함하는 것을 특징으로 한다.
본 발명에 의한 프리엠퍼시스 회로 및 이를 구비한 차동 전류 신호전송 시스템에 의하면 회로의 동작에 필요한 스위칭 트랜지스터의 수를 줄임으로써 트랜지스터에 따른 기생 저항 및 기생 커패시터를 감소시킬 수 있고 이를 통해 스위칭 속도를 향상시킬 수 있는 장점이 있다.
또한 각각의 프리엠퍼시스 제어신호를 통해 각각의 스위칭 트랜지스터를 제어함으로써 원하지 않는 전류의 발생을 방지하고, 프리엠퍼시스 출력전류를 능동적으로 조절하여 공급함으로써 프리엠퍼시스 성능을 더욱 향상시킬 수 있는 효과가 있다.
도 1은 종래기술에 따른 차동 전류 신호방식의 출력 드라이버에 형성된 프리엠퍼시스 회로를 나타내는 도면이다.
도 2는 종래기술에 따른 프리엠퍼시스 회로의 트랜지스터에 흐르는 전류를 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 프리엠퍼시스 회로 및 이를 구비한 차동 전류 신호전송 시스템의 구성을 나타내는 도면이다.
도 4는 본 발명의 다른 일 실시예에 따른 프리엠퍼시스 회로 및 이를 구비한 차동 전류 신호전송 시스템의 구성을 나타내는 도면이다.
도 5는 본 발명에 따른 프리엠퍼시스 회로의 스위칭 트랜지스터에 흐르는 전류를 나타내는 도면이다.
도 6은 본 발명에 따른 차동 전류 신호전송 시스템의 프리엠퍼시스 제어신호 생성부의 구성을 나타내는 도면이다.
도 7은 본 발명에 따른 차동 전류 신호전송 시스템에 있어서 프리엠퍼시스 회로의 전체적인 타이밍을 나타내는 도면이다.
도 8은 본 발명의 다른 일 실시예에 따라 능동적으로 프리엠퍼시스 전류를 공급할 수 있는 차동 전류 신호전송 시스템의 구성을 나타내는 도면이다.
도 9는 도 8에 도시된 차동 전류 신호전송 시스템의 프리엠퍼시스 제어신호 생성부의 구성을 나타내는 도면이다.
도 10은 도 8에 도시된 차동 전류 신호전송 시스템의 더미부의 구성을 나타내는 도면이다.
도 11은 도 8에 도시된 차동 전류 신호전송 시스템에 있어서 프리엠퍼시스 회로의 전체적인 타이밍을 나타내는 도면이다.
도 12는 도 8에 도시된 차동 전류 신호전송 시스템에 있어서 전송선의 부하 값이 설계 값과 동일한 경우의 출력신호의 파형을 나타내는 도면이다.
도 13은 도 8에 도시된 차동 전류 신호전송 시스템에 있어서 전송선의 부하 값이 설계 값 보다 작은 경우의 출력신호의 파형을 나타내는 도면이다.
도 14는 도 8에 도시된 차동 전류 신호전송 시스템에 있어서 전송선의 부하 값이 설계 값 보다 큰 경우의 출력신호의 파형을 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 보다 상세히 설명하도록 한다. 본 명세서의 설명 과정에서 이용되는 숫자, 예를 들면, 제1, 제2 등은 동일 또는 유사한 개체를 구분하기 위한 식별 기호에 불과하다.
도 3은 본 발명의 일실시 예에 따른 프리엠퍼시스 회로를 구비한 차동 전류 신호전송 시스템의 구성을 나타내는 도면이다.
도 3을 참고하면 본 발명의 일실시 예에 따른 프리엠퍼시스 회로를 구비한 차동 전류 신호전송 시스템은 프리엠퍼시스 제어신호 생성부(310), 출력드라이버(320) 및 프리엠퍼시스 회로(330. 340)를 구비한다.
상기 프리엠퍼시스 제어신호 생성부(310)는 차동 입력신호를 입력받아 지연된 차동 입력신호를 생성하는 지연회로(311)와, 차동 입력신호를 논리연산하여 프리엠퍼시스 제어신호를 생성하는 제어신호생성회로(312)을포함한다.
상기 출력드라이버(320)는 지연된 차동 입력신호에 응답하여 출력신호를 생성하여 출력노드로 각각 출력한다.
상기 프리엠퍼시스 회로(330. 340)는 제1 프리엠퍼시스 회로(330) 및 제2 프리엠퍼시스 회로(340)를 포함하며, 프리엠퍼시스 제어신호 생성부(310)에서 생성된 프리엠퍼시스 제어신호에 응답하여 프리엠퍼시스 출력전류를 생성하여 출력노드(N1, N2)로 출력한다.
제1 프리엠퍼시스 회로(330)는 제1 전압(VDD) 및 제2 전압(GND)의 범위에서 구동되며 제1 프리엠퍼시스 제어신호(con1) 및 제2 프리엠퍼시스 제어신호(con2)에 응답하여 제1프리엠퍼시스 출력전류를 생성하여 제1 출력노드(N1)로 출력한다. 제1 프리엠퍼시스 회로(330)는 제1 스위치(SW1) 및 제2 스위치(SW2)를 구비한다. 제1 스위치(SW1)는 제1단자가 제1 전압(VDD)에 연결되고 제2단자가 제1 출력노드(N1)에 연결되며 제어단자에 제1 프리엠퍼시스 제어신호(con1)가 인가된다. 제2 스위치(SW2)는 제1단자가 제1 출력노드(N1)에 연결되고 제2단자가 제2 전압(GND)에 연결되며 제어단자에 제2 프리엠퍼시스 제어신호(con2)가 인가된다.
제2 프리엠퍼시스 회로(340)는 제1 전압(VDD) 및 제2 전압(GND)의 범위에서 구동되며 제3 프리엠퍼시스 제어신호(con3) 및 제4 프리엠퍼시스 제어신호(con4)에 응답하여 제2프리엠퍼시스 출력전류를 생성하여 제2 출력노드(N2)로 출력한다. 제2 프리엠퍼시스 회로(340)는 제3 스위치(SW3) 및 제4 스위치(SW4)를 구비한다. 제3 스위치(SW3)는 제1단자가 제1 전압(VDD)에 연결되고 제2단자가 제2 출력노드(N2)에 연결되며 제어단자에 제3 프리엠퍼시스 제어신호(con3)가 인가된다.제4 스위치(SW4)는 제1단자가 제2 출력노드(N2)에 연결되고 제2단자가 제2 전압(GND)에 연결되며 제어단자에 제4 프리엠퍼시스 제어신호(con4)가 인가된다.
제1 스위치(SW1) 및 제4 스위치(SW4)와 제2 스위치(SW2) 및 제3 스위치(SW3)는 서로 상보적으로 동작한다. 즉, 제1 스위치(SW1) 및 제4 스위치(SW4)가 턴 온 될 때 제2스위치(SW2) 및 제3스위치(SW3)는 턴 오프 된다. 제1스위치(SW1) 및 제4 스위치(SW4)가 턴 오프 될 때 제2 스위치(SW2) 및 제3 스위치(SW3)는 턴 온 된다. 제1스위치(SW1) 내지 제4스위치(SW4)는 모스 트랜지스터로 구현될 수 있지만 이에 한정되는 것은 아니다.
도 4는 본 발명의 다른 실시 예에 따른 프리엠퍼시스 회로 및 이를 구비한 차동 전류 신호전송 시스템의 구성을 나타내는 도면이다.
도 4에 도시된 바와 같이 본 발명의 다른 실시 예에 따른 프리엠퍼시스 회로(330,340)는 필요에 따라 제1 스위치(SW1) 내지 제4 스위치(SW4)의 단자와 제1 전압(VDD) 또는 제2 전압(GND) 사이에 정전류원(331,332,341,342)을 연결하여 일정한 전류를 공급할 수도 있다.
즉, 본 발명의 다른 실시 예에 따른 프리엠퍼시스 회로는, 도3의 프리엠퍼시스 회로에 제1전류원(331) 내지 제4전류원(342)을 더 구비할 수 있다. 제1전류원(331)은 제1스위치(SW1)의 제1단자 및 제1 전압(VDD) 사이에 형성되고, 제2전류원(332)은 제2스위치(SW2)의 제2단자 및 제2 전압(GND) 사이에 형성된다. 제3전류원(341)은 제3스위치(SW3)의 제1단자 및 제1 전압(VDD) 사이에 형성되고, 제4전류원(342)은 제4스위치(SW4)의 제2단자 및 제2 전압(GND) 사이에 형성된다. 제1스위치(SW1) 내지 제4스위치(SW4)는 모스 트랜지스터로 구현될 수 있다.
기타 프리엠퍼시스 제어신호 생성부(310), 출력드라이버(320), 제1프리엠퍼시스 회로(330), 제2프리엠퍼시스 회로(340) 등은 도3의 설명으로부터 당업자가 용이하게 이해할 수 있는 것이므로 상세한 설명은 생략한다.
도 5는 본 발명의 실시예에 따른 프리엠퍼시스 회로의 스위치에 흐르는 전류를 나타내는 도면이다.
도 5의 (a)는 소스로 동작하는 제1 스위치(SW1)에 흐르는 전류를 나타내는 도면이고, 도 2의 (b)는 싱크로 동작하는 제2 스위치(SW2)에 흐르는 전류를 나타내는 도면이다.
도 5를 도 2와 비교하면 살펴보면 본 발명의 실시예에 따른 프리엠퍼시스 회로의 경우 제1 스위치(SW1) 및 제2 스위치(SW2)는 각각 한 개씩의 제어신호에 의해 동작하므로 소스로 동작할 경우 또는 싱크로 동작하는 경우 다른 쪽 스위치에는 불필요한 전류가 흐르지 않음을 알 수 있다.
도 6은 본 발명에 따른 차동 전류 신호전송 시스템의 프리엠퍼시스 제어신호 생성부의 구성을 나타내는 도면이다.
도 6에 도시된 바와 같이 본 발명에 따른 프리엠퍼시스 제어신호 생성부(310)는 지연회로(311) 및 제어신호 생성회로(312)를 포함한다.
상기 지연회로(311)는 차동 입력신호를 입력 받아 지연된 차동 입력신호를 생성하는 제1버퍼(311-1) 및 제2버퍼(311-2)를 구비한다.
상기 제어신호 생성회로(312)는 차동 입력신호를 입력 받아 프리엠퍼시스 제어신호를 생성하는 것으로, 제1논리회로부(312-1), 제2논리회로부(312-2), 제3버퍼(312-3), 제1인버터(312-4), 제4버퍼(312-5) 및 제2인버터(312-6)를 구비한다.
상기 제1논리회로부(312-1)는, 제1단자가 제2 차동 입력신호(INN)에 연결된 제5버퍼(312-1a) 및 제1입력 단자에 제1 차동 입력신호(INP)가 입력되고 제2입력단자에 제5버퍼(312-1a)의 출력신호가 입력되며, 이를 낸드 연산하여 제1 차동 에지 신호(INP_edge)를 출력하는 제1 낸드게이트(312-1b)를 구비한다. 즉, 제1논리회로부(312-1)는 제1 차동 입력신호(INP) 및 제2 차동 입력신호(INN)를 입력 받아 제1 차동 에지 신호(INP_edge)를 생성한다.
상기 제2논리회로부(312-2)는, 제1단자가 제1차동 입력신호(INP)에 연결된 제6버퍼(312-2a) 및 제1입력 단자에 제2차동 입력신호(INN)가 입력되고 제2입력단자에 제6버퍼(312-2a)의 출력신호가 입력되며, 이를 낸드 연산하여 제2 차동 에지 신호(INN_edge)를 출력하는 제2 낸드게이트(312-2b)를 구비한다. 즉, 제2논리회로부(312-2)는 제1 차동 입력신호(INP) 및 제2 차동 입력신호(INN)를 입력받아 제2차동 에지 신호(INN_edge)를 생성한다.
상기 제3버퍼(312-3)는 제1 차동 에지 신호(INP_edge)를 입력 받아 이를 지연시켜 제1 프리엠퍼시스 제어신호(Con1)를 출력하고, 상기 제1인버터(312-4)는 제1 차동 에지 신호(INP_edge)를 입력 받아 이를 반전 지연시켜 제4프리엠퍼시스 제어신호(Con4)를 출력한다.
상기 제4버퍼(312-5)는 제2 차동 에지 신호(INN_edge)를 입력 받아 이를 지연시켜 제3 프리엠퍼시스 제어신호(Con3)를 출력하고, 상기 제2인버터(312-6)는 제2 차동 에지 신호(INN_edge)를 입력 받아 이를 반전 지연시켜 제2 프리엠퍼시스 제어신호(Con2)를 출력한다.
제3버퍼(312-3), 제1인버터(312-4), 제4버퍼(312-5) 및 제1인버터(312-6)는 동일한 지연 시간을 가지는 것이 바람직하다.
도 7은 본 발명의 실시 예에 따른 차동 전류 신호전송 시스템에 있어서 프리엠퍼시스 회로의 전체적인 타이밍을 나타내는 도면이다.
도 6 및 도 7을 참고하면 본 발명의 실시 예에 따른 프리엠퍼시스 제어신호 생성부(310)는 차동 입력신호를 입력 받아, 지연된 차동 입력신호 및 프리엠퍼시스 제어신호를 생성한다.
제 1 차동 입력신호(INP) 및 제 2차동 입력신호(INN)가 입력되면 프리엠퍼시스 제어신호 생성부(310)의 지연회로(311)에서는 이를 정해진 지연시간 만큼 지연시켜, 지연된 차동 입력신호를 생성하여 출력드라이버(320)로 전달한다.
한편 프리엠퍼시스 제어신호 생성부 (310)에서는 제 2차동 입력신호(INN)를 제 5 버퍼(312-1a)에 의해 제 5버퍼의 지연시간(delay_5)만큼 지연시킨 신호와 제 1차동 입력신호(INP)를 낸드연산하여 제 1차동 에지 신호(INP_edge)를 생성한다. 또한 프리엠퍼시스 제어신호 생성부(310)에서는 제 1차동 입력신호(INP)를 제 6버퍼(312-2a)에 의해 제 6버퍼의 지연시간(delay_6)만큼 지연시킨 신호와 제2차동 입력신호(INN)를 낸드연산하여 제2차동 에지 신호(INN_edge)를 생성한다.
제1차동 에지 신호(INP_edge)는 제 1차동 입력신호(INP)의 상승 에지(rising edge)보다 제1 낸드게이트(312-1b)의 지연시간(delay_n1) 만큼 지연된 시점에서 로직 레벨 로우(low)로 변경되어 제 5버퍼의 지연시간(delay_5) 만큼 유지되고 다시 로직 레벨 하이(high)로 된다. 제2차동 에지 신호(INN_edge)는 제2차동 입력신호(INN)의 상승 에지(rising edge)보다 제2 낸드게이트(312-2b) 지연시간(delay_n2) 만큼 지연된 시점에서 로직 레벨 로우(low)로 변경되어 제6버퍼의 지연시간(delay_)만큼 유지되고 다시 로직 레벨 하이(high)가 된다.
제1프리엠퍼시스 제어신호(con1)는 제1차동 에지신호(INP_edge)가 제3버퍼(312-3)를 통하여 지연된 신호이며, 제4 프리엠퍼시스 제어신호(con4)는 제1 차동 에지신호(INP_edge)가 제1인버터(312-4)에 의해서 반전 지연된 신호이다.
제2 프리엠퍼시스 제어신호(con2)는 제2 차동 에지신호(INN_edge)가 제4버퍼(312-4)를 통하여 지연된 신호이며, 제3 프리엠퍼시스 제어신호(con3)는 제2 차동 에지신호(INN_edge)가 제2인버터(312-5)에 의해서 반전 지연된 신호이다.
지연된 차동 입력신호는 차동 입력신를 각각 제1버퍼(311-1) 및 제2버퍼(311-2)를 통하여 지연시킨 신호이다. 이와 같이 차동 입력신호를 지연시키는 것은 프리엠퍼시스 제어신호 생성부(310)에서 프리엠퍼시스 제어신호를 생성하고 이를 출력드라이버(320)에 공급할 때 정확한 타이밍에 출력드라이버 입력을 공급해 주기 위함이다.
이때 제1버퍼(311-1) 및 제 2버퍼(311-2)의 지연시간은 프리엠퍼시스 제어신호 생성부(310)에 차동 입력신호(INP, INN)가 입력되어 프리엠퍼시스 제어신호가 생성되는데 소요되는 로직 지연시간(logic delay)과 동일한 값을 갖는다.
즉, 로직 지연시간은 제1 낸드게이트(312-1b)의 지연시간(delay_n1)에 제3버퍼(312-3) 의 지연시간(delay_3)또는 제1인버터(312-4)의 지연시간(delay_inv1)을 합한 것과 동일하다. 또한, 로직 지연시간은 2낸드게이트(312-2b)의 지연시간(delay_n2)에 제4버퍼(312-5)의 지연시간(delay_4) 또는 제2인버터(312-6)의 지연시간(delay_inv2)을 합한 것과 동일하다.
이때 제1인버터(312-4)의 지연시간(delay_inv1)은 제3버퍼(312-3)의 지연시간(delay_3)과 동일하게 설계하고, 제2인버터(312-6)의 지연시간(delay_inv2)은 제4버퍼(312-5)의 지연시간(delay_4)과 동일하게 설계하는 것이 바람직하다.
한편, 제 1 차동 입력신호(INP)의 상승 에지 및 제 2차동 입력신호(INN)의 하강 에지가 입력된 경우, 제어신호 생성회로(312)는 이를 논리연산하여 로직 로우(low)의 제1 프리엠퍼시스 제어신호(Con1) 및 로직 하이(high)의 제4 프리엠퍼시스 제어신호(Con4)를 생성하여 프리엠퍼시스 회로(330, 340)에 전달한다 . 이때 제1프리엠퍼시스 회로(330)의 제1 스위치(SW1)는 턴 온 되어 소스로 작용하여 제1출력노드(N1)에 제1 전압(VDD)에 의한 출력전류가 공급된다. 제2프리엠퍼시스 회로(340)의 제4 스위치(SW4)가 턴 온 되어 싱크로 작용하여 제2출력노드(N2)로부터 출력전류가 그라운드로 싱크된다.
제1 차동 입력신호(INP)의 하강 에지 및 제 2차동 입력신호(INN)의 상승 에지가 입력된 경우, 제어신호 생성회로(312)는 이를 논리연산하여 로직 하이(high)의 제2 프리엠퍼시스 제어신호(Con2) 및 로직 로우(low)의 제3 프리엠퍼시스 제어신호(Con3)를 생성하여 프리엠퍼시스 회로(330, 340)에 전달한다.
이때 제1프리엠퍼시스 회로(330)의 제2 스위치(SW2)는 턴 온 되어 싱크로 작용하여 제1출력노드(N1)로부터 출력전류가 그라운드로 싱크된다.
또한, 제2프리엠퍼시스 회로(340)의 제3 스위치(SW3)가 턴 온 되어 소스로 작용하여 제2출력노드(N2)에 제1 전압(VDD)에 의한 출력전류가 공급된다.
이와 같이 제1프리엠퍼시스 회로(330) 및 제2프리엠퍼시스 회로(340)는 각각 소스(source)로 동작하는 스위치와 싱크(sink)로 동작하는 스위치 각각을 별개의 프리엠퍼시스 제어신호로 제어함으로써, 소스로 동작하는 경우 또는 싱크로 동작하는 경우에 있어서 다른 쪽으로 전류가 흘러 들어가지 않아서 원치 않는 전류가 흐르는 것을 방지할 수 있다.
보통 프리엠퍼시스 회로는 출력 드라이버의 출력노드에 전류를 공급하는 동작을 하면서 출력드라이버의 출력신호의 상승시간 및 하강시간을 줄여주는 역할을 한다. 이때 프리엠퍼시스 전류의 양과 시간에 따라 프리엠퍼시스 효과가 달라지게 된다. 다만 프리엠퍼시스 전류의 양과 시간이 클수록 프리엠퍼시스 성능이 커지는 것은 아니며 전송선의 신호 감쇄의 정도에 따라 능동적으로 프리엠퍼시스 전류를 공급해 주는 것이 필요하다.
도 8은 본 발명의 다른 일 실시예에 따라 능동적으로 프리엠퍼시스 전류를 공급할 수 있는 차동 전류 신호전송 시스템의 구성을 나타내는 도면이다.
도 8을 참고하면 본 발명의 다른 일 실시예에 따른 프리엠퍼시스 회로를 구비한 차동 전류 신호전송 시스템(500)은 프리엠퍼시스 제어신호 생성부(510), 출력드라이버(520) 및 프리엠퍼시스 회로(530. 540), 더미부(550) 및 비교부(560)를 포함한다.
상기 프리엠퍼시스 제어신호 생성부(510)는 차동 입력신호 및 차동 제어신호를 입력받아, 지연된 차동 입력신호 및 프리엠퍼시스 제어신호를 생성한다.
상기 출력드라이버(520)는 지연된 차동 입력신호에 응답하여 출력신호를 생성하여 출력노드로 출력한다.
상기 프리엠퍼시스 회로(530, 540)는 프리엠퍼시스 제어신호 생성부(510)에서 생성된 프리엠퍼시스 제어신호에 응답하여 프리엠퍼시스 출력전류를 생성하여 출력노드로 출력한다. 도 8에 도시된 프리엠퍼시스 회로(530, 540)는 도 3에 도시된 프리엠퍼시스 회로(330, 340)와 동일한 것이므로 상세한 설명은 생략하기로 한다.
상기 더미부(550)는 제1 전압(VDD)과 제2 전압(GND)을 입력 받아 저전원전압(VL)과 고전원전압(VH)을 생성하여 고전원전압(VH)을 출력하며 상기 고전원전압(VH)은 비교부(560)의 기준전압으로 사용된다.
상기 비교부(560)는 제1비교기(561) 및 제2비교기(562)를 구비하고, 출력신호)와 더미부(550)에서 출력된 고전원전압(VH)인 기준전압을 비교하여 차동 제어신호를 생성하여 프리엠퍼시스 제어신호 생성부(510) 및 상기 더미부(550)에 전달한다.
제1비교기(561)는 반전단자(-)에 제1 출력신호(OUTP)가 입력되고 비반전단자(+)에 고전원전압(VH)인 기준전압이 입력된다. 이때 기준전압이 제 1 출력신호(OUTP)보다 더 큰 값이면 로직 레벨 하이(high)의 제1 차동 제어신호(Con_P)를 생성하고, 기준전압이 제 1 출력신호(OUTP)보다 더 작은 값이면 로직 레벨 로우(low)의 제1 차동 제어신호(Con_P)를 생성한다.
제2비교기(562)는 반전단자(-)_에 제 2 출력신호(OUTN)가 입력되고 비반전단자(+)에 고전원전압(VH)인 기준전압이 입력된다. 이때 기준전압이 제 2 출력신호(OUTN)보다 더 큰 값이면 로직 레벨 하이(high)의 제2 차동 제어신호(Con_N)를 생성하고, 기준전압이 제2 출력신호(OUTN)보다 더 작은 값이면 로직 레벨 로우(low)의 제2 차동 제어신호(Con_N)를 생성한다.
도 9는 도 8에 도시된 차동 전류 신호전송 시스템의 프리엠퍼시스 제어신호 생성부의 구성을 나타내는 도면이다.
도 9에 도시된 바와 같이 본 발명의 다른 일 실시예에 따른 프리엠퍼시스 제어신호 생성부(510)는 지연회로(511) 및 제어신호 생성회로(512)를 구비한다.
상기 지연회로(511)는 제1 차동 입력신호(INP)를 입력 받아 지연된 제1 차동 입력신호(D_INP)를 생성하는 제1버퍼(511-1) 및 제2 차동 입력신호(INN)를 입력 받아 지연된 제2 차동 입력신호(D_INN)를 생성하는 제2버퍼(511-2)를 구비한다.
상기 제어신호 생성회로(512)는 차동 입력신호 및 차동 제어신호를 입력받아 프리엠퍼시스 제어신호를 생성하는 것으로, 제1논리회로부(512-1), 제2논리회로부(512-2), 제3버퍼(512-3), 제1인버터(512-4), 제4버퍼(512-5), 제2인버터(512-6), 제1풀업스위치(PU_SW1), 제1 풀다운 스위치(PD_SW1), 제2풀업스위치(PU_SW2) 및 제2 풀다운 스위치(PD_SW2)를 구비한다.
상기 제1논리회로부(512-1)는, 제1단자가 제2 차동 입력신호(INN)에 연결된 제5버퍼(512-1a) 및 제1입력 단자에 제1 차동 입력신호(INP)가 입력되고 제2입력단자에 제5버퍼(512-1a)의 출력신호가 입력되며, 이를 낸드 연산하여 제1 차동 에지 신호(INP_edge)를 출력하는 제1 낸드게이트(512-1b)를 포함한다. 즉, 제1논리회로부(512-1)는 제1 차동 입력신호(INP) 및 제2 차동 입력신호(INN)를 논리연산하여 제1 차동 에지 신호(INP_edge)를 생성한다.
상기 제2논리회로부(512-2)는, 제1단자가 제1차동 입력신호(INP)에 연결된 제6버퍼(512-2a) 및 제1입력 단자에 제2차동 입력신호(INN)가 입력되고 제2입력단자에 제6버퍼(512-2a)의 출력신호가 입력되며, 이를 낸드 연산하여 제2 차동 에지 신호(INN_edge)를 출력하는 제2 낸드게이트(312-2b)를 구비한다. 즉, 제2논리회로부(312-2)는 제1 차동 입력신호(INP) 및 제2 차동 입력신호(INN)를 논리연산하여 제2차동 에지 신호(INN_edge)를 생성한다.
상기 제3버퍼(512-3)는 제1 차동 에지 신호(INP_edge)를 입력 받아 이를 지연시켜 제1 프리엠퍼시스 제어신호(Con1)를 출력하고, 상기 제1인버터(512-4)는 제1 차동 에지 신호(INP_edge)를 입력 받아 이를 반전시켜 제4프리엠퍼시스 제어신호(Con4)를 출력한다. 상기 제4버퍼(512-5)는 제2 차동 에지 신호(INN_edge)를 입력받아 이를 지연시켜 제3 프리엠퍼시스 제어신호(Con3)를 출력하고, 상기 제2인버터(512-6)는 제2 차동 에지 신호(INN_edge)를 입력 받아 이를 반전시켜 제2 프리엠퍼시스 제어신호(Con2)를 출력한다.
상기 제1 풀업 스위치(PU_SW1)는 제1단자가 제1 전압(VDD)에 연결되고 제2단자가 제3버퍼(512-3)의 출력단자에 연결되며 제어단자에 제 1차동 제어신호(Con_P)가 인가된다. 상기 제1 풀다운 스위치(PD_SW1)는 제1단자가 제1인버터(512-4)의 출력단자에 연결되고 제2단자가 제2 전압(GND)에 연결되며 제어단자에 반전된 제 1 차동 제어신호(Con_P)가 인가된다. 제 3 인버터(512-7)는 제 1 차동 제어신호(Con_P)를 반전시켜 반전된 제 1 차동 제어신호(Con_P)를 출력한다.
상기 제2 풀업 스위치(PU_SW2)는 제1단자가 제1 전압(VDD)에 연결되고 제2단자가 제4버퍼(512-5)의 출력단자에 연결되며 제어단자에 제 2차동 제어신호(Con_N)가 인가된다. 상기 제2 풀다운 스위치(PD_SW2)는 제1단자가 제2인버터(312-6)의 출력단자에 연결되고 제2단자가 제2 전압(GND)에 연결되며 제어단자에 반전된 제 2 차동 제어신호(Con_N)가 인가된다. 제 4 인버터(512-8)는 제 2 차동 제어신호(Con_N)를 반전시켜 반전된 제 2 차동 제어신호(Con_N)를 출력한다.
상기 프리엠퍼시스 제어신호 생성부(510)는 비교부(560)에서 생성된 차동 제어신호를 입력 받아 제1 풀업 스위치(PU_SW1), 제1 풀다운 스위치(PD_SW1), 제2 풀업 스위치(PU_SW2) 및 제2 풀다운 스위치(PD_SW2)를 동작시켜 프리엠퍼시스 제어신호의 펄스 폭(pulse width)을 능동적으로 변화시킨다.
상기 프리엠퍼시스 제어신호는 프리엠퍼시스 회로(530, 540)의 제1 내지 제4 스위치(SW1~SW4)의 입력으로 사용되어 출력 드라이버(520)의 출력신호에 프리엠퍼시스 출력전류를 공급하여 출력신호가 고전원전압(VH) 및 저전원전압(VL)의 범위에서 일정한 스윙 폭을 유지하면서 동작하도록 한다.
도 10은 도 8에 도시된 차동 전류 신호전송 시스템의 더미부의 구성을 나타내는 도면이다.
상기 더미부(550)는 출력드라이버(520)의 출력신호의 스윙(swing) 폭이 일정하도록 직류전압 레벨을 생성하는 역할을 하는 것으로 내부에 더미 프리엠퍼시스 제어신호 생성블록(551), 더미 출력드라이버(552), 더미 프리엠퍼시스 회로(553) 및 더미 출력드라이버(552)의 출력단에 연결된 종단저항(termination resistor; R3,R4)을 포함한다. 더미부(550)는 실제 프리엠퍼시스 동작을 하는 프리엠퍼시스 제어신호 생성부(510), 출력 드라이버(520), 제 1 프리엠퍼시스 회로(530) 및 제2 프리엠퍼시스 회로(540)와 동일한 회로로 구성될 수 있다.
더미 프리엠퍼시스 제어신호 생성블록(551)은 로직 레벨 하이(high)를 의미하는 제1 전압(VDD)과 로직 레벨 로우(low)를 의미하는 제2 전압(GND)을 입력 받아 차동 제어신호에 응답하여 일정한 전압차를 갖는 고전원전압(VH)과 저전원전압(VL)을 생성한다. 더미부(550)에서 생성된 고전원전압(VH)은 비교기(560)에서 출력 드라이버(520)의 출력신호와 비교하는 기준전압으로 사용될 수 있다.
도 11은 도 8에 도시된 차동 전류 신호전송 시스템에 있어서 프리엠퍼시스 회로의 전체적인 타이밍을 나타내는 도면이다.
도 8 내지 도 11을 참고하여 본 발명의 다른 일 실시예에 따라 능동적으로 프리엠퍼시스 전류를 공급할 수 있는 차동 전류 신호전송 시스템의 동작을 설명하기로 한다.
도 11에 도시된 바와 같이 차동 전류 신호전송 시스템에 있어서 출력드라이버(520)의 이상적인 출력(Ideal Output)은 고전원전압(VH)과 저전원전압(VL) 사이에서 일정한 스윙 폭을 갖는다. 그러나 실제의 출력(Real Output)은 과도한 프리엠퍼시스 전류의 공급으로 인하여 이상적인 직류전압(DC) 레벨인 고전원전압(VH)과 저전원전압(VL)의 범위를 넘어서게 되고, 이러한 과도한 프리엠퍼시스 전류의 공급은 오히려 데이터 전송에 악영향을 미칠 수 있다.
프리엠퍼시스 제어신호 생성부(510)에서는 제2차동 입력신호(INN)를 제5버퍼(512-1a)에 의해 제5버퍼의 지연시간(delay_5)만큼 지연시킨 신호와 제1차동 입력신호(INP)를 낸드 연산하여 제1 차동 에지 신호(INP_edge)를 생성한다. 또한 프리엠퍼시스 제어신호 생성부(510)에서는 제1차동 입력신호(INP)를 제6버퍼(512-2a)에 의해 제6버퍼의 지연시간(delay_6)만큼 지연시킨 신호와 제2차동 입력신호(INN)를 낸드 연산하여 제2 차동 에지 신호(INN_edge)를 생성한다.
제1 차동 에지 신호(INP_edge)는 제1차동 입력신호(INP)의 상승 에지(rising edge)에서 로직 레벨 로우(low)로 변경되어 제5버퍼(512-1a)의 지연시간(delay_5)동안 유지되고 다시 로직 레벨 하이(high)로 된다. 제2 차동 에지 신호(INN_edge)는 제2차동 입력신호(INN)의 상승 에지(rising edge)에서 로직 레벨 로우(low)로 변경되어 제6버퍼(512-2a)의 지연시간(delay_6)동안 유지되고 다시 로직 레벨 하이(high)로 된다. 제5버퍼(512-1a)의 지연시간(delay_5)및 제6버퍼(512-2a)의 지연시간(delay_6)은 프리엠퍼시스 전류를 공급할 수 있는 최대시간을 의미하는 것으로, 서로 동일한 값을 가지며 차동 입력신호(INP, INN)의 1비트 데이터 타임(bps)보다 작게 설계되는 것이 바람직하다.
지연된 차동 입력신호는 차동 입력신호를 각각 제1버퍼(511-1) 및 제2버퍼(511-2)를 통하여 지연시킨 신호이다. 이와 같이 차동 입력신호를 지연시키는 것은 프리엠퍼시스 제어신호 생성부(510)에서 프리엠퍼시스 제어신호를 생성하고 이를 출력드라이버(520)에 공급할 때 정확한 타이밍에 출력드라이버 입력을 공급해 주기 위함이다.
이때 제1버퍼(511-1) 및 제2버퍼(511-2)의 지연시간은 프리엠퍼시스 제어신호 생성부(510)에 차동 입력신호(INP, INN)가 입력되어 프리엠퍼시스 제어신호가 생성되는데 소요되는 로직 지연 시간과 동일한 값을 갖는다. 즉, 로직 지연 시간은 제1버퍼(511-1) 및 제2버퍼(511-2)의 지연시간에 다른 논리 게이트(512-1b, 512-2b 및 배선)에 따른 지연시간의 합일 수 있다.
본 발명의 실시예에 따른 차동 전류 신호전송 시스템에 있어서 출력 드라이버(520)는 칩 외부 저항(off chip resistor; R1, R2)이 제1 전압(VDD)과 연결되도록 형성된 전류 모드 로직(Current Mode Logic:CML)의 버퍼 구조일 수 있다. 이에 따라 더미부(550)는, 제1 전압(VDD)에 연결된 칩 내부 저항(on chip resistor)인 더미 저항(R3, R4)을 포함한다.
출력 드라이버(520)가 LVPECL(Low-Voltage Positive/pseudo Emmiter Coupled Logic), VML(Voltage Mode Logic) 및 LVDS(Low-Voltage Differential Signaling) 등인 경우에는 그 구조에 맞는 칩 외부 저항(R1, R2) 및 더미 저항(R3, R4)을 적용하는 것이 바람직하다.
도 12는 도 8에 도시된 차동 전류 신호전송 시스템에 있어서 전송선의 부하 값이 설계 값과 동일한 경우의 출력신호의 파형을 나타내는 도면이다.
도 12에 도시된 바와 같이 전송선의 부하(load) 값이 설계 시 예상했던 부하(load) 값과 동일한 경우 종래의 프리엠퍼시스 회로와 본 발명에 따른 프리엠퍼시스 회로의 출력신호(OUTP, OUTN)는 모두 고전원전압(VH)과 저전원전압(VL) 사이의 범위에서 동작한다.
도 13은 도 8에 도시된 차동 전류 신호전송 시스템에 있어서 전송선의 부하 값이 설계 값 보다 작은 경우의 출력신호의 파형을 나타내는 도면이다.
도 13에 도시된 바와 같이 전송선의 부하(load) 값이 설계 시 예상했던 부하(load) 값 보다 작은 경우 종래의 프리엠퍼시스 회로는 출력신호(OUTP, OUTN)가 고전원전압(VH) 및 저전원전압(VL)에 도달했음에도 불구하고 프리엠퍼시스 전류가 계속 공급되어 고전원전압(VH) 보다 크거나 저전원전압(VL) 보다 작은 값을 갖게 된다.
그러나 본 발명에 따른 프리엠퍼시스 회로는 출력신호를 비교부(560)로 피드백하여 프리엠퍼시스 전류의 공급 시간을 조절함으로써 출력신호가 항상 고전원전압(VH)과 저전원전압(VL) 사이의 범위에서 동작하도록 한다.
도 14는 도 8에 도시된 차동 전류 신호전송 시스템에 있어서 전송선의 부하 값이 설계 값 보다 큰 경우의 출력신호의 파형을 나타내는 도면이다.
도 14에 도시된 바와 같이 전송선의 부하(load) 값이 설계 시 예상했던 부하(load) 값 보다 큰 경우 종래의 프리엠퍼시스 회로는 미리 정해진 데이터 값에 따라 프리엠퍼시스 전류를 공급한다. 그러나 부하(load) 값이 크기 때문에 출력신호가 고전원전압(VH)에 도달하기 이전에 프리엠퍼시스 전류의 공급을 중단한다.
그러나 본 발명에 따른 프리엠퍼시스 회로는 출력신호가 고전원전압(VH)에 도달하기 전까지 계속해서 프리엠퍼시스 전류를 공급하기 때문에 상승시간(rising time) 또는 하강시간(falling time)이 다소 길어지더라도 고전원전압(VH) 및 저전원전압(VL) 값에 도달하게 된다.
이상에서 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

Claims (12)

  1. 차동입력신호의 논리연산으로 생성된 제1 내지 제4프리엠퍼시스 제어신호에 응답하여 출력드라이버의 출력노드에 프리엠퍼시스 출력전류를 전달하는 프리엠퍼시스 회로로서,
    제1전압(VDD) 및 제2 전압(GND)의 범위에서 구동되며 상기 제1프리엠퍼시스 제어신호 및 제2프리엠퍼시스 제어신호에 응답하여 생성한 제1프리엠퍼시스 출력전류를 상기 출력드라이버의 제1 출력노드로 출력하는 제1 프리엠퍼시스 회로; 및
    상기 제1전압(VDD) 및 제2전압(GND)의 범위에서 구동되며 상기 제3 프리엠퍼시스 제어신호 및 제4프리엠퍼시스 제어신호에 응답하여 생성한 제2프리엠퍼시스 출력전류를 상기 출력드라이버의 제2 출력노드로 출력하는 제2 프리엠퍼시스 회로;를 포함하는 것을 특징으로 하는 프리엠퍼시스 회로.
  2. 제 1항에 있어서,
    상기 제1 프리엠퍼시스 회로는, 제1단자가 상기 제1전압(VDD)에 연결되고 제2단자가 상기 제1 출력노드에 연결되며 제어단자에 상기 제1프리엠퍼시스 제어신호가 인가되는 제1스위치(SW1) 및 제1단자가 상기 제1 출력노드에 연결되고 제2단자가 상기 제2전압(GND)에 연결되며 제어단자에 상기 제2 프리엠퍼시스 제어신호가 인가되는 제2스위치(SW2)를 포함하고,
    상기 제2 프리엠퍼시스 회로는, 제1단자가 상기 제1전압(VDD)에 연결되고 제2단자가 제2출력노드에 연결되며 제어단자에 상기 제3 프리엠퍼시스 제어신호가 인가되는 제3스위치(SW3); 및 제1단자가 상기 제2 출력노드에 연결되고 제2단자가 상기 제2전압(GND)에 연결되며 제어단자에 상기 제4프리엠퍼시스 제어신호가 인가되는 제4스위치(SW4);를 포함하는 것을 특징으로 하는 프리엠퍼시스 회로.
  3. 제 2항에 있어서,
    상기 제1내지 제4 프리엠퍼시스 제어신호에 응답하여, 상기 제1스위치(SW1) 및 제4스위치(SW4)가 턴 온되면, 상기 제2스위치(SW2) 및 상기 제3스위치(SW3)는 턴 오프 되고, 상기 제1스위치(SW1) 및 제4스위치(SW4)가 턴 오프되면 상기 제2스위치(SW2) 및 제3스위치(SW3)는 턴 온 되는 것을 특징으로 하는 프리엠퍼시스 회로.
  4. 제 2항에 있어서,
    상기 제1스위치(SW1)의 제1단자 및 상기 제1전압(VDD) 사이에 형성된 제1전류원 상기 제2스위치(SW2)의 제2단자 및 상기 제2전압(GND) 사이에 형성된 제2전류원 상기 제3스위치(SW3)의 제1단자 및 상기 제1전압(VDD) 사이에 형성된 제3전류원 및 상기 제4스위치(SW4)의 제2단자 및 상기 제2전압(GND) 사이에 형성된 제4전류원을 더 포함하는 것을 특징으로 하는 프리엠퍼시스 회로.
  5. 차동 입력신호를 입력 받아, 지연된 차동 입력신호 및 프리엠퍼시스 제어신호를 생성하는 프리엠퍼시스 제어신호 생성부;
    상기 지연된 차동 입력신호에 응답하여 생성한 출력신호를 출력노드로 출력하는 출력드라이버; 및
    상기 프리엠퍼시스 제어신호에 응답하여 생성한 프리엠퍼시스 출력전류를 상기 출력노드로 출력하는 프리엠퍼시스 회로를 포함하는 것을 특징으로 하는 프리엠퍼시스 회로;를 구비한 차동 전류 신호전송 시스템.
  6. 제 5항에 있어서, 상기 프리엠퍼시스 제어신호 생성부는
    상기 차동 입력신호를 지연시켜 상기 지연된 차동 입력신호를 생성하는 지연회로 및 상기 차동 입력신호를 논리연산하여 상기 프리엠퍼시스 제어신호를 생성하는 제어신호 생성회로를 포함하는 것을 특징으로 하는 프리엠퍼시스 회로를 구비한 차동 전류 신호전송 시스템.
  7. 제 6항에 있어서, 상기 제어신호 생성회로는
    제1단자가 제2 차동 입력신호에 연결된 제5버퍼 및 제1입력 단자에 제1 차동 입력신호가 입력되고 제2입력단자에 상기 제5버퍼의 출력신호가 입력되어 낸드 연산하여 상기 제1 차동 에지 신호를 출력하는 제1 낸드게이트를 포함하는 제1논리회로부;
    제1단자가 제1 차동 입력신호에 연결된 제6버퍼 및 제1입력 단자에 상기 제6버퍼의 출력신호가 입력되고, 제2입력단자에 상기 제2 차동 입력신호가 입력되어 낸드 연산하여 상기 제2 차동 에지 신호를 출력하는 제2 낸드게이트를 포함하는 제2논리회로부;
    상기 제1 차동 에지 신호를 입력받아 이를 지연시켜 제1 프리엠퍼시스 제어신호를 출력하는 제3버퍼;
    상기 제1 차동 에지 신호를 입력받아 이를 반전시켜 제4 프리엠퍼시스 제어신호를 출력하는 제1인버터;
    상기 제2 차동 에지 신호를 입력받아 이를 지연시켜 제3 프리엠퍼시스 제어신호를 출력하는 제4버퍼; 및
    상기 제2 차동 에지 신호를 입력받아 이를 반전시켜 제2 프리엠퍼시스 제어신호를 출력하는 제2인버터;를 포함하는 것을 특징으로 프리엠퍼시스 회로를 구비한 차동 전류 신호전송 시스템.
  8. 제 5항에 있어서, 상기 프리엠퍼시스 회로는
    제1단자가 제1전압(VDD)에 연결되고 제2단자가 상기 출력드라이버의 제1 출력노드에 연결되며 제어단자에 제1 프리엠퍼시스 제어신호가 인가되는 제1스위치(SW1) 및 제1단자가 상기 제1 출력노드에 연결되고 제2단자가 제2전압(GND)에 연결되며 제어단자에 제2 프리엠퍼시스 제어신호가 인가되는 제2스위치(SW2)를 포함하는 제1프리엠퍼시스 회로; 및
    제1단자가 상기 제1전압(VDD)에 연결되고 제2단자가 상기 출력드라이버의 제2출력노드에 연결되며 제어단자에 제3 프리엠퍼시스 제어신호가 인가되는 제3스위치(SW3); 및 제1단자가 상기 제2 출력노드에 연결되고 제2단자가 상기 제2전압(GND)에 연결되며 제어단자에 제4 프리엠퍼시스 제어신호가 인가되는 제4스위치(SW4);를 포함하는 제2프리엠퍼시스 회로를 포함하는 것을 특징으로 하는 프리엠퍼시스 회로를 구비한 차동 전류 신호전송 시스템.
  9. 차동 입력신호 및 차동 제어신호를 입력받아, 지연된 차동 입력신호 및 프리엠퍼시스 제어신호를 생성하는 프리엠퍼시스 제어신호 생성부;
    상기 지연된 차동 입력신호에 응답하여 출력신호를 생성하여 출력노드로 출력하는 출력드라이버;
    상기 프리엠퍼시스 제어신호에 응답하여 생성한 프리엠퍼시스 출력전류를 상기 출력노드로 출력하는 프리엠퍼시스 회로;
    고전원전압인(VH)인 기준전압을 생성하여 출력하는 더미부; 및
    상기 출력신호 및 상기 기준전압을 비교하여 상기 차동 제어신호를 생성하여 상기 프리엠퍼시스 제어신호 생성부로 제공하는 비교부;를 포함하는 것을 특징으로 하는 프리엠퍼시스 회로를 구비한 차동 전류 신호전송 시스템.
  10. 제 9항에 있어서, 상기 프리엠퍼시스 제어신호 생성부는
    상기 차동 입력신호를 논리연산하여 프리엠퍼시스 제어신호를 생성하고, 상기 차동 제어신호를 입력받아 상기 프리엠퍼시스 제어신호의 펄스 폭을 변화시키는 제어신호 생성회로를 포함하는 것을 특징으로 하는 프리엠퍼시스 회로를 구비한 차동 전류 신호전송 시스템.
  11. 제 10항에 있어서, 상기 제어신호 생성회로는
    제어단자에 제1 차동 제어신호가 인가되어 제1 프리엠퍼시스 제어신호를 풀업시키는 제1 풀업 스위치(PU_SW1);
    제어단자에 반전된 제1 차동 제어신호가 인가되어 제2 프리엠퍼시스 제어신호를 풀다운시키는 제1 풀다운 스위치(PD_SW1);
    제어단자에 제 2 차동 제어신호가 인가되어 제3프리엠퍼시스 제어신호를 풀업시키는 제2 풀업 스위치(PU_SW2); 및
    제어단자에 반전된 제 2 차동 제어신호가 인가되어 제4프리엠퍼시스 제어신호를 풀다운시키는 제2 풀다운 스위치(PD_SW2);를 포함하는 것을 특징으로 하는 프리엠퍼시스 회로를 구비한 차동 전류 신호전송 시스템.
  12. 제 9항에 있어서, 상기 비교부는
    제1출력신호와 상기 기준전압을 비교하여 제1 차동 제어신호를 출력하는 제1비교기; 및
    제2출력신호와 상기 기준전압을 비교하여 제2 차동 제어신호를 출력하는 제2비교기;를 포함하는 것을 특징으로 하는 프리엠퍼시스 회로를 구비한 차동 전류 신호전송 시스템.
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