KR101285646B1 - 적층 인덕터 - Google Patents

Abstract

본 발명은 높은 인덕턴스가 얻어지고, 우수한 직류 중첩 특성을 나타내고, 저DC 바이어스시의 교류 저항을 억제할 수 있게 한 적층 인덕터이다. 전기 절연성의 자성층(22)과 도체 패턴(20)이 교대로 적층되고 상기 도체 패턴이 순차 접속됨으로써, 자성체 안에서 적층 방향으로 중첩하면서 나선상으로 주회하는 코일이 형성되고, 상기 코일의 양단이 각각 인출 도체(24)를 통해 적층체 칩 외표면에 인출되어 전극 단자(12)에 접속되어 있다. 여기에서, 코일의 내측부를 제외한 외측 전체에 걸쳐 전기 절연성의 비자성층(26)이 2층 이상, 적층체의 중심에 대해서 적층 방향으로 대칭적으로 배치되어 있다. 따라서, 코일의 내측부는 모두 자성체로 되어 있다.

적층 인덕터

Description

적층 인덕터{MULTILAYER INDUCTOR}

본 발명은 자성체 안에 코일이 매설된 구조의 적층 인덕터에 관한 것으로, 더욱 상세하게 서술하면, 코일의 내측부는 모두 자성체이며, 코일의 외측에 전기 절연성의 비자성층이 있고, 또한 이러한 비자성층이 2층 이상, 적층체의 중심에 대해서 적층 방향으로 대칭적으로 위치하고 있는 구조의 적층 인덕터에 관한 것이다. 이 적층 인덕터는 특히 고바이어스를 필요로 하는 DC-DC 컨버터용 인덕터에 유용하다.

==관련 출원의 상호 참조==

본 출원은 2005년 5월 10일자로 출원한 일본 특허 출원 2005-136911호에 기초한 우선권을 주장하고, 그 내용을 본원에 원용한다.

DC-DC 컨버터 등의 전원 회로에 사용되는 트랜스나 초크 코일 등은 이전에는 자기 코어에 코일을 권선하는 구성이 일반적이었지만, 최근의 전원 회로 부품의 소형화, 박형화의 요구에 따라, 적층 구조의 칩 부품이 개발되어 실용화되어 있다.

적층 인덕터는 전기 절연성의 자성층과 도체 패턴이 교대로 적층되고 상기 도체 패턴이 순차 접속됨으로써 자성체 안에서 적층 방향으로 중첩하면서 나선상으로 주회하는 코일이 형성되고, 상기 코일의 양단이 각각 인출 도체를 통해 적층체 칩 외표면에 인출되어 전극 단자에 접속되어 있는 구조이다. 즉, 칩형의 자성체 안에 코일이 매설되는 상태이다. 자성층이나 도체 패턴은 예를 들면 스크린 인쇄의 기법 등을 사용해서 형성되어 적층된다.

이러한 적층 인덕터는 코일의 주위가 자성체로 둘러싸여 있기 때문에, 자기 누설이 적어, 비교적 적은 권수로 필요한 인덕턴스가 얻어지는 특징이 있고, 소형화, 박형화에 적합하다. 그러나, 저DC 바이어스시에 교류 저항이 높아지고(따라서, 대기 전류에 의한 손실이 크다), 작은 코일 전류(여자(勵磁) 전류)에서도, 자성체의 자기 포화에 의해 급격한 인덕턴스의 저하가 발생한다는(즉, 직류 중첩 특성이 나쁘다) 등의 문제가 있다.

그래서, 본 출원인은 일부의 자성층 전체를 비자성층으로 치환함으로써, 적층 인덕터 안에 자기적인 갭을 개재시키고, 그것에 의해 자기 포화 레벨을 높여, 트랜스나 초크 코일 등으로서 충분한 정격 전류가 얻어지도록 한 적층 인덕터를 제안했다. 일본 특허 공개 2005-45108호 공보 참조.

확실히, 이러한 구조로 하면, 저DC 바이어스시의 교류 저항 상승의 억제, 및 직류 중첩 특성 열화의 경감에 일정한 효과가 있다. 그러나, 이들 효과는 반드시 충분하다고는 할 수 없고, 또한 코일 권수가 증가함에 따라, 그 효과가 감소하는 등 문제도 확인되었다.

본 발명이 해결하고자 하는 과제는 높은 인덕턴스가 얻어지고, 우수한 직류 중첩 특성을 나타내고, 저DC 바이어스시의 교류 저항을 억제할 수 있게 하는 것이다.

본 발명의 1형태에 의한 적층 인덕터는 전기 절연성의 자성층과 도체 패턴이 교대로 적층되고 상기 도체 패턴이 순차 접속됨으로써, 자성체 안에서 적층 방향으로 중첩하면서 나선상으로 주회하도록 형성된 코일과, 적층체 칩 외표면에 형성된 전극 단자와, 상기 코일의 양단을 각각 상기 적층체 칩 외표면의 전극 단자에 접속하는 인출 도체를 구비하고, 상기 코일의 내측부를 제외한 외측 전체에 걸쳐 전기 절연성의 비자성층이 2층 이상, 적층체의 중심에 대해서 적층 방향으로 대칭적으로 배치되어 있다.

여기에서 전기 절연성의 비자성층은 예를 들면 코일의 일부를 형성하는 도체 패턴의 층과 그것에 적층 방향으로 간격을 두고 겹쳐지는 도체 패턴의 층 사이, 및 코일의 외측으로 넓어지도록 자성층 대신에 형성하는 것이 좋지만, 코일의 일부를 형성하는 도체 패턴을 둘러싸도록 상기 도체 패턴과 동일 평면에 자성층 대신에 형성하도록 해도 좋다.

직류 중첩 전류의 증가에 의한 인덕턴스의 저하는 직류 전류의 증가에 의해 코일로부터 발생하는 자속이 증가하여, 자성체를 포화시킴으로써 발생한다. 자성체의 포화를 억제하기 위해서는, 자속이 통과하는 단면적을 감소시키는 것이 유효하다. 단, 자속이 통과하는 단면적의 저하는 결과적으로 인덕턴스의 저하를 초래한다. 자속이 통과하는 단면적을 감소시키기 위해서 자성체가 아닌 것, 즉 비자성체를 자성층 대신에 배치하지만, 인덕턴스의 저하를 최소한으로 하여, 직류 중첩 특성을 향상시키기 위해서는, 그 위치 및 그 형상이 중요해진다.

본 발명의 적층 인덕터에서는 코일의 내측부를 제외한 외측 전체에 전기 절연성의 비자성층이 넓어지고, 또한 이러한 비자성층이 2층 이상, 적층체의 중심에 대해서 적층 방향으로 대칭적으로 위치하도록 구성한다. 구체적으로는, 상하로 간격을 두고 겹쳐지는 도체 패턴의 층 사이, 및 그것에 연결 코일의 외측을 향해서 넓어지도록 형성하거나, 혹은 도체 패턴을 둘러싸도록 상기 도체 패턴과 동일 평면에 자성층 대신에 형성한다.

이러한 구조로 함으로써, 자속이 통과하는 단면적의 감소에 의한 인덕턴스의 저하를 최소한으로 하여, 직류 중첩 특성을 향상시킬 수 있다. 또한, 저DC 바이어스시의 도체 패턴-도체 패턴 사이에 있는 자성층으로의 자속의 급격한 유입에 의한 교류 저항의 상승을 억제할 수 있다. 또한, 이 구조는 구조가 단순하기 때문에, 제조 비용의 상승을 억제할 수 있다.

도 1은 본 발명에 따른 적층 인덕터의 1실시예를 나타내는 설명도.

도 2는 본 발명의 다른 실시예를 나타내는 종단면도.

도 3은 본 발명품과 비교예의 직류 중첩 특성의 차이를 나타내는 그래프.

(도면의 주요 부분에 대한 부호의 설명)

10: 적층 인덕터 12: 전극 단자

20: 도체 패턴 22: 자성층

24: 인출 도체 26: 비자성층

28: 자성층

도 1은 본 발명에 따른 적층 인덕터의 1실시예를 나타내는 설명도이다. 도 1에 있어서, A는 외관을, B는 도체 패턴의 상면을, C는 종단면을, D는 비자성층의 구조를 각각 나타내고 있다.

이 적층 인덕터(10)는 거의 직방체상을 이루는 표면 실장용 칩 부품으로서, 거의 모두가 자성체로 이루어지는 재료 속에 코일이 매설되어 있고, 그 코일 양단이 칩 양단부에 형성되어 있는 전극 단자(12)에 접속되어 있는 구조이다(도 1의 A).

내부의 코일 구조는 거의 환상(혹은 반환상 등)의 도체 패턴(20)과 전기 절연성의 자성층(22)을 스크린 인쇄법 등에 의해 인쇄하여 교대로 적층함으로써 형성된다. 도체 패턴(20)은 자성층(22)에 의한 자성체 안에서, 적층 방향으로 중첩하면서 나선상으로 주회하도록 접속되어 코일을 형성한다. 여기에서는, 도체 패턴은 도 1의 B에 나타내는 바와 같이, 직각으로 굴곡하면서 직사각형상으로 권취되어 있다. 코일의 양단은 각각 인출 도체(24)를 통해 적층체 칩 외표면의 서로 대향하는 단면에 인출되어, 전극 단자에 접속되게 된다.

여기에서 본 발명에서는, 도 1의 C에 나타내는 바와 같이, 코일의 일부를 형성하는 도체 패턴(20)의 층과 그것에 간격을 두고 겹쳐지는 다른 도체 패턴(20)의 층 사이, 및 코일의 외측으로 넓어지도록, 자성층 대신에 전기 절연성의 비자성층(26)이 형성되고, 또한 이러한 비자성층(26)이 2층, 적층체의 중심에 대해서 적층 방향으로 대칭적으로 위치하고 있고, 이 점에 특징이 있다. 이 실시예에서는, 밑에서부터 제 1 층과 제 2 층 사이, 및 제 3 층과 제 4 층 사이에 각각 비자성층(26)을 형성하고 있다. 단, 비자성체의 층이여도, 코일의 내측은 자성체로 한다 (도 1의 D참조). 즉, 비자성층(26)을 사각 프레임상으로 하고, 그 내측은 직사각형상의 자성층(28)으로 한다. 도체 패턴(20)을 인쇄할 때, 도체 페이스트의 유입에 의한 단락 발생을 방지하기 위해서, 비자성체와 자성체의 경계는 도체 패턴(20)의 내측 윤곽선보다 1단계 작게 하여, 도체 패턴(20)이 비자성층(26)에 여유를 가지고 탑재되는 크기로 하는 것이 바람직하다.

본 발명의 구조의 적층 인덕터는 DC-DC 컨버터 등의 용도에서는 통상, 비교적 적은 코일 권수에서 요구되는 사양을 만족시킬 수 있다. 비자성층을 삽입하는 최적 위치는 코일 형상, 권수 등에 따라 적당하게 결정한다.

본 발명에 따른 적층 인덕터의 다른 실시예를 도 2에 나타낸다. 도 2의 A는 코일의 일부를 형성하는 도체 패턴(30)을 둘러싸도록, 도체 패턴(30)과 동일 평면에 자성층 대신에 전기 절연성의 비자성층(32)을 형성하고, 또한 이러한 비자성층(32)이 2층, 적층체의 중심에 대해서 적층 방향으로 대칭적으로 배치된 구조이다. 그 밖의 부분은 전기 절연성의 자성층(34)으로 구성되어 있다. 이들 각 층은 스크린 인쇄법 등에 의해 형성된다. 또한, 이 실시예도, 상기 실시예와 동일 코일 권수의 예이며, 밑에서부터 제 2 층과 제 3 층의 도체 패턴의 위치에 비자성층을 형성하고 있다.

도 2의 B는 도 2의 A에 나타내는 적층 인덕터의 변형예이며, 비자성층의 두께를 변경한 예이다. 상하로 간격을 두고 겹쳐지는 관계에 있는 도체 패턴(30)끼리 의 간격은 단락을 피하기 위해서 넓힌 쪽이(두껍게 한 쪽이) 바람직하다. 한편, 비자성층(32)의 두께를 제어해서, 얇게 하면, 인덕턴스를 높게 할 수 있다. 그래서, 도 2의 B에서는 비자성층(32)의 두께를 높은 인덕턴스가 얻어지도록 얇게 제어한 것이다. 여기에서도, 그 밖의 부분은 전기 절연성의 자성층(34)으로 구성되어 있다. 이들 각 층은 스크린 인쇄법 등에 의해 형성된다. 또한, 이 실시예도, 코일 권수가 4인 예이며, 밑에서부터 제 2 층과 제 3 층의 도체 패턴의 위치에 비자성층을 형성하고 있다.

측정 결과의 일례를 도 3에 나타낸다. 동일 치수이며, 또한 (a)~(c)의 내부 구조를 갖는 3종의 적층 인덕터에 대해서, 이들의 직류 중첩 특성을 측정했다. (a)의 본 발명품은 도 1에 나타내는 적층 인덕터와 동일한 구조이며, 2층의 비자성층이 끼워 장착되어 있지만 코일의 내측은 모두 자성체로 되어 있다. 그것에 대해서 (b) 및 (c)는 비교예이며, 모두 일본 특허 공개 2005-45108호 공보에 기재되어 있는 바와 같이 칩의 수평 단면 전면에 비자성층이 끼워 장착되어 있는 구조이며, 코일의 내측에도 비자성층이 존재하고 있다. 또한, (b)의 비교예1은 상하에 2층의 비자성층이 형성되고, (c)의 비교예2는 중앙에 1층의 비자성층이 형성되어 있다. 또한, (a)~(c)의 각 도면에 있어서, 사선으로 된 부분은 도체 패턴(코일)을, 점으로 된 부분은 비자성층을, 그 이외의 부분은 자성층을 나타내고 있다.

직류 중첩 특성이 좋다고 하는 것은 비교적 높은 인덕턴스를 높은 전류까지 유지할 수 있다고 하는 것이다. 도 3에 있어서, (a)본 발명품과 (b)비교예1을 비교하면, 본 발명품은 전체적으로(저전류로부터 고전류까지 넓은 전류 영역에서) 인덕 턴스가 높아져 있는 것을 확인할 수 있다. 또한 (a)본 발명품과 (c)비교예2를 비교하면, 본 발명품은 비교적 높은 인덕턴스를 높은 전류까지 유지할 수 있어, 직류 전류가 변화되어도 인덕턴스의 변화가 적은 것을 확인할 수 있다. 이들 측정 결과로부터, 본 발명과 같이 코일의 내측은 자속이 통과하기 쉬워지도록 자성체로 하고, 외측은 일부에 비자성층을 배치해서 자속의 통과를 제어하도록 구성함으로써 직류 중첩 특성을 개선할 수 있는 것을 알 수 있다.

또한, 코일 권수는 원하는 사양에 따라 적당하게 증감시킬 수 있다. 단, 코일 권수가 과도하게 많아지면, 제조 공정수가 늘어 비용도 높아지므로, 코일 권수는 필요 최저한으로 하는 것이 바람직하다.

본 발명에 따른 적층 인덕터는 코일의 내측은 모두 자성체이며 외측은 비자성체인 층이 2층 이상, 적층체의 중심에 대해서 적층 방향으로 대칭적으로 삽입되어 있도록 구성함으로써, 높은 인덕턴스를 나타내면서 우수한 직류 중첩 특성을 나타내고, 또한 저DC 바이어스시의 교류 저항을 낮게 억제할 수 있다. 이것에 의해, 특히 DC-DC 컨버터 등의 전원 회로나 파워 회로에 유용한 적층 인덕터가 얻어진다.

Claims (3)

1. 삭제
2. 전기 절연성의 자성층과 도체 패턴이 교대로 적층되고 상기 도체 패턴이 순차 접속됨으로써 자성체 안에서 적층 방향으로 중첩하면서 나선상으로 주회하는 코일이 형성되고, 상기 코일의 양단이 각각 인출 도체를 통해서 적층체 칩 외표면에 인출되어 전극 단자에 접속되어 있는 적층 인덕터에 있어서,

   상기 코일의 일부를 형성하는 도체 패턴의 층과 이 도체 패턴의 층에 간격을 두고 겹쳐지는 도체 패턴의 층 사이, 및 이들 도체 패턴의 층 사이에 이어져서 코일의 외측 전체로 넓어지도록 자성층 대신에 전기 절연성의 비자성층이 형성되고, 또한 이러한 비자성층이 2층 이상, 적층체의 중심에 대해서 적층 방향으로 대칭적으로 위치함으로써 코일의 내측부는 모두 자성체로서 자속이 통과하기 쉽고, 코일의 외측은 자성체의 사이에 배치된 상기 비자성층에 의해 자속의 통과가 제어되도록 한 것을 특징으로 하는 적층 인덕터.
3. 삭제

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