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KR101284795B1 - 링 발진기에 기반한 자기 타이밍 지연소자 - Google Patents

링 발진기에 기반한 자기 타이밍 지연소자 Download PDF

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KR101284795B1
KR101284795B1 KR1020100005189A KR20100005189A KR101284795B1 KR 101284795 B1 KR101284795 B1 KR 101284795B1 KR 1020100005189 A KR1020100005189 A KR 1020100005189A KR 20100005189 A KR20100005189 A KR 20100005189A KR 101284795 B1 KR101284795 B1 KR 101284795B1
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KR
South Korea
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signal
ring oscillator
logic element
clock
input signal
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KR1020100005189A
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김영우
김성운
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한국전자통신연구원
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Abstract

본 발명은 링 발진기에 기반한 자기 타이밍 지연소자에 관한 것으로, 내부에 링 발진기를 사용하고, 링 발진기의 클록신호를 기준으로 하여 입력신호를 지연시키는 플립플롭을 사용하며, 자기 타이밍 방식의 리셋 신호를 발생하여 외부의 리셋 입력이 필요치 않은 2단자 자기 타이밍 지연소자에 관한 것이다. 본 발명에 의하면, 2개의 단자만을 사용하여 기존의 2단자 지연소자와 같이 사용될 수 있으며, 적은 수의 회로소자를 사용함과 동시에 원하는 만큼의 지연시간을 확보할 수 있는 지연소자가 구현된다.

Description

링 발진기에 기반한 자기 타이밍 지연소자{Self-Timed Delay Circuit based on Ring Oscillator}
본 발명은 링 발진기에 기반한 자기 타이밍 지연소자에 관한 것이다.
보다 상세하게는, 내부에 자기 타이밍 방식의 링 발진기를 사용하고, 링 발진기의 클록신호를 기준으로 하여 입력신호를 지연시키는 플립플롭을 사용하며, 자기 타이밍 방식의 리셋 신호를 발생하여 외부의 리셋 입력이 필요치 않은 2단자 지연소자에 관한 것이다.
종래의 2단자 지연소자(two-terminal delay element)는 디지털 회로에 사용되는 지연소자 일지라도 내부가 아날로그적인 회로로 구성됨으로써, 회로의 설계 및 구현이 어렵다는 단점이 있다. 일반적인 디지털 회로에서는 이를 극복하기 위하여 복수 개의 인버터를 사용하여 구현하거나, 클록과 카운터를 사용하여 입력신호를 일정한 클록 시간만큼 지연시키는 회로 구현 방식 등이 사용된다.
하지만, 복수 개의 인버터를 사용할 경우, 충분한 지연시간을 확보하고, 최소한의 펄스 폭을 보장하기 위해서는 많은 지연소자를 사용하여야만 한다.
또한, 클록과 카운터를 사용하는 회로의 경우, 외부 클록과 리셋 입력 등, 최소 3개의 입출력 단자로 구성되어야 하기 때문에, 인버터와 같이 단순 2단자 지연소자 형태로 구현하기 어려운 문제점이 있다.
종래 기술을 살펴보면, Coralyn G. Gauvin, William K. Petty, Brian K. Herbert에 의한 미국특허 "Dual path asynchronous delay circuit(이하, Coralyn)" (등록번호:US 6255878)과 Yosaf Zafar, M. M. Ahmed에 의한 논문 "A novel FPGA compliant micropipeline(이하, Yosaf)" (IEEE Trans. on Circuits & Systems II, Vol. 52, No. 9, Sep. 2005, pp. 611-615)을 들을 수 있다.
Coralyn에 의한 미국특허의 경우, 입력신호를 직접 2개의 플립플롭 클록에 각각 인가하여 각각 상승 에지와 하강 에지를 발생시킨 후, 이를 일반적인 인버터 형태의 지연소자를 통과시켜 시간을 지연한다. 이후 지연된 2개의 상승 및 하강 에지는 최종 래치의 셋(set) 혹은 리셋(reset) 신호 입력으로 전달되어 지연된 신호를 출력한다.
Coralyn에 의한 미국특허는 시간 지연을 위하여 최초 입력단에 2개의 플립플롭을 사용하여 2개의 지연경로를 구성하고, 최종단에서 이들 2개의 지연경로를 통과한 신호를 하나의 출력 신호로 변환하는 구성을 갖는다. Coralyn에 의한 미국특허는 입력과 출력 신호 이외에 회로 전체에 대한 리셋 신호 입력을 필요로 하는 3단자 지연소자(three-terminal delay element)이며, 내부에 기존의 지연 소자를 포함하는 2개의 경로를 사용함으로써 회로의 구성이 복잡해지며, 충분한 지연시간을 확보하고자 할 경우 많은 지연소자를 사용해야 하는 단점을 가진다.
Yosaf에 의한 지연회로의 구성은 내부에 하나의 NAND 회로를 사용한 자기 타이밍 발진기를 사용하여 내부 클록을 발생시키며, 미리 정해진 수만큼 클록신호를 계수하는 카운터를 사용하여 일정시간 입력신호를 지연시키는 회로이다.
Yosaf에 의한 지연회로에 사용된 NAND 회로를 사용한 자기 타이밍 발진기는 발진 속도가 매우 빠르므로 플립플롭을 구동하기 위하여, 하나의 부가적인 래치와 다수의 부가 논리회로를 사용한 추가적인 발진회로(LSO:Latched synchronized oscillator)를 구성하여 사용하기 때문에, 그 구성이 복잡하다.
Yosaf에 의한 지연회로는 Coralyn의 경유와 유사하게 리셋신호 입력을 필요로 하는 3단자 지연소자로서 입력, 출력의 2단자 외에 리셋신호를 위한 부가적인 단자가 필요하기 때문에, 일반적으로 사용되는 2단자 입력 단순 지연소자회로에 사용할 수 없다는 단점이 존재한다.
전술한 Yosaf와 Coralyn에 의한 지연회로는 모두 외부의 리셋 단자를 필요로 하며, 정상적인 동작을 위하여는 최소 1회 이상의 외부 리셋신호가 인가되어야 한다. 그러나, 일반적인 2단자 지연소자는 이와 같은 부가적인 외부절차가 없어야 한다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 제안된 것으로서,
기존의 지연소자에서 충분한 지연시간을 확보하기 위하여 사용되는 복수 개의 인버터의 사용으로 인한 회로의 크기 증가를, 내부에 자기 타이밍에 기반한 링 발진기(ring oscillator)를 사용하여 내부 클록신호를 발생시키고, 발생된 내부 클록신호를 내부 카운터에 인가하여 정해진 클록 주기만큼 입력신호를 지연시켜줌으로써, 적은 수의 회로 소자를 사용하여 충분한 지연시간을 확보하며, 내부의 자기 타이밍에 기반한 신호를 발생하여 외부 클럭신호 및 외부 리셋신호 입력이 필요하지 않아, 일반적인 회로에서 사용되는 2단자 단순 지연 소자와 같은 동작을 가능하게 하는 지연소자를 제공하는 것을 목적으로 한다.
본 발명에 따른 자기 타이밍 지연소자는, 내부 클록신호를 발생시키는 링 발진기(Ring Oscillator); 및 상기 링 발진기에 의해 발생된 클록신호를 카운터에 인가하여 정해진 클록 주기만큼 외부 입력신호를 지연시키는 신호 지연 회로부를 구비한다.
특히, 상기 링 발진기는, 하나의 발진 조합논리소자와 하나의 래치를 구비하는 것을 특징으로 한다.
또한, 상기 발진 조합논리소자는, AND 논리소자, OR 논리소자, XOR 논리소자, NAND 논리소자, NOR 논리소자, 및 XNOR 논리소자 중 하나 이상의 논리소자를 구비하는 것을 특징으로 한다.
또한, 상기 신호 지연 회로부는, 상기 자기 타이밍 링 발진기의 출력 클록을 계수하는 카운터; 및 외부 입력신호와 외부 출력신호를 기반으로 상기 링 발진기의 시작 및 정지, 상기 카운터의 시작 및 정지를 제어하는 자기 타이밍(Self-Timed) 발생 조합논리소자를 구비하는 것을 특징으로 한다.
또한, 상기 자기 타이밍 발생 조합논리소자는, 상기 외부 입력신호와 외부 출력신호의 상태를 감지하여 상기 링 발진기의 시작 및 정지, 상기 카운터의 시작 및 정지를 제어하기 위한 내부 리셋신호를 발생시키는 것을 특징으로 한다.
또한, 상기 자기 타이밍 발생 조합논리소자는, 상기 외부 입력신호의 활성화 상태와 상기 외부 출력신호의 비활성화 상태를 감지하여 상기 내부 리셋신호를 비활성화시키고, 상기 외부 입력신호의 활성화 상태와 상기 외부 출력신호의 활성화 상태를 감지하여 상기 내부 리셋신호를 활성화시키는 것을 특징으로 한다.
또한, 상기 카운터는, 상기 외부 입력신호의 상태를 참조하여 상기 링 발진기의 출력 클록을 계수하는 것을 특징으로 한다.
또한, 상기 카운터는, 상기 외부 입력신호의 상태가 활성화되면, 상기 링 발진기의 출력 클록을 계수하는 것을 특징으로 한다.
또한, 상기 카운터는, 상기 출력 클록의 계수값이 미리 설정된 계수값을 만족하면, 상기 외부 출력신호를 활성화시키는 것을 특징으로 한다.
또한, 상기 카운터는, 상기 외부 출력신호가 활성화되면, 상기 자기 타이밍 발생 조합논리소자에 의하여 더 이상 상기 링 발진기의 클록을 계수하지 않는 것을 특징으로 한다.
또한, 상기 카운터는, 상기 외부 입력신호의 상태가 비활성화되면, 상기 외부 출력신호를 비활성화시키고, 내부 카운터값을 초기화시키는 것을 특징으로 한다.
상기 자기 타이밍 지연소자는, 하나의 입력 신호와 하나의 출력 신호 만을 사용하는 것을 특징으로 한다.
본 발명에 따르면 다음과 같은 효과를 기대할 수 있다.
일반적인 2단자 지연소자와 같이 1개의 입력단자와 1개의 출력단자의 2개 단자만을 사용하여 기존의 2단자 지연소자와 같이 사용될 수 있으며, 적은 수의 회로소자를 사용함과 동시에 원하는 만큼의 지연시간을 확보할 수 있는 지연소자가 구현된다.
또한, 외부 클럭신호 및 외부 리셋신호 입력이 필요하지 않을 뿐만 아니라, 내부에 사용되는 링 발진기와 카운터의 안전한 동작을 보장하는 자기 타이밍 발생 조합논리소자를 사용함으로써, 항상 안정적인 동작을 보장할 수 있는 장점이 있다.
도 1은 본 발명에 따른 지연소자의 일 실시예를 설명하기 위한 도면이다.
도 2는 본 발명에 따른 지연소자의 신호 타이밍을 나타내는 도면이다.
도 3은 본 발명에 따른 지연소자의 다른 실시예를 설명하기 위한 도면이다.
본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다. 여기서, 반복되는 설명, 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능, 및 구성에 대한 상세한 설명은 생략한다. 본 발명의 실시형태는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
먼저, 본 발명은 내부에 자기 타이밍에 기반하여 내부 클록신호를 발생시키는 링 발진기(ring oscillator), 링 발진기에 의해 발생된 클록신호를 내부 카운터에 인가하여 정해진 클록 주기만큼 입력신호를 지연시키는 신호 지연 회로부를 포함한다. 본 발명은 자기 타이밍 방식의 내부 리셋신호를 발생시켜줌으로써, 외부 클록신호 및 외부 리셋신호 입력이 필요하지 않다. 때문에, 추가적인 리셋 입력단자 없이 일반적인 회로에서 사용되는 2단자 단순 지연소자와 같은 동작을 가능하게 한다.
보다 상세하게는, 본 발명에서 구현하고자 하는 링 발진기에 기반한 자기 타이밍 지연소자는, 하나의 조합논리소자와 하나의 래치로 구성되는 링 발진기(Ring Oscillator) 회로, 링 발진기 회로의 출력 클록신호를 정해진 횟수만큼 계수하는 카운터 회로, 입력신호와 출력신호를 기반으로 내부 링 발진기의 시작 및 정지, 카운터의 시작 및 정지를 제어하는 자기 타이밍(Self-Timed) 발생 조합논리소자를 구비하는 것을 특징으로 한다.
도 1은 본 발명에 따른 링 발진기에 기반한 자기 타이밍 지연소자의 일 실시예를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명에 따른 지연소자(100)는, 내부에 클록신호를 발생시키는 링 발진기(120), 및 링 발진기(120)에 의해 발생된 클록신호를 카운터에 인가하여 정해진 클록 주기만큼 외부 입력신호를 지연시키는 신호 지연 회로부를 구비한다. 여기서 '신호 지연 회로부'는 도 1에서 링 발진기(120)를 제외한 회로 구성을 지칭한다.
링 발진기(120)는 내부에 클록신호의 발진을 위한 발진 조합논리소자(122)와 하나의 래치(124)로 구성된다.
도 1의 링 발진기(120)는 XOR 조합논리소자를 사용하여 내부에 클록신호의 발진을 위한 발진 조합논리소자(122)를 구성한 일 실시예이다.
그리고, 상기 신호 지연 회로부는 입력신호 A (112)와 출력신호 Z (114)를 입력으로 하여 내부의 링 발진기(120)의 시작 및 정지, 카운터(130)의 시작 및 정지를 제어하기 위한 리셋신호 rst (126)를 발생하는 자기 타이밍 발생 조합논리소자(110), 및 링 발진기(120)의 클록 출력신호 ck (128)를 입력으로 하는 카운터(130) 회로로 구성된다.
도 1의 본 발명에 따른 링 발진기에 기반한 자기 타이밍 지연소자(100)의 일 실시예의 경우, 카운터(130)는 내부 클록신호 ck (128)를 1번 계수 하며, 외부 입력신호 A (112)를 전달받아 이를 출력하도록 설계한 예이다.
도 1의 일 실시예에서, 외부 입력신호 A (112)와 출력신호 Z (114)는 논리 '0'에서 활성화되는 신호이다. 초기상태에서 비활성화된 입력신호 A (112)는 논리 '1'의 값을 가지며 자기 타이밍 발생 조합논리소자(110)는 그에 따라 리셋신호 rst (126)에 논리 '0'값을 출력한다.
링 발진기(120)에 인가되는 논리 '0'의 리셋신호 rst (126)는 링 발진기(120)의 내부 래치 (124)의 출력을 논리 '1'의 값으로 고정시킨다. 따라서, 링 발진기(120)는 발진하지 않는다. 입력신호 A (112)는 또한 카운터(130)의 set 입력으로 인가되어 카운터(130)의 출력신호 Z (114)를 비활성 상태인 논리 '1'로 출력하도록 만든다.
이와 같은 초기상태에서 입력신호 A(112)가 활성화되어 논리 '0'의 상태로 바뀌게 되면, 그에 따라 자기 타이밍 발생 조합논리소자(110)는 초기 출력신호 Z (114)의 논리 '1'과 입력신호 A(112)의 논리 '0'에 의하여 리셋신호 rst (126)에 논리 '1'의 값을 출력한다.
리셋신호 rst (126)의 논리 '1'의 값은 링 발진기(120)의 내부 래치(124)의 set 입력을 비활성화 한다. 이때, 링 발진기(120)의 내부 클록신호의 발진을 위한 발진 조합논리소자(122)는 상태를 논리 '1'의 상태에서 논리 '0'의 상태로 천이하며, 천이된 상태값은 래치(124)를 거쳐 다시 발진 조합논리소자(122)로 인가되는 과정을 거쳐 클록 출력신호 ck (128)의 발진을 시작한다.
카운터(130) 회로는 내부 클록 출력신호 ck (128)에 의하여 계수를 시작하며, 도 1의 일 실시예의 경우, 입력신호 A (112)를 플립플롭(132)를 사용하여 출력신호 Z (114)로 전달하여 출력신호 Z (114)의 상태를 논리 '0'의 값으로 변경한다. 변경된 출력신호 Z (114)는 다시 자기 타이밍 발생 조합논리소자(110)로 인가되며, 출력신호 Z (114)의 논리 '0'값에 의하여 리셋신호 rst (126)에 논리 '0'값을 출력하여, 링 발진기(120)의 발진을 중단시킨다. 따라서, 입력신호 A (112)는 출력신호 Z (114)로 지연 전달되며, 입력 신호 A (112)가 비활성화 상태인 논리 '1'의 값으로 돌아가기 전까지 상태를 유지한다.
도 1은 본 발명에 따른 일 실시 예이며, 자기 타이밍 발생 조합논리소자(110), 링 발진기(120)의 내부 클록 신호의 발진을 위한 발진 조합논리소자(122)에 사용되는 논리소자의 종류(AND, OR, XOR, NAND, NOR, XNOR 등)에 제약을 두지 않으며, 카운터(130) 회로의 구현 방식, 계수 값, 등에 제약을 두지 않는다.
도 2는 전술한 과정에 따른 입력신호 A (112), 출력신호 Z (114), 내부 클록 신호 ck (128), 및 리셋신호 rst (126)의 파형을 나타낸 타이밍 도이다.
도 3은 본 발명의 다른 실시예에 따른 지연소자를 설명하기 위한 도면이다. 보다 상세하게는, 도 3은 도 1의 본 발명에 따른 링 발진기에 기반한 자기 타이밍 지연소자(100)에 사용되는 입력신호 A (112)와 출력신호 Z (114)가 논리 '1'에 활성화되는 신호를 사용하는 일 실시예이다.
도 3의 실시예에 따른 지연소자(300)는 자기 타이밍 발생 조합논리소자(114)의 조합논리 값과 카운터(130)의 내부에 사용한 플립플롭(134)에 reset 신호를 사용한다는 점에서 도 1의 지연소자와 차이가 있다.
본 발명은 지연소자의 입출력 신호의 개수가 2개인 2단자 지연소자이며, 지연소자의 내부에 클록 신호의 발진을 위한 발진 조합논리소자(122)와 하나의 래치(124)로 구성되는 링 발진기(120), 클록을 계수하기 위한 카운터(130) 회로, 내부 링 발진기(120)의 시작 및 정지, 카운터(130)의 시작 및 정지를 제어하기 위한 자기 타이밍 발생 조합논리소자(110)를 구비하는 것을 특징으로 한다. 그리고, 본 발명에 따른 링 발진기(120), 카운터(130), 자기 타이밍 발생 조합논리소자(110)의 구성 방식과 구성을 위한 조합논리소자의 기능과 종류에는 제약을 두지 않는다.
한편, 종래 2단자 지연소자의 경우 아날로그적인 회로로 구성되거나 디지털 회로로 구성되는 경우, 충분한 지연시간을 얻기 위하여 많은 수의 지연소자를 사용하여야 한다는 단점이 있다. 이를 극복하기 위해 클록을 사용한 카운터 회로를 이용한 지연회로를 구성할 경우, 리셋 입력과 같은 추가적인 입력신호를 필요로 하며, 회로의 구현이 복잡해지는 문제가 발생한다. 또한, 클록이 인가되는 상태에서 리셋 신호를 잘못 인가할 경우, 잘못된 클록의 계수 혹은 타이밍 규격을 위반하게 된다.
하지만, 본 발명은 내부에 자기 타이밍에 기반한 링 발진기를 사용하여 내부 클록신호를 발생시키고, 발생된 클록신호를 내부 카운터에 인가하여 정해진 클록 주기만큼 입력신호를 지연시켜줌으로써, 외부 클럭신호 및 외부 리셋신호 입력이 필요하지 않을 뿐만 아니라, 일반적인 회로에서 사용되는 2단자 단순 지연 소자와 같은 동작을 가능하게 한다. 또한, 적은 수의 회로소자를 사용함과 동시에 충분한 지연시간을 확보하는 지연소자를 구현할 수 있게 된다.
또한, 내부에 사용되는 링 발진기와 카운터의 안전한 동작을 보장하는 자기 타이밍 발생 조합논리소자를 사용함으로써, 항상 안정적인 동작을 보장할 수 있는 장점이 있다.
본 발명의 일부 단계들은 컴퓨터가 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록 장치를 포함한다. 컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, CD-RW, 자기 테이프, 플로피디스크, HDD, 광 디스크, 광자기 저장장치 등이 있을 수 있으며, 또한 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터가 읽을 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드로 저장되고 실행될 수 있다.
이상에서와 같이 도면과 명세서에서 최적의 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110,114:자기 타이밍 발생 조합논리소자 112:입력신호
114:출력신호 120:링 발진기
122:발진 조합논리소자 124:래치
126:리셋신호 128:클록신호
130:카운터 132,134:플립플롭

Claims (12)

  1. 내부 클록신호를 발생시키는 링 발진기(Ring Oscillator); 및
    상기 링 발진기에 의해 발생된 클록신호를 카운터에 인가하여 정해진 클록 주기만큼 외부 입력신호를 지연시키는 회로부를 구비하고,
    상기 회로부는,
    상기 링 발진기의 출력 클록을 계수하는 카운터; 및
    외부 입력신호와 외부 출력신호를 기반으로 상기 링 발진기의 시작 및 정지, 상기 카운터의 시작 및 정지를 제어하는 자기 타이밍(Self-Timed) 발생 조합논리소자를 구비하는 것을 특징으로 하는, 자기 타이밍 지연소자.
  2. 청구항 1에 있어서,
    상기 링 발진기는,
    하나의 발진 조합논리소자와 하나의 래치를 구비하는 것을 특징으로 하는, 자기 타이밍 지연소자.
  3. 청구항 2에 있어서,
    상기 발진 조합논리소자는,
    AND 논리소자, OR 논리소자, XOR 논리소자, NAND 논리소자, NOR 논리소자, 및 XNOR 논리소자 중 하나 이상의 논리소자를 구비하는 것을 특징으로 하는, 자기 타이밍 지연소자.
  4. 삭제
  5. 청구항 1에 있어서,
    상기 자기 타이밍 발생 조합논리소자는,
    상기 외부 입력신호와 외부 출력신호의 상태를 감지하여 상기 링 발진기의 시작 및 정지, 상기 카운터의 시작 및 정지를 제어하기 위한 내부 리셋신호를 발생시키는 것을 특징으로 하는, 자기 타이밍 지연소자.
  6. 청구항 5에 있어서,
    상기 자기 타이밍 발생 조합논리소자는,
    상기 외부 입력신호의 활성화 상태와 상기 외부 출력신호의 비활성화 상태를 감지하여 상기 내부 리셋신호를 비활성화시키고,
    상기 외부 입력신호의 활성화 상태와 상기 외부 출력신호의 활성화 상태를 감지하여 상기 내부 리셋신호를 활성화시키는 것을 특징으로 하는, 자기 타이밍 지연소자.
  7. 청구항 1에 있어서,
    상기 카운터는,
    상기 외부 입력신호의 상태를 참조하여 상기 링 발진기의 출력 클록을 계수하는 것을 특징으로 하는, 자기 타이밍 지연소자.
  8. 청구항 1에 있어서,
    상기 카운터는,
    상기 외부 입력신호의 상태가 활성화되면, 상기 링 발진기의 출력 클록을 계수하는 것을 특징으로 하는, 자기 타이밍 지연소자.
  9. 청구항 8에 있어서,
    상기 카운터는,
    상기 출력 클록의 계수값이 미리 설정된 계수값을 만족하면, 상기 외부 출력신호를 활성화시키는 것을 특징으로 하는, 자기 타이밍 지연소자.
  10. 청구항 9에 있어서,
    상기 카운터는,
    상기 외부 출력신호가 활성화되면, 상기 자기 타이밍 발생 조합논리소자에 의하여 더 이상 상기 링 발진기의 클록을 계수하지 않는 것을 특징으로 하는, 자기 타이밍 지연소자.
  11. 청구항 1에 있어서,
    상기 카운터는,
    상기 외부 입력신호의 상태가 비활성화되면, 상기 외부 출력신호를 비활성화시키고, 내부 카운터값을 초기화시키는 것을 특징으로 하는, 자기 타이밍 지연소자.
  12. 청구항 1에 있어서,
    상기 자기 타이밍 지연소자는,
    하나의 입력 신호와 하나의 출력 신호 만을 사용하는 것을 특징으로 하는, 자기 타이밍 지연소자.
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