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KR100278017B1 - 메모리를이용한쉬프트레지스터회로 - Google Patents

메모리를이용한쉬프트레지스터회로 Download PDF

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KR100278017B1
KR100278017B1 KR1019970078117A KR19970078117A KR100278017B1 KR 100278017 B1 KR100278017 B1 KR 100278017B1 KR 1019970078117 A KR1019970078117 A KR 1019970078117A KR 19970078117 A KR19970078117 A KR 19970078117A KR 100278017 B1 KR100278017 B1 KR 100278017B1
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윤종용
삼성전자주식회사
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Abstract

본 발명은 쉬프트 레지스터 회로에 관한 것으로서, 특히 지연소자 수에 구애됨이 없이 입력데이터를 N주기만큼 지연시킬 수 있도록 하기 위하여 메모리를 이용한 쉬프트 레지스터 회로에 대한 것이다.
본 발명은, 입력데이터를 기준클럭신호에 동기시켜 출력하는 제1래치부와, 상기 기준클럭신호를 카운팅하여 어드레스 신호를 발생시키는 카운터와, 상기 기준클럭신호와 지연된 상기 기준클럭신호를 게이팅조합하여 리드/라이트 인에이블 신호를 발생시키는 리드/라이트 인에이블 신호 발생부와, 상기 리드/라이트 인에이블 신호에 응답하여 상기 어드레스 신호에 의하여 지정된 어드레스 영역에 상기 제1래치부의 출력데이터를 저장하거나 출력하는 메모리와, 상기 메모리의 출력데이터를 상기 기준클럭신호에 동기시켜 출력하는 제2래치부를 포함함을 특징으로 한다.

Description

메모리를 이용한 쉬프트 레지스터 회로{SHIFT REGISTER CIRCUIT BY USING MEMORY}
본 발명은 쉬프트 레지스터(shift register) 회로 설계에 관한 것으로, 특히 필드 프로그래머블 게이트 어레이(Field Programmable Gate Array: FPGA) 등에서 소수의 PLC(Programmable Logic Cell)를 사용하여 다단의 쉬프트 레지스터 회로를 구현할 수 있는 회로에 관한 것이다.
도 1 은 4비트 쉬프트 레지스터 회로도를 예시한 것이며, 도 2 는 도 1 의 구성을 갖는 쉬프트 레지스터 회로의 동작 타이밍도를 도시한 것이다. 도 1을 참조하여 4비트 쉬프트 레지스터 회로의 동작을 간략히 설명하면, 첫번째 D-플립플롭 10의 D단자에 입력된 입력데이터 Din은 기준클럭신호(CK)의 상승엣지(rising edge)시에 래치출력됨으로써 1 클럭주기만큼 지연출력된다. 그리고 상기 D-플립플롭 10의 출력신호 Q0는 다음단의 D-플립플롭 20에서 또 다시 1클럭 주기만큼 지연된 Q1신호로 출력되고, 상기 Q1신호는 D-플립플롭 30에서 다음 기준클럭신호(CK)의 상승엣지시에 래치되어 또 다시 1주기 지연된 Q2신호로 출력된다. 그리고 상기 Q2신호는 D-플립플롭 40에서 1주기 더 지연되어 출력데이터 Dout으로 출력됨으로써, 결과적으로 입력데이터 Din이 4클럭 주기만큼 지연 출력된다.
상술한 구성의 쉬프트 레지스터 회로는 많은 영역에서 폭넓게 사용된다. 그러나 상기와 같은 일반적인 쉬프트 레지스터 회로에서 입력데이터를 10주기 지연시키기 위해서는 10개의 플립플롭이 필요하며, 100주기 지연시키기 위해서는 100개의 플립플롭이 필요하다. 즉, 입력데이터를 N주기만큼 지연시키기 위해서는 N개의 지연소자가 필요하나, FPGA등과 같이 한정된 수의 지연소자를 가지는 장치에서는 지연소자 수의 제약으로 인하여 원하는 다단계의 쉬프트 레지스터 회로를 구현할 수 없다는 문제가 있었다.
따라서 본 발명의 목적은 지연소자 개수에 구애됨이 없이 입력데이터를 N주기만큼 지연시킬 수 있도록 한, 메모리를 이용한 쉬프트 레지스터 회로를 제공함에 있다.
본 발명의 또 다른 목적은 필드 프로그래머블 게이트 어레이(FPGA) 등에서 소수의 프로그래머블 로직 셀만으로도 다단의 쉬프트 레지스터 회로를 설계할 수 있는 쉬프트 레지스터 회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 의한 쉬프트 레지스터 회로는,
입력데이터를 기준클럭신호에 동기시켜 출력하는 제1래치부와,
상기 기준클럭신호를 카운팅하여 어드레스 신호를 발생시키는 카운터와,
상기 기준클럭신호와 지연된 상기 기준클럭신호를 게이팅조합하여 리드/라이트 인에이블 신호를 발생시키는 리드/라이트 인에이블 신호 발생부와,
상기 리드/라이트 인에이블 신호에 응답하여, 상기 어드레스 신호에 의하여 지정된 어드레스 영역에 상기 제1래치부의 출력데이터를 저장하거나 출력하는 메모리와,
상기 메모리의 출력데이터를 상기 기준클럭신호에 동기시켜 출력하는 제2래치부를 포함하여 구성됨을 특징으로 한다.
도 1 은 통상적인 4비트 쉬프트 레지스터 회로도.
도 2 는 도 1 의 구성을 갖는 쉬프트 레지스터 회로의 동작 타이밍도.
도 3 은 본 발명의 실시예에 따른 쉬프트 레지스터 회로도.
도 4 는 도 3 중 인에이블 신호(EN)가 "하이"레벨로 액티브되어 있을 경우의 동작 타이밍도.
도 5 는 도 3 중 인에이블 신호(EN)가 "로우"레벨로 디액티브되어 있을 경우의 동작 타이밍도.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대한 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
도 3 은 본 발명의 실시예에 따른 쉬프트 레지스터 회로도를 도시한 것이며, 도 4 는 도 3 중 인에이블 신호(EN)가 "하이"레벨로 액티브(active)되어 있을 경우의 동작 타이밍도를, 도 5 는 도 3 중 인에이블 신호(EN)가 "로우"레벨로 디액티브(de-active)되어 있을 경우의 동작 타이밍도를 각각 도시한 것이다.
우선 도 3 을 참조하여 본 발명의 실시예에 따른 쉬프트 레지스터 회로의 구성을 설명하면, D-플립플롭 50은 인에이블(EN)신호가 액티브된 구간에서 입력데이터 Din을 기준클럭신호(CK)의 상승엣지시에 래치하여 Q단자를 통해 출력한다. 이와 같이 Q단자를 통해 출력되는 신호 DI는 메모리 70의 데이터 입력단 DI로 입력된다. 카운터 60은 인에이블 신호(EN)가 액티브된 구간에서 기준클럭신호(CK)를 카운트하여 발생된 어드레스 신호를 메모리 70의 어드레스단자 AD로 출력한다.
상기 메모리 70에는 쉬프트하고자 하는 데이터가 저장된다. 따라서 D-플립플롭 80은 상기 메모리 70으로부터 출력되는 데이터 D0를 기준클럭(CK)의 하강엣지시에 래치하여 출력한다. 한편 D-플립플롭 90은 상기 D-플립플롭 80의 출력데이터 Dn을 기준클럭신호(CK)의 상승엣지시에 래치하여 출력데이터 Dout을 출력함으로서 상기 D-플립플롭 80에 의한 반주기 위상차를 보상한다.
한편, 기준클럭신호(CK)는 딜레이(100)에 의해 소정 주기만큼 딜레이(delay)된 후 낸드게이트 110으로 입력되고, 상기 낸드게이트 110은 딜레이된 기준클럭신호(CK)와 반전된 기준클럭신호(CK)를 낸드게이팅 조합하여 출력한다. 그리고 상기 낸드게이트 110의 출력신호는 오아게이트 120으로 입력되어 인에이블 신호(EN)와 오아게이팅 조합되어 상기 메모리 70의 리드/라이트(Read/Write)단자로 입력된다. 즉, 상기 딜레이 100과 낸드게이트 110 및 오아게이트 120은 상기 기준클럭신호의 반주기내에서 입력데이터를 상기 메모리 70에 저장하기 위한 리드/라이트 인에이블 신호를 발생하여 출력한다. 이에 따라 상기 딜레이 100과 낸드게이트 110 및 오아게이트 120을 리드/라이트 인에이블 신호 발생부로 정의한다.
이하 도 3 내지 도 5 를 참조하여 인에이블 신호(EN)가 액티브 혹은 디액티브될 때의 동작을 상세히 설명하면 다음과 같다.
우선 도 4 와 같이 인에이블 신호(EN)가 "하이"레벨로 액티브되어 있을 경우의 동작을 설명하면, D-플립플롭 50에 입력되는 데이터 Din은 기준클럭신호(CK)의 상승엣지시에 래치출력됨으로써 1주기 지연된 출력신호 DI가 메모리 70의 DI단자로 입력되며, 카운터 60은 상기 기준클럭신호(CK)를 카운팅하여 메모리 70의 어드레스를 1증가시킨다. 본 발명의 실시예에 따른 쉬프트 레지스터 회로에서, 입력데이터를 쉬프트시키고자 하는 횟수가 N이라고 할 때, 상기 카운터 60은 (N-2)진 카운터로 설계된다.
한편 낸드게이트 110에서는 딜레이 100에 의하여 지연된 기준클럭신호(CK)와 반전된 기준클럭신호(CK)가 낸드게이팅 조합됨으로써 상기 딜레이 100에 의한 지연시간만큼의 주기를 가진 반전펄스신호가 발생되어 오아게이트 120으로 입력된다. 그리고 오아게이트 120에서는 상기 반전펄스신호와 반전된 인에이블 신호(EN)가 오아게이팅 조합됨으로서 도 4 에 도시한 바와 같은 타이밍을 갖는 리드/라이트 인에이블 신호 R/W가 발생된다.
따라서 D-플립플롭 50의 출력신호 DI는 기준클럭신호(CK)가 "로우"인 반주기내에 메모리 70에 저장된다. 한편 기준클럭신호(CK)가 "하이"인 상태에서 메모리 70은 데이터 리드상태가 되며, 이때 상기 메모리 70에서는 N-2 클럭 전의 데이터가 DO단자를 통해 출력된다. 즉 메모리 70에 저장된 데이터는 N-2 클럭주기 후에 출력된다. 이에 따라 기준클럭신호(CK)가 하강엣지가 될 때 메모리 70의 출력신호 DO는 D-플립플롭 80에서 래치출력되며, 이와 같이 래치출력된 출력신호 Dn은 D-플립플롭 90에서 다시 기준클럭신호(CK)의 상승엣지시에 래치출력됨으로써, Dn과는 반주기의 위상차를 가지는 데이터 Dout이 출력된다.
이하 도 5 와 같이 인에이블 신호(EN)가 "로우"레벨로 디액티브되어 있을 경우의 쉬프트 레지스터 회로 동작을 설명하면, 우선 D-플립플롭 50은 기준클럭신호(CK)의 입력에 무관하게 이전 데이터를 출력하며, 카운터 60도 이전 어드레스값을 유지한다. 그리고 낸드게이트 110에서는 딜레이 100에 의하여 지연된 기준클럭신호(CK)와 반전된 기준클럭신호(CK)가 낸드게이팅 조합됨으로써 상기 딜레이 100에 의한 지연시간만큼의 주기를 가진 반전펄스신호가 발생되어 오아게이트 120으로 입력된다. 오아게이트 120에서는 상기 반전펄스신호와 반전된 인에이블 신호(EN)가 오아게이팅 조합됨으로써, 상기 인에이블 신호(EN)가 디액티브된 구간에서는 라이트 인에이블 신호가 발생하지 않는다. 따라서 기준클럭신호(CK)가 "로우"인 반주기동안에는 D-플립플롭 50의 출력신호 DI가 메모리 70에 저장되지 않는다.
한편, 기준클럭신호(CK)가 "하이"인 상태에서 메모리 70은 리드상태가 되며, 메모리 70의 출력신호 DO는 어드레스가 변하지 않으므로 이전 데이터를 출력하게 된다. 따라서 기준클럭신호(CK)가 하강엣지일 때 D-플립플롭 80도 이전 데이터를 출력하게 되며, 기준클럭신호(CK)가 상승엣지일 때 D-플립플롭 90도 이전 데이터를 Dout으로 출력하게 된다.
따라서 본 발명은 상술한 바와 같은 동작을 기준클럭신호의 매 주기마다 반복 수행함으로써 N진 쉬프트 레지스터 회로로 동작할 수 있게 된다.
상술한 바와 같이 본 발명은 카운터와 메모리 및 소수의 지연소자를 사용하여 소망하는 쉬프트 레지스터 회로를 설계할 수 있기 때문에 FPGA나 기타 회로를 최적화시키는 회로에 효율적으로 활용할 수 있는 장점이 있다. 특히, FPGA내의 PLC를 소용량 메모리로 활용할 수 있는 회로에서는 보다 더 큰 효과를 볼 수 있다.

Claims (5)

  1. 쉬프트 레지스터 회로에 있어서,
    입력데이터를 기준클럭신호에 동기시켜 출력하는 제1래치부와,
    상기 기준클럭신호를 카운팅하여 어드레스 신호를 발생시키는 카운터와,
    상기 기준클럭신호와 지연된 상기 기준클럭신호를 게이팅조합하여 리드/라이트 인에이블 신호를 발생시키는 리드/라이트 인에이블 신호 발생부와,
    상기 리드/라이트 인에이블 신호에 응답하여, 상기 어드레스 신호에 의하여 지정된 어드레스 영역에 상기 제1래치부의 출력데이터를 저장하거나 출력하는 메모리와,
    상기 메모리의 출력데이터를 상기 기준클럭신호에 동기시켜 출력하는 제2래치부를 포함함을 특징으로 하는, 메모리를 이용한 쉬프트 레지스터 회로.
  2. 제 1 항에 있어서, 상기 리드/라이트 인에이블 신호 발생부는, 상기 기준클럭신호의 하강엣지시에 동기되어 출력되는 라이트 인에이블 신호를 발생시킴을 특징으로 하는, 메모리를 이용한 쉬프트 레지스터 회로.
  3. 제 2 항에 있어서, 상기 리드/라이트 인에이블 신호 발생부는,
    상기 기준클럭신호를 지연출력하는 딜레이와,
    상기 지연출력된 기준클럭신호와 반전된 기준클럭신호를 게이팅조합하여 상기 기준클럭신호의 반주기동안 라이트 인에이블 신호를 발생시키는 낸드게이트를 포함함을 특징으로 하는, 메모리를 이용한 쉬프트 레지스터 회로.
  4. 제 1 항에 있어서, 상기 제2래치부는,
    상기 기준클럭신호의 하강엣지시에 상기 메모리의 출력데이터를 래치출력하는 제1플립플롭과,
    상기 제1플립플롭의 출력데이터를 상기 기준클럭신호의 상승엣지시에 래치출력하는 제2플립플롭을 포함함을 특징으로 하는, 메모리를 이용한 쉬프트 레지스터 회로.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 입력데이터를 쉬프트시키고자 하는 횟수가 N이라고 할 때, 상기 카운터는 (N-2)진 카운터인 것을 특징으로 하는, 메모리를 이용한 쉬프트 레지스터 회로.
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