[go: up one dir, main page]

KR101243837B1 - 다층 배선 연결 구조 및 그의 제조 방법 - Google Patents

다층 배선 연결 구조 및 그의 제조 방법 Download PDF

Info

Publication number
KR101243837B1
KR101243837B1 KR1020090101136A KR20090101136A KR101243837B1 KR 101243837 B1 KR101243837 B1 KR 101243837B1 KR 1020090101136 A KR1020090101136 A KR 1020090101136A KR 20090101136 A KR20090101136 A KR 20090101136A KR 101243837 B1 KR101243837 B1 KR 101243837B1
Authority
KR
South Korea
Prior art keywords
wiring
silver
interlayer insulating
conductive ink
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020090101136A
Other languages
English (en)
Other versions
KR20110044454A (ko
Inventor
양용석
유인규
구재본
노용영
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR1020090101136A priority Critical patent/KR101243837B1/ko
Priority to EP09180912.9A priority patent/EP2339624B1/en
Priority to US12/684,097 priority patent/US8516689B2/en
Publication of KR20110044454A publication Critical patent/KR20110044454A/ko
Application granted granted Critical
Publication of KR101243837B1 publication Critical patent/KR101243837B1/ko
Priority to US13/939,801 priority patent/US9184063B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4867—Applying pastes or inks, e.g. screen printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0277—Bendability or stretchability details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0313—Organic insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4069—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in organic insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1105—Heating or thermal processing not related to soldering, firing, curing or laminating, e.g. for shaping the substrate or during finish plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/12—Using specific substances
    • H05K2203/125—Inorganic compounds, e.g. silver salt
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/105—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by conversion of non-conductive material on or in the support into conductive material, e.g. by using an energy beam
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/12—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns
    • H05K3/1241—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns by ink-jet printing or drawing by dispensing
    • H05K3/125—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns by ink-jet printing or drawing by dispensing by ink-jet printing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은 생산성을 향상시킬 수 있는 다층 배선 연결 구조 및 그의 제조 방법을 개시한다. 본 발명의 다층 배선 연결 구조는 기판과, 상기 기판 상에 형성된 제 1 배선과, 상기 제 1 배선 상에 형성된 층간 절연막과, 상기 층간 절연막 상에 형성된 제 2 배선과, 상기 제 2 배선 및 상기 제 1 배선 사이의 상기 층간 절연막을 관통하여 상기 제 1 배선 및 상기 제 2 배선에 전기적으로 연결하는 적어도 하나의 전도성 필라멘트를 구비한 비어 콘택을 포함할 수 있다.
비어(Via), 콘택(contact), 배선(line), 층간 절연막, 전도성(contact)

Description

다층 배선 연결 구조 및 그의 제조 방법{structure connecting multi-layer line and manufacturing method at the same}
본 발명은 다층 배선 연결 구조 및 그의 제조 방법에 관한 것으로, 보다 구체적으로는 층간 절연막 상하부에 형성된 복수개의 배선을 전기적으로 연결하는 비어 콘택을 구비한 다층 배선 연결 구조 및 그의 제조 방법에 관한 것이다.
일반적으로, 기판 상에 형성되는 다양한 반도체 소자들은 다층 배선 연결 구조가 요구되고 있다. 종래의 다층 배선 연결 구조는 반도체 소자들 상에 형성되는 층간 절연막의 상하부에 형성되는 복수개의 배선을 전기적으로 연결시키기 위해 상기 층간 절연막을 관통하는 전도성 금속 물질로 이루어진 콘택 플러그를 포함한다.
그러나, 콘택 플러그는 하부 배선 상부의 층간 절연막을 패터닝하여 상기 하부 배선을 노출시키는 콘택 홀이 형성되는 포토리소그래피 공정 및 식각 공정을 필수적 요구하는 문제점이 있었다. 또한, 콘택 홀 내에 매립되는 전도성 금속 층을 층간 절연막 상에서 평탄하게 제거하는 화학적 기계적 연마 공정을 추가적으로 요구하는 단점이 있었다.
본 발명이 이루고자 하는 기술적 과제는 층간 절연막 하부의 배선을 노출시키는 콘택 홀을 형성하는 포토리소그래피 공정 및 식각 공정을 생략하여 생산성을 증대 또는 극대화할 수 있는 다층 배선 연결 구조 및 그의 제조 방법을 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 층간 절연막 상에 형성되는 전도성 금속 층을 제거하는 화학적 기계적 연마 공정을 생략하여 생산성을 증대 또는 극대화할 수 있는 다층 배선 연결 구조 및 그의 제조 방법을 제공하는 데 있다.
상기 일 기술적 과제를 달성하기 위하여, 본 발명은 층간 절연막을 관통하여 형성되는 서브 마이크로 내지 나노 크기의 금속화합물 입자로 이루어진 비어 콘택을 포함하는 다층 배선 연결 구조 및 그의 제조 방법을 개시한다. 그의 구조는 기판; 상기 기판 상에 형성된 제 1 배선; 상기 제 1 배선 상에 형성된 층간 절연막; 상기 층간 절연막 상에 형성된 제 2 배선; 및 상기 제 2 배선과 상기 제 1 배선 사이의 상기 층간 절연막을 관통하여 상기 제 1 배선 및 상기 제 2 배선에 전기적으로 연결하는 적어도 하나의 전도성 필라멘트를 구비한 비어 콘택을 포함할 수 있다.
일 실시예에 따르면, 상기 전도성 필라멘트는 서브 마이크로 내지 나노 크 기의 금속 화합물의 입자들이 서로 연결되는 전도성 금속 화합물 체인을 포함할 수 있다.
일 실시예에 따르면, 상기 비어 콘택은 상기 제 2 배선과 상기 전도성 필라멘트 사이에서 상기 금속화합물로 형성된 탑 전극을 더 포함할 수 있다.
일 실시예에 따르면, 상기 금속 화합물은 은(Ag)을 포함할 수 있다.
일 실시예에 따르면, 상기 층간 절연막은 유기 화합물을 포함할 수 있다.
일 실시예에 따르면, 상기 층간 절연막은 폴리메틸 메타크릴레이트, 폴리비닐 피롤리던, 폴리비닐 알코올 중 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 상기 기판은 글래스 또는 플렉스블 인쇄회로기판을 포함할 수 있다.
본 발명의 다른 실시예는, 기판 상에 제 1 배선을 형성하는 단계; 상기 제 1 배선이 형성된 상기 기판의 상에 층간 절연막을 형성하는 단계; 상기 제 1 배선 상부의 상기 층간 절연막 상에 전도성 잉크를 도포하여 상기 층간 절연막을 관통하는 비어 콘택을 형성하는 단계; 및 상기 비어 콘택의 상부에 제 2 배선을 형성하는 단계를 포함하는 다층 배선 제조방법이다.
일 실시예에 따르면, 상기 전도성 잉크는 잉크젯 프린팅으로 형성할 수 있다.
일 실시예에 따르면, 상기 전도성 잉크는 은을 포함할 수 있다.
일 실시예에 따르면, 상기 은(Ag)은 산소, 황, 할로겐, 시아노, 시아네이트, 카보네이트, 니트레이트, 나이트라이트, 설페이트, 포스페이트, 티오시아네이 트, 클로레이트, 퍼클로레이트, 테트라플로로보레이트, 아세틸아세토네이트, 카복실레이트 중 적어도 어느 하나에 화학 결합될 수 있다.
일 실시예에 따르면, 상기 전도성 잉크는 금속 화합물을 포함할 수 있다.
일 실시예에 따르면, 상기 전도성 잉크는 산화 은, 티오시아네이트화 은, 시안화 은, 시아네이트화 은, 탄산 은, 질산 은, 아질산 은, 황산 은, 인산 은, 과염소산화 은, 사불소보레이트화 은, 아세틸아세토네이트화 은, 초산 은, 젖산 은, 옥살산 은 및 그 유도체에서 선택되는 1종 또는 2종 이상의 혼합물을 포함할 수 있다.
일 실시예에 따르면, 상기 전도성 잉크는 상기 혼합물을 용해시키는 유기 용제를 포함할 수 있다.
일 실시예에 따르면, 상기 유기 용제는 Methanol, Acetaldehyde, Acetic acid, Acetone, Amyl acetate, Amyl alcohol, Aniline, Benzaldehyde, Benzene, Butanol, Carbon disulphide, Carbon tetrachloride, Chlorine(liquid), Chlorobenzene, Cyclohexanol, Cyclohexanone, Diethylether, Dioxane, Ethanol, Ethyl acetate, Methyl ethyl ketone, Methyl isobutyl ketone, Nitrobenzene, Phenol, Toluene, Trichloroethylene, Xylene 중 적어도 어느 하나를 포함할 수 있다.
일 실시예에 따르면, 상기 전도성 잉크는 상기 층간 절연막의 내부에 침투되어 상기 비어 콘택의 전도성 필라멘트를 형성할 수 있다.
일 실시예에 따르면, 상기 전도성 잉크는 상기 층간 절연막의 상부에서 석 출 또는 침전되는 탑 전극을 형성할 수 있다.
일 실시예에 따르면, 상기 비어 콘택 형성 단계는, 상기 전도성 잉크 및 상기 층간 절연막 중 적어도 하나를 열처리하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 전도성 잉크 또는 상기 층간 절연막은 120도씨 이상으로 열처리될 수 있다.
일 실시예에 따르면, 상기 전도성 잉크 또는 상기 층간 절연막은 5분이상 가열될 수 있다.
본 발명의 실시예적 구성에 따르면, 층간 절연막 상에 전도성 잉크를 프린트하여 상기 층간 절연막을 관통하는 비어 콘택을 단번에 형성함으로 종래의 패터닝 공정보다 용이하게 형성할 수 있기 때문에 생산성을 증대 또는 극대화할 수 있는 효과가 있다.
또한, 전도성 잉크의 잉크젯 프린팅 방법으로 비어 콘택을 형성하여 종래의 화학적 기계적 연마 방법을 생략할 수 있기 때문에 생산성을 증대 또는 극대화할 수 있는 효과가 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 층이 다른 층 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 층, 또는 전극들 등을 기술하기 위해서 사용되었지만, 이들 영역, 층 또는 전극들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역, 층, 전극, 또는 기판을 다른 영역, 층, 전극, 또는 기판과 구별시키기 위해서 사용되었을 뿐이다. 전도성 또는 도전성은 서로 혼용되어 사용될 수 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 플립 칩 본딩 방법 및 그의 구조를 설명한다.
도 1은 본 발명의 실시예에 따른 다층 배선 연결 구조를 설명하기 위해 나타낸 평면도이고, 도 2는 도 1의 I~I' 선상을 절취하여 나타낸 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 다층 배선 연결 구조는, 제 1 배선(12)과 제 2 배선(22)이 교차되는 오버랩 영역에 형성된 층간 절연막(14)을 수직으로 관통하여 상기 제 1 배선(12)과 제 2 배선(22)이 전기적으로 연결되는 다수의 전도성 필라멘트(17)를 구비한 비어 콘택(20)을 포함할 수 있 다.
전도성 필라멘트(17)는 층간 절연막(14) 상에 프린팅되는 전도성 잉크가 상기 층간 절연막(14)의 내부로 침투되어(embedded) 상기 층간 절연막(14) 상하부의 제 1 배선(12) 및 제 2 배선(22)을 전기적으로 연결시킬 수 있다. 전도성 필라멘트(17)는 층간 절연막(14) 내부에서 서브 마이크로 내지 나노 크기의 전도성 금속 화합물 입자들이 결합된 전도성 금속 화합물 체인들을 포함한다. 예를 들어, 서브 마이크로 금속 화합물 입자들은 다수개가 군집하여 층간 절연막(14)의 내부에서 전도성 필라멘트(17)를 형성할 수 있다. 또한, 나노 금속 화합물 입자들은 층간 절연막(14)에 형성되는 균열(26) 내부에 충진되어 서브 마이크로 금속 화합물 입자들간을 가교(bridge)시켜 전도성 필라멘트(17)를 형성할 수도 있다.
따라서, 본 발명의 실시예에 따른 다층 배선 연결 구조는 층간 절연막(14) 상에 프린트되는 전도성 잉크가 상기 층간 절연막(14) 내부로 침투되어 비어 콘택(20)을 형성함에 따라 종래에 요구되는 패터닝 공정을 생략토록 할 수 있기 때문에 생산성을 증대 또는 극대화할 수 있다.
비어 콘택(20)은 층간 절연막(14)을 관통하여 제 1 배선(12)와 전기적으로 연결될 수 있다. 비어 콘택(20)은 제 2 배선(22)와 직접 연결될 수 있으며, 상기 비어 콘택(20) 상에 탑 전극(18)을 거쳐 제 2 배선(22)와 전기적으로 연결될 수 있다. 따라서, 비어 콘택(20)은 층간 절연막(14)의 내부에서 형성되는 내부 전극이 될 수 있다. 탑 전극(18)은 층간 절연막(14) 상에서 잔존하는 전도성 잉크에서 석출 또는 침전되는 금속 화합물로 이루어진 잔류 전극이 될 수 있다.
층간 절연막(14)은 전도성 잉크의 유기 용제에 의해 스웰링되거나 용해되는 유기 화합물(organic compounds)을 포함할 수 있다. 유기 화합물은 홑원소물질인 탄소, 산화탄소, 금속의 탄산염, 시안화물ㆍ탄화물 등을 제외한 탄소화합물을 총칭할 수 있다. 예를 들어, 유기 화합물은 폴리메틸 메타크릴레이트(Poly Methyl Methacrylate : PMMA), 폴리비닐 피롤리던(Polyvinyl Pyrrolidone : PVP), 폴리비닐 알코올(Polyvinyl Alcohol : PVA) 등을 포함하는 폴리머 성분으로 이루어질 수 있다.
전도성 잉크의 유기 용제는 층간 절연막(14) 내부로 침투하여 상기 층간 절연막(14)을 부풀(swelling)게 하고, 전도성 잉크의 금속 화합물이 다수의 전도성 필라멘트(17)를 형성할 수 있다. 이는 유기 용제가 아몰퍼스 상태를 갖는 층간 절연막(14)의 유기화합물 내부로 침투(embedded)하여 다공(a plurality of pore)과 균열(26)을 발생시키면서 상기 유기 용제에 용해된 금속 화합물이 상기 다공과 상기 균열 내부를 채우는 것으로 설명될 수 있다. 즉, 유기 용제가 층간 절연막(14)을 다공성 유기화합물로 만들고, 금속 화합물이 다공성 유기화합물의 내부의 다공을 충진하는 것으로 볼 수 있다. 따라서, 전도성 잉크는 층간 절연막(14)의 상부표면에서 제 1 배선(12) 상부의 층간 절연막(14)의 하부표면까지 관통되는 비어 콘택(20)을 형성할 수 있다. 더불어, 층간 절연막(14) 상에 잔존하는 전도성 잉크는 유기 용제가 증발되면서 석출되는 금속 화합물로 이루어진 탑 전극(18)을 형성할 수 있다. 비어 콘택(20) 및 탑 전극(18)을 구성하는 금속 화합물은 금속 단일 성분을 포함할 수 있다.
따라서, 본 발명의 실시예에 따른 다층 배선 연결 구조는 제 1 배선(12) 상부의 층간 절연막(14) 내부를 관통하는 다수의 전도성 필라멘트(17)를 구비하는 비어 콘택(20)을 포함할 수 있다.
제 1 배선(12) 및 제 2 배선(22)은 층간 절연막(14)에 형성된 비어 콘택(20)을 통해 전기적으로 연결될 수 있다. 제 1 배선(12) 및 제 2 배선(22)은 층간 절연막(14)을 기준으로 상하에 각각 형성된 하부 배선 및 상부 배선 일컬어지거나, 하부 전극 및 상부 전극으로 일컬어질 수 있다. 예컨대, 제 1 배선(12) 및 제 2 배선(22)은 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu), 텅스텐(W), 전도성 금속과, 전도성 불순물 또는 전도성 금속이 도핑된 폴리실리콘 또는 금속실리사이드를 포함할 수 있다.
기판(10)은 평탄면을 갖고, 제 1 배선(12)을 절연시킬 수 있다. 예를 들어, 기판(10)은 글라스와, 플렉시블(flexible) 인쇄회로기판(PCB)을 포함할 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 다층 배선 연결 구조를 제조하는 방법을 설명하면 다음과 같다.
도 3 내지 도 6은 본 발명의 실시예에 따른 다층 배선 제조방법을 나타낸 공정 단면도들이다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 다층 배선의 제조방법은 기판(10) 상에 제 1 배선(12)을 형성하고, 상기 제 1 배선(12)이 형성된 기판(10)의 전면에 층간 절연막(14)을 형성한다. 제 1 배선(12)은 글래스 또는 플렉시블 인쇄회로기판으로 이루어진 기판(10) 상에 전도성 금속이 프린팅되거나, 패터 닝될 수 있다. 전도성 금속의 프린팅 방법은 잉크젯 프린팅, 스크린 프린팅, 오프셋 프린팅, 플렉소그라피(anilin printing), 그라비아(gravure) 등을 포함할 수 있다. 패터닝 방법은 전도성 금속 층의 증착 공정, 포토리소그래피 공정, 및 사진식각 공정을 포함할 수 있다. 또한, 패터닝 방법은 화학적 기계적 연마 공정이 추가적으로 더 수행되는 다마신 방법을 포함할 수도 있다.
또한, 층간 절연막(14)은 유기 화합물의 액적(liquid drop)을 기판(10) 상에 떨어뜨리고 기판(10)을 회전시키는 스핀 코팅, 또는 유기 화합물 용액에 기판(10)을 담그는 딥(dip) 코팅으로 형성될 수 있다.
도 4와 같이, 제 1 배선(12) 상부의 층간 절연막(14) 상에 전도성 잉크(16)를 형성한다. 여기서, 전도성 잉크(16)는 잉크젯 프린팅 방법에 의해 상기 층간 절연막(14) 상에 프린트될 수 있다. 잉크젯 프린팅 방법은 전도성 잉크(16)를 원하는 위치(제 1 배선(12) 상부)에 도포함으로서 전도성 잉크(16)의 소비를 최소화할 수 있다. 또한 잉크젯 프린팅 방법은 전도성 금속 층의 증착 공정, 포토리소그래피 공정, 및 식각 공정으로 이루어지는 패터닝 방법에 비해 간소화 및 친환경적이기 때문에 생산성을 향상시킬 수 있다.
전도성 잉크(16)는 전도성이 우수한 금속 화합물과, 상기 금속 화합물을 용해시키는 용매를 포함할 수 있다. 먼저, 금속 화합물은 은(Ag)을 포함하는 화합물로 이루어질 수 있다. 은(Ag)은 산소, 황, 할로겐, 시아노, 시아네이트, 카보네이트, 니트레이트, 나이트라이트, 설페이트, 포스페이트, 티오시아네이트, 클로레이트, 퍼클로레이트, 테트라플로로보레이트, 아세틸아세토네이트, 카복실레이트 들 중 적어도 어느 하나와 화학적으로 결합하여 혼합물을 형성하며 액상의 화합물로서 존재할 수 있다.
예를 들어, 은 화합물은 산화 은, 티오시아네이트화 은, 시안화 은, 시아네이트화 은, 탄산 은, 질산 은, 아질산 은, 황산 은, 인산 은, 과염소산화 은, 사불소보레이트화 은, 아세틸아세토네이트화 은, 초산 은, 젖산 은, 옥살산 은 및 그 유도체에서 선택되는 1종 또는 2종 이상의 혼합물을 포함할 수 있다. 따라서, 은 화합물은 주로 산성 용액에 은이 이온 상태로 용해된 액체 상태를 놓여 수 있다.
다음, 금속 화합물의 용매는 주로 유기 용매로서, Methanol, Acetaldehyde, Acetic acid, Acetone, Amyl acetate, Amyl alcohol, Aniline, Benzaldehyde, Benzene, Butanol, Carbon disulphide, Carbon tetrachloride, Chlorine(liquid), Chlorobenzene, Cyclohexanol, Cyclohexanone, Diethylether, Dioxane, Ethanol, Ethyl acetate, Methyl ethyl ketone, Methyl isobutyl ketone, Nitrobenzene, Phenol, Toluene, Trichloroethylene, Xylene 등과 같은 유기 용제(organic solvent)를 포함할 수 있다.
도 5와 같이, 기판(10)을 가열하여 층간 절연막(14)을 관통하는 비어 콘택(20)을 형성한다. 여기서, 층간 절연막(14) 상에 침투되는 전도성 잉크(16)의 유기 용제는 상기 층간 절연막(14) 내에서 화학 반응 및 기화되면서 다공과 균열을 발생시킬 수 있다. 또한, 전도성 잉크(16)의 금속 화합물은 상기 다공과 균열에 충진되면서 전도성 필라멘트(17)를 형성시킬 수 있다. 이때, 전도성 잉크(16)는 온도가 상승함에 따라 상기 전도성 잉크(16)의 유기 용제는 기화되고, 금속 화합물 성 분은 상기 층간 절연막(14) 내부로의 침투가 가속화될 수 있다.
따라서, 층간 절연막(14)은 전도성 잉크(16)의 침투에 의해 다수의 전도성 필라멘트(17)를 포함하는 비어 콘택(20)이 형성되기 때문에 소정 높이로 부풀어(swelling)질 수 있다. 다수의 전도성 필라멘트(17)는 층간 절연막(14) 내에서 수직 및 수평 방향에 대해 등방적으로 연결될 수 있다. 비어 콘택(20)은 층간 절연막(14)을 관통하여 제 1 배선(12)에 전기적으로 연결되는 내부 전극으로서 형성될 수 있다.
그리고, 층간 절연막(14) 내부로 침투되지 않고 상기 층간 절연막(14) 상에서 용매가 증발되면서 잔존하는 금속 화합물은 소정의 두께를 갖는 탑 전극(18)으로 형성될 수 있다. 탑 전극(18)은 층간 절연막(14) 보다 높은 레벨을 갖고 다수의 필라멘트 패스(20) 상부에서 대기 중에 노출되도록 형성될 수 있다.
따라서, 본 발명의 실시예에 따른 다층 배선 제조 방법은 층간 절연막(14) 상에 전도성 잉크(16)를 프린트하고 가열하여 상기 층간 절연막(14)을 관통하는 비어 콘택(20) 및 탑 전극(18)을 쉽게 형성할 수 있기 때문에 생산성을 증대 또는 극대화할 수 있다.
이때, 층간 절연막(14) 상에 전도성 잉크(16)를 프린트 하고, 기판(10)을 가열하는 것은 순서가 서로 바뀌거나, 동시에 이루어질 수 있다. 즉, 고온으로 가열된 층간 절연막(14) 상에 전도성 잉크(16)를 프린트 하거나, 층간 절연막(14)을 고온으로 가열하면서 상기 층간 절연막(14) 상에 전도성 잉크(16)를 프린트할 수 있다. 따라서, 층간 절연막(14)의 온도에 비례하여 전도성 잉크(16)의 침투 속도가 일정 부분 증가되기 때문에 상기 층간 절연막(14)를 가열하는 것과 상기 전도성 잉크(16)를 프린트 하는 것은 그 순서가 바뀌거나 동시에 이루어져도 무방하다.
도 6과 같이, 비어 콘택(20)과 층간 절연막(14) 상부에 제 2 배선(22)을 형성한다. 제 2 배선(22)은 제 1 배선(12)과 마찬가지로 전도성 금속이 프린팅되거나, 포토리소그래피(사진식각) 공정 또는 다마신 방법에 의해 패터닝될 수 있다.
한편, 층간 절연막(14) 내부로 침투되는 전도성 잉크(16)의 양은 열처리 온도 및 시간에 비례하여 증가될 수 있다.
도 7은 층간 절연막 및 전도성 잉크의 열처리 온도에 따라 나타나는 전압과 전류 특성 그래프들로서, 전도성 잉크(16) 및 층간 절연막(14)의 열처리 온도가 증가됨에 따라 비어 콘택(20)으로 인가되는 전류가 증가됨을 알 수 있다. 여기서, 층간 절연막(14)은 PMMA을 포함하고, 전도성 잉크(16)는 은 화합물과 유기 용제를 포함하고, 제 1 배선(12)은 금(Au)을 포함할 수 있다.
약 100℃ 내지 약 110℃ 정도의 열처리 과정이 수행된 비어 콘택(20)의 그래프들(a, b)는 전류가 거의 흐르지 않거나 미미한 수준의 전류가 흐를 수 있다. 반면, 약 120℃ 내지 180℃ 정도의 열처리 과정이 수행된 비어 콘택(20)의 전압 및 전류 특성 그래프들(c, d, e)은 50mV이상의 전압에서 약10mA의 일정 수준이상의 전류가 흐를 수 있다. 따라서, 층간 절연막(14)과 전도성 잉크(16)는 열처리 온도가 약 120℃이상으로 증가됨에 따라 전도성이 우수한 비어 콘택(20)이 형성될 수 있다.
도 8 및 도 9는 층간 절연막과 전도성 잉크의 열처리 시간에 따른 전압과 전류 특성 및 저항값의 변화를 나타낸 그래프들로서, 전도성 잉크(16) 및 층간 절연막(14)의 열처리 시간이 증가됨에 따라 비어 콘택(20)으로 인가되는 전류가 증가되고, 저항값이 줄어듦을 알 수 있다. 여기서, 글래스(glass)재질의 기판(10)에 형성된 층간 절연막(14)과 전도성 잉크(16)의 열처리가 약 10초 내지 약 10분간 수행되었다. 이들로부터 형성된 비어 콘택(20)의 전압 및 전류 특성 그래프들(a, b, c, d, e, f)은 열처리 시간에 비례하여 순차적으로 전류가 증가되는 것을 보여주고 있다. 실리콘과 산화실리콘이 적층된 기판(10)에 형성된 층간 절연막(14)과 전도성 잉크(16)의 열처리가 약 5분간 수행된 비어 콘택(20)의 전압 및 전류 특성 그래프(g)는 거의 10mA정도의 일정한 전류가 흐르는 것을 보여주고 있다
또한, 도 9에 개시된 도트는 도 8의 0.3V 전압에서 전압 및 전류 특성의 그래프들(a, b, c, d, e, f)로부터 얻어진 전류값을 이용하여 산출된 저항값들이다. 저항값들의 변화를 나타낸 그래프(h)는 열처리 시간이 증가에 반비례하여 저항값이 줄어들고 있음을 보여주고 있다. 이는 열처리 시간에 비례하여 층간 절연막(14)의 내부로 침투되는 전도성 잉크(16)의 양이 증가됨에 따라 비어 콘택(20)의 저항값이 줄어들기 때문이다.
따라서, 본 발명의 실시예에 따른 다층 배선 제조 방법은 층간 절연막(14) 상에 프린트되는 전도성 잉크(16)의 열처리 온도 및 시간에 비례하여 상기 층간 절연막(14) 내부로 침투되는 전도성 잉크(16)의 양이 증가됨을 알 수 있다.
그리고, 층간 절연막(14) 내부로 침투되는 전도성 잉크(16)의 양은 전도성 잉크(16)를 프린트하고 열처리하는 횟수에 비례하여 증가될 수 있다.
도 10은 전도성 잉크의 프린팅 및 열처리 횟수의 증가에 따른 전압 및 전류의 특성을 나타낸 그래프들로서, 전도성 잉크(16)의 프린팅 및 열처리 횟수가 증가될수록 비어 콘택(20)으로 흐르는 전류가 증가함을 알 수 있다. 여기서, 실리콘 및 실리콘 산화막이 형성된 기판(10) 상에 층간 절연막(14)과 전도성 잉크(16)를 형성하고 약 100℃에서 열처리된 비어 콘택(20)으로부터 전압 및 전류 특성들이 획득될 수 있다. 전도성 잉크(16)의 프린팅 및 열처리가 1회에서 4회까지 수행된 비어 콘택(20)의 그래프들(a, b, c)에 비해 5회 수행된 비어 콘택(20)의 그래프(d)는 전압 및 전류 특성이 우수하게 나타남을 알 수 있다.
따라서, 본 발명의 실시예에 따른 다층 배선 제조 방법은 전도성 잉크(16)의 프린팅과 열처리 횟수에 비례하여 상기 층간 절연막(14) 내부로 침투되는 전도성 잉크(16)의 양이 증가됨을 알 수 있다.
결국, 본 발명의 실시예에 따른 다층 배선 연결 구조 및 그의 제조 방법은 제 1 배선(12)과 제 2 배선(22) 사이에 형성되는 층간 절연막(14)에 전도성 잉크(16)를 프린팅하고 열처리하여 상기 층간 절연막(14)을 관통하는 비어 콘택(20)을 쉽게 형성할 수 있기 때문에 생산성을 향상시킬 수 있다. 이 분야에 종사하는 통상의 지식을 가진 자라면, 상술한 본 발명의 기술적 사상에 기초하여 용이하게 이러한 변형된 실시예를 구현할 수 있을 것이다.
도 1 및 도 2는 본 발명의 실시예에 따른 다층 배선 연결 구조를 설명하기 위해 나타낸 평면도 및 단면도.
도 3 내지 도 6은 본 발명의 실시예에 따른 다층 배선 제조방법을 나타낸 공정 단면도들.
도 7은 층간 절연막 및 전도성 잉크의 열처리 온도에 따라 나타나는 전압과 전류 특성 그래프들.
도 8 및 도 9는 층간 절연막과 전도성 잉크의 열처리 시간에 따른 전압과 전류 특성 및 저항값의 변화를 나타낸 그래프들.
도 10은 전도성 잉크의 프린팅 및 열처리 횟수의 증가에 따른 전압 및 전류의 특성을 나타낸 그래프들

Claims (20)

  1. 기판;
    상기 기판 상에 형성된 제 1 배선;
    상기 제 1 배선 상에 형성된 층간 절연막;
    상기 층간 절연막 상에 형성된 제 2 배선; 및
    상기 제 2 배선과 상기 제 1 배선 사이의 상기 층간 절연막을 관통하여 상기 제 1 배선 및 상기 제 2 배선에 전기적으로 연결하는 적어도 하나의 전도성 필라멘트를 구비한 비어 콘택을 포함하는 다층 배선 연결 구조.
  2. 제 1 항에 있어서,
    상기 전도성 필라멘트는 서브 마이크로 내지 나노 크기의 금속 화합물의 입자들이 서로 연결되는 전도성 금속 화합물 체인을 포함하는 다층 배선 연결 구조.
  3. 제 2 항에 있어서,
    상기 비어 콘택은 상기 제 2 배선과 상기 전도성 필라멘트 사이에서 상기 금속화합물로 형성된 탑 전극을 더 포함하는 다층 배선 연결 구조.
  4. 제 3 항에 있어서,
    상기 금속 화합물은 은(Ag)을 포함하는 다층 금속 연결 구조.
  5. 제 1 항에 있어서,
    상기 층간 절연막은 유기 화합물을 포함하는 다층 배선 연결 구조.
  6. 제 5 항에 있어서,
    상기 층간 절연막은 폴리메틸 메타크릴레이트, 폴리비닐 피롤리던, 폴리비닐 알코올 중 적어도 하나를 포함하는 다층 배선 연결 구조.
  7. 제 1 항에 있어서,
    상기 기판은 글래스 또는 플렉스블 인쇄회로기판을 포함하는 다층 배선 연결 구조.
  8. 기판 상에 제 1 배선을 형성하는 단계;
    상기 제 1 배선이 형성된 상기 기판의 상에 층간 절연막을 형성하는 단계;
    상기 제 1 배선 상부의 상기 층간 절연막 상에 전도성 잉크를 도포하여 상기 층간 절연막을 관통하는 비어 콘택을 형성하는 단계; 및
    상기 비어 콘택의 상부에 제 2 배선을 형성하는 단계를 포함하는 다층 배선 제조방법.
  9. 제 8 항에 있어서,
    상기 전도성 잉크는 잉크젯 프린팅으로 형성하는 것을 특징으로 하는 다층 배선 제조방법.
  10. 제 8 항에 있어서,
    상기 전도성 잉크는 은을 포함하는 다층 배선 제조방법.
  11. 제 10 항에 있어서,
    상기 은(Ag)은 산소, 황, 할로겐, 시아노, 시아네이트, 카보네이트, 니트레이트, 나이트라이트, 설페이트, 포스페이트, 티오시아네이트, 클로레이트, 퍼클로레이트, 테트라플로로보레이트, 아세틸아세토네이트, 카복실레이트 중 적어도 어느 하나에 화학 결합된 것을 특징으로 하는 다층 배선 제조방법.
  12. 제 8 항에 있어서,
    상기 전도성 잉크는 금속 화합물을 포함하는 다층 배선 제조방법.
  13. 제 12 항에 있어서,
    상기 전도성 잉크는 산화 은, 티오시아네이트화 은, 시안화 은, 시아네이트화 은, 탄산 은, 질산 은, 아질산 은, 황산 은, 인산 은, 과염소산화 은, 사불소보레이트화 은, 아세틸아세토네이트화 은, 초산 은, 젖산 은, 옥살산 은 및 그 유도체에서 선택되는 1종 또는 2종 이상의 혼합물을 포함하는 다층 배선 제조방법.
  14. 제 13 항에 있어서,
    상기 전도성 잉크는 상기 혼합물을 용해시키는 유기 용제를 포함하는 다층 배선 제조방법.
  15. 제 14 항에 있어서,
    상기 유기 용제는 Methanol, Acetaldehyde, Acetic acid, Acetone, Amyl acetate, Amyl alcohol, Aniline, Benzaldehyde, Benzene, Butanol, Carbon disulphide, Carbon tetrachloride, Chlorine(liquid), Chlorobenzene, Cyclohexanol, Cyclohexanone, Diethylether, Dioxane, Ethanol, Ethyl acetate, Methyl ethyl ketone, Methyl isobutyl ketone, Nitrobenzene, Phenol, Toluene, Trichloroethylene, Xylene 중 적어도 어느 하나를 포함하는 다층 배선 제조방법.
  16. 제 8 항에 있어서,
    상기 전도성 잉크는 상기 층간 절연막의 내부에 침투되어 상기 비어 콘택의 전도성 필라멘트를 형성하는 것을 특징으로 하는 다층 배선 제조방법.
  17. 제 8 항에 있어서,
    상기 전도성 잉크는 상기 층간 절연막의 상부에서 석출 또는 침전되는 탑 전극을 형성하는 것을 특징으로 하는 다층 배선 제조방법.
  18. 제 8 항에 있어서,
    상기 비어 콘택 형성 단계는, 상기 전도성 잉크 및 상기 층간 절연막 중 적어도 하나를 열처리하는 것을 포함하는 다층 배선 제조 방법.
  19. 제 18 항에 있어서,
    상기 전도성 잉크 또는 상기 층간 절연막은 120도씨 이상으로 열처리되는 것을 특징으로 하는 다층 배선 제조 방법.
  20. 제 16 항에 있어서,
    상기 전도성 잉크 또는 상기 층간 절연막은 5분이상 가열되는 것을 특징으로 하는 다층 배선 제조 방법.
KR1020090101136A 2009-10-23 2009-10-23 다층 배선 연결 구조 및 그의 제조 방법 Expired - Fee Related KR101243837B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020090101136A KR101243837B1 (ko) 2009-10-23 2009-10-23 다층 배선 연결 구조 및 그의 제조 방법
EP09180912.9A EP2339624B1 (en) 2009-10-23 2009-12-29 Multi-layer interconnection structure and manufacturing method thereof
US12/684,097 US8516689B2 (en) 2009-10-23 2010-01-07 Method of making a multi-layer interconnecting structure
US13/939,801 US9184063B2 (en) 2009-10-23 2013-07-11 Multi-layer interconnection structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090101136A KR101243837B1 (ko) 2009-10-23 2009-10-23 다층 배선 연결 구조 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR20110044454A KR20110044454A (ko) 2011-04-29
KR101243837B1 true KR101243837B1 (ko) 2013-03-20

Family

ID=43897425

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090101136A Expired - Fee Related KR101243837B1 (ko) 2009-10-23 2009-10-23 다층 배선 연결 구조 및 그의 제조 방법

Country Status (3)

Country Link
US (2) US8516689B2 (ko)
EP (1) EP2339624B1 (ko)
KR (1) KR101243837B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8476538B2 (en) * 2010-03-08 2013-07-02 Formfactor, Inc. Wiring substrate with customization layers
KR20160046621A (ko) 2014-10-21 2016-04-29 삼성전자주식회사 반도체 칩 패키지 테스트용 테스트 소켓 및 이의 제조 방법
CN107852820A (zh) * 2015-07-03 2018-03-27 加拿大国家研究委员会 印刷超窄线条的方法
JP2018530902A (ja) * 2015-07-03 2018-10-18 ナショナル リサーチ カウンシル オブ カナダ 隙間が極細の配線を印刷する方法
US11330722B2 (en) * 2018-07-10 2022-05-10 Haier Us Appliance Solutions, Inc. Appliance control panel with in-molded electronic film directly mounted to printed circuit board

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010104237A (ko) * 1998-11-12 2001-11-24 윌리암 제이. 버크 집적 회로 전원 장치
KR20050046656A (ko) * 2002-05-10 2005-05-18 사르노프 코포레이션 다층 전자 직물, 물품 및 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6258673A (ja) * 1985-09-09 1987-03-14 Fujitsu Ltd 半導体記憶装置
GB2199182A (en) * 1986-12-18 1988-06-29 Marconi Electronic Devices Multilayer circuit arrangement
US4972050A (en) * 1989-06-30 1990-11-20 Kollmorgen Corporation Wire scribed circuit boards and methods of their manufacture
US5313015A (en) * 1991-12-31 1994-05-17 Schlegel Corporation Ground plane shield
JP5060695B2 (ja) 1999-12-21 2012-10-31 プラスティック ロジック リミテッド 電子素子配列から電子回路を構成する方法および該方法により形成される電子回路
US6499215B1 (en) * 2000-06-29 2002-12-31 International Business Machines Corporation Processing of circuit boards with protective, adhesive-less covers on area array bonding sites
TW525216B (en) * 2000-12-11 2003-03-21 Semiconductor Energy Lab Semiconductor device, and manufacturing method thereof
US6709958B2 (en) 2001-08-30 2004-03-23 Micron Technology, Inc. Integrated circuit device and fabrication using metal-doped chalcogenide materials
US7183146B2 (en) * 2003-01-17 2007-02-27 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
KR100982419B1 (ko) 2003-05-01 2010-09-15 삼성전자주식회사 탄소나노튜브를 이용한 반도체 소자의 배선 형성 방법 및이 방법에 의해 제조된 반도체 소자
US7732349B2 (en) * 2004-11-30 2010-06-08 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of insulating film and semiconductor device
KR100688768B1 (ko) * 2004-12-30 2007-03-02 삼성전기주식회사 칩 내장형 인쇄회로기판 및 그 제조 방법
KR100727434B1 (ko) 2005-03-04 2007-06-13 주식회사 잉크테크 투명 은 잉크 조성물 및 이를 이용한 박막 형성방법
KR100653251B1 (ko) * 2005-03-18 2006-12-01 삼성전기주식회사 Ａｇ-Ｐｄ 합금 나노입자를 이용한 배선기판 제조방법
KR100796524B1 (ko) * 2006-09-20 2008-01-21 삼성전기주식회사 다층 인쇄회로기판 제조방법
KR20090068571A (ko) 2007-12-24 2009-06-29 주식회사 동부하이텍 다층 배선 구조를 구비한 반도체 소자 및 그 제조 방법
JP5096223B2 (ja) * 2008-05-08 2012-12-12 日東電工株式会社 配線回路基板の製造方法
KR101472512B1 (ko) * 2008-06-27 2014-12-24 삼성전자주식회사 나노 필라멘트 구조체
US8178787B2 (en) * 2008-08-26 2012-05-15 Snu R&Db Foundation Circuit board including aligned nanostructures

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010104237A (ko) * 1998-11-12 2001-11-24 윌리암 제이. 버크 집적 회로 전원 장치
KR20050046656A (ko) * 2002-05-10 2005-05-18 사르노프 코포레이션 다층 전자 직물, 물품 및 방법

Also Published As

Publication number Publication date
EP2339624A3 (en) 2011-10-05
US8516689B2 (en) 2013-08-27
US20130292160A1 (en) 2013-11-07
KR20110044454A (ko) 2011-04-29
US20110094774A1 (en) 2011-04-28
US9184063B2 (en) 2015-11-10
EP2339624B1 (en) 2014-12-03
EP2339624A2 (en) 2011-06-29

Similar Documents

Publication Publication Date Title
CN109426386B (zh) 触控面板及其制作方法
KR101243837B1 (ko) 다층 배선 연결 구조 및 그의 제조 방법
TWI381568B (zh) Method for forming semiconductor thin film and method for manufacturing thin film semiconductor device
US8158518B2 (en) Methods of making metal silicide contacts, interconnects, and/or seed layers
JP5226715B2 (ja) 有機薄膜トランジスタ、その作製方法、および、それに使用されるゲート絶縁層
KR101282534B1 (ko) 적층 구조체, 전자 소자, 및 표시 장치
CN102067320B (zh) 柔性半导体装置的制造方法
US20070031990A1 (en) Manufacturing method of semiconductor device
JP2011216647A (ja) パターン形成体の製造方法、機能性素子の製造方法および半導体素子の製造方法
JP5638565B2 (ja) ポリマー薄膜における自己整合ビアホールの形成
JPWO2007099690A1 (ja) 有機トランジスタ及びその製造方法
JP4679673B2 (ja) フレキシブル半導体装置の製造方法及びそれに使用される積層膜
EP2116895A2 (en) Laminated structure and image display device
JP2009293119A (ja) メッキ層の形成方法
WO2008138914A1 (en) Reducing defects in electronic switching devices
CN103283026A (zh) 电子器件
JP2011259001A (ja) パターン形成体の製造方法、機能性素子の製造方法および半導体素子の製造方法
JP2007227595A (ja) 有機薄膜トランジスタの製造方法
US7375774B2 (en) Method of manufacturing semiconductor device
CA2675083A1 (en) Device and process involving pinhole undercut area
JP2009026900A (ja) 積層構造体、電子素子及びそれらの製造方法、表示装置
JP2009111000A (ja) 有機半導体素子の製造方法、及び有機半導体素子
JP6620556B2 (ja) 機能材料の積層方法及び機能材料積層体
US9564356B2 (en) Self-forming metal barriers
KR102169298B1 (ko) 유연 기판의 제조 방법 및 이에 의해 제조된 유연 기판

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20091023

PA0201 Request for examination
PG1501 Laying open of application
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20121101

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20130306

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20130308

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20130311

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20160226

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20160226

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20170224

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20170224

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20180226

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20180226

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20190304

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20200224

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20200224

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20210225

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20211125

Start annual number: 10

End annual number: 10

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20231219