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KR101239117B1 - 전력 반도체 패키지 및 그 제조방법 - Google Patents

전력 반도체 패키지 및 그 제조방법 Download PDF

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KR101239117B1
KR101239117B1 KR1020110035264A KR20110035264A KR101239117B1 KR 101239117 B1 KR101239117 B1 KR 101239117B1 KR 1020110035264 A KR1020110035264 A KR 1020110035264A KR 20110035264 A KR20110035264 A KR 20110035264A KR 101239117 B1 KR101239117 B1 KR 101239117B1
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lead frame
heat sink
groove
package
semiconductor package
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강인구
최윤화
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(주)엔하이앤시
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Abstract

전력회로 칩으로부터 발생하는 열에 대하여 열 방출 효과를 개선하고, 공정을 단순화하고, 제조원가를 낮출 수 있는 구조의 전력 반도체 패키지와 그 제조방법을 개시한다.
본 발명에 따른 전력 반도체 패키지의 제조방법은, 반도체 칩이 탑재될 제1면과, 제1면과 대향하는 제2면을 갖는 리드프레임을 준비하는 단계와, 리드프레임의 제1면에 반도체 칩을 부착하고 와이어 본딩하는 단계와, 리드프레임을 밀봉하되, 리드프레임의 외부 연결단자를 제외한 나머지 영역을 감싸면서 리드프레임의 제2면의 일부를 노출하는 홈이 형성되도록 봉합수지를 사용하여 리드프레임을 밀봉하는 단계, 및 리드프레임의 제2면의 일부를 노출하는 홈을 세라믹으로 충진하여, 그 일면은 리드프레임의 제2면에 접촉하고 다른 면은 패키지 외부로 노출되는 방열판을 형성하는 단계를 포함한다.

Description

전력 반도체 패키지 및 그 제조방법{Power semiconductor package and method for fabricating the same}
본 발명은 반도체 패키지에 관한 것으로, 특히 전력 반도체 패키지 및 그 제조방법에 관한 것이다.
일반적으로 반도체 패키지는 하나 혹은 다수개의 반도체 칩을 리드프레임(lead frame) 내에 있는 패드(pad) 위에 탑재하고 봉합 수지(EMC: Epoxy Molding Compound)로 밀봉하여 내부를 보호한 후, 인쇄회로기판(print circuit board)에 실장하여 사용한다.
최근 들어 전자기기의 고속화, 대용량화 및 고집적화가 급진전되면서 자동차, 산업 기기 및 가전제품에 적용되는 전력소자(power device) 역시 저 비용으로 소형화 및 경량화를 달성해야 하는 요구에 직면하고 있다. 이와 동시에 전력소자는 저소음과 고신뢰성을 달성하여야 하기 때문에, 하나의 반도체 패키지에 다수개의 반도체 칩을 탑재하는 전력 모듈형 패키지가 일반화되고 있다.
한편, 최근 전력용 전자 산업이 발전함에 따라 전자제품이 소형화 고밀도화되고, 이에 따라 패키지의 반도체 소자 및 배선 밀도는 점점 더 증가하고 있으며, 이로 인해 패키지 내부에서는 대량의 열이 발생한다. 패키지 내부에서 발생하는 고열은 전자 제품의 수명과 작동에 영향을 주기 때문에 고밀도 패키지의 방열 문제 또한 중요한 이슈(issue)가 되고 있다. 반도체 회로 설계시 온도가 올라가더라도 일정 온도까지는 회로의 동작에 대한 신뢰성을 보장할 수 있도록 설계를 하지만, 일정 온도 이상으로 온도가 계속 상승하게 되면 칩 내부의 회로 동작의 신뢰성을 확보하는 것은 어렵게 된다.
이와 같이 현재 반도체 패키지 제품에 있어서, 반도체 칩에서 발생하는 열을 방출하는 기능은 반도체 패키지의 고신뢰성 확보를 위해 매우 중요한 위치를 차지하고 있으며, 이를 해결하기 위해 여러 다양한 기술들이 도입되어 왔다. 이러한 기술들 중 대표적인 예를 들면, 반도체 칩에서 발생하는 열을 외부로 방출하는 방열판을 반도체 패키지에 부착하거나 팬(fan)을 패키지에 부착하는 기술 등이 있다. 패키지에 팬을 부착하는 구성은 열 방출 효율이 우수하다는 장점이 있기는 하나, 비용면에서 많은 비용이 요구된다는 단점이 있어, 방열판을 구비하는 반도체 패키지를 구성하는 방법이 일반적으로 널리 사용되고 있다.
도 1은 방열판을 구비하는 종래의 반도체 패키지의 일 예를 도시한 단면도이다.
도 1을 참조하면, 반도체 패키지(1)는 반도체 칩(3)이 실장되는 리드프레임(2)과, 반도체 칩과 리드프레임을 연결하는 본딩 와이어(bonding wire; 6), 반도체 칩(3)에서 발생하는 열을 외부로 방출하는 방열판(5) 및 반도체 칩(3)과 본딩 와이어(6)를 외부 환경으로부터 보호하는 봉합 수지(7)를 포함한다.
방열판(5)은 일반적으로 열 전도성이 우수한 구리(Cu)와 같은 금속으로 만들어진 것을 사용하며, 반도체 칩(3)에서 발생하는 열을 열전도에 의해 전달받아 대기 중으로 방출하게 된다.
종래의 반도체 패키지(1)에서 방열판(5)은 봉합 수지(7) 내부에 형성되게 되므로, 반도체 패키지(1) 제조공정에 있어서 본딩 와이어(6)에 의한 와이어 본딩 공정이 수행된 이후 몰딩 공정을 수행하기 이전에 방열판(5)을 리드프레임(2)에 부착하는 공정을 수행하게 된다. 방열판(5)을 리드프레임(3)에 부착하는 공정이 완료되면, 몰드 금형(도시되지 않음) 안에 방열판(5)을 삽입한 상태에서 봉합 수지(7)를 주입하는 몰딩 공정을 수행하게 된다.
따라서 제조 공정에 있어서 방열판(5)을 형성하는 공정이 추가적으로 필요하다는 점과, 개별 방열판(5)을 다수의 반도체 패키지(1)의 몰드 금형 안에 개별적으로 삽입해야 한다는 점에서 생산성을 저하시키는 문제점이 있다. 또한, 방열판(5)이 열전도율이 낮은 봉합 수지(7)에 의해 완전히 밀봉되어 있기 때문에 외부와의 절연성은 높지만 열 저항이 높고 방열 능력이 떨어지는 단점이 있다.
도 2는 종래의 다른 기술에 의한 전력 모듈 패키지를 설명하기 위하여 도시한 단면도로서, 미합중국 특허 제5,703,399호(Date: May 15, 1996, Title: Semiconductor Power Module)에 개시된 전력 모듈 패키지이다.
도 2를 참조하면, 전력회로(19)와 통제회로(18)를 구성하는 복수개의 반도체 칩이 리드프레임(13) 위에 탑재되어 있는 구조이다. 도면에서 참조부호 11은 방열판(heat sink)을 가리키고, 12는 열 전도성이 우수한 봉합 수지를 가리키며, 14a는 전력회로 칩을, 15a는 통제회로 칩을, 15b는 저항을, 16a는 알루미늄 와이어를, 16b는 골드 와이어(gold wire)를, 17은 절연성 봉합 수지를 각각 가리킨다.
도 2의 전력 모듈 패키지에 의하면, 전력회로 칩(14a)에서 발생하는 열을 효과적으로 외부로 방출하기 위해 리드프레임(13) 아래에 열 전도성이 우수한 봉합 수지(12)를 사용하고, 구리(copper)를 재질로 하는 방열판을 상기 리드프레임(13) 아래에 약간 이격시킨 구조로 형성하고 있다. 상기 리드프레임(13) 위에 있는 봉합 수지는 상기 열 전도성이 우수한 봉합수지(12)와는 특성이 다른 일반적인 절연성 봉합 수지(17)이다.
상기 특허의 다른 실시예에 의하면, 전력회로 칩(14a)에서 발생하는 열을 더욱 효과적으로 방출하기 위해 방열판(11)과 리드프레임(13)의 형상을 변형시킨 실시예가 다수 있다.
그러나, 도 2에 도시된 전력 모듈 패키지에는 다음과 같은 문제점이 있다.
첫째, 리드프레임(13)의 배면(backside)과 구리로 된 방열판(11) 사이에는 여전히 봉합 수지(EMC)가 채워져 있기 때문에 전력회로 칩(14a)에서 발생하는 열을 전력 모듈 패키지 외부로 방출하는데 한계가 있다.
둘째, 하나의 전력 모듈 패키지에 특성이 서로 다른 두 개의 봉합 수지를 사용하기 때문에 전력 모듈 패키지의 제조공정이 복잡하게 되며, 전력 모듈 패키지의 제조공정을 자동화하기가 어렵다.
셋째, 구리로 된 방열판을 사용하고, 제조공정이 복잡하기 때문에 제조원가가 증가하게 된다.
본 발명이 이루고자 하는 기술적 과제는, 전력회로 칩으로부터 발생하는 열에 대하여 열 방출 효과를 개선하고, 공정을 단순화하고, 제조원가를 낮출 수 있는 구조의 전력 반도체 패키지를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 전력 반도체 패키지의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 전력 반도체 패키지는, 반도체 칩; 반도체 칩이 부착되는 제1면과, 제1면과 대향하는 제2면을 갖는 리드프레임; 반도체 칩이 탑재된 리드프레임의 외부 연결 단자를 제외한 나머지 부분을 감싸면서, 리드프레임의 제2면의 일부를 노출하는 홈을 갖는 봉합 수지; 및 봉합 수지의 홈을 평평하게 채우며, 그 일면은 리드프레임의 제2면과 직접 접촉하고 다른 면은 패키지 외부로 노출된 세라믹 방열판을 포함하는 것을 특징으로 한다.
상기 세라믹 방열판은 상기 리드프레임의 중앙부를 포함하는 영역에 배치되고, 상기 방열판의 두께는 0.05 ∼ 0.25㎜의 범위인 것이 바람직하다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 전력 반도체 패키지는, 다수개의 반도체 칩들; 각각 상기 반도체 칩이 부착되는 제1면과, 상기 제1면과 대향하는 제2면을 가지며 수평으로 배열된 다수의 리드프레임들; 상기 반도체 칩이 탑재된 리드프레임의 외부 연결 단자를 제외한 나머지 부분을 감싸면서, 상기 리드프레임의 제2면을 노출하는 홈을 갖는 봉합 수지; 및 상기 봉합 수지의 홈을 평평하게 채우며, 그 일면은 상기 리드프레임들의 제2면과 직접 접촉하고 다른 면은 패키지 외부로 노출된 세라믹 방열판을 포함하는 것을 특징으로 한다.
상기 세라믹 방열판은 상기 리드프레임의 제2면 전체와 직접 접촉하도록 배치되고, 상기 방열판의 두께는 0.05 ∼ 0.25㎜의 범위인 것이 바람직하다.
상기 다른 기술적 과제를 이루기 위하여 본 발명에 따른 전력 반도체 패키지의 제조방법은, (a) 서로 대향하는 제1면과 제2면을 갖는 리드프레임을 준비하는 단계; (b) 상기 리드프레임의 제1면에 반도체 칩을 부착하고 와이어 본딩하는 단계; (c) 상기 리드프레임을 밀봉하되, 상기 리드프레임의 외부 연결단자를 제외한 나머지 영역을 감싸면서 상기 리드프레임의 제2면의 일부를 노출하는 홈이 형성되도록 봉합수지를 사용하여 상기 리드프레임을 밀봉하는 단계; 및 (d) 상기 리드프레임의 제2면의 일부를 노출하는 홈을 세라믹으로 충진하여, 그 일면은 상기 리드프레임의 제2면에 접촉하고 다른 면은 패키지 외부로 노출되는 방열판을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 봉합수지를 사용하여 리드프레임을 밀봉하는 단계에서, 상기 홈의 깊이는 0.05 ∼ 0.25㎜의 범위로 하는 것이 바람직하다.
상기 (d) 단계는, 상기 홈에 세라믹 페이스트를 충진하는 단계 및 상기 홈에 충진된 세라믹 페이스트를 큐어링하여 경화시키는 단계를 포함할 수 있다. 이때 상기 홈에 세라믹 페이스트를 충진하는 단계는, 스크린 프린팅 방식 또는 스프레잉 방식으로 진행할 수 있다.
상기 다른 기술적 과제를 이루기 위하여 본 발명에 따른 전력 반도체 패키지의 제조방법은, (a) 반도체 칩이 탑재될 제1면과, 상기 제1면과 대향하는 제2면을 갖는 리드프레임을 준비하는 단계; (b) 상기 리드프레임의 제2면에 세라믹 페이스트를 코팅하는 단계; (c) 상기 리드프레임의 제1면에 반도체 칩을 부착하고 와이어 본딩하는 단계; (d) 상기 리드프레임을 밀봉하되, 상기 리드프레임의 외부 연결단자를 제외한 나머지 영역을 감싸면서 상기 리드프레임의 제2면의 일부를 노출하는 홈이 형성되도록 봉합수지를 사용하여 상기 리드프레임을 밀봉하는 단계; 및 (e) 상기 리드프레임의 제2면의 일부를 노출하는 홈을 세라믹으로 충진하여, 그 일면은 상기 리드프레임의 제2면에 접촉하고 다른 면은 패키지 외부로 노출되는 방열판을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 리드프레임을 밀봉하는 단계에서, 상기 홈의 깊이는 0.05 ∼ 0.25㎜의 범위가 되도록 하는 것이 바람직하다.
상기 (e) 단계는, 상기 홈에 세라믹 페이스트를 충진하는 단계 및 상기 홈에 충진된 세라믹 페이스트를 큐어링하여 경화시키는 단계를 포함할 수 있다. 이때, 상기 홈에 세라믹 페이스트를 충진하는 단계는 스크린 프린팅 방식 또는 스프레잉 방식으로 진행할 수 있다.
상기 다른 기술적 과제를 이루기 위하여 본 발명에 따른 전력 반도체 패키지의 제조방법은, 방열판의 일부가 외부로 노출된 반도체 패키지를 준비하는 단계; 상기 방열판의 노출된 표면에 세라믹을 코팅하는 단계; 및 상기 세라믹을 경화시켜 방열판을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 방열판의 표면에 세라믹을 코팅하는 단계에서, 상기 방열판의 표면에 세라믹 페이스트를 스프레이(spray)할 수 있다.
본 발명에 따르면, 몰딩 단계에서 리드프레임 하부에 홈을 형성하고 이 홈에 겔 상태의 세라믹 페이스트를 스크린 프린팅 또는 스프레잉 방식으로 채우고 큐어링하여 방열판을 형성한다.
따라서, 별도의 접착 부재 및 접착 공정 없이 공정이 단순하면서도 공정 진행이 용이한 장점이 있다.
또한, 열전달 능력이 우수한 세라믹을 이용하고 리드프레임과 방열판 사이에 별도의 접착 부재가 존재하지 않으므로 패키지 내부의 열을 효과적으로 방출할 수 있다.
또한, 세라믹은 절연기능이 우수하므로 외부의 다른 도전체와의 절연도 효과적으로 이룰 수 있다.
또한, 세라믹 방열판은 절연 및 방열 능력이 우수하여 리드프레임의 두께를 비교적 얇게 형성할 수 있으므로 패키지 제조 단가를 낮출 수 있다.
도 1은 종래기술에 의한 전력 반도체 패키지를 설명하기 위하여 도시한 단면도이다.
도 2는 종래의 다른 기술에 의한 전력 반도체 패키지를 설명하기 위하여 도시한 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 전력 반도체 패키지를 설명하기 위하여 도시한 입체도 및 단면도이다.
도 4 내지 도 7은 도 3a 및 도 3b에 도시된 본 발명의 전력 반도체 패키지를 제조하는 일 실시예의 방법을 설명하기 위하여 도시한 단면도들이다.
도 8 내지 도 9는 도 3a 및 도 3b에 도시된 전력 반도체 패키지를 제조하는 다른 실시예의 방법을 설명하기 위하여 도시한 단면도들이다.
도 10a 및 도 10b는 본 발명의 다른 실시예에 따른 전력 반도체 패키지를 설명하기 위하여 도시한 입체도 및 단면도이다.
도 11 내지 도 13은 본 발명의 다른 실시예에 따른 전력 반도체 패캐지를 제조하는 방법을 설명하기 위하여 도시한 단면도들이다.
도 14a 및 도 14b는 본 발명의 패키지 제조방법을 응용한 예를 설명하기 위한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
도 3a는 본 발명에 의한 전력 반도체 패키지를 설명하기 위하여 도시한 입체도이고, 도 3b는 상기 입체도의 A-A' 선을 자른 단면도이다.
도 3a 및 도 3b를 참조하면, 본 발명의 전력 반도체 패키지(100)는 리드프레임(110), 반도체 칩(120), 방열판(130) 및 봉합 수지(140)를 포함한다.
리드프레임(110)은 실질적으로 반도체 칩이 실장되는 리드프레임 패드(111)와 패키지 외부로의 신호전달을 위한 리드(112)로 구성된다. 리드프레임 패드(111)는 상호 반대되는 제1면(111a) 및 제2면(111b)을 가지며 제1면(111a) 상에 반도체 칩(120)이 실장된다. 리드프레임(110)은 모든 적절한 물질을 포함할 수 있다. 예를 들어, 리드프레임(110)은 구리, 구리 합금들, 또는 다른 모든 적절한 전도성 물질을 포함할 수 있다. 필요한 경우, 솔더 가능한 금속으로 도금될 수도 있다.
반도체 칩(120)은 예를 들면 에폭시 접착제 또는 솔더(solder) 등 절연성 접착제 또는 절연성 테이프(tape)를 통해 리드프레임 패드(111)의 제1면(111a) 상에 부착된다. 접착제의 종류에는 특별한 제한이 없다.
반도체 칩(120)은 모든 적절한 반도체 소자를 포함할 수 있다. 적절한 반도체 소자들은 실리콘(Si)과 같은 반도체 물질을 포함할 수 있고, 수직 또는 수평 소자들을 포함할 수 있다. 수직 소자들은 전류가 칩을 통하여 수직으로 흐르도록, 상기 칩의 일 측에 적어도 하나의 입력부를 가지고 칩의 타 측에 출력부를 가진다. 수평 소자들은 전류가 칩을 통하여 수평으로 흐르도록, 적어도 상기 칩의 일 측에 적어도 하나의 입력부와 칩의 동일 측에 적어도 하나의 출력부를 가진다. 반도체 칩(120) 내의 반도체 소자는 예를 들면 다이오드, 트랜지스터, 다이리스터(thyristor), 또는 IGBT와 같은 전원 반도체 장치, 선형 장치, 집적 회로(IC), 논리 회로 등 다양한 반도체 장치를 포함할 수 있다. 반도체 칩(120)은 도시된 것과 같이 도전성 와이어(125)를 통해 리드프레임(110)과 전기적으로 접속될 수 있다. 또는 도시되지는 않았지만 와이어 대신에 도전성 클립(clip)으로 연결될 수도 있다.
리드프레임 패드(111)의 제2면(111b)에는 열 전도율 및 절연성이 높은 세라믹 재질의 방열판(130)이 직접 접촉하도록 배치되어 있다. 방열판의 제1면(130a)은 리드프레임 패드(111)의 제2면(111b)에 직접 접촉되고 방열판의 제2면(130b)은 반도체 패키지(100)의 외부로 노출되어, 패키지 내부의 열을 외부로 효과적으로 배출하도록 되어 있다.
방열판(130)은 공정 단계에서 패키지 바디(150)에 형성된 음각의 홈에 세라믹 페이스트(paste)를 이용하여 스크린 프린팅(screen printing)하거나 스프레이(spray)하여 채운 후 큐어링(curing)을 통해 고체화하여 형성하게 된다. 따라서, 별도의 접착 부재 없이 방열판(130)이 리드프레임 패드(111)에 직접 부착되므로, 방열 효율이 더욱 증가될 수 있다. 아울러, 방열판(130)은 스크린 프린팅 또는 스프레잉 방식으로 형성되므로 그 표면이 평평하여 방열판의 제2면(130b)과 패키지 바디(150)의 제2면(150b)은 동일한 레벨을 이룬다. 상기 방열판(130)은 산화알루미늄(Al2O3) 또는 질화알루미늄(AlN)을 포함하는 세라믹으로 이루어진다. 방열판(130)의 두께는 0.05 ∼ 0.25㎜ 정도가 바람직하다.
패키지 바디(150)의 측면은 도시된 것과 같이 패키지 바디의 하부 면에 대해 수직한 구조이거나 비스듬하게 경사를 갖는 구조일 수 있다.
도 4 내지 도 6은 본 발명의 제1 실시예에 의한 전력 반도체 패키지의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 4를 참조하면, 먼저, 전력회로 등의 반도체 칩을 칩 접착(die attach) 공정을 통해 리드프레임 패드(111)의 제1면(111a)에 부착한다.
반도체 칩(120)은 예를 들면 에폭시 접착제 또는 솔더(solder) 등 절연성 접착제 또는 절연성 테이프(tape)를 통해 리드프레임 패드(111)의 제1면(111a) 상에 부착된다. 접착제의 종류에는 특별한 제한이 없다. 반도체 칩(120) 내의 반도체 소자는 예를 들면 다이오드, 트랜지스터, 다이리스터(thyristor), 또는 IGBT와 같은 전원 반도체 장치, 선형 장치, 집적 회로(IC), 논리 회로 등 다양한 반도체 장치를 포함할 수 있다.
이어서, 와이어 본딩(wire bonding) 공정을 진행하여 반도체 칩(120)을 도전성 와이어(125)를 통해 리드프레임 패드(111)에 연결한다.
도 5를 참조하면, 와이어 본딩이 끝난 리드프레임(110)을 몰딩 장비로 이동시킨다. 반도체 칩이 부착된 리드프레임(110)의 상부를 덮는 상부 몰드 다이(161)와, 리드프레임(110)의 하부를 덮는 하부 몰드 다이(162)를 근접시킨다. 이때, 하부 몰드 다이(162)는 중앙부에 소정 두께(h1)의 돌출부(180)를 갖는 형태로 준비된다. 하부 몰드 다이(162)의 중앙부에 위치하는 상기 둘출부(180)는 몰딩 공정이 끝나면 리드프레임(110) 하부에 방열판이 형성될 홈을 제공하기 위한 것이다. 상기 돌출부(180)의 두께(h1)는 0.05 ∼ 0.25㎜ 정도가 바람직하다.
다음에, 게이트(170)를 통해 에폭시 몰딩 컴파운드(EMC)와 같은 봉합 수지(140)를 두 몰드 다이(161, 162) 사이의 공간에 흘려보낸다. 이때, 봉합 수지(140)는 액체로 변한 상태에서 몰드 내부의 공간을 균형있게 채우게 되고, 이후 열과 압력에 의해 고체 상태로 경화되어 리드프레임이 밀봉된다.
도 6을 참조하면, 밀봉 공정이 완료된 후 리드프레임(110)을 몰딩 장비로부터 언로딩(unloading)하면 리드프레임(110)의 하부에 소정 깊이의 홈을 갖는 패키지 바디가 완성된다.
이어서, 리드프레임(110)의 하부에 형성된 홈을 세라믹으로 채워 방열판(130)을 형성한다. 이를 위하여 먼저, 세라믹(ceramic)을 겔 상태로 만든 후 겔 상태의 세라믹 페이스트(paste)를 스크린 프린팅(screen printing) 또는 스프레잉(spraying) 방식으로 리드프레임(110) 하부에 형성된 홈에 채운다. 다음에 소정 온도의 열을 가해 큐어링(curing)을 실시하면 홈에 채워진 세라믹 페이스트의 경화가 이루어져 방열판(130)이 완성된다.
이어서 트림 및 포밍(trim & forming) 공정을 포함한 통상의 후속 공정을 진하여 반도체 패키지를 완성한다.
본 발명에 따르면, 몰딩 단계에서 리드프레임 하부에 형성된 홈에 겔 상태의 세라믹 페이스트를 스크린 프린팅 또는 스프레잉 방식으로 채우고 큐어링하여 방열판을 완성한다. 따라서, 별도의 접착 부재 및 접착 공정이 없어 공정이 단순하면서도 공정 진행이 용이한 장점이 있다. 또한, 열전달 능력이 우수한 세라믹을 이용하고 리드프레임과 방열판 사이에 별도의 접착 부재가 존재하지 않으므로 패키지 내부의 열을 외부로 효과적으로 방출할 수 있다. 또한, 세라믹은 절연기능이 우수하므로 외부의 다른 도전체와의 절연도 효과적으로 이룰 수 있다. 또한, 세라믹 방열판은 절연 및 방열 능력이 우수하여 리드프레임의 두께를 비교적 얇게 형성할 수 있으므로 패키지 제조 단가를 낮출 수 있다.
도 7 내지 도 9는 도 3a 및 도 3b에 도시된 전력 반도체 패키지를 제조하는 다른 실시예의 방법을 설명하기 위하여 도시한 단면도들이다. 도 3 내지 도 6과 동일한 참조번호는 동일한 부재를 나타내므로 상세한 설명은 생략한다.
도 7을 참조하면, 먼저, 리드프레임의 제2면(111b)에 방열판(130)을 형성한다. 상세하게는, 반도체 칩이 부착될 리드프레임의 제1면(111a)과 대향하는 제2 면(111b)의 소정 영역에, 겔(gel) 상태의 세라믹 페이스트(paste)를 스크린 프린팅(screen printing) 또는 스프레잉(spraying) 방식으로 도포한다. 이때, 후속 큐어링 공정을 통해 형성될 세라믹 방열판(130)의 최종 두께가 0.05 ∼ 0.25㎜ 정도가 되도록 세라믹 페이스트의 도포 두께(h2)를 조절한다.
이어서, 세라믹 페이스트가 도포된 리드프레임(110)을 소정 온도에서 열처리하면, 겔 상태의 세라믹 페이스트의 큐어링(curing)이 일어나 고체 상태로 변하게 된다. 즉, 별도의 접착 부재를 사용하지 않고 리드프레임(110)의 제2면(111b)에 방열판(130)이 형성된다.
도 8을 참조하면, 전력회로 등의 반도체 칩(120)을 칩 접착(die attach) 공정을 통해 리드프레임 패드(111)의 제1면(111a)에 부착한다. 이어서, 와이어 본딩(wire bonding) 공정을 진행하여 반도체 칩(120)을 리드프레임 패드(111)에 연결한다.
도 9를 참조하면, 와이어 본딩이 끝난 리드프레임(110)을 몰딩 장비로 이동시킨 다음, 반도체 칩이 부착된 리드프레임(110)의 상부를 덮는 상부 몰드 다이(도시되지 않음)와, 리드 프레임(110)의 하부를 덮는 하부 몰드 다이(도시되지 않음)를 근접시킨다. 다음에, 봉합 수지(140)를 두 몰드 다이 사이의 공간에 흘려보낸 후 열과 압력에 의해 봉합 수지를 경화시켜 패키지 밀봉 공정을 완료한다.
본 실시예와 같이 리드프레임 패드의 제2면에 세라믹 페이스트를 이용하여 세라믹 방열판을 먼저 형성한 다음에 칩 접착 및 몰딩 공정을 진행하여도 동일한 효과를 얻을 수 있다.
한편, 최근의 전력소자는 저비용으로 소형화 및 경량화를 달성해야하는 요구에 직면하고 있다. 이와 동시에 전력소자는 저소음과 고신뢰성을 달성하여야 하기 때문에, 하나의 반도체 패키지에 대수개의 반도체 칩을 탑재한 전력 모듈형 패키지가 일반화되고 있다. 본 발명의 다음 실시예는 하나의 패키지에 다수개의 반도체 칩이 탑재된 전력 모듈 반도체 패키지에 관한 것이다.
도 10a는 본 발명의 제2 실시예에 따른 전력 반도체 패키지의 입체도이고, 도 10b는 상기 입체도의 B-B' 선을 자른 단면도이다.
도 10a 및 도 10b를 참조하면, 본 발명의 전력 반도체 패키지(200)는 각각 반도체 칩(221, 222, 223)이 탑재된 제1면(211a, 212a, 213a)과 그와 대향하는 제2 면(211b, 212b, 213b)을 갖는 리드프레임 패드(211, 212, 213)와 리드(214)를 포함하는 리드프레임(210), 방열판(230) 및 봉합 수지(240)를 포함한다.
패키지 내에 탑재할 수 있는 반도체 칩의 종류 및 개수는 제품에 따라 달라질 수 있다. 하나의 패키지 내에 다수개의 반도체 칩이 탑재되어 있는 것을 제외하고는 도 3a 및 도 3b에 도시된 반도체 패키지의 경우와 동일하게 구성할 수 있으므로 상세한 설명은 생략한다.
본 발명의 제2 실시예의 전력 반도체 패키지에 따르면, 다수개의 전력 반도체 칩을 탑재한 전력 모듈 반도체 패키지의 경우에도, 리드프레임에 직접 접촉된 세라믹 방열판을 구비함으로써 저비용으로 패키지 내부의 열을 효과적으로 방출할 수 있으며 외부 도전체와의 절연 기능이 우수한 전력 모듈 반도체 패키지를 구현할 수 있다.
도 11 내지 도 13은 본 발명의 제2 실시예의 전력 반도체 패키지를 제조하는 방법을 설명하기 위하여 도시한 단면도들이다.
도 11을 참조하면, 패키지 내에 탑재될 반도체 칩들(221, 222, 223)을 칩 접착(die attach) 공정을 통해 각각 리드프레임 패드(211, 212, 213)의 제1면(211a, 212a, 213a)에 부착한다. 이어서, 와이어 본딩 공정을 진행하여 반도체 칩들(221, 222, 223)을 도전성 와이어(225, 226, 227)를 통해 각 리드프레임 패드(211, 212, 213)에 연결한다.
도 12를 참조하면, 와이어 본딩이 끝난 리드프레임(210)을 몰딩 장비로 이동시킨다. 반도체 칩들이 탑재된 리드프레임(210)의 상부를 덮는 상부 몰드 다이와, 리드 프레임(210)의 하부를 덮는 하부 몰드 다이를 근접시키고, 게이트를 통해 봉합 수지(EMC)(240)를 두 몰드 다이 사이의 공간에 흘려보낸다. 이때, 하부 몰드 다이는 중앙부에 리드프레임(210) 하부에 방열판이 형성될 홈을 제공하기 위한 소정 두께의 돌출부를 갖는 형태로 준비된다. 봉합 수지(240)는 액체로 변한 상태에서 몰드 내부의 공간에 균형있게 채우게 되고, 이후 열과 압력에 의해 고체 상태로 경화된다. 밀봉 공정이 완료된 후 리드프레임(210)을 몰딩 장비로부터 언로딩(unloading)하면 리드프레임(210)의 하부에 소정 깊이(h3)의 홈을 갖는 패키지 바디가 완성된다. 홈의 깊이(h3)가 방열판의 두께가 되는데, 0.05 ∼ 0.25㎜의 범위가 되도록 할 수 있다.
도 13을 참조하면, 리드프레임(210)의 하부에 형성된 홈을 세라믹으로 채워 방열판(230)을 형성한다. 이때, 겔(gel) 상태의 세라믹 페이스트(paste)를 스크린 프린팅(screen printing) 또는 스프레잉(spraying) 방식으로 홈에 채운 다음, 큐어링(curing)을 실시하면 홈에 채워진 세라믹 페이스트의 경화가 이루어져 방열판(230)이 완성된다. 이어서 트림 및 포밍(trim & forming) 공정을 포함한 통상의 후속 공정을 진행한다.
본 실시예의 전력 모듈 반도체 패키지의 경우에도, 기존의 방열판을 접착제를 이용하여 리드프레임 패드에 별도로 부착하거나 DBC 기판을 이용하는 경우에 비해 공정이 단순하면서도 공정 진행이 용이한 장점이 있다. 또한, 절연기능이 우수하고 열전달 능력이 우수한 세라믹을 이용하므로 패키지 내부의 열을 효과적으로 방출함은 물론 패키지와 외부의 다른 도전체와의 절연도 효과적으로 이룰 수 있다. 또한, 세라믹 방열판은 절연 및 방열 능력이 우수하여 리드프레임의 두께를 비교적 얇게 형성할 수 있으므로 패키지 제조 단가를 낮출 수 있다.
한편, 본 발명의 패키지 제조방법에 있어서 세라믹 페이스트를 이용하여 방열판을 형성하는 방법은 여러 가지로 응용될 수 있다.
도 14a 및 도 14b는 본 발명의 패키지 제조방법을 응용한 예를 설명하기 위한 도면들이다.
도 14a는 종래의 반도체 패키지의 일 예를 도시한 입체도로서, 리드(32)와 방열판(33)이 패키지 외부로 노출되어 있다. 참조번호 34는 반도체 칩이 탑재된 리드프레임을 밀봉한 봉합 수지를 나타낸다. 방열판(33)은 열 전도율이 좋은 구리(Al) 또는 알루미늄(Al)으로 이루어져 있고 방열 효율을 높이기 위하여 패키지 외부로 노출되어 있다. 이 경우 방열 효율은 높지만 절연을 위하여 조립시 절연 쉬트(sheet)를 별도로 사용하여야 하는 단점이 있다.
도 14b는 도 14a의 반도체 패키지에 본 발명의 방법을 적용한 것을 나타낸 도면으로, 도면 참조번호 312는 리드(lead)를, 330은 방열판을, 340은 봉합 수지를 각각 나타낸다.
도 14a에서 외부로 노출되어 있는 전도성 방열판에 세라믹 페이스트(paste)를 스프레잉 방식으로 코팅한다. 그리하면 전도성 방열판 위에 열 전도성 및 절연성이 우수한 세라믹이 코팅되어, 방열 효율이 더욱 향상된 반도체 패키지를 구현할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
100, 200.....전력 반도체 패키지 110, 210.....리드프레임
120, 220.....반도체 칩 125, 225, 226, 227..와이어
130, 230, 330.....방열판 140, 240, 340.....봉합 수지(EMC)
150, 250.....패키지 바디

Claims (16)

  1. 반도체 칩;
    상기 반도체 칩이 부착되는 제1면과, 상기 제1면과 대향하는 제2면을 갖는 리드프레임;
    상기 반도체 칩이 탑재된 리드프레임의 외부 연결 단자를 제외한 나머지 부분을 감싸면서, 상기 리드프레임의 제2면의 일부를 노출하는 홈을 갖는 봉합 수지; 및
    상기 봉합 수지의 홈을 평평하게 채우면서 상기 리드프레임의 중앙부를 포함하는 영역에 배치되며, 그 일면은 상기 리드프레임의 제2면과 직접 접촉하고 다른 면은 패키지 외부로 노출된 세라믹 방열판을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 삭제
  3. 제1항에 있어서,
    상기 방열판의 두께는 0.05 ∼ 0.25㎜의 범위인 것을 특징으로 하는 반도체 패키지.
  4. 다수개의 반도체 칩들;
    각각 상기 반도체 칩이 부착되는 제1면과, 상기 제1면과 대향하는 제2면을 가지며 수평으로 배열된 다수의 리드프레임들;
    상기 반도체 칩이 탑재된 리드프레임의 외부 연결 단자를 제외한 나머지 부분을 감싸면서, 상기 리드프레임의 제2면을 노출하는 홈을 갖는 봉합 수지; 및
    상기 봉합 수지의 홈을 평평하게 채우며, 그 일면은 상기 리드프레임들의 제2면 전체와 직접 접촉하고 다른 면은 패키지 외부로 노출되도록 배치된 세라믹 방열판을 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 삭제
  6. 제4항에 있어서,
    상기 방열판의 두께는 0.05 ∼ 0.25㎜의 범위인 것을 특징으로 하는 반도체 패키지.
  7. (a) 서로 대향하는 제1면과 제2면을 갖는 리드프레임을 준비하는 단계;
    (b) 상기 리드프레임의 제1면에 반도체 칩을 부착하고 와이어 본딩하는 단계;
    (c) 상기 리드프레임을 밀봉하되, 상기 리드프레임의 외부 연결단자를 제외한 나머지 영역을 감싸면서 상기 리드프레임의 제2면의 일부를 노출하는 홈이 형성되도록 봉합수지를 사용하여 상기 리드프레임을 밀봉하는 단계; 및
    (d) 상기 홈에 세라믹 페이스트를 충진한 후 충진된 세라믹 페이스트를 큐어링하여 경화시켜, 그 일면은 상기 리드프레임의 제2면에 접촉하고 다른 면은 패키지 외부로 노출되는 방열판을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  8. 제7항에 있어서,
    상기 봉합수지를 사용하여 리드프레임을 밀봉하는 단계에서,
    상기 홈의 깊이는 0.05 ∼ 0.25㎜의 범위인 것을 특징으로 하는 반도체 패키지의 제조방법.
  9. 삭제
  10. 제7항에 있어서,
    상기 (d) 단계에서, 상기 홈에 세라믹 페이스트를 충진할 때 스크린 프린팅 방식 또는 스프레잉 방식으로 진행하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  11. (a) 반도체 칩이 탑재될 제1면과, 상기 제1면과 대향하는 제2면을 갖는 리드프레임을 준비하는 단계;
    (b) 상기 리드프레임의 제2면에 세라믹 페이스트를 코팅하는 단계;
    (c) 상기 리드프레임의 제1면에 반도체 칩을 부착하고 와이어 본딩하는 단계;
    (d) 상기 리드프레임을 밀봉하되, 상기 리드프레임의 외부 연결단자를 제외한 나머지 영역을 감싸면서 상기 리드프레임의 제2면의 일부를 노출하는 홈이 형성되도록 봉합수지를 사용하여 상기 리드프레임을 밀봉하는 단계; 및
    (e) 상기 홈에 세라믹 페이스트를 충진한 후 충진된 세라믹 페이스트를 큐어링하여 경화시켜, 그 일면은 상기 리드프레임의 제2면에 접촉하고 다른 면은 패키지 외부로 노출되는 방열판을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  12. 제11항에 있어서,
    상기 리드프레임을 밀봉하는 단계에서,
    상기 홈의 깊이는 0.05 ∼ 0.25㎜의 범위가 되도록 하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  13. 삭제
  14. 제11항에 있어서,
    상기 (e) 단계에서, 상기 홈에 세라믹 페이스트를 충진할 때, 스크린 프린팅 방식 또는 스프레잉 방식으로 진행하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  15. 방열판의 일부가 외부로 노출된 반도체 패키지를 준비하는 단계;
    상기 방열판의 노출된 표면에 세라믹 페이스트를 스프레이(spray)하여 상기 방열판의 노출된 표면에 세라믹을 코팅하는 단계; 및
    상기 세라믹을 경화시켜 방열판을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  16. 삭제
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