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KR101214742B1 - 질화물계 반도체 소자 및 그 제조 방법 - Google Patents

질화물계 반도체 소자 및 그 제조 방법 Download PDF

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KR101214742B1
KR101214742B1 KR1020100125289A KR20100125289A KR101214742B1 KR 101214742 B1 KR101214742 B1 KR 101214742B1 KR 1020100125289 A KR1020100125289 A KR 1020100125289A KR 20100125289 A KR20100125289 A KR 20100125289A KR 101214742 B1 KR101214742 B1 KR 101214742B1
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epitaxial growth
electrode
nitride
growth layer
base substrate
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박기열
전우철
박영환
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삼성전기주식회사
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Abstract

본 발명은 질화물계 반도체 소자에 관한 것으로, 본 발명에 따른 질화물계 반도체 소자는 베이스 기판, 베이스 기판 상에 배치되며 내부에 2차원 전자 가스(2-Dimensional Electorn Gas:2DEG)가 생성되는 에피 성장막, 그리고 에피 성장막 상에 배치되는 전극 구조체를 포함하되, 전극 구조체는 게이트 전극, 게이트 전극의 일측에 배치되는 소스 전극, 그리고 게이트 전극의 타측에 배치되며 2차원 전자 가스에 접촉되도록 에피 성장막의 내부로 연장되는 연장부를 갖는 드레인 전극을 포함한다.

Description

질화물계 반도체 소자 및 그 제조 방법{NITRIDE BASED SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 질화물계 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 내압을 증가시키고, 낮은 온(on) 전압으로 동작이 가능하여 스위칭 동작 효율을 향상시킬 수 있는 질화물계 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자들 중 전류의 이동 채널로서 2차원 전자 가스(2-Dimensional Electorn Gas:2DEG)를 이용하는 고전자 이동도 트랜지스터(High Electron Mobility Transistor:HEMT)가 있다. 일반적인 고전자 이동도 트랜지스터는 사파이어 기판과 같은 베이스 기판, 베이스 기판 상에 형성된 질화물계 에피성장막, 그리고 에피 성정막 상에 형성된 전극 구조체를 구비한다. 상기 전극 구조체는 게이트 전극, 상기 게이트 전극의 일측에 배치된 소스 전극, 그리고 상기 게이트 전극의 타측에 배치된 드레인 전극을 포함한다. 보통, 상기 게이트 전극은 상기 에피 성장막과 쇼트키 접합을 이루는 쇼트키 전극이고, 상기 소스 및 드레인 전극들은 상기 에피 성장막과 오믹 접합을 이루는 오믹 전극이다.
상기와 같은 질화물계 반도체 소자는 트랜지스터로서의 특성을 높이고, 응용 분야를 넓히기 위해서는 소자의 전류 밀도와 내압을 증가시켜야 한다. 그러나, 전류밀도와 내압은 트레이드-오프(trade-off) 관계에 있으므로, 전류밀도를 증가시키는 경우에는 내압이 감소하는 특징이 있다. 예컨대, 전류밀도는 드레인 전극과 소스 전극의 오믹 접합 저항과 채널의 저항에 의해 결정되며, 내압은 게이트 전극의 쇼트키 전극과 드레인 전극의 오믹 전극 간의 내압에 의해 결정된다. 따라서, 일반적으로 내압을 증가시키기 위해서는 드레인 전극을 위한 오믹 전극에 대한 내압을 높여야 하나, 이 경우 전류 밀도가 감소하는 등의 문제점이 발생될 수 밖에 없다.
본 발명이 해결하고자 하는 과제는 내압을 증가시키고, 낮은 온 전압으로 동작이 가능하여 스위칭 동작 효율을 향상시킨 질화물계 반도체 소자를 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 전류 밀도의 저하를 방지하면서, 내압을 증가시킬 수 있는 질화물계 반도체 소자를 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 내압을 증가시키고, 낮은 온 전압으로 동작이 가능하여 스위칭 동작 효율을 향상시킨 질화물계 반도체 소자의 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 전류 밀도의 저하를 방지하면서, 내압을 증가시킬 수 있는 질화물계 반도체 소자의 제조 방법을 제공하는 것에 있다.
본 발명에 따른 질화물계 반도체 소자는 베이스 기판, 상기 베이스 기판 상에 배치되며, 내부에 2차원 전자 가스(2-Dimensional Electorn Gas:2DEG)가 생성되는 에피 성장막, 그리고 상기 에피 성장막 상에 배치되는 전극 구조체를 포함하되, 상기 전극 구조체는 게이트 전극, 상기 게이트 전극의 일측에 배치되는 소스 전극, 그리고 상기 게이트 전극의 타측에 배치되며, 상기 2차원 전자 가스에 접촉되도록 상기 에피 성장막의 내부로 연장되는 연장부를 갖는 드레인 전극을 포함한다.
본 발명의 실시예에 따르면, 상기 드레인 전극은 상기 에피 성장막과 쇼트키 컨택(schottky contact)을 이루는 쇼트키 전극일 수 있다.
본 발명의 실시예에 따르면, 상기 게이트 전극은 상기 에피 성장막과 쇼트키 컨택(schottky contact)을 이루는 쇼트키 전극을 포함하고, 상기 소스 전극은 상기 에피 성장막과 오믹 컨택(ohmic contact)을 이루는 오믹 전극을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 연장부는 섬(island) 형상의 횡단면을 가질 수 있다.
본 발명의 실시예에 따르면, 상기 연장부는 격자 문양을 이루도록 제공될 수 있다.
본 발명의 실시예에 따르면, 상기 연장부는 링(ring) 형상의 횡단면을 가질 수 있다.
본 발명의 실시예에 따르면, 상기 베이스 기판은 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 에피 성장막은 상기 베이스 기판을 시드층(seed layer)으로 하여 성장된 하부 질화막 및 상기 하부 질화막을 시드층으로 하여 성장되며, 상기 하부 질화막에 비해 넓은 에너지 밴드 갭을 갖는 상부 질화막을 포함할 수 있다.
본 발명에 따른 질화물계 반도체 소자의 제조 방법은 베이스 기판을 준비하는 단계, 상기 베이스 기판 상에, 내부에 2차원 전자 가스가 생성되는 에피 성장막을 형성하는 단계, 그리고 상기 에피 성장막 상에 전극 구조체를 형성하는 단계를 포함하되, 상기 전극 구조체를 형성하는 단계는 게이트 전극을 형성하는 단계, 상기 게이트 전극의 일측에 소스 전극을 형성하는 단계, 그리고 상기 게이트 전극의 타측에, 상기 2차원 전자 가스에 접촉되도록 상기 에피 성장막의 내부로 연장되는 연장부를 갖는 드레인 전극을 형성하는 단계를 포함한다.
본 발명의 실시예에 따르면, 상기 드레인 전극을 형성하는 단계는 상기 에피 성장막의 드레인 전극 형성 영역에 상기 2차원 전자 가스를 노출시키는 함몰부를 형성하는 단계 및 상기 함몰부를 채우는 금속막을 형성하여, 상기 에피 성장막과 쇼트키 컨택을 이루는 쇼트키 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 함몰부를 형성하는 단계는 상기 질화물계 반도체 소자들 간의 분리를 위한 메사 공정(mesa process)을 수행하는 과정에서 이루어질 수 있다.
본 발명의 실시예에 따르면, 상기 베이스 기판을 준비하는 단계는 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나를 준비하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 에피 성장막을 형성하는 단계는 상기 베이스 기판을 시드층(seed layer)으로 하여, 상기 베이스 기판 상에 에피택시얼 성장 공정을 수행하여 하부 질화막을 성장하는 단계 및 상기 하부 질화막을 시드층으로 하여, 상기 하부 질화막 상에 상기 하부 질화막에 비해 넓은 에너지 밴드 갭을 갖는 상부 질화막을 성장시키는 단계를 포함할 수 있다.
본 발명에 따른 질화물계 반도체 소자는 내부에 2차원 전자 가스를 생성하는 에피 성장막 및 상기 에피 성장막 상에 형성된 트랜지스터 전극 구조체를 구비하되, 상기 트랜지스터 전극 구조체의 드레인 전극은 2차원 전자 가스에 접촉되도록 상기 에피 성장막 내부로 연장되는 연장부를 갖도록 구성되어, 상기 2차원 전자 가스를 통한 전류 저항값을 감소시킴으로써, 내압을 높이고 온(on) 저항을 낮추어 스위칭 동작 효율을 향상시킬 수 있다.
본 발명에 따른 질화물계 반도체 소자는 드레인 전극으로 쇼트키 전극을 사용하되, 드레인 전극의 일부가 2차원 전자 가스에 접촉되도록 하여 오믹 전극과 같이 동작하도록 함과 더불어, 상기 쇼트키 전극은 에피 성장막 내부로 연장되는 구조를 가지므로 전류 밀도가 저하되는 것이 방지될 수 있다.
본 발명에 따른 질화물계 반도체 소자의 제조 방법은 베이스 기판 상에 에피 성장막을 형성하고, 에피 성장막의 2차원 전자 가스(2DEG)에 접촉되어 온 저항값을 낮출 수 있는 드레인 전극을 갖는 트랜지스터 전극 구조체를 형성하여, 내압을 높이고 온 저항을 낮추어 스위칭 동작의 효율을 향상시킬 수 있는 질화물계 반도체 소자를 제조할 수 있다.
본 발명에 따른 질화물계 반도체 소자의 제조 방법은 드레인 전극으로 쇼트키 전극을 사용하되, 드레인 전극의 일부가 2차원 전자 가스에 접촉되도록 하여 오믹 전극과 같이 동작하도록 함과 더불어, 상기 쇼트키 전극은 에피 성장막 내부로 연장되는 구조를 가지므로 전류 밀도가 저하되이 방지된 질화물계 반도체 소자를 제조할 수 있다.
도 1은 본 발명의 실시예에 따른 질화물계 반도체 소자를 보여주는 평면도이다.
도 2는 도 1에 도시된 I-I'선을 따라 절단한 단면도이다.
도 3은 본 발명의 실시예에 따른 질화물계 반도체 소자의 제조 방법을 보여주는 순서도이다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 질화물계 반도체 소자의 제조 과정을 설명하기 위한 도면들이다.
도 5는 본 발명의 실시예에 따른 질화물계 반도체 소자의 일 변형예를 보여주는 도면이다.
도 6은 도 5에 도시된 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 7은 본 발명의 실시예에 따른 질화물계 반도체 소자의 다른 변형예를 보여주는 도면이다.
도 8은 도 7에 도시된 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다
본 명세서에서 사용된 용어들은 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 단계는 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들에 따른 질화물계 반도체 소자 및 그 제조 방법을 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 질화물계 반도체 소자를 보여주는 평면도이고, 도 2는 도 1에 도시된 I-I'선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 질화물계 반도체 소자(100)는 베이스 기판(110), 에피 성장막(120), 그리고 전극 구조체(130)를 포함할 수 있다.
상기 베이스 기판(110)은 상기 에피 성장막(120) 및 상기 전극 구조체(130)의 형성을 위한 기초물(base)일 수 있다. 상기 베이스 기판(110)은 다양한 종류의 기판이 사용될 수 있다. 예컨대, 상기 베이스 기판(110)은 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 어느 하나일 수 있다.
상기 에피 성장막(120)은 상기 베이스 기판(110) 상에 차례로 적층된 하부 질화막(122) 및 상부 질화막(124)을 포함할 수 있다. 상기 상부 질화막(124)은 상기 하부 질화막(122)에 비해 넓은 에너지 밴드 갭을 갖는 물질로 이루어질 수 있다. 또한, 상기 상부 질화막(124)은 상기 하부 질화막(122)에 비해 상이한 격자 상수를 갖는 물질로 이루어질 수 있다. 예컨대, 상기 하부 질화막(122) 및 상기 상부 질화막(124)은 Ⅲ-질화물계 물질을 포함하는 막일 수 있다. 보다 구체적으로, 상기 하부 질화막(122)은 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 그리고 인듐 알루미늄 갈륨 질화물(InAlGaN) 중 어느 하나로 형성되고, 상기 상부 질화막(124)은 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 그리고 인듐 알루미늄 갈륨 질화물(InAlGaN) 중 다른 하나로 형성될 수 있다. 일 예로서, 상기 하부 질화막(122)은 갈륨 질화막(GaN)이고, 상기 상부 질화막(124)은 알루미늄 갈륨 질화막(AlGaN)일 수 있다.
상기와 같은 에피 성장막(120)의 내부에는 상기 하부 질화막(122)과 상기 상부 질화막(124) 간의 경계에 2차원 전자 가스(2-Dimensional Electorn Gas:2DEG)가 생성될 수 있다. 상기 질화물계 반도체 소자(100)의 스위칭 동작시 전류의 흐름은 상기 2차원 전자 가스(2DEG)를 통해 이루어질 수 있다.
여기서, 상기 베이스 기판(110)과 상기 에피 성장막(120) 사이에는 버퍼층(미도시됨)이 개재될 수 있다. 상기 버퍼층은 상기 베이스 기판(110)과 상기 에피 성장막(120) 간의 격자 불일치로 인한 결함의 발생을 감소시키기 위한 막일 수 있다. 이를 위해, 상기 버퍼층은 이종 재질의 박막이 교대로 적층된 초격자층(super-lattice layer) 구조를 가질 수 있다. 상기 초격자층은 인슐레이터층(insulator layer)과 반도체층(semiconductor layer)이 교대로 성장된 다층 구조를 가질 수 있다.
상기 전극 구조체(130)는 상기 에피 성장막(120) 상에 배치되는 트랜지스터 전극 구조체일 수 있다. 예컨대, 상기 전극 구조체(130)는 상기 2차원 전자 가스(2DEG)를 전류가 흐르는 채널(chaneel)로 하는 고전자 이동도 트랜지스터(High Electron Mobility Transistor:HEMT) 구조를 가질 수 있다. 일 예로서, 상기 전극 구조체(130)는 게이트 전극(132), 소스 전극(134), 그리고 드레인 전극(136)을 포함할 수 있다. 상기 게이트 전극(132)은 상기 소스 전극(134)과 상기 드레인 전극(136) 사이에 배치될 수 있다. 상기 게이트 전극(132)은 상기 에피 성장막(120)과 쇼트키 접합(schottky contact)을 이루는 쇼트키 전극일 수 있다. 상기 소스 전극(134)은 상기 게이트 전극(132)의 일측에 배치되며, 상기 에피 성장막(120)과 오믹 접합(ohmic contact)을 이루는 오믹 전극일 수 있다. 그리고, 상기 드레인 전극(136)은 상기 게이트 전극(132)의 타측에 배치되며, 상기 에피 성장막(120)과 쇼트키 접합을 이루는 쇼트키 전극일 수 있다.
한편, 상기 전극 구조체(130)는 상기 2차원 전자 가스(2DEG)에 접촉될 수 있도록, 상기 에피 성장막(120)의 내부로 연장된 구조를 가질 수 있다. 예컨대, 일 예로서, 상기 드레인 전극(136)은 상기 에피 성장막(120)의 내부로 연장되어 상기 2차원 전자 가스(2DEG)에 접촉되는 연장부(137)를 가질 수 있다. 이를 위해, 상기 에피 성장막(120)은 상기 연장부(137)가 위치되는 함몰부(126)를 가질 수 있다. 상기 함몰부(126)는 상기 하부 질화막(122)을 노출시키는 홈(groove)일 수 있다. 상기와 같은 구조의 드레인 전극(136)은 상기 질화물계 반도체 소자(100)의 전류 이동 경로를 정의하는 2차원 전자 가스(2DEG)에 직접 접촉하므로, 0에 가까운 온(on) 저항값을 가질 수 있다. 이에 따라, 상기 드레인 전극(136)은 쇼트키 전극이면서도, 오믹 컨택과 유사한 전극 특성을 가지게 되므로, 상기 2차원 전자 가스(2DEG)에 접촉되지 않는 드레인 전극에 비해, 상기 질화물계 반도체 소자(100)가 현저히 낮은 전압에서도 스위칭 동작이 가능할 수 있다. 이에 더하여, 상기 드레인 전극(136)은 상기 질화물계 반도체 소자(100)의 역방향 구동시, 상기 드레인 전극(136)을 통한 누설 전류가 방지될 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 질화물계 반도체 소자(100)는 베이스 기판(110), 2차원 전자 가스(2DEG)를 생성하는 에피 성장막(120), 그리고 상기 에피 성장막(120) 상에 배치되는 전극 구조체(130)를 포함하되, 상기 전극 구조체(130)는 게이트 전극(132), 상기 게이트 전극(132)의 일측에 배치되는 소스 전극(134), 그리고 상기 게이트 전극(132)의 타측에 배치되며 상기 에피 성장막(120)의 내부로 연장되어 상기 2차원 전자 가스(2DEG)에 직접 접촉하는 연장부(137)를 갖는 드레인 전극(136)을 포함할 수 있다. 이때, 상기 드레인 전극(136)은 상기 에피 성장막(120)과 쇼트키 접합을 이루는 쇼트키 전극일 수 있다. 이 경우, 상기 드레인 전극(136)은 상기 2차원 전자 가스(2DEG)에 접촉되므로, 온 저항이 최소화되어 오믹 컨택과 유사하게 동작될 수 있다. 이에 따라, 본 발명에 따른 질화물계 반도체 소자는 순방향 동작시 낮은 온 전압에 의해서도 동작이 가능하여 스위칭 동작 효율이 향상되고, 내압을 증가시킬 수 있다.
또한, 본 발명에 따른 질화물계 반도체 소자는 드레인 전극으로 쇼트키 전극을 사용하되, 드레인 전극의 일부가 2차원 전자 가스에 접촉되도록 하여 오믹 전극과 같이 동작하도록 함과 더불어, 상기 쇼트키 전극은 에피 성장막 내부로 연장되는 구조를 가지므로 전류 밀도가 저하되는 것이 방지될 수 있다.
이하, 본 발명의 실시예에 따른 질화물계 반도체 소자의 제조 방법에 대해 상세히 설명한다. 여기서, 앞서 도 1 및 도 2를 참조하여 설명한 질화물계 반도체 소자(100)에 대해 중복되는 내용은 생략하거나 간소화될 수 있다.
도 3은 본 발명의 실시예에 따른 질화물계 반도체 소자의 제조 방법을 보여주는 순서도이다. 도 4a 내지 도 4c는 본 발명의 실시예에 따른 질화물계 반도체 소자의 제조 과정을 설명하기 위한 도면들이다.
도 3 및 도 4a를 참조하면, 베이스 기판(110)을 준비할 수 있다(S110). 예컨대, 상기 베이스 기판(110)을 준비하는 단계는 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나의 기판을 준비하는 단계를 포함할 수 있다.
상기 베이스 기판(110) 상에 하부 질화막(122) 및 예비 상부 질화막(123)을 차례로 형성할 수 있다(S120). 예컨대, 상기 베이스 기판(110)을 시드층(seed layer)로 사용하는 에피택시얼 성장 공정(Epitaxial Growth Process)을 수행하여 상기 하부 질화막(122)을 형성하고, 상기 하부 질화막(122)을 시드층으로 사용하는 에피택시얼 성장 공정을 수행하여 상기 예비 상부 질화막(123)을 형성할 수 있다.
상기 에피택시얼 성장 공정은 Ⅲ-질화물계 물질을 포함하는 반도체층을 성장시키는 공정일 수 있다. 일 예로서, 상기 하부 질화막(122)을 형성하는 에피택시얼 공정으로는 갈륨 질화막(GaN)을 형성하는 공정이고, 상기 예비 상부 질화막(123)을 형성하는 에피택시얼 공정으로는 알루미늄 갈륨 질화막(AlGaN)을 형성하는 공정일 수 있다. 상기와 같이 형성된 에피 성장막(120)의 내부에는 상기 하부 질화막(122)과 상기 예비 상부 질화막(123)의 경계에 2차원 전자 가스(2-Dimensional Electorn Gas:2DEG)가 생성될 수 있다.
한편, 상기 에피 성장막(120)을 형성하기 위한 에피택시얼 성장 공정으로는 분자 빔 에피택시얼 성장 공정(Molecular beam epitaxial growth process), 원자층 에피택시얼 성장 공정(Atomic layer epitaxyial growth process), 플로우 모듈레이션 오르가노메탈릭 기상 에피택시얼 성장 공정(flow modulation Organometallic vapor phase epitaxyial growth process), 오르가노메탈릭 기상 에피택시얼 성장 공정(flow modulation Organometallic vapor phase epitaxyial growth process), 그리고 하이브리드 기상 에피택시얼 성장 공정(Hybrid Vapor Phase Epitaxial growth process) 중 적어도 어느 하나가 사용될 수 있다.
도 3 및 도 4b를 참조하면, 예비 상부 질화막(123)의 드레인 전극 형성 영역(a)에 하부 질화막(122)을 노출시키는 함몰부(126)를 형성할 수 있다(S130). 상기 함몰부(126)를 형성하는 단계는 질화물계 반도체 소자들 간의 전기적 분리를 위한 소자 분리 공정을 수행하는 공정을 수행하는 과정에서 이루어질 수 있다. 보다 구체적으로, 질화물계 반도체 소자들은 기판 수준(substrate level) 상태에서 그 제조가 이루어진 후, 상기 기판에 소자들을 전기적으로 분리시키는 공정인 메사 공정(mesa process)을 이용하여, 각각의 질화물계 반도체 소자를 단위 소자들로 분리시킬 수 있다. 이러한 메사 공정은 상기 질화물계 반도체 소자들 간의 경계에 소정의 트렌치(trench)를 형성하여 이루어질 수 있다. 상기 트렌치의 깊이는 에피성장막(120)의 하부 질화막(124)이 노출되도록 조절될 수 있다. 이에 따라, 상기 함몰부(126)는 질화물계 반도체 소자들의 전기적인 분리를 위해 사용되는 메사 공정을 이용하여 형성되므로, 본 발명에 따른 질화물계 반도체 소자의 제조 방법은 별도의 함몰부의 형성 공정을 추가적으로 실시할 필요 없이, 메사 공정을 통해 상기 함몰부(126)를 형성할 수 있다.
도 3 및 도 4c를 참조하면, 에피 성장막(120) 상에 함몰부(126)를 채우는 전극 구조체(130)를 형성할 수 있다(S140). 예컨대, 상기 전극 구조체(130)를 형성하는 단계는 에피 성장막(120) 상에 상기 함몰부(126)를 채우면서 상기 에피 성장막(120)을 덮는 금속막을 형성하는 단계 및 상기 금속막을 포토 리소그래피 공정으로 패터닝하는 단계를 포함할 수 있다. 이에 따라, 상기 에피 성장막(120) 상에는 게이트 전극(132), 상기 게이트 전극(132)의 일측에 배치되는 소스 전극(134), 그리고 상기 게이트 전극(132)의 타측에 배치되는 드레인 전극(136)이 형성될 수 있다. 여기서, 상기 금속막은 상기 함몰부(126) 내부에 채워져 2차원 전자 가스(2DEG)에 접촉될 수 있다. 이에 따라, 상기 드레인 전극(136)은 상기 함몰부(126)를 통해 상기 2차원 전가 가스(2DEG)에 접촉되는 연장부(137)를 가질 수 있다.
여기서, 상기 금속막을 형성하는 단계는 상기 금속막이 상기 제1 및 제2 함몰부(126) 내에 효과적으로 채워지도록 하여야 하므로, 단차 도포성(step coverage)이 우수한 공정으로 진행되는 것이 바람직할 수 있다. 예컨대, 상기 금속막을 형성하는 단계는 화학적기상증착(Chemical Vapor Deposition:CVD), 원자층증착(Atomic Layer Deposition:ALD), 이온스퍼터링(Ion Sputtering), 그리고 열산화(Thermal Oxide) 중 어느 하나의 공정을 수행하여 이루어질 수 있다. 그러나, 선택적으로 상기 금속막 형성 공정으로는 물리적 기상 증착(Physical Vapor Deposition:PVD) 공정이 사용될 수도 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 질화물계 반도체 소자의 제조 방법은 베이스 기판(110) 상에 2차원 전자 가스(2DEG)를 노출시키는 함몰부(126)를 갖는 에피 성장막(120)을 형성하고, 상기 에피 성장막(120)의 드레인 전극 형성 영역(a)에 상기 함몰부(126)을 채워 2차원 전자 가스(2DEG)에 접촉되는 드레인 전극(136)을 형성할 수 있다. 상기 드레인 전극(136)은 상기 2차원 전자 가스(2DEG)에 접촉됨으로써, 쇼트키 전극임에도 오믹 전극과 같은 특성을 가질 수 있다. 이에 따라, 본 발명에 따른 질화물계 반도체 소자의 제조 방법은 2차원 전자 가스(2DEG)에 접촉되어 저항값을 낮추는 드레인 전극을 갖는 전극 구조체를 형성할 수 있으므로, 내압을 높이고 온 저항값을 낮추어 스위층 동작 효율을 향상시킬 수 있는 질화물계 반도체 소자를 제조할 수 있다.
또한, 본 발명에 따른 질화물계 반도체 소자의 제조 방법은 드레인 전극으로 쇼트키 전극을 사용하되, 드레인 전극의 일부가 2차원 전자 가스에 접촉되도록 하여 오믹 전극과 같이 동작하도록 함과 더불어, 상기 쇼트키 전극은 에피 성장막 내부로 연장되는 구조를 가지므로 전류 밀도가 저하되이 방지된 질화물계 반도체 소자를 제조할 수 있다.
이하, 본 발명의 실시예에 따른 질화물계 반도체 소자의 제조 방법의 변형예들에 대해 상세히 설명한다. 여기서, 앞서 도 1 및 도 2를 참조하여 설명한 질화물계 반도체 소자(100)에 대해 중복되는 내용은 생략하거나 간소화될 수 있다.
도 5는 본 발명의 실시예에 따른 질화물계 반도체 소자의 일 변형예를 보여주는 도면이고, 도 6은 도 5에 도시된 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 5 및 도 6을 참조하면, 본 발명의 일 변형예에 따른 질화물계 반도체 소자(100a)는 앞서 도 1을 참조하여 설명한 질화물계 반도체 소자(100)에 비해, 라인(line) 형상의 횡단면을 갖는 연장부(137a)를 갖는 드레인 전극(136a)을 포함할 수 있다.
보다 구체적으로, 상기 질화물계 반도체 소자(100a)는 베이스 기판(110), 에피 성장막(120), 그리고 상기 에피 성장막(120) 상에 형성된 전극 구조체(130a)를 포함하되, 상기 전극 구조체(130a)는 게이트 전극(132), 상기 게이트 전극(132)의 일측에 배치되는 소스 전극(134), 그리고 상기 게이트 전극(132)의 타측에 배치되는 드레인 전극(136a)을 포함할 수 있다. 상기 드레인 전극(136a)은 상기 에피 성장막(120)과 쇼트키 접합을 이루는 쇼트키 전극일 수 있다. 그리고, 상기 드레인 전극(136a)은 상기 에피 성장막(120) 내부에 2차원 전자 가스(미도시됨)에 접촉되도록 상기 에피 성장막(120) 내부로 연장된 연장부(137a)를 가지되, 상기 연장부(137a)는 라인(line) 형상의 횡단면을 가질 수 있다. 상기 연장부(137a)가 복수개인 경우, 상기 연장부들(137a)은 서로 평행하게 배치되는 라인들을 이루도록 배치될 수 있다. 상기와 같은 연장부(137a)가 상기 에피 성장막(120) 내부로 삽입되도록, 상기 에피 성장막(120)에는 상기 연장부(137a)의 형상과 상응하는 함몰부(126a)가 형성될 수 있다.
도 7은 본 발명의 실시예에 따른 질화물계 반도체 소자의 다른 변형예를 보여주는 도면이고, 도 8은 도 7에 도시된 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
도 7 및 도 8을 참조하면, 본 발명의 다른 변형예에 따른 질화물계 반도체 소자(100b)는 앞서 도 1을 참조하여 설명한 질화물계 반도체 소자(100)에 비해, 사각 링(ring) 형상의 횡단면을 갖는 드레인 전극(136b)을 가질 수 있다.
보다 구체적으로, 상기 질화물계 반도체 소자(100b)는 에피 성장막(120) 상에 형성된 전극 구조체(130b)를 포함하되, 상기 전극 구조체(130b)는 게이트 전극(132), 상기 게이트 전극(132)의 일측에 배치되는 소스 전극(134), 그리고 상기 게이트 전극(132)의 타측에 배치되는 드레인 전극(136b)을 포함할 수 있다. 상기 드레인 전극(136b)은 상기 에피 성장막(120)과 쇼트키 접합을 이루는 쇼트키 전극일 수 있다. 그리고, 상기 드레인 전극(136b)은 상기 에피 성장막(120) 내부에 2차원 전자 가스(미도시됨)에 접촉되도록 상기 에피 성장막(120) 내부로 연장된 연장부(137b)를 가지되, 상기 연장부(137b)는 링(ring) 형상의 횡단면을 가질 수 있다. 상기 연장부(137b)는 사각의 링 형상을 가질 수 있다. 또는, 상기 연장부(137b)는 원형의 링 형상을 가질 수 있다. 상기 연장부(137b)가 복수개인 경우, 상기 연장부들(137b)은 하나의 중심을 갖는 복수의 링들을 갖도록 배치될 수 있다. 상기와 같은 연장부(137b)가 상기 에피 성장막(120) 내부로 삽입되도록, 상기 에피 성장막(120)에는 상기 연장부(137b)의 형상과 상응하는 함몰부(126b)가 형성될 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100 : 질화물계 반도체 소자
110 : 베이스 기판
120 : 에피 성장막
122 : 하부 질화막
124 : 상부 질화막
126 : 함몰부
130 : 전극 구조체
132 : 게이트 전극
134 : 소스 전극
136 : 드레인 전극
137 : 연장부

Claims (13)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치되며, 내부에 2차원 전자 가스(2-Dimensional Electorn Gas:2DEG)가 생성되는 에피 성장막; 및
    상기 에피 성장막 상에 배치되는 전극 구조체를 포함하되,
    상기 전극 구조체는:
    게이트 전극;
    상기 게이트 전극의 일측에 배치되는 소스 전극; 및
    상기 게이트 전극의 타측에 배치되며, 상기 에피 성장막과 쇼트키 컨택(schottky contact)을 이루되, 상기 2차원 전자 가스에 접촉되도록 상기 에피 성장막의 내부로 연장되는 연장부를 갖는 드레인 전극을 포함하는 질화물계 반도체 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 게이트 전극은 상기 에피 성장막과 쇼트키 컨택(schottky contact)을 이루는 쇼트키 전극을 포함하고,
    상기 소스 전극은 상기 에피 성장막과 오믹 컨택(ohmic contact)을 이루는 오믹 전극을 포함하는 질화물계 반도체 소자.
  4. 베이스 기판;
    상기 베이스 기판 상에 배치되며, 내부에 2차원 전자 가스(2-Dimensional Electorn Gas:2DEG)가 생성되는 에피 성장막; 및
    상기 에피 성장막 상에 배치되는 전극 구조체를 포함하되,
    상기 전극 구조체는:
    게이트 전극;
    상기 게이트 전극의 일측에 배치되는 소스 전극; 및
    상기 게이트 전극의 타측에 배치되며, 상기 2차원 전자 가스에 접촉되도록 상기 에피 성장막의 내부로 연장되는 연장부를 갖는 드레인 전극을 포함하며,
    상기 연장부는 섬(island) 형상의 횡단면을 갖는 질화물계 반도체 소자.
  5. 베이스 기판;
    상기 베이스 기판 상에 배치되며, 내부에 2차원 전자 가스(2-Dimensional Electorn Gas:2DEG)가 생성되는 에피 성장막; 및
    상기 에피 성장막 상에 배치되는 전극 구조체를 포함하되,
    상기 전극 구조체는:
    게이트 전극;
    상기 게이트 전극의 일측에 배치되는 소스 전극; 및
    상기 게이트 전극의 타측에 배치되며, 상기 2차원 전자 가스에 접촉되도록 상기 에피 성장막의 내부로 연장되는 연장부를 갖는 드레인 전극을 포함하며,
    상기 연장부는 격자 문양을 이루도록 제공되는 질화물계 반도체 소자.
  6. 베이스 기판;
    상기 베이스 기판 상에 배치되며, 내부에 2차원 전자 가스(2-Dimensional Electorn Gas:2DEG)가 생성되는 에피 성장막; 및
    상기 에피 성장막 상에 배치되는 전극 구조체를 포함하되,
    상기 전극 구조체는:
    게이트 전극;
    상기 게이트 전극의 일측에 배치되는 소스 전극; 및
    상기 게이트 전극의 타측에 배치되며, 상기 2차원 전자 가스에 접촉되도록 상기 에피 성장막의 내부로 연장되는 연장부를 갖는 드레인 전극을 포함하며,
    상기 연장부는 링(ring) 형상의 횡단면을 갖는 질화물계 반도체 소자.
  7. 제 1 항에 있어서,
    상기 베이스 기판은 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나를 포함하는 질화물계 반도체 소자.
  8. 제 1 항에 있어서,
    상기 에피 성장막은:
    상기 베이스 기판을 시드층(seed layer)으로 하여 성장된 하부 질화막; 및
    상기 하부 질화막을 시드층으로 하여 성장되며, 상기 하부 질화막에 비해 넓은 에너지 밴드 갭을 갖는 상부 질화막을 포함하는 질화물계 반도체 소자.
  9. 베이스 기판을 준비하는 단계;
    상기 베이스 기판 상에, 내부에 2차원 전자 가스가 생성되는 에피 성장막을 형성하는 단계; 및
    상기 에피 성장막 상에 전극 구조체를 형성하는 단계를 포함하되,
    상기 전극 구조체를 형성하는 단계는:
    게이트 전극을 형성하는 단계;
    상기 게이트 전극의 일측에 소스 전극을 형성하는 단계; 및
    상기 게이트 전극의 타측에, 상기 2차원 전자 가스에 접촉되도록 상기 에피 성장막의 내부로 연장되는 연장부를 갖는 드레인 전극을 형성하는 단계;를 포함하되,
    상기 드레인 전극을 형성하는 단계는:
    상기 에피 성장막의 드레인 전극 형성 영역에 상기 2차원 전자 가스를 노출시키는 함몰부를 형성하는 단계; 및
    상기 함몰부를 채우는 금속막을 형성하여, 상기 에피 성장막과 쇼트키 컨택을 이루는 쇼트키 전극을 형성하는 단계;를 포함하는
    질화물계 반도체 소자의 제조 방법.
  10. 삭제
  11. 제 9 항에 있어서,
    상기 함몰부를 형성하는 단계는 상기 질화물계 반도체 소자들 간의 분리를 위한 메사 공정(mesa process)을 수행하는 과정에서 이루어지는 질화물계 반도체 소자의 제조 방법.
  12. 제 9 항에 있어서,
    상기 베이스 기판을 준비하는 단계는 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나를 준비하는 단계를 포함하는 질화물계 반도체 소자의 제조 방법.
  13. 제 9 항에 있어서,
    상기 에피 성장막을 형성하는 단계는:
    상기 베이스 기판을 시드층(seed layer)으로 하여, 상기 베이스 기판 상에 에피택시얼 성장 공정을 수행하여 하부 질화막을 성장하는 단계; 및
    상기 하부 질화막을 시드층으로 하여, 상기 하부 질화막 상에 상기 하부 질화막에 비해 넓은 에너지 밴드 갭을 갖는 상부 질화막을 성장시키는 단계를 포함하는 질화물계 반도체 소자의 제조 방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120120826A (ko) * 2011-04-25 2012-11-02 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법
US20120280281A1 (en) * 2011-05-05 2012-11-08 National Semiconductor Corporation Gallium nitride or other group iii/v-based schottky diodes with improved operating characteristics
US9660043B2 (en) * 2012-06-04 2017-05-23 Sensor Electronic Technology, Inc. Ohmic contact to semiconductor layer
US9793439B2 (en) 2012-07-12 2017-10-17 Sensor Electronic Technology, Inc. Metallic contact for optoelectronic semiconductor device
WO2015004853A1 (ja) * 2013-07-12 2015-01-15 パナソニックＩｐマネジメント株式会社 半導体装置
JP6258148B2 (ja) * 2014-08-05 2018-01-10 株式会社東芝 半導体装置
US10217819B2 (en) * 2015-05-20 2019-02-26 Samsung Electronics Co., Ltd. Semiconductor device including metal-2 dimensional material-semiconductor contact
TW201911583A (zh) * 2017-07-26 2019-03-16 新唐科技股份有限公司 異質接面蕭特基二極體元件
CN108807524B (zh) * 2017-09-06 2021-11-02 苏州捷芯威半导体有限公司 半导体器件及其制造方法
US12027615B2 (en) 2020-12-18 2024-07-02 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
CN115966605A (zh) * 2020-12-18 2023-04-14 英诺赛科(苏州)科技有限公司 半导体器件
US12218202B2 (en) * 2021-09-16 2025-02-04 Wolfspeed, Inc. Semiconductor device incorporating a substrate recess

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003032397A2 (en) 2001-07-24 2003-04-17 Cree, Inc. INSULTING GATE AlGaN/GaN HEMT
US6933181B2 (en) * 2002-07-17 2005-08-23 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device
JP4077731B2 (ja) 2003-01-27 2008-04-23 富士通株式会社 化合物半導体装置およびその製造方法
US7078743B2 (en) * 2003-05-15 2006-07-18 Matsushita Electric Industrial Co., Ltd. Field effect transistor semiconductor device
US7071498B2 (en) 2003-12-17 2006-07-04 Nitronex Corporation Gallium nitride material devices including an electrode-defining layer and methods of forming the same
JP2006086398A (ja) * 2004-09-17 2006-03-30 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7838904B2 (en) * 2007-01-31 2010-11-23 Panasonic Corporation Nitride based semiconductor device with concave gate region
JP5313457B2 (ja) * 2007-03-09 2013-10-09 パナソニック株式会社 窒化物半導体装置及びその製造方法
US8076699B2 (en) 2008-04-02 2011-12-13 The Hong Kong Univ. Of Science And Technology Integrated HEMT and lateral field-effect rectifier combinations, methods, and systems
KR101051578B1 (ko) * 2009-09-08 2011-07-22 삼성전기주식회사 반도체 소자 및 그 제조 방법
KR101120921B1 (ko) * 2010-03-25 2012-02-27 삼성전기주식회사 반도체 소자 및 그 제조 방법
KR101051561B1 (ko) * 2010-04-14 2011-07-22 삼성전기주식회사 질화물계 반도체 소자 및 그 제조 방법

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