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KR101213982B1 - 다중 레벨 일회 기록 메모리 셀들을 가지는 재기록 가능한 메모리 장치 - Google Patents

다중 레벨 일회 기록 메모리 셀들을 가지는 재기록 가능한 메모리 장치 Download PDF

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KR101213982B1
KR101213982B1 KR1020127015984A KR20127015984A KR101213982B1 KR 101213982 B1 KR101213982 B1 KR 101213982B1 KR 1020127015984 A KR1020127015984 A KR 1020127015984A KR 20127015984 A KR20127015984 A KR 20127015984A KR 101213982 B1 KR101213982 B1 KR 101213982B1
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KR
South Korea
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memory cells
memory
group
level
memory cell
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KR1020127015984A
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Inventor
로이 이. 슈얼라인
루카 파솔리
Original Assignee
쌘디스크 3디 엘엘씨
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Publication date
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Abstract

이 문헌에 설명되는 본 발명의 실시예는 다중 레벨, 일회 기록 메모리 셀들을 가지는 메모리 장치에 관한 것이다. 일 실시예에 따르면, 메모리 장치는 복수의 다중 레벨 일회 기록 메모리 셀들을 포함하는 메모리 어레이를 가지며, 여기서, 각 메모리 셀은 복수의 저항 레벨들 중 하나로 프로그램된다. 상기 메모리 장치는 또한 메모리 어레이로부터 메모리 셀들의 그룹을 선택하고, 메모리 셀들의 그룹과 관련된 플래그 비트들의 세트를 판독하도록 구성된 회로를 포함한다. 상기 플래그 비트들의 세트는 메모리 셀들의 그룹이 기록된 회수를 나타낸다. 상기 회로는 또한, 메모리 셀들의 그룹이 기록된 회수에 적합한 임계 판독 레벨을 선택하며, 그리고, 상기 메모리 셀들의 그룹에서 각 메모리 셀들에 대해, 상기 선택된 임계 판독 레벨에 기초하여, 프로그램되지 않은 단일 비트 메모리 셀 또는 프로그램된 단일 비트 메모리 셀로 상기 메모리 셀을 판독하도록 구성된다.

Description

다중 레벨 일회 기록 메모리 셀들을 가지는 재기록 가능한 메모리 장치{REWRITABLE MEMORY DEVICE WITH MULTI-LEVEL, WRITE-ONCE MEMORY CELLS}
본 발명의 메모리 장치에 관한 것으로, 보다 상세하게는, 다중 레벨 일회 기록 메모리 셀들을 가지는 재기록 가능한 메모리 장치에 관한 것이다.
전형적인 일회기록 메모리 셀은 원래, 프로그램되지 않은 상태로 제조되며, 나중에 프로그램된 상태로 프로그램될 수 있다. 일회기록 메모리 셀은 메모리 셀이 프로그램된면, 그 메모리 셀은 이의 초기, 프로그램되지 않은 상태로 되돌릴 수 없는, 말 그대로, "한번만 기록(write-once)"된다. 일회 기록 메모리 셀들은 재기록 가능한 메모리 셀들에 비해 낮은 가격 스토리지 솔루션을 제공하며, 재기록 가능한 스토리지가 요구되는 많은 어플리케이션들이 존재한다. 이 이슈를 다루기 위한 이전의 시도들은 재기록성(re-writability)을 시뮬레이션하기 위한 프로그램되지 않은 메모리 셀들에 제어기 로직을 이용하는 것을 포함한다. 예를 들면, 미국 특허 번호 7,051,251 및 7,062,602를 참조하라. 하지만, 재기록성을 시뮬레이션하기 위해 2배의 메모리 셀들의 수에 제공하는 비용은 일회 기록 메모리 셀들에 관련되어 비용의 이득을 감소시킬 수 있다. 미국 특허 번호 7,177,183는 대안적인 접근에 대해서 기술한다. 여기서, 메모일회 기록 리 셀들의 그룹은 단일 비트의 데이터를 표현하기 위해 사용된다. 데이터를 "재기록"하기 위하여, 그룹에서 추가 메모리 셀이 프로그램된다. 다른 접근에 따르면, 추가 메모리 셀들이 요구하는 비용에 접근한다.
최근에, 일회 기록 메모리 셀들은 2 이상의 비트들의 데이터를 저장하기 위해 사용될 수 있고, "일 회 재기록성"을 가지고 있는 것이 공개되었다. 예를 들면, 미국 특허 출원 공개 번호 2007/0090425는 적합한 프로그래밍 펄스의 어플리케이션을 통해 메모리 셀의 저항을 낮게 하는 것에 의해 2개의 상태들 이상을 저장할 수 있는 일회 기록 메모리 셀을 공개한다. 각 낮춰진 저항 상태는 다른 프로그래밍된 상태에 대응하며, 메모리 셀은 2 이상의 비트의 데이터를 저장하기 위해 다중 레벨 셀(MLC, multi-level cell)로 사용된다. 만약, 적합한 프로그램이 펄스가 적용되면, 메모리 셀의 저항은 낮춰진 저항 상태로부터 영구적인, 높은 저항 상태로 변경될 수 있다. 따라서 그러한 메모리 셀은 일회 재기록성("one-time re-writability")을 가지도록 고려될 수 있고, 즉, 이는 (MLC와 같이 동작하는 메모리 셀로) 2 이상의 비트들의 데이터를 저장하기 위해 한번 기록될 수 있고, 나중에 영구적으로 다른 상태를 나타내기 위해 메모리 셀을 높은 저항으로 설정된다. 왜냐하면, 이 높은 저항 상태는 영구적임으로, 메모리 셀은 재기록 가능한 환경들에 대해 그러한 메모리 셀들의 활용성을 제한하는, 단지 한 번의 재기록만이 있을 수 있다.
본 발명의 목적은 다중 레벨 일회 기록 메모리 셀들을 가지는 재기록 가능한 메모리 장치를 제공함에 있다.
본 발명의 실시예들은 특허청구범위에 의해 정의되며, 이 섹션의 어떤 것도 이러한 특허청구범위를 제한하는 것으로 고려될 수 없다.
서론으로, 아래에서 설명될 실시예들은 다중 레벨, 일회 기록 메모리 셀들을 가지는 메모리 장치에 관한 것이다. 일 실시예에 있어서, 메모리 장치는 복수의 다중 레벨 일회 기록 메모리 셀들을 포함하는 메모리 어레이를 가지며, 여기서, 각 메모리 셀은 복수의 저항 레벨들 중 하나로 프로그램 가능하다. 상기 메모리 장치는 또한 메모리 어레이로부터 메모리 셀들의 그룹을 선택하고, 메모리 셀들의 그룹과 관련된 플래그 비트들의 세트를 판독하도록 구성된 회로를 포함한다. 상기 플래그 비트들의 세트는 메모리 셀들의 그룹이 기록된 회수를 나타낸다. 상기 회로는 또한, 메모리 셀들의 그룹이 기록된 회수에 적합한 임계 판독 레벨을 선택하며, 그리고, 상기 메모리 셀들의 그룹에서 각 메모리 셀들에 대해, 상기 선택된 임계 판독 레벨에 기초하여, 프로그램되지 않은 단일 비트 메모리 셀 또는 프로그램된 단일 비트 메모리 셀로 상기 메모리 셀을 판독하도록 구성된다.
다른 실시예들이 가능하며, 실시예들 각각은 단독으로 또는 조합하여 함께 사용될 수 있다. 이에 따라, 다양한 실시예들은 이제 첨부된 도면들을 참조로 하여 설명될 것이다.
상술한 바와 같이 본 발명은 재기록 가능한 다중 레벨 일회 기록 메모리 셀들을 가지는 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 장치의 블록도이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 메모리 셀의 전류 대 전압 곡선의 그래프이다.
도 3은 다중 레벨 일회 기록 메모리 셀들을 가지는 메모리 장치로부터 데이터를 판독하기 위한 실시예의 방법의 흐름도이다.
도 4는 본 발명의 실시예에 따른 메모리 셀들의 전류 대 전압 곡선의 그래프이다.
이제 도면으로 돌아가서, 도 1은 본 발명의 실시예에 따른 메모리 장치(100)의 블록도이다. 메모리 장치(100)는, 이에 제한되지는 않지만, 호스트와 탈착 가능하게 연결되는 휴대형(handheld) 메모리 카드, 내장된 메모리 카드(예컨대, 호스트에 내장된 보안 모듈), USB(universal serial bus) 장치, 또는, SSD(solid-state drive)와 같은 (탈착가능하거나, 탈착가능하지 않은 하드 드라이버와 같은 어떤 적합한 형태를 취할 수 있다. 도 1에 보인 바와 같이, 메모리 장치(100)는 메모리 칩(110) 및 제어기(120)를 포함한다. 메모리 칩(110)은 복수의 멀티 레벨 일회 기록 메모리 셀들(135)을 포함하는 메모리 어레이(130)를 포함한다. 각 메모리 셀은 복수의 저항 레벨들 중 하나로 프로그램할 수 있다. 2개의 상태들 중 하나로 단지 한번만 프로그램되는 메모리 셀들은 본 문헌에서 이진 메모리 셀(140)로 칭해질 것이다. 이러한 메모리 셀들의 사용은 아래에서 보다 상세하게 설명될 것이다.
또한, 메모리 칩(110)은 페이지 선택 제어 회로(150)에 의해 제어되는 로우 디코더 및 워드 라인 드라이버(145)와 함께 컬럼 디코더 및 비트 라인 드라이버(155)를 포함한다. (Iprog 및 Vprog 제어 회로(165)의 제어 하의) 프로그래밍 회로(160)는 메모리 어레이(130) 내로 데이터를 프로그램하기 위해 사용되며, 그리고, (Iref 및 Vread 제어 회로(175)의 제어 하의) 감지 회로(170)는 메모리 어레이(130)로부터 데이터를 판독하기 위해 사용된다. 또한, 메모리 칩(110)은 제어기(120)와 인터페이스하는 칩 입출력 회로(185)를 포함하며, 이 제어기(120)는 메모리 칩(110)의 일반적인 동작을 제어하며 이에 한정되지는 않지만, 웨어레벨링(wear-leveling)과 같은 다른 기능을 제어한다. 또한, 제어기(120)는 호스트 장치(예컨대, 퍼스널 컴퓨터, 휴대용 미디어 재생기, 모바일 폰, 게임 장치, 등)로부터 판독, 프로그램, 및 다른 명령을 수신하기 위한 인터페이스(도시되지 않음)와 통신한다.
지금까지는 리스트된 요소들의 기능은 전형적인 메모리 칩의 기능과 유사하다. 하지만, 이 실시예의 메모리 칩(110)은 데이터 및 플래그 비트 제어 회로(180)를 포함하며, 이는 아래에서 설명될 "재기록성(re-writability)" 특징을 구현하기 위해 사용된다. 이 문헌에서 사용된 바와 같이, "전기 회로(망)"은 마이크로프로세서 또는 프로세서와, 예컨대, (마이크로)프로세서, 논리 게이트들, 스위치들, 및 ASIC(application specific integrated circuit), 프로그램가능한 논리 제어기, 및 내장된 마이크로컨트롤러에 의해 실행되는 컴퓨터 판독 가능한 프로그램 코드(예컨대, 소프트웨어 또는 펌웨어)를 저장하는 컴퓨터 판독 가능한 매체 중 하나 이상의 형식을 취할 수 있다. 청구항에 나열된 "전기 회로(망)"은 도 1에 도시된 회로 요소들의 일부 또는 전부와 함께, 도 1에 도시되지 않은 추가 요소를 포함할 수 있는 것으로 이해되어야만 한다.
앞서 언급된 바와 같이, 메모리 어레이(130)는 복수의 다중 레벨 일회 기록 메모리 셀들을 포함하며, 각 메모리 셀은 복수의 저항 레벨들 중 하나로 프로그램될 수 있다. 일부 이전 메모리 장치는 4개 이상의 레벨들이 이용가능하다면, 2개 이상의 데이터의 비트들을 가지는 메모리 셀을 프로그램하는 이 능력을 이용할 수 있다. 왜냐하면, 이 형식의 메모리 셀은 "한번만 기록(write once)"하기 때문에, 메모리 셀이 특정 저항 레벨로 프로그램되면, 그 저항 레벨은 "프로그램 해제(un-programmed)"될 수 없다. 하지만, 메모리 셀은 메모리 셀이 2개 이상의 데이터의 비트들을 저장하는데에 사용된 후의 관점에서, "일회 재기록(one-time re-writable)"이고, 메모리 셀은 앞으로 다른 상태를 표현하기 위한 높은 저항으로 나중에 설정될 수 있다.
이러한 실시예들의 메모리 장치(100)에 있어서, 2 이상의 데이터의 비트들을 저장하기 위한 메모리 셀을 사용하는 대신, 메모리 장치(100)는 데이터 다중 회수의 단일 비트를 저장하도록 메모리 셀의 다중 레벨 성질을 이용할 수 있다. 이는 메모리 셀 자체가 "한번만 기록"인 경우이더라도, "많은 회수의 재기록(many-time re-writable)" 단일 비트 메모리 셀을 제공할 수 있다. 도 2a 내지 도 2c의 그래프들은 이러한 능력을 도시한다. 이러한 그래프들을 각각은 메모리 셀의 4개의 저항 레벨들(상태들)의 전류(I) 대 전압(V) 곡선을 보인다. 이러한 그래프에 의해 도시된 바와 같이, 주어진 Vread를 위한 적절한 Iref 임계치를 선택하는 것은 다른 상태들 사이를 구별하도록 하는 하나를 허용한다. 그리고, Iref 임계치를 조절하는 것에 의해, 하나는 2개의 상태들 중 다른 세트들 사이를 구별할 수 있다. 예를 들면, 도 2a의 제1 Iref는 상태 1 및 상태 2 사이를 구별할 수 있고, 도 2b의 제2 Iref는 상태 2 및 상태 3을 구분할 수 있으며, 도 2c의 제3 Iref는 상태 3 및 상태 4 사이를 구분할 수 있다.
상태들의 쌍들은 일 비트의 데이터를 표현하기 위해 사용될 수 있다. 이는 재기록 가능한 단일 비트(즉, 이진) 메모리 셀을 모사하는 2 이상의 상태들을 저장할 수 있는 다중 레벨 셀을 허용한다. 도 2a를 참조하면, 첫 번째 메모리 셀이 프로그램되었을 때, 상태 1은 논리 1를 표현하고, 상태 2는 논리 0을 표현하며, 적용할 수 없는 상태들 3 및 4을 가진다. 두 번째 메모리 셀이 프로그램되었을 때, 상태들 1 및 2는 논리 1을 표현하며, 상태 3은 논리 0을 표현하며, 상태 4는 이용할 수 없다(NA, not available)(도 2b). 유사하게, 세 번째 메모리 셀이 프로그램되었을 때, 상태들 1, 2 및 3은 논리 1을 표현하고, 상태 4는 논리 0을 표현한다(도 2c). 따라서, 어떤 주어진 시간에 메모리 셀 당 1 비트를 저장하는 것에 의해, 4개의 상태 다중 레벨 메모리 셀은 단일 비트의 데이터로 3번 재기록될 수 있다. 왜냐하면, 이는 다른 시간에 3개의 다른 단일 비트의 데이터를 저장할 수 있기 때문이다. 추가로, 도 2d에 보인 바와 같이, 메모리 셀에 대해 4번 기록을 얻기 위해, 메모리 장치(100)는 추가의 상위 저항 레벨(상태 5)을 형성하도록, 강력한 프로그래밍 펄스를 메모리 셀의 전도성 경로(conductive path)를 파괴(예컨대, 다이오드 컨택들을 "블로우 업(blow up)")하도록 적용할 수 있다. 이 대안에서, 상태 5는 논리 0을 표현할 수 있고, 상위 상태는 논리 1을 표현할 수도 있다.
얼마나 많이 기록이 이루어졌는지, 그리고, 이에 따라, 어떤 임계 레벨을 사용할 수 있는지를 계속해서 파악하기 위해, 일 실시예에서, 플래그 비트들의 세트(즉, 하나 이상)는 얼마나 많은 회수로 메모리 셀이 사용되었는지 나타내기 위한 메모리 셀의 그룹(예컨대, 데이터의 페이지)과 관련된다. 따라서, 어떤 임계 판독 레벨이 사용될수 있는지에 대한 불확실성이 존재하지 않는다. 플래그 비트들의 세트는 바람직하게, 단지 한번만 기록된 이진 메모리 셀들에 저장된다. 그러한 셀들은 어떤 제조 환경 또는 회로의 다양성에 대해서도 더욱 로버스트(robust)하다. 도 3은 플래그 비트들을 이용하는 메모리 셀들을 판독하기 위한 실시예의 방법의 흐름도(300)이다. 도 3에 보인 바와 같이, 메모리 장치(100)의 회로는 메모리 어레이(130)로부터 메모리 셀들의 그룹(여기서, 데이터의 페이지)을 선택한다(310 단계). 다음으로, 메모리 셀들의 그룹과 관련된 플래그 비트들의 세트가 판독된다(320 단계). 여기서, 페이지의 "사이드밴드" 영역의 이진 메모리 셀들은 플래그 비트들의 세트를 저장하는 데에 사용된다. 사이드밴드 영역은 또한, 예컨대, 에러 정정 코드(ECC, error correction code) 비트들 및 메모리의 여분 블록들에 대한 포인터들과 같은, 다른 정보를 저장할 수 있다. 앞서 논의된 바와 같이, 플래그 비트들의 세트는 메모리 셀들의 그룹이 기록되어진 회수를 나타낸다. 그런 다음, 메모리 장치(100)는 메모리 셀들의 그룹이 기록되어진 회수에 적합한 임계 판독 레벨(예컨대, 전류 또는 전압)을 선택한다(330 단계). 그리고, 그룹에서 각 메모리 셀에 대해, 메모리 장치(100)는 선택된 임계 판독 레벨에 기초하여 프로그램되지 않은 단일 비트 메모리 셀 또는 프로그램된 단일 비트 메모리 셀로 메모리 셀을 판독한다(340 단계).
프로그램 동작을 위해, 메모리 셀들의 그룹이 프로그램된 후에, 플래그 비트들의 제2 세트는 (예를 들면, 도 1에서 데이터 및 플래그 비트 제어 회로(180)을 사용하여) 메모리 셀들의 그룹이 기록되어진 회수에서 증가를 나타내도록 프로그램된다. 앞서 논의된 바와 같이, 플래그 비트들의 오리지널 세트를 재프로그램하는 대신 플래그 비트들의 다른 세트를 이용하는 것은 이 정보의 로버스트니스(robustness)를 보장하도록 할 수 있다. 하지만, 다른 실시예에 있어서, 이 문헌에 설명된 재기록성 기술들은 플래그 비트들의 오리지널 세트를 재프로그램하도록 사용될 수 있다. 또한, 성능을 향상시키기 위하여, 메모리 셀들의 그룹은 프로그래밍 되기 전에 판독될 수 있고, 따라서, 저항에서 조절이 필요한 단지 이러한 메모리 셀들이 프로그램된다.
이 실시예들은 몇몇 이득들을 제공한다. 3차원 메모리 매트릭스에서 안티-퓨즈(anti-fuse) 메모리 셀들과 같은, 일회 기록 메모리 셀들은 가격이 저렴하다. 하지만, 그러한 셀에 포함된 데이터는 업데이트될 수 없다. 이 실시예들은 여전히 낮은 가격 이진 메모리 셀을 제공한다. 하지만, 이러한 실시예들은 재기록성의 이득을 제공한다. 또한, 이러한 실시예들은 다중 레벨들이 어떤 주어진 판독 동작에 사용될 지라도, 단일 판독 사이클이 사용되어지도록 허용한다. 이는 높은 성능을 유지한다. 더욱이, 이러한 실시예들은 직접 덮어 쓰기(over-write) 동작을 허용하고, 소거 동작에 반응을 보이지 않는다. 이는 NAND 플래시 재기록 셀들에서 필요한 바와 같다. 추가로, 단지 하나의 논리 상태가 프로그래밍을 요구하는 때에, 그 하나의 논리 상태는 프로그래밍 동안 언제나 스킵(skip)될 수 있다. 이는 또한 좋은 성능이 제공된다.
이러한 실시예로 사용될 수 있는 몇몇 대안들이 존재한다. 예를 들면, 동일한 Vread 값을 이용하고, 그리고 다른 상태들을 검출하기 위한 Iref 값을 변경하는 대신, 다른 Vread 값은 어떤 상태들로 사용될 수 있다. 이 대안은 도 4의 그래프에 보인다. 그래프에 보인 바와 같이, 제2 및 제3 사용에서, 메모리 장치(100)는 동일한 Iref를 유지하지만, Vread를 변경한다. 이러한 어프로치의 이점은 감지 회로(170)의 센스 앰프가 어떤 파워 레벨(즉, 어떤 Iref에서)에서 최고 정확도 및 최대 이득을 제공하도록 디자인될 수 있다는 것이다. 따라서 만약, 메모리 장치(100)가 너무 낮은 Iref를 이용한다면, 감지 회로(170)는 최적으로(optimally) 동작하지 않을 수 있다.
다른 대안에 있어서, 제어기(120)는 메모리 장치(100)가 3회 이상 재기록된 것과 같이 보이기 위해 웨어 레벨링을 수행할 수 있다. 동작에 있어서, 3번의 사용 후에, 데이터의 페이지는 배드(bad)로 마크될 수 있고, 그리고, 다른 페이지들은 새로운 데이터로 사용될 수 있다. 또 다른 대안에 있어서, 메모리 셀들의 다중 사용은 다중 기록 사용 보다 높은 (종래의 일회 프로그램 가능한 셀들 보다 훨씬 높은) 판독 내구성을 제공할 수 있다. 판독 내구성 문제들이 온 칩 에러 정정 코드(ECC) 알고리즘에 의해 겸출될 때, 메모리 장치(100)는 강한 판독 마진들을 제공하기 위해 동일한 위치에서 판독, 정정, 및 재기록 동작을 수행할 수 있다. 오리지날 논리 1은 여전히 높은 저항 레벨이며, 프로그램되지 않는다. 하지만, 레퍼런스 레벨은 판독 논리 1이 마진을 더 가지도록 상승된다. 논리 0은 좋은 마진을 가지는 낮은 저항 레벨로 프로그램될 수 있다.
또한, 앞서 제공된 실시예들이 2번 기록될 수 있는 단조롭게 감소하는 저항에서 3개의 레벨들을 보이는 반면, 추가 레벨들이 사용될 수 있다(예컨대, 단조롭게 감소되는 저항에서 5개의 레벨들이 4회의 재기록될 수 있다. 등). 추가로, "논리 0" 및 "논리 1"은 상술한 예들에서 다양한 상태들을 기술하도록 사용될 때, 반대 논리 값들이 할당될 수 있고, "논리 0" 및 "논리 1"은 플래그 비트들의 세트에 기초하여 사용되도록 하는 사용으로부터 변경될 수도 있음을 이해하여야 한다.
마지막으로, 어떤 적합한 메모리 셀도 사용될 수 있음을 언급하고자 한다. 참조로서 이 문헌에 포함되어지는, 다음의 특허 문헌은 몇몇 적합한 메모리 셀들의 예시들이다: 미국 등록 특허 6,490,218, 미국 공개 특허 2007/0090425 및 미국 공개 특허 2009/0086521이 그것이다. 이들은 단지 예시들이며, 특정 형식의 메모리 셀은 청구범위 내에 포함되는 것으로 해석되어서는 안 된다는 점에 유의하여야 한다.
앞서 설명된 본 발명의 상세한 설명은, 본 발명을 정의하는 것이 아니라, 본 발명이 취할 수 있는 선택된 형식들을 설명하기 위한 것으로 이해되어야 할 것이다. 본 발명은 오직, 다음의 청구범위와, 이와 동등한 것을 포함하는 것에 의해서만 본 발명의 범위를 정의할 수 있다. 마지막으로, 본 문헌에 기술된 어떤 바람직한 실시예에 따른 어떤 측면은 단독으로 또는 서로의 조합으로 사용될 수 있음을 언급한다.
100: 메모리 장치
110: 메모리 칩
120: (메모리 카드) 제어기
130: 메모리 어레이
135: 다중레벨 메모리 셀
140: 이진 메모리 셀
145: 로우 디코더 및 워드 라인 드라이버
150: 페이지 선택 제어 회로
155; 컬럼 디코더 및 비트 라인 드라이버
160: 프로그래밍 회로
165: Iprog 및 Vprog 제어 회로
170: 감지 회로
175: Iref 및 Vread 제어 회로
180: 데이터 및 플래그 비트 제어 회로
185: 칩 입출력 회로

Claims (14)

  1. 메모리 장치에 있어서,
    복수의 다중 레벨 일회 기록 메모리 셀들을 포함하는 메모리 어레이로서, 각 메모리 셀은 복수의 저항 레벨들 중 하나로 프로그램 가능한 것을 특징으로 하는, 메모리 어레이; 및
    상기 메모리 어레이와 통신하는 회로;를 포함하며,
    상기 회로는
    상기 메모리 어레이로부터 메모리 셀들의 그룹을 선택하고;
    메모리 셀들의 그룹과 관련된 플래그 비트들의 세트를 판독하며;
    상기 플래그 비트들의 세트는 상기 메모리 셀들의 그룹이 기록된 회수를 나타내고;
    상기 메모리 셀들의 그룹이 기록된 회수에 대응하는 임계 판독 레벨을 선택하며; 그리고,
    상기 메모리 셀들의 그룹에서 각 메모리 셀들에 대해, 상기 선택된 임계 판독 레벨에 기초하여, 프로그램되지 않은 단일 비트 메모리 셀 또는 프로그램된 단일 비트 메모리 셀로 상기 메모리 셀을 판독하도록 구성되는 것을 특징으로 하는, 메모리 장치.
  2. 제1항에 있어서,
    상기 회로는
    상기 메모리 셀들의 그룹을 프로그램하고; 그리고,
    상기 메모리 셀들의 그룹이 기록된 회수의 증가를 나타내는 플래그 비트들의 제2 세트를 프로그램하도록 더 구성되는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서,
    상기 메모리 셀들의 그룹은 프로그램 전에 판독되고, 저항에서 조절이 필요한 메모리 셀들이 프로그램되는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서,
    상기 임계 판독 레벨은 전압 레벨을 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서,
    상기 임계 판독 레벨은 전류 레벨을 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서,
    플래그 비트들의 세트를 저장하는 상기 메모리 셀들은 한번 기록된 것을 특징으로 하는 메모리 장치.
  7. 제1항에 있어서,
    상기 회로는
    전도성 경로가 파괴되기 전에 제공되는 저항 레벨보다 높은 저항 레벨을 형성하기 위해, 메모리 셀의 전도성 경로를 파괴하는 펄스를 적용하도록 동작하는 것을 특징으로 하는 메모리 장치.
  8. 다중 레벨 일회 기록 메모리 셀들을 판독하기 위한 방법에 있어서,
    복수의 다중 레벨 일회 기록 메모리 셀들을 포함하는 메모리 어레이로부터 메모리 셀들의 그룹을 선택하는 단계로서, 각 메모리 셀은 복수의 저항 레벨들 중 하나로 프로그램 가능한 것을 특징으로 하는, 선택하는 단계;
    상기 메모리 셀들의 그룹과 관련된 플래그 비트들의 세트를 판독하는 단계로서, 상기 플래그 비트들의 세트는 상기 메모리 셀들의 그룹이 기록된 회수를 나타내는 것을 특징으로 하는, 판독하는 단계;
    상기 메모리 셀들의 그룹이 기록된 회수에 대응하는 임계 판독 레벨을 선택하는 단계; 및
    상기 메모리 셀들의 그룹에서 각 메모리 셀들에 대해, 상기 선택된 임계 판독 레벨에 기초하여, 프로그램되지 않은 단일 비트 메모리 셀 또는 프로그램된 단일 비트 메모리 셀로 상기 메모리 셀을 판독하는 단계;를 포함하는 것을 특징으로 하는 도록 구성되는 것을 특징으로 하는, 다중 레벨 일회 기록 메모리 셀들을 판독하기 위한 방법.
  9. 제8항에 있어서,
    상기 메모리 셀들의 그룹을 프로그램하는 단계; 및
    상기 메모리 셀들의 그룹이 기록된 회수의 증가를 나타내는 플래그 비트들의 제2 세트를 프로그램하는 단계;를 더 포함하는 것을 특징으로 하는 다중 레벨 일회 기록 메모리 셀들을 판독하기 위한 방법.
  10. 제9항에 있어서,
    상기 메모리 셀들의 그룹은 프로그램 전에 판독되고, 저항에서 조절이 필요한 메모리 셀들이 프로그램되는 것을 특징으로 하는 다중 레벨 일회 기록 메모리 셀들을 판독하기 위한 방법.
  11. 제8항에 있어서,
    상기 임계 판독 레벨은 전압 레벨을 포함하는 것을 특징으로 하는 다중 레벨 일회 기록 메모리 셀들을 판독하기 위한 방법.
  12. 제8항에 있어서,
    상기 임계 판독 레벨은 전류 레벨을 포함하는 것을 특징으로 하는 다중 레벨 일회 기록 메모리 셀들을 판독하기 위한 방법.
  13. 제8항에 있어서,
    플래그 비트들의 세트를 저장하는 상기 메모리 셀들은 한번 기록된 것을 특징으로 하는 다중 레벨 일회 기록 메모리 셀들을 판독하기 위한 방법.
  14. 제1항에 있어서,
    전도성 경로가 파괴되기 전에 제공되는 저항 레벨보다 높은 저항 레벨을 형성하기 위해 메모리 셀의 전도성 경로를 파괴하는 펄스를 적용하는 단계;를 더 포함하는 것을 특징으로 하는, 메모리 장치.
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