KR101205161B1 - 반도체 소자 및 그 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 특히 셀 영역과 주변회로 영역 간의 단차를 제거하여 저장전극 희생막 구조를 강화시키는 반도체 소자 및 그 형성방법에 관한 것이다.
본 발명의 반도체 소자는, 셀 영역 및 주변회로 영역을 포함하는 반도체 기판, 상기 반도체 기판의 셀 영역에 매립되어 형성된 매립형 게이트, 상기 셀 영역에서 반도체 기판의 상부에 구비된 셀 비트라인, 상기 주변회로 영역에서 반도체 기판의 상부에 구비된 주변회로 게이트, 상기 주변회로 영역에서 상기 주변회로 게이트의 상부에 구비되는 주변회로 비트라인 및 상기 셀 영역 및 주변회로 영역에서, 상기 주변회로 비트라인과 동일한 높이에 구비되는 질화막을 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자는, 셀 영역 및 주변회로 영역을 포함하는 반도체 기판, 상기 반도체 기판의 셀 영역에 매립되어 형성된 매립형 게이트, 상기 셀 영역에서 반도체 기판의 상부에 구비된 셀 비트라인, 상기 주변회로 영역에서 반도체 기판의 상부에 구비된 주변회로 게이트, 상기 주변회로 영역에서 상기 주변회로 게이트의 상부에 구비되는 주변회로 비트라인 및 상기 셀 영역 및 주변회로 영역에서, 상기 주변회로 비트라인과 동일한 높이에 구비되는 질화막을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그 형성방법에 관한 것이다. 보다 상세하게는 매립형 게이트를 포함하는 반도체 소자 및 그 형성방법에 관한 것이다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트(Recess Gate)를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
이와 같은 매립형 게이트는 게이트 전체가 반도체 기판의 표면 이하에 매립되어 형성되기 때문에 채널 길이와 폭을 확보할 수 있음은 물론, 리세스 게이트에 비하여 게이트(워드라인)와 비트라인 사이에 발생하는 기생 캐패시턴스(Parasitic Capacitance)를 종래에 비하여 50% 정도 감소시킬 수 있는 효과를 제공한다.
그러나 매립형 게이트를 구현할 경우 셀 영역(Cell region)과 주변회로 영역(Peripheral region) 전체 구조를 살펴보면, 주변회로 영역의 게이트가 형성되는 높이만큼 셀 영역의 공간(높이)이 남기 때문에 이 높이 차이를 어떻게 활용하는지가 문제가 된다. 종래에는 주변회로 게이트 높이만큼의 셀 영역 공간을 비워두는 방법이 사용되었으나, 최근에 들어서 주변회로의 게이트를 형성할 때 셀 영역의 비트라인을 함께 형성하는 방법(Gate Bit Line; 이하 ‘GBL’)이 사용되고 있다.
이와 같이 주변회로 영역의 게이트와 셀 영역의 비트라인을 함께 형성하는 경우(GBL) 셀 영역과 주변회로 영역의 높이 차이가 발생하게 되는데, 이하 도면을 참조하여 더 상세히 살펴본다.
도 1은 종래기술에 따른 반도체 소자를 도시한 단면도이다. 도 1을 참조하면 셀 영역에는 반도체 기판(110)에 매립된 매립 게이트(120)가 구비되고, 반도체 기판(110)의 상부에서 셀 영역(Cell region)의 비트라인(130)과 주변회로 영역(Peripheral region)의 게이트(140)가 동일한 높이에 구비된다(GBL).
그리고 주변회로 게이트(140)의 상부에는 층간절연막(152)과 주변회로 비트라인(150)이 구비되며, 주변회로 비트라인(150)은 비트라인 콘택(154), 비트라인 전극(156) 및 비트라인 하드마스크(157)를 포함하여 형성된다. 그리고 셀 영역의 하부전극 식각시 식각정지막 역할을 하는 질화막(158)이 형성되고, 그 상부에 캐패시터 형성시 희생막(160) 역할을 하는 PSG층(162; Phosphorous Silicate Glass) 및 TEOS층(164; Plasma Enhanced Tetra Ethyl Ortho Silicate)이 순차적으로 형성된다.
이와 같은 GBL 구조가 적용될 경우 주변회로 비트라인(150) 높이만큼 셀 영역과 주변회로 영역 사이에 단차(step)가 발생하고, 그 상부의 희생막(160)에도 단차가 발생하면서, 셀 영역과 주변회로 영역이 만나는 경계의 희생막(160)에 결함(seam)이 발생하게 된다. 이 결함은 저장전극(Storage node)을 형성하는 공정에서 저장전극 간 브릿지(bridge)를 유발시키는 등 또 다른 결함을 발생시킨다.
이를 방지하기 위해 PSG층(162)을 증착한 후 CMP(Chemical Mechanical Polishing)로 평탄화 식각하는 방법도 제안되었으나, PSG층(162)이 노출된 상태로 CMP를 진행할 경우 CMP에 사용되는 슬러리 레지듀(slurry residue)나 마이크로 스크래치(micro scratch)가 발생하여 저장전극 간 브릿지를 유발시키는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 주변회로 비트라인과 동일한 높이에 구비되는 질화막을 포함함으로써, 셀 영역과 주변회로 영역 간의 단차를 제거하여 저장전극 희생막 구조를 강화시키고, 금속배선 콘택 형성시 질화막이 하부의 층간절연막을 보호하는 스페이서 역할을 하여 풀 딥 아웃 공정시 주변회로 영역의 층간절연막이 손상되는 문제점을 해소하는 반도체 소자 및 그 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은 셀 영역 및 주변회로 영역을 포함하는 반도체 기판, 상기 반도체 기판의 셀 영역에 매립되어 형성된 매립형 게이트, 상기 셀 영역에서 반도체 기판의 상부에 구비된 셀 비트라인, 상기 주변회로 영역에서 반도체 기판의 상부에 구비된 주변회로 게이트, 상기 주변회로 영역에서 상기 주변회로 게이트의 상부에 구비되는 주변회로 비트라인 및 상기 셀 영역 및 주변회로 영역에서, 상기 주변회로 비트라인과 동일한 높이에 구비되는 질화막을 포함하여, 셀 영역과 주변회로 영역 간의 단차를 제거하여 저장전극 희생막 구조를 강화시키는 것을 특징으로 한다.
나아가 상기 셀 비트라인과 상기 주변회로 게이트는 동일한 높이에 구비되는 것이 바람직하며, 상기 주변회로 비트라인의 하부에 구비되는 층간절연막을 특징으로 한다.
또한 상기 질화막의 높이는, 상기 주변회로 비트라인과 상기 층간절연막이 적층된 높이와 동일한 것이 바람직하다. 그리고 상기 주변회로 비트라인은 텅스텐(W)을 포함하는 것이 바람직하며, 상기 비트라인 및 상기 질화막의 상부에 형성되고 PSG 및 TEOS 층을 포함하는 희생막을 더 포함하는 것을 특징으로 한다.
아울러 상기 희생막에 저장전극 영역에 형성되는 저장전극 홀 및 상기 저장전극 홀의 내부에 형성되는 하부전극을 더 포함하는 것이 바람직하다.
그리고 상기 주변회로 비트라인 및 상기 질화막의 상부에 구비되며, LP(Low Pressure) 질화막을 포함하는 보호막을 더 포함하여 풀 딥 아웃 공정시 식각을 방지하는 것을 특징으로 한다.
나아가 상기 셀 비트라인은, 상기 셀 영역에서 반도체 기판의 활성영역과 연결되는 비트라인 콘택, 상기 비트라인 콘택의 상부에 구비되는 비트라인 전극, 상기 비트라인 전극의 상부에 구비되는 비트라인 하드마스크 및 상기 비트라인 전극 및 비트라인 하드마스크의 측벽에 구비되는 비트라인 스페이서를 포함하고, 상기 주변회로 게이트는, 상기 주변회로 영역에서 반도체 기판의 상부에 구비되는 게이트 전극, 상기 게이트 전극의 상부에 구비되는 게이트 하드마스크 및 상기 게이트 전극 및 게이트 하드마스크의 측벽에 구비되는 게이트 스페이서를 포함하는 GBL 구조를 구비하는 것이 바람직하다.
한편, 본 발명에 따르는 반도체 소자의 형성방법은, 셀 영역 및 주변회로 영역을 포함하는 반도체 기판을 제공하는 단계, 상기 반도체 기판의 셀 영역에 매립형 게이트를 매립하여 형성하는 단계, 상기 셀 영역에서 반도체 기판의 상부에 셀 비트라인을 형성하는 단계, 상기 주변회로 영역에서 반도체 기판의 상부에 주변회로 게이트를 형성하는 단계, 상기 주변회로 영역에서 상기 주변회로 게이트의 상부에 주변회로 비트라인을 형성하는 단계 및 상기 셀 영역 및 주변회로 영역에서, 상기 주변회로 비트라인과 동일한 높이에 질화막을 형성하는 단계을 포함하여, 셀 영역과 주변회로 영역 간의 단차를 제거하여 저장전극 희생막 구조를 강화시키는 것을 특징으로 한다.
나아가 상기 주변회로 비트라인을 형성하는 단계 전, 상기 셀 비트라인 및 상기 주변회로 게이트 상부에 층간절연막을 형성하는 단계를 더 포함하는 것이 바람직하다.
또한 상기 질화막을 형성하는 단계는, 상기 주변회로 비트라인을 포함한 상부에 질화막을 증착하는 단계 및 상기 주변회로 비트라인을 타겟으로 상기 질화막을 평탄화 식각하는 단계를 포함하는 것이 바람직하다.
그리고 상기 질화막을 평탄화 식각하는 단계는, 실리카(Silica) 또는 세리아(Ceria) 슬러리를 이용하는 것이 바람직하며, 상기 셀 비트라인과 상기 주변회로 게이트는 동일한 높이에 동시에 형성되는 것이 바람직하다.
아울러 상기 셀 비트라인 및 상기 주변회로 게이트를 형성하는 단계는, 상기 반도체 기판의 셀 영역에 비트라인 콘택을 형성하는 단계, 상기 셀 영역의 비트라인 콘택 상부에 비트라인 전극을 형성하며, 상기 주변회로 영역의 반도체 기판 상부에 게이트 전극을 형성하는 단계, 상기 비트라인 전극 및 게이트 전극 상부에 하드마스크를 형성하는 단계, 상기 비트라인 전극, 게이트 전극 및 하드마스크를 식각하여 패터닝하는 단계 및 상기 패터닝된 비트라인 전극, 게이트 전극 및 하드마스크 측벽에 스페이서를 형성하는 단계를 포함할 수 있다.
나아가 상기 주변회로 비트라인을 형성하는 단계는, 비트라인 물질을 증착하는 단계 및 감광막을 마스크로 한 포토 리소그래피 공정으로 상기 비트라인 물질을 식각하는 단계를 포함하는 것이 바람직하다.
그리고 상기 질화막을 형성하는 단계 이후, 상기 주변회로 비트라인 및 상기 질화막의 상부에 PSG 층 및 TEOS 층을 포함하는 희생막을 형성하는 단계를 더 포함할 수 있다.
아울러 상기 희생막을 형성하는 단계 후, 상기 희생막 중 저장전극 영역을 식각하여 저장전극 홀을 형성하는 단계 및 상기 저장전극 홀의 내부에 하부전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한 상기 하부전극을 형성하는 단계 이후, 셀 딥 아웃(Cell Dip Out) 또는 풀 딥 아웃(Full Dip Out) 공정을 수행하여 상기 희생막을 제거하는 단계를 더 포함하여, 실린더 타입 캐패시터를 형성하는 것이 바람직하다.
나아가 상기 저장전극 홀을 형성하는 단계는, CxFy, Ar 및 O2 가스를 혼합한 플라즈마 식각공정으로 상기 희생막을 식각하는 단계 및 CHF3 , Ar 및 O2 가스를 혼합한 플라즈마 식각으로 상기 질화막을 식각하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자 및 그 형성방법은 셀 영역과 주변회로 영역 간의 단차를 제거하여 저장전극 희생막 구조를 강화시키고, 금속배선 콘택 형성시 질화막이 하부의 층간절연막을 보호하는 스페이서 역할을 하여 주변회로 영역의 층간절연막이 손상되는 문제점을 해소하는 효과를 제공한다.
도 1은 종래기술에 따른 반도체 소자를 도시한 단면도;
도 2는 본 발명에 따르는 반도체 소자를 도시한 단면도; 그리고,
도 3 내지 도 7은 본 발명에 따르는 반도체 소자의 형성방법을 순차적으로 도시한 도면이다.
도 2는 본 발명에 따르는 반도체 소자를 도시한 단면도; 그리고,
도 3 내지 도 7은 본 발명에 따르는 반도체 소자의 형성방법을 순차적으로 도시한 도면이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 형성방법의 일실시예에 대해 상세히 설명하기로 한다.
도 2는 본 발명에 따르는 반도체 소자를 도시한 단면도이다. 도 2를 참조하면, 셀 영역과 주변회로 영역을 포함하는 반도체 기판(10; substrate)에는 활성영역(12; active region)을 정의하는 소자분리막(14; device isolation film)이 형성된다. 그리고 셀 영역의 활성영역(12) 및 소자분리막(14)에는 기판(10)의 하부로 매립된 매립 게이트(20; Buried Gate)가 일정한 간격으로 형성된다. 매립 게이트(20)는 소정 깊이의 리세스(22)와, 리세스(22) 하부에 도전물질이 매립된 게이트 전극(24), 그리고 리세스(22) 내에서 게이트 전극(24)의 상부에 구비되는 캐핑막(26; Capping layer)을 포함한다.
그리고 반도체 기판(10)의 상부에서 셀 영역에는 셀 비트라인(30)이, 주변회로 영역에는 주변회로 게이트(40)가 동일한 높이에 구비된다. 셀 비트라인(30)은 활성영역(10)과 연결되는 비트라인 콘택(32)과, 비트라인 콘택(32)의 상부에 구비되며 도전물질을 포함하는 비트라인 전극(34), 비트라인 전극(34)의 상부에 구비되는 비트라인 하드마스크(36) 및 이들의 측벽에 구비되는 비트라인 스페이서(38)를 포함한다. 이에 대응하여 주변회로 게이트(40) 또한 게이트 전극(44)과 게이트 하드마스크(46) 및 게이트 스페이서(48)를 포함한다. 또한 셀 영역의 활성영역(10)에는 저장전극과 연결될 저장전극 콘택(28)이 구비된다.
그리고 주변회로 게이트(40)의 상부에는 층간절연막(52; Inter Layer Dielectric)이 소정 두께로 구비된다. 그리고 이 층간절연막(52)의 상부에는 주변회로 비트라인(50)이 구비되며, 이 주변회로 비트라인(50)은 주변회로 게이트(40)의 전극(44)과 연결되는 비트라인 콘택(54)과 비트라인 전극(56)을 포함한다.
이 주변회로 영역의 게이트 전극(56) 및 층간절연막(52)에 해당하는 높이의 질화막(58)이 셀 영역에 구비되어, 희생막(60)이 형성되기 전 셀 영역과 주변회로 영역의 높이는 동일하며 단차(step)가 형성되지 않게 된다. 이 셀 영역의 질화막(58)과 주변회로 비트라인(50)의 상부에는 희생막(60)으로서 PSG층(62) 및 TEOS층(64)이 단차 없이 형성되고, 셀 영역에는 저장전극 홀(66)이 형성된다.
이와 같이 본 발명에 따르는 반도체 소자는 GBL 구조를 적용하더라도 주변회로 비트라인(50)과 동일한 높이에 질화막(58)이 구비되기 때문에, 셀 영역과 주변회로 영역 사이에 단차가 발생하지 않는다. 이 결과 그 상부의 희생막(60)에도 단차가 발생하지 않고, 셀 영역과 주변회로 영역이 구분되는 경계 부근의 희생막(60)에 결함(seam)이 발생하는 종래의 문제점이 해결된다.
이러한 구조를 가진 본 발명에 따르는 반도체 소자의 형성방법을 도면을 참조하여 설명하면 다음과 같다. 도 3 내지 도 7은 본 발명에 따르는 반도체 소자의 형성방법을 순차적으로 도시한 도면이다.
먼저 도 3을 참조하면, 셀 영역 및 주변회로 영역을 포함하는 반도체 기판(10)에 활성영역(12)을 정의하는 소자분리막(14)을 형성한다. 이후 셀 영역에 소정 깊이의 리세스(22)를 형성하고 게이트 전극(24)과 캐핑막(26)을 차례로 매립함으로써 매립 게이트(20)을 형성한다. 이 때 게이트 전극(24)은 텅스텐(W), 티타늄(Ti) 또는 티타늄 질화막(TiN) 등 도전물질을 포함하고, 캐핑막(26)은 질화막(nitride)을 포함하는 것이 바람직하다.
이어서 셀 비트라인(30)과 주변회로 게이트(40)를 동시에 형성하는데, 셀 영역의 비트라인 콘택(32)과 주변회로 게이트 전극(44)을 이루는 폴리실리콘층을 소정 두께 증착하고, 그 상부에 셀 영역의 비트라인 전극(34)과 주변회로 게이트 전극(44)의 일부가 될 금속층과 같은 전극 물질을 증착한다. 이 상부에 하드마스크(미도시)를 형성하고 이를 마스크로 전극 물질층과 폴리실리콘층을 식각하여 패터닝한 후, 그 측벽에 스페이서(Spacer)를 형성함으로써 셀 비트라인(30)과 주변회로 게이트(40)를 형성한다.
이후 셀 비트라인(30)과 주변회로 게이트(40)의 상부에 층간절연막(52)을 증착하여 평탄화시킨다. 이 층간절연막(52)을 형성하기 전 또는 후, 셀 영역에는 활성영역(12)과 연결되는 저장전극 콘택(28)을 형성한다.
도 4에 도시된 바와 같이, 주변회로 비트라인을 형성하기 위하여, 주변회로 영역의 층간절연막(52)을 식각하여 주변회로 게이트 전극(44)과 연결되는 비트라인 콘택(54)을 형성한다. 그리고 그 상부에는 비트라인 전극이 될 도전물질(56)을 증착한다. 이 비트라인 콘택(54)은 폴리실리콘, 도전물질(56)은 텅스텐이나 티타늄 등 도전 물질을 포함할 수 있고, 도전물질(56)은 텅스텐을 포함하는 것이 바람직하다.
도 5를 참조하면, 주변회로 영역의 도전물질(56)을 포토 리소그래피 공정으로 패터닝하여 주변회로 비트라인(56)을 형성한다. 이 때 셀 영역의 도전물질(56)도 함께 식각하여 제거한다. 이 주변회로 비트라인(56)을 패터닝하는 단계는, 감광막(photoresist film)을 마스크로 한 포토 리소그래피 공정으로 상기 비트라인 물질을 식각하는 것이 바람직하다. 이후 패터닝된 주변회로 비트라인(56)을 포함한 전체 표면에 질화막(58)을 증착한다.
도 6에 도시된 바와 같이 주변회로 비트라인(56)을 타겟으로 질화막(58)을 평탄화 식각하여 질화막(58)의 높이를 주변회로 비트라인(56)과 일치시킨다. 이 결과 셀 영역과 주변회로 영역 간의 단차도 발생하지 않게 되고, 주변회로 비트라인(56) 사이의 공간에는 질화막(58)이 구비된다. 주변회로 영역에 구비된 질화막(58)은 그 하부에 위치하며 산화막을 포함하는 층간절연막(52)을 보호하는 역할을 수행할 수 있다. 이 때 질화막(58)을 평탄화 식각하는 단계는 실리카(Silica) 또는 세리아(Ceria) 슬러리를 이용한 CMP 공정을 포함하는 것이 바람직하다. 그리고 도시되지 않았으나 질화막(58)과 주변회로 비트라인의 상부에 LP 질화막(Low Pressure Nitride; 미도시)을 추가로 형성할 수도 있다.
도 7을 참조하면 평탄화된 질화막(58)과 주변회로 비트라인(56)의 상부에 PSG층(62) 및 TEOS층(54)을 차례로 증착하여 희생막(60)을 형성한다. 이 때 희생막(60) 또한 종래와는 달리 평평하게 증착이 되며 결함이 발생하지 않게 된다. 그리고 셀 영역의 희생막(60), 질화막(58)을 차례로 식각하여 저장전극 콘택(28)의 상부를 노출시키는 저장전극 홀(66)을 형성한다. 이 때 희생막(60)이 산화막 물질이므로, 희생막(60)의 식각은 CxFy(예, C4F6, C4F8), Ar 및 O2 가스를 혼합한 플라즈마 식각으로 진행하고, 질화막(58)의 식각은 CHF3 , Ar 및 O2 가스를 혼합한 플라즈마 식각으로 진행하는 것이 바람직하다.
이후 도시되지 않았으나, 저장전극 홀(66)에 하부전극, 유전막 및 상부전극을 차례로 증착하여 셀 영역에 콘케이브 타입(Concave type)의 캐패시터를 형성할 수 있다. 혹은 하부전극을 형성한 후, 셀 딥 아웃(Cell Dip Out; 셀 영역의 희생막만 제거하고 하부전극만 잔류시키는 공정) 또는 풀 딥 아웃(Full Dip Out; 셀 영역과 주변회로 영역의 희생막을 모두 제거하여 하부전극만 잔류시키는 공정) 공정을 수행하여 상기 희생막을 제거함으로써 실린더 타입(Cylinder type)의 캐패시터를 형성하는 것도 가능하다.
이 중 풀 딥 아웃 공정을 수행할 경우, 질화막(58)과 주변회로 비트라인(56; 텅스텐을 포함함)은 일반적으로 풀 딥 아웃 공정에 사용되는 화학물질에 식각되지 않지만, 만일 질화막이나 텅스텐이 식각될 수 있는 화학물질이 풀 딥 아웃 공정에 사용될 경우에는 질화막(58)과 주변회로 비트라인(56)의 상부에 LP 질화막(Low Pressure Nitride)을 형성할 필요가 있다.
한편 주변회로 영역의 상부에는 금속배선이 형성되고, 이전에 주변회로 비트라인(56)과 연결되는 금속배선 콘택이 형성된다. 이 금속배선 콘택을 형성하기 위한 콘택홀 식각시, 주변회로 비트라인(56) 측면에 구비된 질화막(58)이 하부층을 보호하는 역할을 수행하여, 하부의 층간절연막(52)이 손상되는 문제점을 해소하게 된다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
10 : 기판 12 : 활성영역
14 : 소자분리막 20 : 매립 게이트
22 : 리세스 24 : 게이트 전극
26 : 캐핑막 28 : 저장전극 콘택
30 : 셀 비트라인 32 : 비트라인 콘택
34 : 비트라인 전극 36 : 비트라인 하드마스크
38 : 비트라인 스페이서 40 : 주변회로 게이트
44 : 게이트 전극 46 : 게이트 하드마스크
48 : 게이트 스페이서 50 : 주변회로 비트라인
52 : 층간절연막 54 : 비트라인 콘택
56 : 비트라인 전극 58 : 질화막
60 : 희생막 62 : PSG층
64 : TEOS층 66 : 저장전극 홀
14 : 소자분리막 20 : 매립 게이트
22 : 리세스 24 : 게이트 전극
26 : 캐핑막 28 : 저장전극 콘택
30 : 셀 비트라인 32 : 비트라인 콘택
34 : 비트라인 전극 36 : 비트라인 하드마스크
38 : 비트라인 스페이서 40 : 주변회로 게이트
44 : 게이트 전극 46 : 게이트 하드마스크
48 : 게이트 스페이서 50 : 주변회로 비트라인
52 : 층간절연막 54 : 비트라인 콘택
56 : 비트라인 전극 58 : 질화막
60 : 희생막 62 : PSG층
64 : TEOS층 66 : 저장전극 홀
Claims (20)
- 셀 영역 및 주변회로 영역을 포함하는 반도체 기판;
상기 반도체 기판의 셀 영역에 매립되어 형성된 매립형 게이트;
상기 셀 영역에서 반도체 기판의 상부에 구비된 셀 비트라인;
상기 주변회로 영역에서 반도체 기판의 상부에 구비된 주변회로 게이트;
상기 주변회로 영역에서 상기 주변회로 게이트의 상부에 구비되는 주변회로 비트라인;
상기 셀 영역 및 주변회로 영역에 구비되는 질화막; 및
상기 주변회로 비트라인의 하부에 구비되는 층간절연막
을 포함하며,
상기 질화막 상부의 높이는 상기 주변회로 비트라인 상부의 높이와 동일하고,
상기 질화막의 두께는, 상기 주변회로 비트라인과 상기 층간절연막이 적층된 두께와 동일한 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 셀 비트라인과 상기 주변회로 게이트는 동일한 높이에 구비되는 것을 특징으로 하는 반도체 소자. - 삭제
- 삭제
- 청구항 1에 있어서,
상기 주변회로 비트라인은 텅스텐(W)을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 주변회로 비트라인 및 상기 질화막의 상부에 형성되고, PSG 및 TEOS 층을 포함하는 희생막을 더 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 6에 있어서,
상기 희생막에 저장전극 영역에 형성되는 저장전극 홀; 및
상기 저장전극 홀의 내부에 형성되는 하부전극
을 더 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 주변회로 비트라인 및 상기 질화막의 상부에 구비되며, LP(Low Pressure) 질화막을 포함하는 보호막을 더 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 셀 비트라인은,
상기 셀 영역에서 반도체 기판의 활성영역과 연결되는 비트라인 콘택;
상기 비트라인 콘택의 상부에 구비되는 비트라인 전극;
상기 비트라인 전극의 상부에 구비되는 비트라인 하드마스크; 및
상기 비트라인 전극 및 비트라인 하드마스크의 측벽에 구비되는 비트라인 스페이서를 포함하고,
상기 주변회로 게이트는,
상기 주변회로 영역에서 반도체 기판의 상부에 구비되는 게이트 전극;
상기 게이트 전극의 상부에 구비되는 게이트 하드마스크; 및
상기 게이트 전극 및 게이트 하드마스크의 측벽에 구비되는 게이트 스페이서를 포함하는 것을 특징으로 하는 반도체 소자. - 셀 영역 및 주변회로 영역을 포함하는 반도체 기판을 제공하는 단계;
상기 반도체 기판의 셀 영역에 매립형 게이트를 매립하여 형성하는 단계;
상기 셀 영역에서 반도체 기판의 상부에 셀 비트라인을 형성하는 단계;
상기 주변회로 영역에서 반도체 기판의 상부에 주변회로 게이트를 형성하는 단계;
상기 셀 비트라인 및 상기 주변회로 게이트 상부에 층간절연막을 형성하는 단계;
상기 주변회로 영역에서 상기 주변회로 게이트의 상부에 주변회로 비트라인을 형성하는 단계; 및
상기 셀 영역 및 주변회로 영역에 질화막을 형성하는 단계
를 포함하며,
상기 질화막 상부의 높이는, 상기 주변회로 비트라인 상부의 높이와 동일하고,
상기 질화막의 두께는, 상기 주변회로 비트라인과 상기 층간절연막이 적층된 두께와 동일한 것을 특징으로 하는 반도체 소자의 형성방법. - 삭제
- 청구항 10에 있어서,
상기 질화막을 형성하는 단계는,
상기 주변회로 비트라인을 포함한 상부에 질화막을 증착하는 단계; 및
상기 주변회로 비트라인을 타겟으로 상기 질화막을 평탄화 식각하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 12에 있어서,
상기 질화막을 평탄화 식각하는 단계는,
실리카(Silica) 또는 세리아(Ceria) 슬러리를 이용하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 10에 있어서,
상기 셀 비트라인과 상기 주변회로 게이트는 동일한 높이에 동시에 형성되는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 14에 있어서,
상기 셀 비트라인 및 상기 주변회로 게이트를 형성하는 단계는,
상기 반도체 기판의 셀 영역에 비트라인 콘택을 형성하는 단계;
상기 셀 영역의 비트라인 콘택 상부에 비트라인 전극을 형성하며, 상기 주변회로 영역의 반도체 기판 상부에 게이트 전극을 형성하는 단계;
상기 비트라인 전극 및 게이트 전극 상부에 하드마스크를 형성하는 단계;
상기 비트라인 전극, 게이트 전극 및 하드마스크를 식각하여 패터닝하는 단계; 및
상기 패터닝된 비트라인 전극, 게이트 전극 및 하드마스크 측벽에 스페이서를 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 10에 있어서,
상기 주변회로 비트라인을 형성하는 단계는,
비트라인 물질을 증착하는 단계; 및
감광막을 마스크로 한 포토 리소그래피 공정으로 상기 비트라인 물질을 식각하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 10에 있어서,
상기 질화막을 형성하는 단계 이후,
상기 주변회로 비트라인 및 상기 질화막의 상부에 PSG 층 및 TEOS 층을 포함하는 희생막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 17에 있어서,
상기 희생막을 형성하는 단계 후,
상기 희생막 중 저장전극 영역을 식각하여 저장전극 홀을 형성하는 단계; 및
상기 저장전극 홀의 내부에 하부전극을 형성하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 18에 있어서,
상기 하부전극을 형성하는 단계 이후,
셀 딥 아웃(Cell Dip Out) 또는 풀 딥 아웃(Full Dip Out) 공정을 수행하여 상기 희생막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 18에 있어서,
상기 저장전극 홀을 형성하는 단계는,
CxFy, Ar 및 O2 가스를 혼합한 플라즈마 식각공정으로 상기 희생막을 식각하는 단계; 및
CHF3 , Ar 및 O2 가스를 혼합한 플라즈마 식각으로 상기 질화막을 식각하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
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