JP2001338976A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H10B12/01—Manufacture or treatment
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- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H10B12/485—Bit line contacts
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- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 例えばロジック・メモリ混載デバイス等にお
いても、被膜工程の低温化と微細な隙間の綺麗な埋め込
み、後の工程での被膜剥離防止を兼ね備えることを課題
とし、 【解決手段】 例えばＢＰＳＧ膜の被膜の際に、パター
ニングされてできる凹部を表面に有する基板上に、絶縁
膜を熱ＣＶＤ（化学気相成長）形成する第一の工程と、
第一の工程を通して前記絶縁膜が前記凹部を実質的に埋
めた後に、前記第一の工程におけるよりも低い圧力下
で、絶縁膜を熱ＣＶＤ（化学気相成長）形成する第二の
工程とを、前記第一の工程から前記第二の工程に至る過
程で、用いる原料ガスの供給を中断しないで、連続的に
かつ真空を破ることなく順に行う半導体装置の製造方
法。
いても、被膜工程の低温化と微細な隙間の綺麗な埋め込
み、後の工程での被膜剥離防止を兼ね備えることを課題
とし、 【解決手段】 例えばＢＰＳＧ膜の被膜の際に、パター
ニングされてできる凹部を表面に有する基板上に、絶縁
膜を熱ＣＶＤ（化学気相成長）形成する第一の工程と、
第一の工程を通して前記絶縁膜が前記凹部を実質的に埋
めた後に、前記第一の工程におけるよりも低い圧力下
で、絶縁膜を熱ＣＶＤ（化学気相成長）形成する第二の
工程とを、前記第一の工程から前記第二の工程に至る過
程で、用いる原料ガスの供給を中断しないで、連続的に
かつ真空を破ることなく順に行う半導体装置の製造方
法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関する。特に、パターニングしてできる凹凸面を
含む全面に絶縁膜を被着形成する工程を含んでなる半導
体装置の製造技術に関する。
技術に関する。特に、パターニングしてできる凹凸面を
含む全面に絶縁膜を被着形成する工程を含んでなる半導
体装置の製造技術に関する。
【０００２】
【従来の技術】図１〜図８を引用しつつ、従来のＤＲＡ
Ｍ／ロジック混載型半導体デバイス（以下において、Ｄ
ＲＡＭ／ロジック混載型半導体デバイスのことを単に
「混載型半導体装置」とか「ＤＲＡＭ＆ロジック」と称
する。）の製造工程を順に説明し、上記の問題の具体的
解説に移る。 図１（ａ）参照。
Ｍ／ロジック混載型半導体デバイス（以下において、Ｄ
ＲＡＭ／ロジック混載型半導体デバイスのことを単に
「混載型半導体装置」とか「ＤＲＡＭ＆ロジック」と称
する。）の製造工程を順に説明し、上記の問題の具体的
解説に移る。 図１（ａ）参照。
【０００３】図１は、従来の混載型半導体装置の製造工
程途中の断面図（工程ａ，ｂ）である。図１（ａ）中、
シリコン基板１の素子分離絶縁膜２で画定された能動領
域内には、ｎ型ウエル５，６が形成され、ｎ型ウエル５
の中には、ｐ型ウエル７が形成される。さらに、同じシ
リコン基板１の活性領域３，４内には、ＭＯＳトランジ
スタのゲート電極１０，１１，１２，１３が、例えば、
ポリシリコン膜とタングステンシリサイド膜と窒化シリ
コン膜とを順次積層してパターニング形成される。同じ
ＭＯＳトランジスタのソース・ドレイン領域１５，１６
は、浅くｐ型ウエル７内に設けられる構成である。な
お、割愛して図示されている中央部を挟んで図面の左寄
りがＤＲＡＭ部であり、図面の右寄りがロジック部であ
る。 図１（ｂ）参照。
程途中の断面図（工程ａ，ｂ）である。図１（ａ）中、
シリコン基板１の素子分離絶縁膜２で画定された能動領
域内には、ｎ型ウエル５，６が形成され、ｎ型ウエル５
の中には、ｐ型ウエル７が形成される。さらに、同じシ
リコン基板１の活性領域３，４内には、ＭＯＳトランジ
スタのゲート電極１０，１１，１２，１３が、例えば、
ポリシリコン膜とタングステンシリサイド膜と窒化シリ
コン膜とを順次積層してパターニング形成される。同じ
ＭＯＳトランジスタのソース・ドレイン領域１５，１６
は、浅くｐ型ウエル７内に設けられる構成である。な
お、割愛して図示されている中央部を挟んで図面の左寄
りがＤＲＡＭ部であり、図面の右寄りがロジック部であ
る。 図１（ｂ）参照。
【０００４】次に、ゲート電極１０，１１，１２，１３
の表面を含め、全面を覆うように、窒化シリコン膜２０
を形成し、続いてＤＲＡＭ部（図面の左寄り）上だけを
レジストでカバーし、ロジック部（図面の右寄り）上を
レジストでカバーすることなく露出させて、この窒化シ
リコン膜２０をドライエッチングを使ってエッチバック
除去し、この際残余の窒化シリコン膜によりロジック部
のゲート電極１０側面にだけサイドウォールスペーサ２
５を形成する。その後、マスクとしたレジストを残した
ままで、ロジック部の基板面に対してソース・ドレイン
用のイオン注入を行い、ソース・ドレイン領域２６をロ
ジック部（図面の右寄り）活性領域に対してだけ選択的
に形成する。次いで、マスクとして用いたレジストを剥
離し、図１（ｂ）に示す構造となる。 図２（ｃ）参照。
の表面を含め、全面を覆うように、窒化シリコン膜２０
を形成し、続いてＤＲＡＭ部（図面の左寄り）上だけを
レジストでカバーし、ロジック部（図面の右寄り）上を
レジストでカバーすることなく露出させて、この窒化シ
リコン膜２０をドライエッチングを使ってエッチバック
除去し、この際残余の窒化シリコン膜によりロジック部
のゲート電極１０側面にだけサイドウォールスペーサ２
５を形成する。その後、マスクとしたレジストを残した
ままで、ロジック部の基板面に対してソース・ドレイン
用のイオン注入を行い、ソース・ドレイン領域２６をロ
ジック部（図面の右寄り）活性領域に対してだけ選択的
に形成する。次いで、マスクとして用いたレジストを剥
離し、図１（ｂ）に示す構造となる。 図２（ｃ）参照。
【０００５】続いて、前記したロジック部ソースドレイ
ン領域の表面に選択的かつ自己整合的に、公知の手法を
用いてコバルトシリサイド（ＣｏＳｉ）膜３０をサリサ
イド形成する。続いて、後の工程でのコンタクト窓開口
部のストッパとして用いるための窒化シリコン膜３３を
薄く基板の全面に被着形成し、図２（ｃ）に示す構造と
なる。 図２（ｄ）参照。
ン領域の表面に選択的かつ自己整合的に、公知の手法を
用いてコバルトシリサイド（ＣｏＳｉ）膜３０をサリサ
イド形成する。続いて、後の工程でのコンタクト窓開口
部のストッパとして用いるための窒化シリコン膜３３を
薄く基板の全面に被着形成し、図２（ｃ）に示す構造と
なる。 図２（ｄ）参照。
【０００６】さらに、前記窒化シリコン膜３３上に、全
面的にＢＰＳＧ膜３５をＣＶＤ（化学気相成長）法を用
いて形成すると、ＤＲＡＭ部（図面の左寄り）ではゲー
ト電極間隔が狭くスリット状であるため、ボイド３４が
発生しがちになる。 図３（ｅ）参照。
面的にＢＰＳＧ膜３５をＣＶＤ（化学気相成長）法を用
いて形成すると、ＤＲＡＭ部（図面の左寄り）ではゲー
ト電極間隔が狭くスリット状であるため、ボイド３４が
発生しがちになる。 図３（ｅ）参照。
【０００７】続いて、ＢＰＳＧ膜を加熱リフローして、
ボイド３４を消滅させる。ＢＰＳＧ膜は比較的低温で容
易にリフローできることが有利点として知られるが、そ
れでも確実なボイド３４消滅化のためには８００℃以上
のアニールを施こす必要が生じる。この温度に関して
は、課題点として後に詳しく述べる。 図３（ｆ）参照。
ボイド３４を消滅させる。ＢＰＳＧ膜は比較的低温で容
易にリフローできることが有利点として知られるが、そ
れでも確実なボイド３４消滅化のためには８００℃以上
のアニールを施こす必要が生じる。この温度に関して
は、課題点として後に詳しく述べる。 図３（ｆ）参照。
【０００８】次に、ＢＰＳＧ膜に対して基板の活性領域
にまで到達するように、ドライエッチングによってコン
タクトホール３６，３７を開口し、これらのコンタクト
ホール３６，３７内には、導電体からなるコンタクト電
極４０，４１を形成する。 図４（ｇ）参照。
にまで到達するように、ドライエッチングによってコン
タクトホール３６，３７を開口し、これらのコンタクト
ホール３６，３７内には、導電体からなるコンタクト電
極４０，４１を形成する。 図４（ｇ）参照。
【０００９】さらに、酸化シリコン膜４５を均一な厚さ
に全面に形成し、続いて、この酸化シリコン膜４５中に
設けた開口を通してコンタクト電極４０，４１と電気的
に接続するようビット線４７をパターニング形成する。
ビット線４７の下には薄くチタンとチタンナイトライド
が順次積層された膜が敷かれる。 図５（ｈ）参照。
に全面に形成し、続いて、この酸化シリコン膜４５中に
設けた開口を通してコンタクト電極４０，４１と電気的
に接続するようビット線４７をパターニング形成する。
ビット線４７の下には薄くチタンとチタンナイトライド
が順次積層された膜が敷かれる。 図５（ｈ）参照。
【００１０】さらに、前記ビット線４７表面を含み全面
に窒化シリコン膜４９を被着形成する。プラズマＣＶＤ
（化学気相成長）法を用いてビット線４７上にプラズマ
酸化膜４８を堆積する際、アルゴンガスのスパッタ作用
によって窒化シリコン膜４９が削れタングステンが表出
し、これがプラズマＣＶＤ工程において用いるプラズマ
にさらされるので、タングステン表面は酸化され、図示
される如くに、タングステン酸化物４４が形成されてし
まう。続いて、プラズマ酸化膜４８を全面に被着形成す
る。 図６（ｉ）参照。
に窒化シリコン膜４９を被着形成する。プラズマＣＶＤ
（化学気相成長）法を用いてビット線４７上にプラズマ
酸化膜４８を堆積する際、アルゴンガスのスパッタ作用
によって窒化シリコン膜４９が削れタングステンが表出
し、これがプラズマＣＶＤ工程において用いるプラズマ
にさらされるので、タングステン表面は酸化され、図示
される如くに、タングステン酸化物４４が形成されてし
まう。続いて、プラズマ酸化膜４８を全面に被着形成す
る。 図６（ｉ）参照。
【００１１】続いて、プラズマ酸化膜４８中に、ビット
線４７と接続していないコンタクト電極４１表面が露出
するように、深いコンタクト窓をドライエッチングにて
開口し、さらにこのコンタクト窓内を埋めるようにアモ
ルファスシリコンプラグ５０を形成する。 図７（ｊ）参照。
線４７と接続していないコンタクト電極４１表面が露出
するように、深いコンタクト窓をドライエッチングにて
開口し、さらにこのコンタクト窓内を埋めるようにアモ
ルファスシリコンプラグ５０を形成する。 図７（ｊ）参照。
【００１２】次いで、前記したアモルファスシリコンプ
ラグ５０と接続するようにメモリセルキャパシタを形成
する。この工程は、先ずプラズマ酸化膜４８上に蓄積電
極５１の材料層を全面形成しパターニングして蓄積電極
５１とし、続いて、蓄積電極５１を含む全面に誘電体層
５２の材料層を形成しパターニングし、重ねて対向電極
５３の材料層を全面形成し、パターニングすることで、
メモリセルキャパシタ構造を形成する。続いて、メモリ
セルキャパシタ構造を含み全面にプラズマ酸化シリコン
膜５８を十分厚く形成し、図７（ｊ）の構造が完成す
る。 図８（ｋ）参照。
ラグ５０と接続するようにメモリセルキャパシタを形成
する。この工程は、先ずプラズマ酸化膜４８上に蓄積電
極５１の材料層を全面形成しパターニングして蓄積電極
５１とし、続いて、蓄積電極５１を含む全面に誘電体層
５２の材料層を形成しパターニングし、重ねて対向電極
５３の材料層を全面形成し、パターニングすることで、
メモリセルキャパシタ構造を形成する。続いて、メモリ
セルキャパシタ構造を含み全面にプラズマ酸化シリコン
膜５８を十分厚く形成し、図７（ｊ）の構造が完成す
る。 図８（ｋ）参照。
【００１３】次に、メタル多層配線層の形成工程へと移
行する。
行する。
【００１４】前の工程で被着形成したプラズマ酸化シリ
コン膜５８表面からロジック部（図面の右寄り）活性領
域に達するまで、深くコンタクト窓６０を開口する。ド
ライエッチングをフォトリソグラフィー法に組み合わせ
て行う汎用される手法を用いてコンタクト窓６０は開口
できる。開口工程の後、このコンタクト窓６０の内面か
ら外部のプラズマ酸化シリコン膜５８表面に延在するよ
うに、全面にバリアメタル層６１を薄く被着形成し、さ
らに、導電膜を埋め込み形成して、配線層とすれば良
い。以上が従来技術の概要である。
コン膜５８表面からロジック部（図面の右寄り）活性領
域に達するまで、深くコンタクト窓６０を開口する。ド
ライエッチングをフォトリソグラフィー法に組み合わせ
て行う汎用される手法を用いてコンタクト窓６０は開口
できる。開口工程の後、このコンタクト窓６０の内面か
ら外部のプラズマ酸化シリコン膜５８表面に延在するよ
うに、全面にバリアメタル層６１を薄く被着形成し、さ
らに、導電膜を埋め込み形成して、配線層とすれば良
い。以上が従来技術の概要である。
【００１５】ところで、このような従来技術には、いく
つかの問題点が見つかるので、それらを以下において順
に解明してゆく。
つかの問題点が見つかるので、それらを以下において順
に解明してゆく。
【００１６】先ず、図２（ｄ）を用いて説明したＢＰＳ
Ｇ膜の被着形成工程では、成膜途中の圧力を比較的高く
することでボイドを成膜当初からできるだけ小さくする
ことが試みられてはいるが、圧力を高くすればそれに伴
って成膜レートが下がることが知られており、厚い層間
絶縁膜となるＢＰＳＧ膜をこのような低成膜レートで形
成することは生産性が低くて、量産工程に適用できるも
のではない。一方、量産適用しようとして、最初から成
膜レートを高くすれば、大きく残ったボイドは十分な加
熱リフロー工程の追加で消滅しようとすることも考えら
れるが、ＢＰＳＧ膜を十分に加熱リフローすることは以
下のような問題を引き起こすので、好ましくない。
Ｇ膜の被着形成工程では、成膜途中の圧力を比較的高く
することでボイドを成膜当初からできるだけ小さくする
ことが試みられてはいるが、圧力を高くすればそれに伴
って成膜レートが下がることが知られており、厚い層間
絶縁膜となるＢＰＳＧ膜をこのような低成膜レートで形
成することは生産性が低くて、量産工程に適用できるも
のではない。一方、量産適用しようとして、最初から成
膜レートを高くすれば、大きく残ったボイドは十分な加
熱リフロー工程の追加で消滅しようとすることも考えら
れるが、ＢＰＳＧ膜を十分に加熱リフローすることは以
下のような問題を引き起こすので、好ましくない。
【００１７】その１）後工程での窓開け用ドライエッチ
ングの際のエッチストッパとして窒化膜が汎用される
が、窒化膜の直上乃至直下にＢＰＳＧ膜が配置され互い
が接すると両者の間の応力差が大きく両膜中にストレス
が蓄えられて、両膜中にクラックやバブル状欠陥が発生
する。
ングの際のエッチストッパとして窒化膜が汎用される
が、窒化膜の直上乃至直下にＢＰＳＧ膜が配置され互い
が接すると両者の間の応力差が大きく両膜中にストレス
が蓄えられて、両膜中にクラックやバブル状欠陥が発生
する。
【００１８】ＢＰＳＧ膜とプラズマ窒化シリコン膜とを
直付けするとプラズマ窒化シリコン膜中にクラックが生
じることが知られており、その対策としてＢＰＳＧ膜と
プラズマ窒化シリコン膜とを順に積層する際には、界面
に緩衝膜を設けることが知られている。ところが、ＢＰ
ＳＧ膜，緩衝膜，プラズマ窒化シリコン膜を順に形成す
ると、全体的に膜がコンプレッシブ、すなわち圧縮応力
が働いて中央部が上に凸気味に歪む。続いて、この層構
造を熱が加わると、全体的に膜はテンシルストレス、す
なわち引っ張り応力が働いて中央部が下に凸気味に歪
む。この時、ＢＰＳＧ膜は加熱の影響を受けて軟化して
いる。続いて、再び層構造を冷まし元の温度に戻したと
ころ、降温時に、プラズマ窒化シリコン膜にはテンシル
ストレス（引っ張り応力）が生じ、ＢＰＳＧ膜にはコン
プレッシブストレス（圧縮応力）が生じ、ＢＰＳＧ膜中
に過大な応力差が生ずる。このような熱履歴に絡んだス
トレスは、緩衝膜によって増幅される傾向にあり、軟化
状態から固まるまでの間にＢＰＳＧ膜内部にバブルが発
生して、冷熱時にこれが膜中に残ってしまうという問題
がある。
直付けするとプラズマ窒化シリコン膜中にクラックが生
じることが知られており、その対策としてＢＰＳＧ膜と
プラズマ窒化シリコン膜とを順に積層する際には、界面
に緩衝膜を設けることが知られている。ところが、ＢＰ
ＳＧ膜，緩衝膜，プラズマ窒化シリコン膜を順に形成す
ると、全体的に膜がコンプレッシブ、すなわち圧縮応力
が働いて中央部が上に凸気味に歪む。続いて、この層構
造を熱が加わると、全体的に膜はテンシルストレス、す
なわち引っ張り応力が働いて中央部が下に凸気味に歪
む。この時、ＢＰＳＧ膜は加熱の影響を受けて軟化して
いる。続いて、再び層構造を冷まし元の温度に戻したと
ころ、降温時に、プラズマ窒化シリコン膜にはテンシル
ストレス（引っ張り応力）が生じ、ＢＰＳＧ膜にはコン
プレッシブストレス（圧縮応力）が生じ、ＢＰＳＧ膜中
に過大な応力差が生ずる。このような熱履歴に絡んだス
トレスは、緩衝膜によって増幅される傾向にあり、軟化
状態から固まるまでの間にＢＰＳＧ膜内部にバブルが発
生して、冷熱時にこれが膜中に残ってしまうという問題
がある。
【００１９】その２）また、長時間の加熱リフローは、
活性領域やゲート電極等への良からぬ不純物拡散という
悪影響もある。アスペクト比（深さの対間口幅比）が1
以下の浅く間口の広いコンタクト窓の場合ならば、ＢＰ
ＳＧ膜はボイドを解消する目的での高温リフローを要せ
ずとも埋め込みはできるのが一般であり、膜の緻密化の
目的で、せいぜい７００℃程度の加熱を施しておけばそ
のまま層間絶縁膜として用いることができる。しかしな
がら、デバイスの微細化、高集積化に伴い、アスペクト
比が1を越えるような深くて間口が狭いコンタクト窓の
使用が不可避となるに至り、ボイドを消すにはいっそう
加熱リフローを長く行わねばならず、同時に不要な不純
物拡散が起こる素子領域自体も微細化しているので、加
熱リフローによる不純物拡散の悪影響は計り知れない。
活性領域やゲート電極等への良からぬ不純物拡散という
悪影響もある。アスペクト比（深さの対間口幅比）が1
以下の浅く間口の広いコンタクト窓の場合ならば、ＢＰ
ＳＧ膜はボイドを解消する目的での高温リフローを要せ
ずとも埋め込みはできるのが一般であり、膜の緻密化の
目的で、せいぜい７００℃程度の加熱を施しておけばそ
のまま層間絶縁膜として用いることができる。しかしな
がら、デバイスの微細化、高集積化に伴い、アスペクト
比が1を越えるような深くて間口が狭いコンタクト窓の
使用が不可避となるに至り、ボイドを消すにはいっそう
加熱リフローを長く行わねばならず、同時に不要な不純
物拡散が起こる素子領域自体も微細化しているので、加
熱リフローによる不純物拡散の悪影響は計り知れない。
【００２０】以上が加熱リフローに起因した問題である
が、これらを解消しようとして、凹部埋め込み完了時ま
ではボイドが小さくなるように高い圧力でゆっくり埋め
込み、次いで十分厚く形成する際には低い圧力で高堆積
レートで被着形成することも考えられる。ところが、こ
のような手法をＢＰＳＧ膜のように導電性不純物を含む
絶縁膜の熱ＣＶＤ形成に採用すると、最初の高圧工程で
の被膜分と後の低圧工程での被膜分との境界部、すなわ
ちＢＰＳＧ膜の途中に、明瞭な界面層ができる。このよ
うな界面層が形成された後、層間絶縁膜となるＢＰＳＧ
膜にはＢＰＳＧ膜より下の基板内の活性領域と電気的に
接続すべく形成する配線を通すためのコンタクト窓を開
口するが、開口後コンタクト窓内にいきなり配線層を被
着形成するのではなくて、窓の底面を一旦清浄化すべく
薬液にさらして軽くウエットエッチングする。この工程
で用いる薬液（エッチャント）が窓の側面から前記の界
面層にしみ込んで後で剥離を起こしがちになる。
が、これらを解消しようとして、凹部埋め込み完了時ま
ではボイドが小さくなるように高い圧力でゆっくり埋め
込み、次いで十分厚く形成する際には低い圧力で高堆積
レートで被着形成することも考えられる。ところが、こ
のような手法をＢＰＳＧ膜のように導電性不純物を含む
絶縁膜の熱ＣＶＤ形成に採用すると、最初の高圧工程で
の被膜分と後の低圧工程での被膜分との境界部、すなわ
ちＢＰＳＧ膜の途中に、明瞭な界面層ができる。このよ
うな界面層が形成された後、層間絶縁膜となるＢＰＳＧ
膜にはＢＰＳＧ膜より下の基板内の活性領域と電気的に
接続すべく形成する配線を通すためのコンタクト窓を開
口するが、開口後コンタクト窓内にいきなり配線層を被
着形成するのではなくて、窓の底面を一旦清浄化すべく
薬液にさらして軽くウエットエッチングする。この工程
で用いる薬液（エッチャント）が窓の側面から前記の界
面層にしみ込んで後で剥離を起こしがちになる。
【００２１】ちなみに、ＢＰＳＧ膜の成膜を水蒸気雰囲
気下で行えば、比較的低い温度でもリフローできて好ま
しいが、水蒸気雰囲気下で加熱すれば、タングステン等
の高融点金属を層の一部に用いる場合、水蒸気によるそ
の表面の酸化を防ぐために、耐湿性の高い低圧ＣＶＤ−
シリコン窒化膜（ＬＰ−ＣＶＤ ＳｉＮ膜）からなるラ
イナー膜を設ける必要が出てくる。ところが、ビット線
間に誘電率の高いシリコン窒化膜を設けることは、ビッ
ト線間容量を高めて高速動作化の足かせとなる可能性が
あり、また、シリコン窒化膜からなるライナー膜が細い
コンタクト窓の綺麗な開口を阻害するという問題もあ
り、ＢＰＳＧ膜を水蒸気雰囲気下で行う工程を単純採用
することにも技術的に難がある。ところで、ＢＰＳＧ膜
に代えて、高密度プラズマを用いた酸化シリコン膜（Ｈ
ＤＰ−ＳｉＯ２膜）を用いれば、成膜温度は５００℃以
下にまで低温化することができる。しかし、ＨＤＰ−Ｓ
ｉＯ２膜の成膜に汎用されるＳｉＨ４，Ｏ２，Ａｒ系の
成長ガスを用いた製造プロセスでは、成膜に用いたＡｒ
等の不活性ガスが後の加熱工程で突如脱ガスし、上に積
層する金属材料との界面で剥がれを生じさせてしまう。
思考を変えて、ＢＰＳＧ膜の膜中不純物濃度を高めて成
膜低温化を目指す方法もあるが、高不純物濃度である分
だけＢＰＳＧ膜の吸湿性が高まるので、自然酸化膜除去
等のためのウエットエッチング処理時のエッチャントを
吸い易くなり、これが燐玉と呼ばれる燐の水和物を発生
しがちで、溶液処理工程を追加し燐玉を確実に除去しな
ければ、残余の燐玉が異物となってパターン不良を引き
起しかねないという問題もある。
気下で行えば、比較的低い温度でもリフローできて好ま
しいが、水蒸気雰囲気下で加熱すれば、タングステン等
の高融点金属を層の一部に用いる場合、水蒸気によるそ
の表面の酸化を防ぐために、耐湿性の高い低圧ＣＶＤ−
シリコン窒化膜（ＬＰ−ＣＶＤ ＳｉＮ膜）からなるラ
イナー膜を設ける必要が出てくる。ところが、ビット線
間に誘電率の高いシリコン窒化膜を設けることは、ビッ
ト線間容量を高めて高速動作化の足かせとなる可能性が
あり、また、シリコン窒化膜からなるライナー膜が細い
コンタクト窓の綺麗な開口を阻害するという問題もあ
り、ＢＰＳＧ膜を水蒸気雰囲気下で行う工程を単純採用
することにも技術的に難がある。ところで、ＢＰＳＧ膜
に代えて、高密度プラズマを用いた酸化シリコン膜（Ｈ
ＤＰ−ＳｉＯ２膜）を用いれば、成膜温度は５００℃以
下にまで低温化することができる。しかし、ＨＤＰ−Ｓ
ｉＯ２膜の成膜に汎用されるＳｉＨ４，Ｏ２，Ａｒ系の
成長ガスを用いた製造プロセスでは、成膜に用いたＡｒ
等の不活性ガスが後の加熱工程で突如脱ガスし、上に積
層する金属材料との界面で剥がれを生じさせてしまう。
思考を変えて、ＢＰＳＧ膜の膜中不純物濃度を高めて成
膜低温化を目指す方法もあるが、高不純物濃度である分
だけＢＰＳＧ膜の吸湿性が高まるので、自然酸化膜除去
等のためのウエットエッチング処理時のエッチャントを
吸い易くなり、これが燐玉と呼ばれる燐の水和物を発生
しがちで、溶液処理工程を追加し燐玉を確実に除去しな
ければ、残余の燐玉が異物となってパターン不良を引き
起しかねないという問題もある。
【００２２】
【発明が解決しようとする課題】上記のように、導電性
不純物を含む絶縁膜の被膜を条件を違えた二工程に切り
わければ加熱リフローの問題は解消できるが、条件変更
の際に界面層が形成されてしまい、これが後工程の後、
剥離の原因となる問題がある。十分長時間の加熱リフロ
ーを行えば、条件切りわけの必要はないから界面層の問
題は無くなるが、熱履歴が長い分、膜中にストレスが蓄
えられたり、不要な不純物拡散を惹起したり、種々問題
が生じてくる。
不純物を含む絶縁膜の被膜を条件を違えた二工程に切り
わければ加熱リフローの問題は解消できるが、条件変更
の際に界面層が形成されてしまい、これが後工程の後、
剥離の原因となる問題がある。十分長時間の加熱リフロ
ーを行えば、条件切りわけの必要はないから界面層の問
題は無くなるが、熱履歴が長い分、膜中にストレスが蓄
えられたり、不要な不純物拡散を惹起したり、種々問題
が生じてくる。
【００２３】以上のような従来技術をとりまく状況を踏
まえ、本発明が解決しようとする課題は、導電性不純物
を含む絶縁膜を用いても狭小化した間隔を綺麗に埋め込
みうる量産適用可能な絶縁膜被膜技術を提供することに
ある。
まえ、本発明が解決しようとする課題は、導電性不純物
を含む絶縁膜を用いても狭小化した間隔を綺麗に埋め込
みうる量産適用可能な絶縁膜被膜技術を提供することに
ある。
【００２４】
【課題を解決するための手段】本発明では、上記課題を
解決するための手段として、例えば下記の構成を手段と
する。
解決するための手段として、例えば下記の構成を手段と
する。
【００２５】本発明の第一の手段としては、パターニン
グされてできる凹部を表面に有する基板上に、絶縁膜を
熱ＣＶＤ（化学気相成長）形成する第一の工程と、第一
の工程を通して前記絶縁膜が前記凹部を実質的に埋めた
後に、前記第一の工程におけるよりも低い圧力下で、絶
縁膜を熱ＣＶＤ（化学気相成長）形成する第二の工程と
を、前記第一の工程から前記第二の工程に至る過程で、
用いる原料ガスの供給を中断しないで、連続的にかつ真
空を破ることなく順に行う半導体装置の製造方法。
グされてできる凹部を表面に有する基板上に、絶縁膜を
熱ＣＶＤ（化学気相成長）形成する第一の工程と、第一
の工程を通して前記絶縁膜が前記凹部を実質的に埋めた
後に、前記第一の工程におけるよりも低い圧力下で、絶
縁膜を熱ＣＶＤ（化学気相成長）形成する第二の工程と
を、前記第一の工程から前記第二の工程に至る過程で、
用いる原料ガスの供給を中断しないで、連続的にかつ真
空を破ることなく順に行う半導体装置の製造方法。
【００２６】なお、上記第一の手段において、前記絶縁
膜中には、Ｂ（ボロン）とＰ（リン）とがともに含まれ
てなることとして良い。また、前記絶縁膜は、第一の工
程での成長圧力が６００Torr以上，第二の工程での成長
圧力が６００Torr以下であって、かつアルコキシシラン
および前記導電性不純物のアルコキシル化合物およびオ
ゾンによる成膜を特徴とすることとしても良い。さら
に、前記絶縁膜を７５０℃以下の水蒸気含有雰囲気で加
熱リフローすることを特徴とすることとしても良い。さ
らに、前記絶縁膜を形成する方法において第一の工程で
の成長膜中の前記Ｂ（ボロン）と前記Ｐ（リン）との総
量の濃度を２４mol%以上としても良い。
膜中には、Ｂ（ボロン）とＰ（リン）とがともに含まれ
てなることとして良い。また、前記絶縁膜は、第一の工
程での成長圧力が６００Torr以上，第二の工程での成長
圧力が６００Torr以下であって、かつアルコキシシラン
および前記導電性不純物のアルコキシル化合物およびオ
ゾンによる成膜を特徴とすることとしても良い。さら
に、前記絶縁膜を７５０℃以下の水蒸気含有雰囲気で加
熱リフローすることを特徴とすることとしても良い。さ
らに、前記絶縁膜を形成する方法において第一の工程で
の成長膜中の前記Ｂ（ボロン）と前記Ｐ（リン）との総
量の濃度を２４mol%以上としても良い。
【００２７】本発明の第二の手段としては、（１）ゲー
ト電極とゲート電極側壁および導電層及びフィールド絶
縁膜を覆う絶縁膜で形成される隙間を埋め込むように、
酸素を含むシリコン系絶縁膜を被着形成する工程と、
（２）前記絶縁膜中に基板コンタクトを行うためのコン
タクト窓を形成する工程と、（３）前記コンタクト窓内
に、コンタクト電極を埋め込む工程と、（４）前記コン
タクト電極の上に、窒素を含むシリコン系絶縁膜を形成
する工程と、（５）前記シリコン系絶縁膜の上に、高融
点金属を含む電極を形成する工程と、（６）不活性ガス
を成長ガス中に含まない高密度プラズマＣＶＤ法を用い
て、前記電極上に、酸素を含むシリコン系絶縁膜を形成
する工程とを順に有する半導体装置の製造方法。
ト電極とゲート電極側壁および導電層及びフィールド絶
縁膜を覆う絶縁膜で形成される隙間を埋め込むように、
酸素を含むシリコン系絶縁膜を被着形成する工程と、
（２）前記絶縁膜中に基板コンタクトを行うためのコン
タクト窓を形成する工程と、（３）前記コンタクト窓内
に、コンタクト電極を埋め込む工程と、（４）前記コン
タクト電極の上に、窒素を含むシリコン系絶縁膜を形成
する工程と、（５）前記シリコン系絶縁膜の上に、高融
点金属を含む電極を形成する工程と、（６）不活性ガス
を成長ガス中に含まない高密度プラズマＣＶＤ法を用い
て、前記電極上に、酸素を含むシリコン系絶縁膜を形成
する工程とを順に有する半導体装置の製造方法。
【００２８】上記第二の手段において、前記工程（４）
において、ストレスが−１．５×１０9 dyns/cm2以下で
屈折率１．５以上のシリコンリッチなプラズマ酸化膜と
することとしても良い。また、前記工程（５）におい
て、前記電極形成のためのエッチング後またはエッチン
グ後処理としての薬液および水洗処理後に８００℃以
下、窒素雰囲気中でＲＴＡ（ラピッド・サーマル・アニ
ール）処理を行うこととしても良い。
において、ストレスが−１．５×１０9 dyns/cm2以下で
屈折率１．５以上のシリコンリッチなプラズマ酸化膜と
することとしても良い。また、前記工程（５）におい
て、前記電極形成のためのエッチング後またはエッチン
グ後処理としての薬液および水洗処理後に８００℃以
下、窒素雰囲気中でＲＴＡ（ラピッド・サーマル・アニ
ール）処理を行うこととしても良い。
【００２９】本発明の第三の手段としては、キャパシタ
電極とキャパシタ絶縁膜とからなるキャパシタ構造体を
パターニング形成する工程と、500℃以下の成長温度と
し、かつ不活性ガスを成長ガスに含めずに、前記キャパ
シタ構造体が埋没するように、前記キャパシタ構造体表
面を含む基板の全面に高密度プラズマＣＶＤ法によっ
て、酸素を含むシリコン系絶縁膜を形成する工程とを有
する半導体装置の製造方法。
電極とキャパシタ絶縁膜とからなるキャパシタ構造体を
パターニング形成する工程と、500℃以下の成長温度と
し、かつ不活性ガスを成長ガスに含めずに、前記キャパ
シタ構造体が埋没するように、前記キャパシタ構造体表
面を含む基板の全面に高密度プラズマＣＶＤ法によっ
て、酸素を含むシリコン系絶縁膜を形成する工程とを有
する半導体装置の製造方法。
【００３０】続いて、本発明の作用・原理につき、以下
説明する。
説明する。
【００３１】熱ＣＶＤ（化学気相成長）法にて導電性不
純物含有絶縁膜を被着形成して狭い隙間を埋め込むにあ
たり、例えば埋め込むまでは圧力を高くし埋め込んだ後
には圧力を低くする如くに、プロセス条件を成膜半ばで
変更した場合に膜中にごく薄い界面層が形成されてしま
う問題は、導電性不純物を含んでなる絶縁膜、例えばＢ
ＰＳＧ膜やＢＳＧ膜の場合に非常に顕著に現れ、ウエッ
トエッチャントのしみこみによって剥離にまで至るほど
深刻である。問題の原因は、ガスを停める際の残留分の
組成比がガスを流しての被膜中と大幅に異なることが関
連しているのではないかと考えられ、ＢＰＳＧ膜やＢＳ
Ｇ膜のような導電性不純物含有絶縁膜においては組成が
複雑である分、残留ガスによる影響が大きく見えるのだ
ろうと推測される。また、プラズマＣＶＤ法の場合に
は、プラズマが生じないように高周波電源を切ってしま
えば成膜条件が整わなくなるので、いかにガスの残留分
があろうとも界面層の形成はありえないが、熱ＣＶＤ法
の場合には、ガスを絶つ以前に、他のパラメータの変更
で非成膜条件に移行することは実質的に不可能であり、
ガスを切ってしまえば界面層の形成は避けられない。そ
こで、本発明では、成膜原料となるガスを連続的に流し
ながら圧力だけを変えることで、界面層の形成を防止す
る。界面層ができないので、後工程で窓開け後にエッチ
ャントがしみ込むこともありえず、したがって剥離を引
き起こすことはない。
純物含有絶縁膜を被着形成して狭い隙間を埋め込むにあ
たり、例えば埋め込むまでは圧力を高くし埋め込んだ後
には圧力を低くする如くに、プロセス条件を成膜半ばで
変更した場合に膜中にごく薄い界面層が形成されてしま
う問題は、導電性不純物を含んでなる絶縁膜、例えばＢ
ＰＳＧ膜やＢＳＧ膜の場合に非常に顕著に現れ、ウエッ
トエッチャントのしみこみによって剥離にまで至るほど
深刻である。問題の原因は、ガスを停める際の残留分の
組成比がガスを流しての被膜中と大幅に異なることが関
連しているのではないかと考えられ、ＢＰＳＧ膜やＢＳ
Ｇ膜のような導電性不純物含有絶縁膜においては組成が
複雑である分、残留ガスによる影響が大きく見えるのだ
ろうと推測される。また、プラズマＣＶＤ法の場合に
は、プラズマが生じないように高周波電源を切ってしま
えば成膜条件が整わなくなるので、いかにガスの残留分
があろうとも界面層の形成はありえないが、熱ＣＶＤ法
の場合には、ガスを絶つ以前に、他のパラメータの変更
で非成膜条件に移行することは実質的に不可能であり、
ガスを切ってしまえば界面層の形成は避けられない。そ
こで、本発明では、成膜原料となるガスを連続的に流し
ながら圧力だけを変えることで、界面層の形成を防止す
る。界面層ができないので、後工程で窓開け後にエッチ
ャントがしみ込むこともありえず、したがって剥離を引
き起こすことはない。
【００３２】以下では、製造工程に沿ってより詳しく説
明する。 図９乃至図１７参照。
明する。 図９乃至図１７参照。
【００３３】図９乃至図１７は、いずれも本発明の一実
施形態に沿った混載型半導体装置の製造工程途中の断面
図であり、順に工程に沿って図示したものである。本発
明では図９乃至図１７に示すようにゲート電極上のサイ
ドウォール膜およびエッチストッパ用の窒化シリコン膜
で形成される隙間にＢＰＳＧ膜を形成する際、第１のス
テップで成長圧力を６００Ｔｏｒｒ以上の高圧力域で、
ＴＥＯＳ／Ｏ 3比を高く、成長速度の遅い条件で隙間を
埋め込めるだけの膜厚を成長し埋め込みを行うことによ
り、成長後に隙間にできるボイドを解消乃至抑制する。
ＴＥＯＳ／Ｏ3比を高く，成長速度を遅くすることによ
り表面反応律則に近い条件になり、成膜カバレッジが改
善される。ただし、上記条件では成長速度が遅いため、
スループット向上のため第２のステップで第１のステッ
プよりも成長圧力が低く、成長速度の高い条件で成長す
る。その後リフロー加熱を行うが窒素および酸素雰囲気
中でのアニールでは少なくともアスペクト４以上の隙間
に対しては７５０℃以上の高温が必要である。そこで水
分を含む雰囲気で加熱することにより７００℃の温度で
リフローさせて埋め込むことが可能となる。水分中のＯ
Ｈ基が酸化膜中のネットワーク構造をより低温で切断す
ることにより、より低い温度でＢＰＳＧ膜がリフローす
るためと考えている。また第1のステップで成長圧力が
高く成長速度の低い条件での埋め込みをおこなわない場
合、アスペクト４の隙間に対して成長後に形成されるス
リットボイドが大きくなり、上記水分を含む雰囲気での
加熱の場合でも７５０℃以下のリフローではボイドが残
ってしまう。ボイドが発生するとその後形成する基板と
のコンタクトプラグ間のショートを引き起こす可能性が
ある。従って少なくともアスペクト4以上の隙間の埋め
込みに対しては、成長条件の連続工程化と水分を含む雰
囲気での７５０℃以下の加熱を条件として具有すること
が必要となる。上記組み合わせを用いることによりプロ
セス温度を７５０℃以下へ引き下げることができ、ゲー
ト酸化膜中へのＢ（ボロン）の拡散を抑制でき、Ｖｔｈ
（しきい値）特性変動を抑制することができる。
施形態に沿った混載型半導体装置の製造工程途中の断面
図であり、順に工程に沿って図示したものである。本発
明では図９乃至図１７に示すようにゲート電極上のサイ
ドウォール膜およびエッチストッパ用の窒化シリコン膜
で形成される隙間にＢＰＳＧ膜を形成する際、第１のス
テップで成長圧力を６００Ｔｏｒｒ以上の高圧力域で、
ＴＥＯＳ／Ｏ 3比を高く、成長速度の遅い条件で隙間を
埋め込めるだけの膜厚を成長し埋め込みを行うことによ
り、成長後に隙間にできるボイドを解消乃至抑制する。
ＴＥＯＳ／Ｏ3比を高く，成長速度を遅くすることによ
り表面反応律則に近い条件になり、成膜カバレッジが改
善される。ただし、上記条件では成長速度が遅いため、
スループット向上のため第２のステップで第１のステッ
プよりも成長圧力が低く、成長速度の高い条件で成長す
る。その後リフロー加熱を行うが窒素および酸素雰囲気
中でのアニールでは少なくともアスペクト４以上の隙間
に対しては７５０℃以上の高温が必要である。そこで水
分を含む雰囲気で加熱することにより７００℃の温度で
リフローさせて埋め込むことが可能となる。水分中のＯ
Ｈ基が酸化膜中のネットワーク構造をより低温で切断す
ることにより、より低い温度でＢＰＳＧ膜がリフローす
るためと考えている。また第1のステップで成長圧力が
高く成長速度の低い条件での埋め込みをおこなわない場
合、アスペクト４の隙間に対して成長後に形成されるス
リットボイドが大きくなり、上記水分を含む雰囲気での
加熱の場合でも７５０℃以下のリフローではボイドが残
ってしまう。ボイドが発生するとその後形成する基板と
のコンタクトプラグ間のショートを引き起こす可能性が
ある。従って少なくともアスペクト4以上の隙間の埋め
込みに対しては、成長条件の連続工程化と水分を含む雰
囲気での７５０℃以下の加熱を条件として具有すること
が必要となる。上記組み合わせを用いることによりプロ
セス温度を７５０℃以下へ引き下げることができ、ゲー
ト酸化膜中へのＢ（ボロン）の拡散を抑制でき、Ｖｔｈ
（しきい値）特性変動を抑制することができる。
【００３４】ＢＰＳＧ膜の上層にエッチストッパ等の目
的でシリコン窒化膜を積層する場合、窒化膜とＢＰＳＧ
膜の膜ストレス差により、窒化膜にクラックが発生して
しまう。そのため、ＢＰＳＧ膜と窒化膜の間に緩衝膜が
必要となる。緩衝膜に通常のプラズマ酸化膜を用いた場
合、ＢＰＳＧ膜上に緩衝膜と窒化シリコン膜等が積層さ
れた状態で熱処理を加えると、窒化シリコン膜の大きな
ストレス変動をＢＰＳＧ膜が吸収することで、ＢＰＳＧ
膜にバブル状の欠陥を生じてしまう。これに対し、緩衝
膜の膜ストレスが−１．５×１０9 dyns/cm2以下のシリ
コンリッチなプラズマ酸化膜の場合には、熱処理後のＢ
ＰＳＧ膜中のバブル状欠陥発生およびクラック発生を抑
制できる。
的でシリコン窒化膜を積層する場合、窒化膜とＢＰＳＧ
膜の膜ストレス差により、窒化膜にクラックが発生して
しまう。そのため、ＢＰＳＧ膜と窒化膜の間に緩衝膜が
必要となる。緩衝膜に通常のプラズマ酸化膜を用いた場
合、ＢＰＳＧ膜上に緩衝膜と窒化シリコン膜等が積層さ
れた状態で熱処理を加えると、窒化シリコン膜の大きな
ストレス変動をＢＰＳＧ膜が吸収することで、ＢＰＳＧ
膜にバブル状の欠陥を生じてしまう。これに対し、緩衝
膜の膜ストレスが−１．５×１０9 dyns/cm2以下のシリ
コンリッチなプラズマ酸化膜の場合には、熱処理後のＢ
ＰＳＧ膜中のバブル状欠陥発生およびクラック発生を抑
制できる。
【００３５】さらに、ＤＲＡＭ＆ロジックのような混載
デバイスに対して本発明を適用すれば、なお次のような
作用が副次的に得られる。ＤＲＡＭ部でコンタクト窓の
中に導電性材料を埋めてビット配線を行う場合には、基
板の活性領域との電気的接続を一旦取るコンタクトプラ
グを設けた後に、このコンタクトプラグにスタックビア
を通して電気的接続を中継ぎして、基板の活性領域から
の電気的接続とするのが一般である。したがってDRAM部
では高いアスペクト比の深いコンタクト窓を一気に基板
の活性領域に達するまで開口する必要が元々無く、開口
時のドライエッチングのためにエッチストッパを要せず
とも、ジャンクションリークを増大させてしまう問題は
おこり得ない。しかしながら、ロジック部を基板内に同
居させるＤＲＡＭ＆ロジック混載デバイスではちょっと
事情が違ってくる。混載デバイスでは、ロジック部で低
抵抗化のためにコバルトシリサイド（ＣｏＳｉ）等のシ
リサイドを使用するならば、ビット線形成時に基板の活
性領域とのコンタクトをとった後で、ＤＲＡＭ部ではキ
ャパシタ工程で長い高温熱処理を要するのが災いしてコ
バルトシリサイド（ＣｏＳｉ）とコンタクトメタル（Ｔ
ｉ／ＴｉＮ／Ｗの順次積層膜）のコンタクト抵抗が上昇
してしまう問題が発生する。コバルトシリサイド（Ｃｏ
Ｓｉ）とのコンタクトは一般的に熱的安定性が乏しいこ
とが知られ、したがってスタックキャパシタを採用する
構造を採用する以上は、深いコンタクト窓で一気に直に
基板の活性領域とコンタクトをとる構造が必要になる。
非常にアスペクトの高いコンタクト窓を形成しなけれ
ばならないため、コバルトシリサイド（ＣｏＳｉ）コン
タクト部でのオーバーエッチングによるジャンクション
リーク増大を防ぐためにストッパの窒化シリコン膜（Ｓ
ｉＮ）が必須となる。しかしながらストッパーを使う以
上、DRAM部にも同様にＳｉＮ膜が積層されるためよりＤ
ＲＡＭ部のギャップが狭くなり、埋め込みが厳しくな
る。本発明によれば、ＤＲＡＭ＆ロジック混載デバイス
のように、埋め込み条件が厳しくかつ高温熱履歴を残せ
ない場合でも、歩留りを悪化させずに良好な特性のデバ
イスを完成できるという点、効果が高い。
デバイスに対して本発明を適用すれば、なお次のような
作用が副次的に得られる。ＤＲＡＭ部でコンタクト窓の
中に導電性材料を埋めてビット配線を行う場合には、基
板の活性領域との電気的接続を一旦取るコンタクトプラ
グを設けた後に、このコンタクトプラグにスタックビア
を通して電気的接続を中継ぎして、基板の活性領域から
の電気的接続とするのが一般である。したがってDRAM部
では高いアスペクト比の深いコンタクト窓を一気に基板
の活性領域に達するまで開口する必要が元々無く、開口
時のドライエッチングのためにエッチストッパを要せず
とも、ジャンクションリークを増大させてしまう問題は
おこり得ない。しかしながら、ロジック部を基板内に同
居させるＤＲＡＭ＆ロジック混載デバイスではちょっと
事情が違ってくる。混載デバイスでは、ロジック部で低
抵抗化のためにコバルトシリサイド（ＣｏＳｉ）等のシ
リサイドを使用するならば、ビット線形成時に基板の活
性領域とのコンタクトをとった後で、ＤＲＡＭ部ではキ
ャパシタ工程で長い高温熱処理を要するのが災いしてコ
バルトシリサイド（ＣｏＳｉ）とコンタクトメタル（Ｔ
ｉ／ＴｉＮ／Ｗの順次積層膜）のコンタクト抵抗が上昇
してしまう問題が発生する。コバルトシリサイド（Ｃｏ
Ｓｉ）とのコンタクトは一般的に熱的安定性が乏しいこ
とが知られ、したがってスタックキャパシタを採用する
構造を採用する以上は、深いコンタクト窓で一気に直に
基板の活性領域とコンタクトをとる構造が必要になる。
非常にアスペクトの高いコンタクト窓を形成しなけれ
ばならないため、コバルトシリサイド（ＣｏＳｉ）コン
タクト部でのオーバーエッチングによるジャンクション
リーク増大を防ぐためにストッパの窒化シリコン膜（Ｓ
ｉＮ）が必須となる。しかしながらストッパーを使う以
上、DRAM部にも同様にＳｉＮ膜が積層されるためよりＤ
ＲＡＭ部のギャップが狭くなり、埋め込みが厳しくな
る。本発明によれば、ＤＲＡＭ＆ロジック混載デバイス
のように、埋め込み条件が厳しくかつ高温熱履歴を残せ
ない場合でも、歩留りを悪化させずに良好な特性のデバ
イスを完成できるという点、効果が高い。
【００３６】
【発明の実施の形態】再び、図９乃至図１７参照。
【００３７】以下、図９乃至図１７を順次引用しなが
ら、ＤＲＡＭ＆ロジック混載デバイスで適用した場合を
例として製造工程を順に説明する。 図９参照 工程（ａ）において、例えば、シリコン基板１上に初期
熱酸化膜(I-Ox)として５nm成長後、熱窒化シリコン膜
(ＬＰ−ＳｉＮ)１００nmを成長する。続いて、フォトレ
ジストを用いてパターニングし，ドライエッチングによ
り熱窒化膜(ＬＰ−ＳｉＮ)をエッチングする。アッシャ
ーによりレジスト除去後、パターニングされた熱窒化シ
リコン膜 (ＬＰ−ＳｉＮ)をハードマスクにしてシリコ
ン部をトレンチエッチングする。エッチング深さは一例
として４００nmとする。トレンチ側壁を熱酸化膜で１０
nm成長後、ＨＤＰ酸化膜２を７００nmでＳｉトレンチ部
を埋め込む。ＨＤＰ酸化膜２の埋め込み条件は一例とし
てSiH4/O2/He=150/300/325sccmにて成長を行う。その
後、ＣＭＰ（化学機械的研磨）を用い、ＬＰ−ＳｉＮを
エッチストッパにしてＳｉＮ上のＨＤＰ酸化膜を除去し
て平坦化をおこない、シャロートレンチアイソレーショ
ン（ＳＴＩ；素子分離絶縁膜）２とする。さらに、前記
素子分離絶縁膜２で画定されたシリコン基板１表面に導
電性不純物を導入して、ｐ型ウエル５，ｎ型ウエル６，
ｐ型ウエル７を作りつける。図１等の場合に準じて、図
面の右寄りがロジック部であり、図面の左寄りがＤＲＡ
Ｍ部である。さらに、ポリシリコン（Poly Si）１００n
m，タングステンシリサイド層（ＷＳｉ）１００nm, 高
温熱酸化膜（ＨＴＯ）１００nmを順次基板の全面に積層
した後、フォトレジストをマスクに用いたドライエッチ
ングにより、これらの積層をパターニングし、ゲート電
極とする。ゲート電極パターニングに続いて、ＬＤＤ形
成のため、ｎチャネルトランジスタを形成すべくロジッ
ク部ゲート電極１０をマスクに砒素（Ａｓ）を導入し、
また、ｐチャネルトランジスタを形成すべくＤＲＡＭ部
ゲート電極１１，１２，１３をマスクに硼素（Ｂ）を導
入すべく、それぞれイオン注入する。こうして、ロジッ
ク部活性領域４にはソース・ドレイン領域１５が形成さ
れ、ＤＲＡＭ部活性領域３にはソース・ドレイン領域１
６が形成される。 続いて、図９参照。
ら、ＤＲＡＭ＆ロジック混載デバイスで適用した場合を
例として製造工程を順に説明する。 図９参照 工程（ａ）において、例えば、シリコン基板１上に初期
熱酸化膜(I-Ox)として５nm成長後、熱窒化シリコン膜
(ＬＰ−ＳｉＮ)１００nmを成長する。続いて、フォトレ
ジストを用いてパターニングし，ドライエッチングによ
り熱窒化膜(ＬＰ−ＳｉＮ)をエッチングする。アッシャ
ーによりレジスト除去後、パターニングされた熱窒化シ
リコン膜 (ＬＰ−ＳｉＮ)をハードマスクにしてシリコ
ン部をトレンチエッチングする。エッチング深さは一例
として４００nmとする。トレンチ側壁を熱酸化膜で１０
nm成長後、ＨＤＰ酸化膜２を７００nmでＳｉトレンチ部
を埋め込む。ＨＤＰ酸化膜２の埋め込み条件は一例とし
てSiH4/O2/He=150/300/325sccmにて成長を行う。その
後、ＣＭＰ（化学機械的研磨）を用い、ＬＰ−ＳｉＮを
エッチストッパにしてＳｉＮ上のＨＤＰ酸化膜を除去し
て平坦化をおこない、シャロートレンチアイソレーショ
ン（ＳＴＩ；素子分離絶縁膜）２とする。さらに、前記
素子分離絶縁膜２で画定されたシリコン基板１表面に導
電性不純物を導入して、ｐ型ウエル５，ｎ型ウエル６，
ｐ型ウエル７を作りつける。図１等の場合に準じて、図
面の右寄りがロジック部であり、図面の左寄りがＤＲＡ
Ｍ部である。さらに、ポリシリコン（Poly Si）１００n
m，タングステンシリサイド層（ＷＳｉ）１００nm, 高
温熱酸化膜（ＨＴＯ）１００nmを順次基板の全面に積層
した後、フォトレジストをマスクに用いたドライエッチ
ングにより、これらの積層をパターニングし、ゲート電
極とする。ゲート電極パターニングに続いて、ＬＤＤ形
成のため、ｎチャネルトランジスタを形成すべくロジッ
ク部ゲート電極１０をマスクに砒素（Ａｓ）を導入し、
また、ｐチャネルトランジスタを形成すべくＤＲＡＭ部
ゲート電極１１，１２，１３をマスクに硼素（Ｂ）を導
入すべく、それぞれイオン注入する。こうして、ロジッ
ク部活性領域４にはソース・ドレイン領域１５が形成さ
れ、ＤＲＡＭ部活性領域３にはソース・ドレイン領域１
６が形成される。 続いて、図９参照。
【００３８】工程（ｂ）において、ゲート電極上に熱窒
化シリコン膜（ＬＰ−ＳｉＮ）２０６０nmを前記ゲート
電極表面を含む全面に形成する。ＤＲＡＭ部（図面の左
寄り）ではＳＡＣ（セルフアラインコンタクト）エッチ
ングでの電気的短絡対策のためサイドウォールエッチバ
ックは行わず、フォトレジストをマスクとして用いてパ
ターニングを行うことで、ロジック部のみサイドウォー
ルエッチバックを行う。こうして、ＤＲＡＭ部ではゲー
ト電極は完全に熱窒化シリコン膜２０に覆われ、一方ロ
ジック部ではゲート電極側面にのみサイドウォールスペ
ーサ膜２５が残る構造ができる。次に、サイドウォール
スペーサ膜２５をマスクとして、ロジック部には選択的
にソース・ドレイン領域２６を形成する。 図１０参照。
化シリコン膜（ＬＰ−ＳｉＮ）２０６０nmを前記ゲート
電極表面を含む全面に形成する。ＤＲＡＭ部（図面の左
寄り）ではＳＡＣ（セルフアラインコンタクト）エッチ
ングでの電気的短絡対策のためサイドウォールエッチバ
ックは行わず、フォトレジストをマスクとして用いてパ
ターニングを行うことで、ロジック部のみサイドウォー
ルエッチバックを行う。こうして、ＤＲＡＭ部ではゲー
ト電極は完全に熱窒化シリコン膜２０に覆われ、一方ロ
ジック部ではゲート電極側面にのみサイドウォールスペ
ーサ膜２５が残る構造ができる。次に、サイドウォール
スペーサ膜２５をマスクとして、ロジック部には選択的
にソース・ドレイン領域２６を形成する。 図１０参照。
【００３９】工程（ｃ）において、先ずシリコン基板表
面が露出したロジック部のソース・ドレイン領域表面に
選択的にコバルトシリサイド（ＣｏＳｉ）をサイサイド
形成するため、コバルト（Ｃｏ）をターゲットに用いて
スパッタリングにてコバルト（Ｃｏ）膜を基板全面に１
０nm形成し、５００℃のＲＴＡ（ラピッド・サーマル・
アニール）処理により基板をなすシリコンと化合させて
コバルトシリサイド（ＣｏＳｉ）３０を形成する。ＲＴ
Ａ（ラピッド・サーマル・アニール）処理は、例えば、
窒素（Ｎ2）１０？/minの雰囲気にて５００℃，３０sec
間行う。続いて、ＤＲＡＭ部のＳＡＣエッチングの際の
ストッパ膜となる窒化シリコン膜およびコバルトシリサ
イド（ＣｏＳｉ）とのコンタクト窓形成時のエッチング
ストッパとして２５nmの熱窒化シリコン膜（ＬＰ−Ｓｉ
Ｎ）３３を形成する。この熱窒化シリコン膜（ＬＰ−Ｓ
ｉＮ）３３は、ロジック部のトランジスタ特性の確保の
ために、サーマルバジェットの低減が必要であり、７０
０℃の成長温度，ＳｉＨ4／ＮＨ3／Ｎ2の系にて縦形炉
を用いて形成する。熱窒化シリコン膜（ＬＰ−ＳｉＮ）
３３の２５nmという厚さは、層間膜のばらつきによる局
所的なオーバーエッチによる掘られを防ぐために必須と
なっている。上記熱窒化シリコン膜（ＬＰ−ＳｉＮ）３
３により、サイドウォールエッチバックをおこなわない
ＤＲＡＭ部においてのゲート電極間の最小ギャップは、
例えば幅７０nmである。ギャップ部分のアスペクト比
（窓の深さの対窓幅比）はゲート電極の高さ３００nmに
対して４．２となる。
面が露出したロジック部のソース・ドレイン領域表面に
選択的にコバルトシリサイド（ＣｏＳｉ）をサイサイド
形成するため、コバルト（Ｃｏ）をターゲットに用いて
スパッタリングにてコバルト（Ｃｏ）膜を基板全面に１
０nm形成し、５００℃のＲＴＡ（ラピッド・サーマル・
アニール）処理により基板をなすシリコンと化合させて
コバルトシリサイド（ＣｏＳｉ）３０を形成する。ＲＴ
Ａ（ラピッド・サーマル・アニール）処理は、例えば、
窒素（Ｎ2）１０？/minの雰囲気にて５００℃，３０sec
間行う。続いて、ＤＲＡＭ部のＳＡＣエッチングの際の
ストッパ膜となる窒化シリコン膜およびコバルトシリサ
イド（ＣｏＳｉ）とのコンタクト窓形成時のエッチング
ストッパとして２５nmの熱窒化シリコン膜（ＬＰ−Ｓｉ
Ｎ）３３を形成する。この熱窒化シリコン膜（ＬＰ−Ｓ
ｉＮ）３３は、ロジック部のトランジスタ特性の確保の
ために、サーマルバジェットの低減が必要であり、７０
０℃の成長温度，ＳｉＨ4／ＮＨ3／Ｎ2の系にて縦形炉
を用いて形成する。熱窒化シリコン膜（ＬＰ−ＳｉＮ）
３３の２５nmという厚さは、層間膜のばらつきによる局
所的なオーバーエッチによる掘られを防ぐために必須と
なっている。上記熱窒化シリコン膜（ＬＰ−ＳｉＮ）３
３により、サイドウォールエッチバックをおこなわない
ＤＲＡＭ部においてのゲート電極間の最小ギャップは、
例えば幅７０nmである。ギャップ部分のアスペクト比
（窓の深さの対窓幅比）はゲート電極の高さ３００nmに
対して４．２となる。
【００４０】次に工程（ｄ）に移って、上記ギャップに
埋め込む膜として、ＢＰＳＧ膜３５を先ず１００nm形成
する。この際の成長条件は、例えばＴＥＯＳ／ＴＥＰ／
ＴＥＯＢ＝３００／８０／３５mgm，Ｏ3／Ｈｅ＝４００
０／６０００sccm，成長圧力６００Torr、成長温度４８
０℃、硼素（Ｂ），リン（Ｐ）の濃度はそれぞれ４．０
wt％，５．０wt％にて行う。その時の成長速度は６０nm
/minである。 図１１参照。
埋め込む膜として、ＢＰＳＧ膜３５を先ず１００nm形成
する。この際の成長条件は、例えばＴＥＯＳ／ＴＥＰ／
ＴＥＯＢ＝３００／８０／３５mgm，Ｏ3／Ｈｅ＝４００
０／６０００sccm，成長圧力６００Torr、成長温度４８
０℃、硼素（Ｂ），リン（Ｐ）の濃度はそれぞれ４．０
wt％，５．０wt％にて行う。その時の成長速度は６０nm
/minである。 図１１参照。
【００４１】続いて、工程（ｅ）では、ＢＰＳＧ膜３８
を条件を換えて９００nm形成する。成長条件は、例えば
ＴＥＯＳ／ＴＥＰ／ＴＥＯＢ＝６００／１９５／４７mg
m，Ｏ3／Ｈｅ＝４０００／６０００sccm，成長圧力２０
０Torr，成長温度４８０℃，硼素（Ｂ），リン（Ｐ）の
濃度はそれぞれ４．０wt％，５．０wt％にて行う。その
時の成長速度は３５０nm/minである。この状態では成長
時にできゲート間の両サイドから形成される合わせ目が
残った状態となっている。その後炉を用いて７００℃の
水蒸気雰囲気中で２０min間のリフロー加熱処理を行
う。リフロー加熱の条件は、例えば縦形拡散炉を用い、
水素（Ｈ2）１０？/min，酸素（Ｏ2）５？/minをパイロ
ジェニックを用いて水蒸気（Ｈ2Ｏ）雰囲気、７００℃
の条件にて行う。前記リフロー加熱処理により合わせ目
が接着される。また前記低温領域でリフローを生じさせ
るために硼素（Ｂ），リン（Ｐ）の総量で計った濃度を
２４mol％以上にすることが必要となる。前記したＢＰ
ＳＧ膜３５成膜の工程（ｄ）で被膜性が悪いとボイドが
大きくなり、上記した最善の条件にしたがってもボイド
をなくすことはできない。その後ＣＭＰ（化学機械研
磨）プロセスを用いて平坦化をおこない、図１１に示す
構造が出来上がる。 図１８参照。
を条件を換えて９００nm形成する。成長条件は、例えば
ＴＥＯＳ／ＴＥＰ／ＴＥＯＢ＝６００／１９５／４７mg
m，Ｏ3／Ｈｅ＝４０００／６０００sccm，成長圧力２０
０Torr，成長温度４８０℃，硼素（Ｂ），リン（Ｐ）の
濃度はそれぞれ４．０wt％，５．０wt％にて行う。その
時の成長速度は３５０nm/minである。この状態では成長
時にできゲート間の両サイドから形成される合わせ目が
残った状態となっている。その後炉を用いて７００℃の
水蒸気雰囲気中で２０min間のリフロー加熱処理を行
う。リフロー加熱の条件は、例えば縦形拡散炉を用い、
水素（Ｈ2）１０？/min，酸素（Ｏ2）５？/minをパイロ
ジェニックを用いて水蒸気（Ｈ2Ｏ）雰囲気、７００℃
の条件にて行う。前記リフロー加熱処理により合わせ目
が接着される。また前記低温領域でリフローを生じさせ
るために硼素（Ｂ），リン（Ｐ）の総量で計った濃度を
２４mol％以上にすることが必要となる。前記したＢＰ
ＳＧ膜３５成膜の工程（ｄ）で被膜性が悪いとボイドが
大きくなり、上記した最善の条件にしたがってもボイド
をなくすことはできない。その後ＣＭＰ（化学機械研
磨）プロセスを用いて平坦化をおこない、図１１に示す
構造が出来上がる。 図１８参照。
【００４２】図１８は、熱ＣＶＤによるＢＰＳＧ膜形成
中の圧力と成膜レートとの関係を示す図であり、横軸に
成膜中の圧力（Ｔｏｒｒ）、縦軸に成膜レート（ｎｍ／
分）を取り、その変化を示すグラフである。この図１８
に示されるとおりに、成膜レートは低圧条件ほど高く、
また高圧条件ほど低い傾向にあるが、圧力６００Torr以
上では、圧力を増加させても成膜レートはあまり変化し
ない。なお、成膜レートの増減と隙間にできるボイドの
大小は負の相関関係にあるので、縦軸をボイドの大小
（縦軸上をボイド大、縦軸下をボイド小）に置き換えて
も図１８のグラフと同様の傾向が認められる。 図１２参照。
中の圧力と成膜レートとの関係を示す図であり、横軸に
成膜中の圧力（Ｔｏｒｒ）、縦軸に成膜レート（ｎｍ／
分）を取り、その変化を示すグラフである。この図１８
に示されるとおりに、成膜レートは低圧条件ほど高く、
また高圧条件ほど低い傾向にあるが、圧力６００Torr以
上では、圧力を増加させても成膜レートはあまり変化し
ない。なお、成膜レートの増減と隙間にできるボイドの
大小は負の相関関係にあるので、縦軸をボイドの大小
（縦軸上をボイド大、縦軸下をボイド小）に置き換えて
も図１８のグラフと同様の傾向が認められる。 図１２参照。
【００４３】次に、工程（ｆ）に移って、ＢＰＳＧ膜３
７の平坦な表面にはフォトレジストを塗布形成する。こ
のフォトレジストを公知のフォトリソグラフィー技術を
用いてパターニングしマスクとして用いて、ＤＲＡＭ部
のみ窒化シリコン膜（ＳｉＮ）をストッパにしてコンタ
クト窓３６，３７をドライエッチングして開口する。
７の平坦な表面にはフォトレジストを塗布形成する。こ
のフォトレジストを公知のフォトリソグラフィー技術を
用いてパターニングしマスクとして用いて、ＤＲＡＭ部
のみ窒化シリコン膜（ＳｉＮ）をストッパにしてコンタ
クト窓３６，３７をドライエッチングして開口する。
【００４４】続く、工程（ｇ）では、ＣＶＤ法を用いて
導電性ポリシリコン（Ｐｏｌｙ−Ｓｉ）を前記コンタク
ト窓３６，３７内に埋め込み、基板との電気的コンタク
トを行う。導電性ポリシリコンは、前記コンタクト窓３
６，３７を埋め込んで余り有る十分な厚さに一旦は形成
し、その後、ＣＭＰ（化学機械的研磨）工程を経て、Ｂ
ＰＳＧ膜３８表面と表面が連続するように、エッチバッ
クしてポリシリコンプラグ４０，４１とする。 図１３参照。
導電性ポリシリコン（Ｐｏｌｙ−Ｓｉ）を前記コンタク
ト窓３６，３７内に埋め込み、基板との電気的コンタク
トを行う。導電性ポリシリコンは、前記コンタクト窓３
６，３７を埋め込んで余り有る十分な厚さに一旦は形成
し、その後、ＣＭＰ（化学機械的研磨）工程を経て、Ｂ
ＰＳＧ膜３８表面と表面が連続するように、エッチバッ
クしてポリシリコンプラグ４０，４１とする。 図１３参照。
【００４５】工程（ｈ）では、前記までの工程での残余
の構造の表面に、プラズマＣＶＤ（化学気相成長）法を
用いて、酸化シリコン膜４５が全面形成される。この膜
は，ＢＰＳＧ膜のバブル状欠陥抑制のため，膜ストレス
が−１．５×１０9 dyns/cm2以下，屈折率が１．５以上
である必要がある。成長条件は、例えばＳｉＨ4 １５４
cc/min, Ｎ2 ３８００cc/min，Ｎ2Ｏ ３８００cc/min,
４００kHz ＬＦパワー９０W、１３．５６MHz HFパワー
３００W、成長圧力 １．６Torr，成長温度４００℃。
の構造の表面に、プラズマＣＶＤ（化学気相成長）法を
用いて、酸化シリコン膜４５が全面形成される。この膜
は，ＢＰＳＧ膜のバブル状欠陥抑制のため，膜ストレス
が−１．５×１０9 dyns/cm2以下，屈折率が１．５以上
である必要がある。成長条件は、例えばＳｉＨ4 １５４
cc/min, Ｎ2 ３８００cc/min，Ｎ2Ｏ ３８００cc/min,
４００kHz ＬＦパワー９０W、１３．５６MHz HFパワー
３００W、成長圧力 １．６Torr，成長温度４００℃。
【００４６】その後、レジストマスクを用いて前記ポリ
シリコンプラグと電気的に接続するためのコンタクト窓
を、酸化シリコン膜４５中に形成する。その後、スパッ
タリング法を用いて形成されるチタン（ＰＶＤ−Ｔｉ）
２０nm、ＣＶＤ法を用いて形成されるチタンタングステ
ン（ＣＶＤ−ＴｉＮ）２０nm、タングステン（Ｗ）１０
０nm，反射防止膜として形成されるシリコン酸化窒化膜
（ＡＲＣ−ＳｉＯＮ）６０nmを順次積層する。その後レ
ジストマスクを用いたドライエッチングにて前記積層を
パターニングし、ビット線４７とする。 図１４参照。
シリコンプラグと電気的に接続するためのコンタクト窓
を、酸化シリコン膜４５中に形成する。その後、スパッ
タリング法を用いて形成されるチタン（ＰＶＤ−Ｔｉ）
２０nm、ＣＶＤ法を用いて形成されるチタンタングステ
ン（ＣＶＤ−ＴｉＮ）２０nm、タングステン（Ｗ）１０
０nm，反射防止膜として形成されるシリコン酸化窒化膜
（ＡＲＣ−ＳｉＯＮ）６０nmを順次積層する。その後レ
ジストマスクを用いたドライエッチングにて前記積層を
パターニングし、ビット線４７とする。 図１４参照。
【００４７】続く工程（ｉ）では、前記ビット線４７上
に、熱窒化シリコン膜（ＬＰ−ＳｉＮ）を５nmあるいは
８００℃以下の窒素雰囲気中でのＲＴＡ（ラピッド・サ
ーマル・アニール）処理を６０secおこない、チタン
（Ｔｉ）およびタングステン（Ｗ）表面に窒化シリコン
膜４９を被着形成する。その後、高密度プラズマを用い
た酸化シリコン膜４８を７５０ｎｍ形成する。成長条件
はＳｉＨ4 ９９cc/min,Ｏ2 ２３７cc/min, ４００kHzソ
ースパワー ４４００W、１３．５６MHz 、基板バイア
スパワー２５００W、成長温度４５０℃にて成長を行
う。 図１５参照。
に、熱窒化シリコン膜（ＬＰ−ＳｉＮ）を５nmあるいは
８００℃以下の窒素雰囲気中でのＲＴＡ（ラピッド・サ
ーマル・アニール）処理を６０secおこない、チタン
（Ｔｉ）およびタングステン（Ｗ）表面に窒化シリコン
膜４９を被着形成する。その後、高密度プラズマを用い
た酸化シリコン膜４８を７５０ｎｍ形成する。成長条件
はＳｉＨ4 ９９cc/min,Ｏ2 ２３７cc/min, ４００kHzソ
ースパワー ４４００W、１３．５６MHz 、基板バイア
スパワー２５００W、成長温度４５０℃にて成長を行
う。 図１５参照。
【００４８】次に、工程（ｊ）では、フォトレジストを
マスクとして用い、前記したポリシリコンプラグとのコ
ンタクト窓を開口すべく、酸化シリコン膜４８をドライ
エッチングする。このコンタクト窓内にＣＶＤ法を用い
てポリシリコンを埋め込み下部ポリシリコンプラグと電
気的に接続する。この際には、ポリシリコンをコンタク
ト窓内を埋め込んで余りある十分な厚さに一旦は堆積
し、後でＣＭＰ（化学機械的研磨）によって除去してプ
ラグ化する。 図１６参照。
マスクとして用い、前記したポリシリコンプラグとのコ
ンタクト窓を開口すべく、酸化シリコン膜４８をドライ
エッチングする。このコンタクト窓内にＣＶＤ法を用い
てポリシリコンを埋め込み下部ポリシリコンプラグと電
気的に接続する。この際には、ポリシリコンをコンタク
ト窓内を埋め込んで余りある十分な厚さに一旦は堆積
し、後でＣＭＰ（化学機械的研磨）によって除去してプ
ラグ化する。 図１６参照。
【００４９】続いて、工程（ｋ）では、蓄積電極５１，
誘電体膜５２，対向電極５３を順次パターニング形成し
セルキャパシタ構造体とするが、この際の形成手順は、
従来技術の場合と変わらない。続いて、高密度プラズマ
を用いたＣＶＤ法にて、酸化シリコン膜５８を２０００
ｎｍ形成する。成長条件はＳｉＨ4 ９９cc/min, Ｏ2２
３７cc/min，４００kHzソースパワー ４４００W、１
３．５６MHz 基板バイアス パワー２５００W、成長温
度４５０℃。 図１７参照。
誘電体膜５２，対向電極５３を順次パターニング形成し
セルキャパシタ構造体とするが、この際の形成手順は、
従来技術の場合と変わらない。続いて、高密度プラズマ
を用いたＣＶＤ法にて、酸化シリコン膜５８を２０００
ｎｍ形成する。成長条件はＳｉＨ4 ９９cc/min, Ｏ2２
３７cc/min，４００kHzソースパワー ４４００W、１
３．５６MHz 基板バイアス パワー２５００W、成長温
度４５０℃。 図１７参照。
【００５０】工程（ｌ）では、基板と配線接続するため
の深いコンタクト窓６０を開口する。コンタクト窓６０
の開口は、ＲＩＥ（リアクティブ・イオン・エッチン
グ）にて行えばよい。この後、コンタクト窓６０内から
酸化シリコン膜５８上に延在するように、バリアメタル
層６１を先ず薄く形成する。次いで、タングステン
（Ｗ）層６２を厚く形成し、完全に窓を埋める。バリア
メタル層６１とタングステン（Ｗ）層６２とからなる積
層構造を導電性プラグ６３として用いる。
の深いコンタクト窓６０を開口する。コンタクト窓６０
の開口は、ＲＩＥ（リアクティブ・イオン・エッチン
グ）にて行えばよい。この後、コンタクト窓６０内から
酸化シリコン膜５８上に延在するように、バリアメタル
層６１を先ず薄く形成する。次いで、タングステン
（Ｗ）層６２を厚く形成し、完全に窓を埋める。バリア
メタル層６１とタングステン（Ｗ）層６２とからなる積
層構造を導電性プラグ６３として用いる。
【００５１】なお、ＢＰＳＧ膜中に含まれるＢ（ボロ
ン）およびＰ（リン）は、それぞれＢ 2Ｏ3およびＰ2Ｏ5
という形でＢＰＳＧ膜中に取り込まれる。ＢＰＳＧ膜が
低温でリフローする際の物理機構は、上記の各不純物が
膜中に取り込まれることによって膜構造が歪んでより低
温で結合が切れ易くなることに依存している。より多く
のＢ（ボロン），Ｐ（リン）の原子を含むことによりリ
フロー温度の低温化が図れるのはこのためである。本発
明を用いてアスペクト比が４以上の隙間を埋め込む場
合、埋め込み時の成膜条件が７００℃の水蒸気雰囲気中
で行うものとすれば、Ｂ（ボロン）３．７重量％，Ｐ
（リン）４．７重量％以上の濃度が必要になり、リフロ
ー性を示す指標に重量％ではなくmol％を用いるとすれ
ば、上記換算での総不純物濃度は、２４mol％となる。
ン）およびＰ（リン）は、それぞれＢ 2Ｏ3およびＰ2Ｏ5
という形でＢＰＳＧ膜中に取り込まれる。ＢＰＳＧ膜が
低温でリフローする際の物理機構は、上記の各不純物が
膜中に取り込まれることによって膜構造が歪んでより低
温で結合が切れ易くなることに依存している。より多く
のＢ（ボロン），Ｐ（リン）の原子を含むことによりリ
フロー温度の低温化が図れるのはこのためである。本発
明を用いてアスペクト比が４以上の隙間を埋め込む場
合、埋め込み時の成膜条件が７００℃の水蒸気雰囲気中
で行うものとすれば、Ｂ（ボロン）３．７重量％，Ｐ
（リン）４．７重量％以上の濃度が必要になり、リフロ
ー性を示す指標に重量％ではなくmol％を用いるとすれ
ば、上記換算での総不純物濃度は、２４mol％となる。
【００５２】以上が、本発明の一実施形態に沿った説明
である。なお、上記の実施形態で示した例にこだわら
ず、本発明には製造工程における条件、材料種等適宜変
更が可能である。例えば、最適な実施形態としてＤＲＡ
Ｍとロジックの混載デバイスを取り上げたが、フラッシ
ュメモリとロジックとの混載デバイスに用いることもで
きるし、また、設計サイズが異なる複数のロジックブロ
ック同士の混載デバイスであっても同様の効果を得るこ
とはできるであろう。また、ＤＲＡＭ単体であってもロ
ジック単体であっても、本発明を採用することによって
基本的な効果を得ることはできるし、フラッシュメモリ
単体であってもＦＲＡＭ単体であっても同様の基本的効
果を得ることはできる。
である。なお、上記の実施形態で示した例にこだわら
ず、本発明には製造工程における条件、材料種等適宜変
更が可能である。例えば、最適な実施形態としてＤＲＡ
Ｍとロジックの混載デバイスを取り上げたが、フラッシ
ュメモリとロジックとの混載デバイスに用いることもで
きるし、また、設計サイズが異なる複数のロジックブロ
ック同士の混載デバイスであっても同様の効果を得るこ
とはできるであろう。また、ＤＲＡＭ単体であってもロ
ジック単体であっても、本発明を採用することによって
基本的な効果を得ることはできるし、フラッシュメモリ
単体であってもＦＲＡＭ単体であっても同様の基本的効
果を得ることはできる。
【００５３】
【発明の効果】本発明によれば、基板上の能動領域上に
設けられる例えば４以上の高アスペクト比の隙間に対し
て、導電性不純物を含む絶縁膜を最初に高圧，後で低圧
になるよう異なる圧力条件で、原料ガスを停めずに連続
的に成長すれば、剥離の原因となる界面層の形成を避け
ることができ、また長時間の加熱リフローが無くても狭
い隙間を綺麗に埋めることができ、活性領域や素子の他
の要素に対して熱ストレスや必要以上の不純物拡散等の
悪影響を及ぼすこともでき、総じて特に微細なデバイス
の場合に歩留りや信頼性を向上させることができる。
設けられる例えば４以上の高アスペクト比の隙間に対し
て、導電性不純物を含む絶縁膜を最初に高圧，後で低圧
になるよう異なる圧力条件で、原料ガスを停めずに連続
的に成長すれば、剥離の原因となる界面層の形成を避け
ることができ、また長時間の加熱リフローが無くても狭
い隙間を綺麗に埋めることができ、活性領域や素子の他
の要素に対して熱ストレスや必要以上の不純物拡散等の
悪影響を及ぼすこともでき、総じて特に微細なデバイス
の場合に歩留りや信頼性を向上させることができる。
【図１】従来の混載型半導体装置の製造工程途中の断面
図（工程ａ，ｂ）
図（工程ａ，ｂ）
【図２】従来の混載型半導体装置の製造工程途中の断面
図（工程ｃ，ｄ）
図（工程ｃ，ｄ）
【図３】従来の混載型半導体装置の製造工程途中の断面
図（工程ｅ，ｆ）
図（工程ｅ，ｆ）
【図４】従来の混載型半導体装置の製造工程途中の断面
図（工程ｇ）
図（工程ｇ）
【図５】従来の混載型半導体装置の製造工程途中の断面
図（工程ｈ）
図（工程ｈ）
【図６】従来の混載型半導体装置の製造工程途中の断面
図（工程ｉ）
図（工程ｉ）
【図７】従来の混載型半導体装置の製造工程途中の断面
図（工程ｊ）
図（工程ｊ）
【図８】従来の混載型半導体装置の製造工程途中の断面
図（工程ｋ）
図（工程ｋ）
【図９】本発明の一実施形態に沿った混載型半導体装置
の製造工程途中の断面図（工程ａ，ｂ）
の製造工程途中の断面図（工程ａ，ｂ）
【図１０】本発明の一実施形態に沿った混載型半導体装
置の製造工程途中の断面図（工程ｃ，ｄ）
置の製造工程途中の断面図（工程ｃ，ｄ）
【図１１】本発明の一実施形態に沿った混載型半導体装
置の製造工程途中の断面図（工程ｅ）
置の製造工程途中の断面図（工程ｅ）
【図１２】本発明の一実施形態に沿った混載型半導体装
置の製造工程途中の断面図（工程ｆ，ｇ）
置の製造工程途中の断面図（工程ｆ，ｇ）
【図１３】本発明の一実施形態に沿った混載型半導体装
置の製造工程途中の断面図（工程ｈ）
置の製造工程途中の断面図（工程ｈ）
【図１４】本発明の一実施形態に沿った混載型半導体装
置の製造工程途中の断面図（工程ｉ）
置の製造工程途中の断面図（工程ｉ）
【図１５】本発明の一実施形態に沿った混載型半導体装
置の製造工程途中の断面図（工程ｊ）
置の製造工程途中の断面図（工程ｊ）
【図１６】本発明の一実施形態に沿った混載型半導体装
置の製造工程途中の断面図（工程ｋ）
置の製造工程途中の断面図（工程ｋ）
【図１７】本発明の一実施形態に沿った混載型半導体装
置の製造工程途中の断面図（工程ｌ）
置の製造工程途中の断面図（工程ｌ）
【図１８】熱ＣＶＤによるＢＰＳＧ膜形成中の圧力と成
膜レートとの関係を示す図
膜レートとの関係を示す図
１ シリコン基板 ２ 素子分離絶縁膜 ３，４ 活性領域 ５，６ ｎ型ウエル ７ ｐ型ウエル １０，１１，１２，１３ ゲート電極 １５ 低濃度部 １６ ソース・ドレイン領域 ２０ 窒化シリコン膜 ２５ サイドウォールスペーサ ２６ 高濃度部 ３０ コバルトシリサイド膜 ３３ 窒化シリコン膜 ３４ ボイド ３５，３８ ＢＰＳＧ膜 ３６，３７ コンタクトホール ４０，４１ ポリシリコンプラグ ４４ タングステン酸化物 ４５ 酸化シリコン膜 ４８ プラズマ酸化シリコン膜 ４６ 開口 ４７ ビット線 ４９ 窒化シリコン膜 ５０ アモルファスシリコンプラグ ５１ ゲート電極 ５２ 誘電体膜 ５３ セルプレート ５５ キャパシタ ５８ プラズマ酸化シリコン膜 ６０ コンタクトホール ６１ バリアメタル層 ６２ タングステン層 ６３ 導電性プラグ ６４ チタン層 ６５ 窒化チタン層 ６６ タングステン層 ６７ 窒化層 ６８ プラズマ酸化膜 ６９ プラズマ窒化膜
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Claims (9)
- 【請求項１】 パターニングされてできる凹部を表面に
有する基板上に、絶縁膜を熱ＣＶＤ（化学気相成長）形
成する第一の工程と、 第一の工程を通して前記絶縁膜が前記凹部を実質的に埋
めた後に、前記第一の工程におけるよりも低い圧力下
で、絶縁膜を熱ＣＶＤ（化学気相成長）形成する第二の
工程とを、前記第一の工程から前記第二の工程に至る過
程で、用いる原料ガスの供給を中断しないで、連続的に
かつ真空を破ることなく順に行う半導体装置の製造方
法。 - 【請求項２】 前記絶縁膜中には、Ｂ（ボロン）とＰ
（リン）とがともに含まれてなることを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項３】 前記絶縁膜は、第一の工程での成長圧力
が６００Torr以上，第二の工程での成長圧力が６００To
rr以下であって、かつアルコキシシランおよび前記導電
性不純物のアルコキシル化合物およびオゾンによる成膜
を特徴とする請求項１乃至２記載の半導体装置の製造方
法。 - 【請求項４】 前記絶縁膜を７５０℃以下の水蒸気含有
雰囲気で加熱リフローすることを特徴とする請求項１乃
至２記載の半導体装置の製造方法。 - 【請求項５】 前記絶縁膜を形成する方法において第一
の工程での成長膜中の前記Ｂ（ボロン）と前記Ｐ（リ
ン）との総量の濃度を２４mol%以上とすることを特徴と
する請求項２記載の半導体装置の製造方法。 - 【請求項６】 （１）ゲート電極とゲート電極側壁およ
び導電層及びフィールド絶縁膜を覆う絶縁膜で形成され
る隙間を埋め込むように、酸素を含むシリコン系絶縁膜
を被着形成する工程と、（２）前記絶縁膜中に基板コン
タクトを行うためのコンタクト窓を形成する工程と、
（３）前記コンタクト窓内に、コンタクト電極を埋め込
む工程と、（４）前記コンタクト電極の上に、窒素を含
むシリコン系絶縁膜を形成する工程と、（５）前記シリ
コン系絶縁膜の上に、高融点金属を含む電極を形成する
工程と、（６）不活性ガスを成長ガス中に含まない高密
度プラズマＣＶＤ法を用いて、前記電極上に、酸素を含
むシリコン系絶縁膜を形成する工程とを順に有する半導
体装置の製造方法。 - 【請求項７】 前記工程（４）において、ストレスが−
１．５×１０9 dyns/cm2以下で屈折率１．５以上のシリ
コンリッチなプラズマ酸化膜とすることを特徴とする請
求項６記載の半導体装置の製造方法。 - 【請求項８】 前記工程（５）において、前記電極形成
のためのエッチング後またはエッチング後処理としての
薬液および水洗処理後に８００℃以下、窒素雰囲気中で
ＲＴＡ（ラピッド・サーマル・アニール）処理を行うこ
とを特徴とする請求項６記載の半導体装置の製造方法。 - 【請求項９】 キャパシタ電極とキャパシタ絶縁膜とか
らなるキャパシタ構造体をパターニング形成する工程
と、500℃以下の成長温度とし、かつ不活性ガスを成長
ガスに含めずに、前記キャパシタ構造体が埋没するよう
に、前記キャパシタ構造体表面を含む基板の全面に高密
度プラズマＣＶＤ法によって、酸素を含むシリコン系絶
縁膜を形成する工程とを有する半導体装置の製造方法。
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