KR101204235B1

KR101204235B1 - Ｄｃ－ｄｃ 컨버터 및 ｄｃ－ｄｃ 컨버터를 구비한 전원 회로

Info

Publication number: KR101204235B1
Application number: KR1020117014477A
Authority: KR
Inventors: 잇페이 노다
Original assignee: 가부시키가이샤 리코
Priority date: 2008-12-26
Filing date: 2009-12-02
Publication date: 2012-11-27
Also published as: JP2010154716A; CN102265495B; JP5315988B2; US8860391B2; US20110241639A1; KR20110091017A; WO2010073498A1; CN102265495A

Abstract

DC-DC 컨버터는 입력 단자로부터 입력된 입력 전압을 미리 정해진 전압으로 변환하여 그 변환된 전압을 출력 단자로부터 출력하며, DC-DC 컨버터는, 출력 제어용 트랜지스터 및 오차 증폭 회로를 가지는 동작 제어 회로를 포함하며, 이 오차 증폭 회로는, 소스 폴로워 접속된 출력 트랜지스터를 포함하며 오차 전압을 출력하도록 구성되는 출력 회로, 위상 보상용 저항과 위상 보상용 커패시터를 포함하며, 상기 출력 회로의 제어 전극과 접지 전압 단자 사이에 접속되도록 구성되는 직렬 회로, 및 상기 오차 증폭 회로의 출력 회로에 대하여 오차 전압을 출력하는 측으로부터 더 멀리 있는 측에 위치되며, 전압 생성 소자를 오차 증폭 회로의 부하로서 포함하도록 구성되는 증폭 회로를 구비한다.

Description

ＤＣ－ＤＣ 컨버터 및 ＤＣ－ＤＣ 컨버터를 구비한 전원 회로{DC-DC CONVERTER, AND POWER SUPPLY CIRCUIT HAVING DC-DC CONVERTER}

본 발명은 일반적으로 소형 전자 기기에 이용되는 DC-DC 컨버터에 관한 것으로, 보다 상세하게는 부하 전류가 급속히 증가하는 경우에 출력 전압의 저하를 감소시킬 수 있는 DC-DC 컨버터 및 그 DC-DC 컨버터를 구비한 전원 회로에 관한 것이다.

도 7은 전류 모드 제어형의 강압형 스위칭 조절기의 회로예를 나타낸다. 도 7을 참조하면, 스위칭 조절기(100)는 입력 단자(IN)에 입력된 입력 전압을 미리 정해진 전압으로 강압시켜, 그 강압된 전압을 출력 전압(Vo)으로서 출력 단자(OUT)로부터 출력한다.

도 8은 도 7에 도시한 스위칭 조절기(100)의 동작예를 나타내는 타이밍 차트이다. 도 8을 참조하면, 참조 부호 Io는 출력 단자(OUT)로부터 출력되는 출력 전류를 나타내며, 참조 부호 Ve는 오차 증폭 회로(120)의 출력 전압인 오차 전압을 나타내며, 참조 부호 Vslp는 슬로프 전압 생성 회로(110)의 출력 전압인 슬로프 전압을 나타내며, 참조 부호 Set는 발진 회로(140)의 출력 신호로서 RS 플립플롭 회로(150)의 세트 입력 단자(S)에 입력되는 세트 펄스 신호를 나타내며, 참조 부호 Rst는 PWM 비교기(130)의 출력 신호로서 RS 플립플롭 회로(150)의 리셋 입력 단자(R)에 입력되는 리셋 펄스 신호를 나타내며, 참조 부호 S1은 RS 플립플롭 회로(150)의 출력 단자(Q)로부터 출력된 출력 신호를 인버터 회로(160)를 이용하여 반전시킴으로써 얻어진 신호인, 스위칭 트랜지스터(M101)의 게이트 신호를 나타낸다.

도 8을 참조하면, 발진 회로(140)로부터, 미리 정해진 시간 간격에서 하이 레벨이 되는 세트 펄스 신호(Set)가 출력된다. 세트 펄스 신호(Set)가 RS 플립플롭 회로(150)의 세트 입력 단자(S)에 입력되면, RS 플립플롭 회로(150)의 출력 단자(Q)는 하이 레벨의 신호를 출력한다. 이 신호의 신호 레벨은 인버터 회로(160)에 의해 반전되기 때문에, 스위칭 트랜지스터(M101)의 게이트 신호(S1)는 로우 레벨이 된다. 그 후, 스위칭 트랜지스터(M1)가 온되며, 인덕터(L101)와 출력 커패시터(C101)의 직렬 회로에 입력 전압(Vi)이 입력된다.

인덕터(L101)에 흐르는 인덕터 전류(IL)는 시간이 경과함에 따라서 직선적으로 증가한다. 인덕터 전류(IL)가 출력 전류(Io) 보다 더 증가하면, 출력 커패시터(C101)에 전하가 축적되어, 출력 전압(Vo)이 증가한다. 슬로프 전압 생성 회로(110)는, 인덕터 전류(IL)를 검출하여, 그 인덕터 전류(IL)를 전압으로 변환함과 동시에, 서브 고조파 발진을 방지하기 위한 보상 전압을 생성한다. 슬로프 전압 생성 회로(110)는 그 보상 전압을, 인덕터 전류(IL)를 변환함으로써 얻어진 전압에 가산하여, 슬로프 전압(Vslp)을 생성하여 그 슬로프 전압(Vslp)을 PWM 비교기(130)로 출력한다. 슬로프 전압(Vslp)은 스위칭 트랜지스터(M1)가 온 상태인 동안에 직선적으로 증가한다.

오차 증폭 회로(120)는, 출력 전압 검출 신호(Vfb)와 기준 전압(Vref) 사이의 차전압을 증폭하여, 그 증폭된 전압을 오차 전압(Ve)로서 출력한다. PWM 비교기(130)는 오차 전압(Ve)과 슬로프 전압(Vslp)을 비교하여, 슬로프 전압(Vslp)이 오차 전압(Ve)을 넘으면 하이 레벨의 신호(Rst)를 출력하여, RS 플립플롭 회로(150)를 리셋시킨다. 그 후, RS 플립플롭 회로(50)의 출력 단자(Q)는 로우 레벨로 되돌아가며 게이트 신호(S1)는 하이 레벨이 된다. 따라서, 스위칭 트랜지스터(M101)는 오프된다.

스위칭 트랜지스터(M101)가 오프되면, 접속 노드(LX)의 전압(VLX)은 인덕터(L101)에 의해 생성된 역기전력의 작용으로 인해 음 전압까지 감소한다. 그 후, 정류 다이오드(D101)가 온되어, 인덕터(L101)에 축적되어 있었던 에너지를 방출시킨다. 따라서, 인덕터 전류(IL)는 시간이 경과함에 따라서 직선적으로 감소한다. 인덕터 전류가 출력 전류(Io) 보다 작아지면, 출력 커패시터(C101)로부터 부하(200)로 전력이 공급되어, 출력 전압(Vo)를 감소시킨다. 1 사이클 후에, 발진 회로(140)로부터 세트 펄스 신호(Set)가 생성되어 다시 스위칭 트랜지스터(M101)를 온시킨다. 그 후, 인덕터 전류(IL)가 공급되어, 출력 전압(Vo)을 증가시킨다. 이후에, 동일한 동작들을 반복한다.

도 8을 참조하면, 시각 t2 이전에는 출력 전류(Io)가 낮다. 이때 출력 전류(Io)는 감소된다. 출력 전류(Io)가 감소되는 동안에 출력 전압(Vo)은 시간이 경과함에 따라서 약간 증가한다. 따라서, 오차 전압(Ve)이 더 감소하여, 시각 t1에서 슬로프 전압(Vslp)의 하한값 이하로 된다. 그 후, PWM 비교기(130)의 출력 신호(Rst)가 하이 레벨이 되어, RS 플립플롭 회로(150)를 리셋시킨다. 이 상태에서, 세트 단자(S)에 세트 펄스 신호(Set)가 입력되더라도 출력 단자(Q)의 신호 레벨은 반전되지 않기 때문에, 스위칭 트랜지스터(M101)는 온되지 않는다.

시각 t2에서 출력 전류(Io)가 급속히 증가하면, 출력 전압(Vo)은 도 8에 나타낸 바와 같이 감소한다. 그러나, 오차 증폭 회로(120)의 오차 전압(Ve)은 크게 증가하지 않는다. 이는 오차 증폭 회로(120)부터의 오차 전압(Ve)이 제로 볼트(0 V)가 되는 동안에 위상 보상용 커패시터(Ch)의 전하가 방전되어 제로 볼트(0 V)로 되기 때문이며, 따라서 오차 전압(Ve)은, 커패시터(Ch)가 미리 정해진 전압까지 충전될 때까지는, 상승하지 않는다. 이러한 이유로, 오차 전압(Ve)이 슬로프 전압(Vslp)의 하한값을 초과함으로써 출력 신호(Rst)가 로우 레벨되는 경우에 스위칭 트랜지스터(M101)를 온시키는 게이트 신호(S1)는, 출력 전류(Io)가 급속히 증가하는 시각 t2 이후로 부터 시간 간격(Td)이 경과한 시각 t3에서 최초로 출력된다. 시각 t2와 시각 t3 사이에서, 출력 전압은 대폭적으로 감소한다.

예를 들어 일본 미심사 특허 출원 공보 제2006-94572호에 기재된 종래 기술에서, 스위치는 오차 증폭 회로의 귀환 회로에 포함되는 위상 보상용 커패시터의 전하를 유지 또는 충전 또는 방전시키기 위하여 제공된다. 스위치를 동작시킴으로써, 전압 비교기에 출력되는 오차 전압의 안정 시간을 단축시킨다. 이런 식으로, 부하에 출력되는 출력 전압을 미리 정해진 설정 전압으로 매끄럽게 변경시킬 수 있다.

그러나, 종래 기술에서 설명한 기술은, 스위치 및 그 스위치를 제어하는 제어 회로가 부가적으로 필요하고, 전체 회로가 큰 사이즈를 가지게 되는 문제점을 가진다. 또한, 스위칭 조절기를 임의로 선택하거나 또는 경부하시에는 스위칭 조절기의 전력 변환 효율보다 더 높은 전력 변환 효율을 가지는 제2 DC-DC 컨버터를 임의로 선택하거나, 또는 예를 들어 부하 전류가 미리 정해진 전류 부근에서 증가하거나 감소하는 미리 정해진 조건이 확립된 경우, 스위칭 조절기 및 제2 DC-DC 컨버터 중 하나를 선택함으로써, 입력 전압을 출력 전압으로 변환하고 그 출력 전압을 결정된 디바이스의 출력 단자로부터 출력할 수 있다. 그러나, 제2 DC-DC 컨버터가 상기 스위칭 조절기로 전환될 때, 전술한 이유로 출력 전압(Vo)이 대폭적으로 감소한다는 문제가 있다.

따라서, 본 발명의 일반적인 목적은 간단한 회로를 이용하여, 오차 증폭 회로의 위상 보상용 커패시터에 의해 야기된 출력 전압의 응답 지연을 개선시킬 수 있는, 신규하고 유용한 DC-DC 컨버터 및 전원 회로를 제공하는 것이다.

본 발명의 상기 목적은, 입력 단자로부터 입력된 입력 전압을 미리 정해진 전압으로 변환하여 그 변환된 전압을 출력 단자로부터 출력하는 DC-DC 컨버터에 의해 달성될 수 있으며, 상기 DC-DC 컨버터는, 제어 전극에 입력된 제어 신호에 대응하는 동작을 실행하여, 상기 출력 전압을 제어하는 출력 제어용 트랜지스터; 및 미리 정해진 기준 전압과, 상기 출력 전압을 분압함으로써 생성된 귀환 전압 사이의 전압차를 증폭하여 그 증폭된 전압을 출력하는 오차 증폭 회로를 가지며, 출력 전압차인 오차 전압에 기초하여 상기 출력 전압이 상기 미리 정해진 전압으로 일정하게 되도록 상기 출력 제어용 트랜지스터의 동작을 제어하는 동작 제어 회로를 포함하고, 여기서 상기 오차 증폭 회로는, 소스 폴로워 접속된 출력 트랜지스터를 포함하며 상기 오차 전압을 출력하도록 구성되는 출력 회로; 위상 보상용 저항과 위상 보상용 커패시터를 포함하며, 상기 출력 회로의 제어 전극과 접지 전압 단자 사이에 접속되도록 구성되는 직렬 회로; 및 상기 오차 증폭 회로의 출력 회로에 대하여 오차 전압을 출력하는 측면으로부터 더 멀리 있는 측면에 위치되며, 전압 생성 소자를 상기 오차 증폭 회로의 부하로서 포함하도록 구성되는 증폭 회로를 포함한다.

또한, 본 발명의 상기 목적은, 상기 전압 생성 소자가 다이오드 접속된 MOS 트랜지스터인 경우에 달성될 수 있다.

또한, 본 발명의 상기 목적은, 상기 전압 생성 소자가 저항인 경우에 달성될 수 있다.

또한, 본 발명의 상기 목적은, 상기 전압 생성 소자가 상기 소스 폴로워 접속된 출력 트랜지스터의 임계 전압값 이하의 전압을 생성하는 경우에 달성될 수 있다.

또한, 본 발명의 상기 목적은 상기 전압 생성 소자의 임계 전압값이 상기 소스 폴로워 접속된 출력 트랜지스터의 임계 전압값 이하인 경우에 달성될 수 있다.

또한, 본 발명의 상기 목적은, 전원 회로가, 전술한 DC-DC 컨버터; 경부하시에 상기 DC-DC 컨버터의 전력 변환 효율보다 더 높은 전력 변환 효율을 가지는 제2 DC-DC 컨버터; 및 상기 DC-DC 컨버터 및 상기 제2 DC-DC 컨버터의 동작을 제어하도록 구성되는 제어 회로를 포함하며, 여기서 상기 제어 회로가, 임의로 또는 미리 정해진 조건이 확립된 경우에, 상기 DC-DC 컨버터 및 상기 제2 DC-DC 컨버터 중 어느 하나를 동작시켜, 상기 DC-DC 컨버터 또는 상기 제2 DC-DC 컨버터로 하여금 출력 전압을 생성하여 그 생성된 전압을 출력 단자로부터 출력하는 경우에 달성될 수 있다.

본 발명의 다른 목적, 특징 및 이점은, 첨부된 도면들과 함께 읽혀질 때 이하의 상세한 설명으로부터 더 명백해진다.

본 발명에 의하면, 오차 증폭 회로의 위상 보상용 커패시터에 의해 야기된 출력 전압의 응답 지연을 개선시킬 수 있는 DC-DC 컨버터 및 전원 회로를 제공할 수 있다.

도 1은 제1 실시형태의 DC-DC 컨버터의 회로예를 나타낸다.
도 2는 도 1에 나타낸 오차 증폭 회로의 회로예를 나타낸다.
도 3은 도 2에 나타낸 오차 증폭 회로를 이용한 스위칭 조절기의 동작의 일례를 나타내는 타이밍 차트이다.
도 4는 도 1에 나타낸 오차 증폭 회로의 또 다른 회로예를 나타낸다.
도 5는 도 1에 나타낸 오차 증폭 회로의 또 다른 회로예를 나타낸다.
도 6은 도 1에 나타낸 스위칭 조절기를 이용한 전원 회로의 일례를 나타낸다.
도 7은 종래 기술의 전류 모드 제어형의 강압형 스위칭 조절기의 회로예를 나타낸다.
도 8은 도 7에 나타낸 강압형 스위칭 조절기의 동작예를 나타내는 타이밍 차트이다.

다음으로, 도 1 내지 도 6을 참조하여 본 발명의 실시형태를 설명한다.

실시형태에서, 참조 부호는 통상적으로,

1 :스위칭 조절기, 2 : 부하, 7 : 기준 전압 생성 회로, 10 : 슬로프 전압 생성 회로, 20 : 오차 증폭 회로, 30 : PWM 비교기, 40 : 발진 회로, 50 : RS 플립플롭 회로, 60 : 인버터 회로, 70 : 제2 DC-DC 컨버터, 71 : 제어 회로, M1 : 스위칭 트랜지스터, D1 : 정류 다이오드, L1 : 인덕터, C1 : 출력 커패시터, R1, R2, Rh, R11 : 저항, Ch : 커패시터, M11 내지 M16 : PMOS 트랜지스터, M17 내지 M25 : NMOS 트랜지스터로 표시된다.

실시형태

도 1은 제1 실시형태의 스위칭 조절기의 회로예를 나타낸다. DC-DC 컨버터를 형성하는 스위칭 조절기(1)는, 입력 단자(IN)에 입력되는 입력 전압(Vi)을 미리 정해진 전압으로 강압한 후에 출력 단자(OUT)로부터 출력 전압(Vo)을 출력한다. 스위칭 조절기(1)는 비동기 정류형의 강압형 스위칭 조절기이다.

스위칭 조절기(1)에 있어서, 입력 단자(IN)와 접지 전압(GND) 사이에는, 스위칭 트랜지스터(M1)와 정류 다이오드(D1)의 직렬 회로가 접속된다. 스위칭 트랜지스터(M1)와 정류 다이오드(D1) 사이의 접속 노드(LX)에는 인덕터(L1)가 접속된다. 출력 단자(OUT)와 접지 전압(GND) 사이에는 출력 커패시터(C1)가 접속된다. 또한, 출력 단자(OUT)와 접지 전압(GND) 사이에는 부하(2)가 접속된다. 스위칭 트랜지스터(M1)가 온 및 오프되는 경우, 인덕터(L1)와 출력 커패시터(C1)에 에너지가 축적된다. 그 축적된 에너지는 출력 전압(Vo)으로서 출력되어 부하(2)에 공급된다.

또한, 출력 제어용 트랜지스터로서 스위칭 트랜지스터(M1)를 온 또는 오프시키는 동작 회로부는, 출력 전압을 검출하기 위한 분압 저항(R1, R2), 기준 전압(Vref)을 생성하여 출력하는 기준 전압 생성 회로(7), 분압 저항(R1)과 분압 저항(R2) 사이의 접속부로부터 출력되는 귀환 전압(Vfb)과 기준 전압(Vref)이 입력되는 오차 증폭 회로(20), 인덕터(L1)에 흐르는 전류를 검출하고 그 검출된 전류를 전압으로 변환하며 이 전압을 슬로프 보상하여 슬로프 전압(Vslp)을 생성하여 그 생성된 슬로프 전압(Vslp)을 출력하는 슬로프 전압 생성 회로(10), 슬로프 전압 생성 회로(10)로부터 출력된 슬로프 전압(Vslp)과 오차 증폭 회로(20)로부터 출력된 오차 전압(Ve)을 비교하여 그 비교 결과를 나타내는 리셋 펄스 신호(Rst)를 생성하고 리셋 펄스 신호(Rst)를 출력하는 PWM 비교기(30), 미리 정해진 세트 펄스 신호(Set)를 생성하여 세트 펄스 신호(Set)를 출력하는 발진 회로(40), 상기 발진 회로(40)로부터 출력된 세트 펄스 신호(Set)에 의해 세트되고 PWM 비교기(30)로부터 출력된 리셋 펄스 신호(Rst)에 의해 리셋되는 RS 플립플롭 회로(50), RS 플립플롭 회로(50)의 출력 단자(Q)로부터 출력된 신호를 반전시키고 그 반전된 신호를 출력하는 인버터 회로(60)를 포함한다. 오차 증폭 회로(20)에 접속되는 저항(Rh)과 커패시터(Ch)는 스위칭 조절기(1)의 위상 보상을 수행한다.

세트 펄스 신호(Set)는 발진 회로(40)로부터 출력되고, 미리 정해진 시간 간격에서 하이 레벨이 된다. 세트 펄스 신호(Set)가 RS 플립플롭 회로(50)의 세트 입력 단자(S)에 입력되는 경우, RS 플립플롭 회로(50)의 출력 단자(Q)는 하이 레벨의 신호를 출력한다. 그 신호의 신호 레벨이 인버터 회로(60)에 의해 반전되기 때문에, 스위칭 트랜지스터(M1)의 게이트 신호(S1)는 로우 레벨이 된다. 그 후, 스위칭 트랜지스터(M1)가 온되고, 인덕터(L1)와 출력 커패시터(C1)와의 직렬 회로에 입력 전압(Vi)이 입력된다.

인덕터(L1)에 흐르는 인덕터 전류(IL)는 시간이 경과함에 따라서 직선적으로 증가한다. 인덕터 전류(IL)가 출력 전류(Io) 보다 더 증가하면, 출력 커패시터(C1)에 전하가 축적되어, 출력 전압(Vo)이 증가한다. 슬로프 전압 생성 회로(10)는, 인덕터 전류(IL)을 검출하여, 그 인덕터 전류(IL)를 전압으로 변환함과 동시에, 서브 고조파 발진을 방지하기 위한 보상 전압을 생성한다. 슬로프 전압 생성 회로(10)는 그 보상 전압을, 인덕터 전류(IL)를 변환함으로써 얻어진 전압에 가산하여, 슬로프 전압(Vslp)을 생성하여 그 슬로프 전압(Vslp)을 PWM 비교기(30)로 출력한다. 슬로프 전압(Vslp)은 스위칭 트랜지스터(M1)가 온 상태인 동안에 직선적으로 증가한다.

오차 증폭 회로(20)는, 출력 전압 검출 신호(Vfb)와 기준 전압(Vref) 사이의 차전압을 증폭하여, 그 증폭된 전압을 오차 전압(Ve)로서 출력한다. PWM 비교기(30)는 오차 전압(Ve)과 슬로프 전압(Vslp)을 비교하여, 슬로프 전압(Vslp)이 오차 전압(Ve)을 넘으면 하이 레벨의 신호(Rst)를 출력하여, RS 플립플롭 회로(50)를 리셋시킨다. 그 후, RS 플립플롭 회로(50)의 출력 단자(Q)는 로우 레벨로 되돌아가며 게이트 신호(S1)는 하이 레벨이 된다. 따라서, 스위칭 트랜지스터(M1)는 오프된다.

스위칭 트랜지스터(M1)가 오프되면, 접속 노드(LX)의 전압(VLX)은 인덕터(L1)에 의해 생성된 역기전력의 작용으로 인해 음 전압까지 감소한다. 그 후, 정류 다이오드(D1)가 온되어, 인덕터(L1)에 축적되어 있었던 에너지를 방출시킨다. 따라서, 인덕터 전류(IL)는 시간이 경과함에 따라서 직선적으로 감소한다. 인덕터 전류가 출력 전류(Io) 보다 작아지면, 출력 커패시터(C1)로부터 부하(2)로 전력이 공급되어, 출력 전압(Vo)을 감소시킨다. 1 사이클 후에, 발진 회로(40)로부터 세트 펄스 신호(Set)가 생성되어, 다시 스위칭 트랜지스터(M1)를 온시킨다. 그 후, 인덕터 전류(IL)가 공급되어, 출력 전압(Vo)을 증가시킨다. 이후에, 동일한 동작들을 반복한다.

도 2는 도 1에 나타낸 오차 증폭 회로(20)의 회로예를 나타낸다. 도 2에 나타낸 오차 증폭 회로(20)는, PMOS 트랜지스터(M11 내지 M16), NMOS 트랜지스터(M17 내지 M24), 위상 보상용 커패시터(Ch) 및 위상 보상용 저항(Rh)을 포함하도록 구성된다. NMOS 트랜지스터(M18)의 소스는 접지 전압(GND)에 접속되며, NMOS 트랜지스터(M18)의 드레인은 PMOS 트랜지스터(M11)의 드레인에 접속되며, NMOS 트랜지스터(M18)의 게이트는 오차 증폭 회로(20)의 바이어스 전압을 설정하기 위한 바이어스 설정 전압(Vbias)을 수신한다.

PMOS 트랜지스터(M11)의 소스는 입력 전압(Vi)을 수신하도록 접속되고, PMOS 트랜지스터(M11)의 게이트는, PMOS 트랜지스터(M11) 자신의 드레인 및 PMOS 트랜지스터(M12)의 게이트에 접속된다. PMOS 트랜지스터(M12)의 소스가 입력 전압(Vi)을 수신하도록 접속되어 있으므로, PMOS 트랜지스터(M11)와 PMOS 트랜지스터(M12)에 의해 전류 미러 회로가 구성된다. 또한, PMOS 트랜지스터(M12)의 드레인은, PMOS 트랜지스터(M15 및 M16)의 소스가 접속되는 접속부에 접속된다.

PMOS 트랜지스터(M15 및 M16)는 오차 증폭 회로(20)로의 차동 입력을 수신하기 위한 트랜지스터이다. PMOS 트랜지스터(M15)의 게이트는 반전 입력단(IM-)이 되고, 그 반전 입력단(IM-)에 귀환 전압(Vfb)이 입력된다. 또한, PMOS 트랜지스터(M16)의 게이트는 비반전 입력단(IP+)이 되고, 그 비반전 입력단(IP+)에는 기준 전압(Vref)이 입력된다. PMOS 트랜지스터(M15)의 드레인은, NMOS 트랜지스터(M20)의 드레인에 접속되고, PMOS 트랜지스터(M16)의 드레인은, NMOS 트랜지스터(M21)의 드레인에 접속된다.

NMOS 트랜지스터(M20)의 소스는 접지 전압(GND)에 접속되고, NMOS 트랜지스터(M20)의 게이트는, NMOS 트랜지스터(M20) 자신의 드레인 및 NMOS 트랜지스터(M19)의 게이트에 접속된다. NMOS 트랜지스터(M19)의 소스는 접지 전압(GND)에 접속되어 있으므로, NMOS 트랜지스터(M20)과 NMOS 트랜지스터(M19)에 의해 전류 미러 회로가 구성된다. NMOS 트랜지스터(M19)의 드레인은 PMOS 트랜지스터(M13)의 드레인에 접속된다.

PMOS 트랜지스터(M13)의 소스는 입력 전압(Vi)을 수신하도록 접속되고, PMOS 트랜지스터(M13)의 게이트는, PMOS 트랜지스터(M13) 자신의 드레인 및 PMOS 트랜지스터(M14)의 게이트에 접속된다. PMOS 트랜지스터(M14)의 소스는 입력 전압(Vi)을 수신하도록 접속되어 있으므로, PMOS 트랜지스터(M13)와 PMOS 트랜지스터(M14)에 의해 전류 미러 회로가 구성된다. PMOS 트랜지스터(M14)의 드레인은, NMOS 트랜지스터(M23)의 게이트 및 NMOS 트랜지스터(M17)의 드레인에 접속된다. NMOS 트랜지스터(M14)의 드레인이, 오차 증폭 회로(20)의 증폭 회로의 전단을 형성하는 차동 증폭 회로의 출력 단자가 된다.

NMOS 트랜지스터(M17)의 게이트는 NMOS 트랜지스터(M17) 자신의 드레인에 접속되고, NMOS 트랜지스터(M17)의 소스는 NMOS 트랜지스터(M22)의 드레인에 접속된다. NMOS 트랜지스터(M17)는, 실시형태에 있어서 전압 생성 소자이다. 종래 기술에 있어서, PMOS 트랜지스터(M14)의 드레인은 NMOS 트랜지스터(M22)의 드레인에 직접 접속된다. NMOS 트랜지스터(M22)는 차동 증폭 회로의 출력 회로에 대한 부하로서 작용한다. NMOS 트랜지스터(M22)의 소스는 접지 전압(GND)에 접속되고, NMOS 트랜지스터(M22)의 게이트는 NMOS 트랜지스터(M21)의 게이트에 접속된다. NMOS 트랜지스터(M21)의 게이트가 NMOS 트랜지스터(M21) 자신의 드레인에 접속되어 있으므로, NMOS 트랜지스터(M22)와 NMOS 트랜지스터(M21)에 의해 전류 미러 회로를 구성한다.

NMOS 트랜지스터(M23)의 드레인은 입력 전압(Vi)을 수신하도록 접속되고, NMOS 트랜지스터(M23)의 소스는 NMOS 트랜지스터(M24)의 드레인에 접속된다. 또한, NMOS 트랜지스터(M23)의 게이트와 접지 전압(GND) 사이에는, 위상 보상용 저항(Rh)과 위상 보상용 커패시터(Ch)의 직렬 회로가 접속된다. 위상 보상용 저항(Rh)와 위상 보상용 커패시터(Ch)는, 스위칭 조절기(1)의 위상을 보상한다. NMOS 트랜지스터(M24)의 소스는 접지 전압(GND)에 접속되며, NMOS 트랜지스터(M24)의 게이트는, NMOS 트랜지스터(M21 및 M22)의 게이트에 접속된다. 따라서, NMOS 트랜지스터(M21) 및 NMOS 트랜지스터(M22)에 의해 전류 미러 회로가 구성된다.

오차 전압(Ve)은 오차 증폭 회로(20)의 출력 단자(EAPMo)인, NMOS 트랜지스터(M23)의 소스로부터 출력된다. 즉, 오차 증폭 회로(20)의 출력 회로는, NMOS 트랜지스터(M24)의 전류 부하를 가지는 NMOS 트랜지스터(M23)의 소스 폴로워 회로를 형성한다. NMOS 트랜지스터(M23 및 M24)는 출력 회로를 형성하고, PMOS 트랜지스터(M13 및 M14) 및 NMOS 트랜지스터(M17, M19 및 M22)는 증폭 회로인 차동 증폭 회로의 출력 회로를 형성하고, NMOS 트랜지스터(M22)는 증폭 회로의 부하가 된다.

다음으로, 오차 증폭 회로(20)의 동작을 설명한다. NMOS 트랜지스터(M18)의 게이트에는 바이어스 전압(Vbias)이 입력되어 있으므로, NMOS 트랜지스터(M18)의 드레인 전류는, 바이어스 전압(Vbias)에 대응하는 정전류가 된다. 정전류는, PMOS 트랜지스터(M11 및 M12)를 통해, 차동 증폭 회로를 형성하고 있는 PMOS 트랜지스터(M15 및 M16)의 바이어스 전류로서 공급된다. PMOS 트랜지스터(M15 및 M16)의 드레인 전류는, 바이어스 전류를 1/2로 분할함으로써 얻어진다. PMOS 트랜지스터(M15 및 M16)의 게이트 전압이 동일한 경우, 바이어스 전류의 절반은 PMOS 트랜지스터(M15)와 PMOS 트랜지스터(M16)에 균등하게 공급된다.

PMOS 트랜지스터(M15)의 드레인 전류는, PMOS 트랜지스터(M15)의 부하인 NMOS 트랜지스터(M20)의 드레인 전류로서 공급된다. PMOS 트랜지스터(M16)의 드레인 전류는, PMOS 트랜지스터(M16)의 부하인 NMOS 트랜지스터(M21)의 드레인 전류로서 공급된다. PMOS 트랜지스터(M15 및 M16)의 드레인 전류는 바이어스 전류를 1/2로 분할함으로써 얻어진다. PMOS 트랜지스터(M15 및 M16)의 게이트 전압이 동일한 경우, 바이어스 전류의 절반은 PMOS 트랜지스터(M15)와 PMOS 트랜지스터(M16)에 균등하게 공급된다.

PMOS 트랜지스터(M13 및 M14)는 전류 미러 회로를 형성하고 있으므로, PMOS 트랜지스터(M14)의 드레인 전류는 PMOS 트랜지스터(M15)의 드레인 전류에 비례하게 된다. NMOS 트랜지스터(M21, M22 및 M24)는 전류 미러 회로를 구성하고 있으므로, NMOS 트랜지스터(M22)의 드레인 전류는 PMOS 트랜지스터(M16)의 드레인 전류에 비례하게 된다. 전술한 바와 같이, PMOS 트랜지스터(M14)의 드레인 전류는 PMOS 트랜지스터(M15)의 드레인 전류에 비례하며, NMOS 트랜지스터(M22)의 드레인 전류는 PMOS 트랜지스터(M16)의 드레인 전류에 비례하게 된다.

PMOS 트랜지스터(M15 및 M16)의 게이트 전압이 동일한 경우, 바이어스 전류의 절반이 PMOS 트랜지스터(M15 및 M16)에 균등하게 공급되므로, PMOS 트랜지스터(M15 및 M16)의 드레인 전류는 동일하게 된다. 그 결과, PMOS 트랜지스터(M14)의 드레인 전류와 NMOS 트랜지스터(M22)의 드레인 전류가 동일하게 되어, PMOS 트랜지스터(M14)의 드레인 전압(Vsf)은 입력 전압(Vi)과 접지 전압(GND) 사이의 중간 전압이 된다.

PMOS 트랜지스터(M15)의 게이트 전압(Vfb)이 PMOS 트랜지스터(M16)의 게이트 전압(Vref) 보다 더 크다고 하면, PMOS 트랜지스터(M15)의 드레인 전류가 감소하고, PMOS 트랜지스터(M16)의 드레인 전류가 증가한다. 그 후, PMOS 트랜지스터(M14)의 임피던스가 증가하고, NMOS 트랜지스터(M22)의 임피던스가 감소한다. 따라서 전압(Vsf)이 감소하고, 오차 전압(Ve)이 감소한다. 이와 반대로, PMOS 트랜지스터(M15)의 게이트 전압(Vfb)이 PMOS 트랜지스터(M16)의 게이트 전압(Vref) 보다 더 작다고 하면, PMOS 트랜지스터(M15)의 드레인 전류가 증가하고, PMOS 트랜지스터(M16)의 드레인 전류가 감소한다. 그 후, PMOS 트랜지스터(M14)의 임피던스가 감소되고, NMOS 트랜지스터(M22)의 임피던스가 증가한다. 따라서, 전압(Vsf)은 증가하고, 오차 전압(Ve)도 증가한다.

도 3은 스위칭 조절기(1)의 동작과 오차 증폭 회로(20)의 동작을 설명하기 위한 타이밍 차트이다. 도 3을 참조하면, 시각 t2 이전에는, 출력 전류(Io)가 감소하는 동안에 출력 전압(Vo)가 증가함으로써, PMOS 트랜지스터(M15)의 게이트 전압(Vfb)을 증가시키고, PMOS 트랜지스터(M15)의 드레인 전류를 감소시킨다. 그 후, PMOS 트랜지스터(M16)의 드레인 전류가 증가하므로, 전압(Vsf)이 감소하고, 상기 전압(Vsf)의 감소에 따라 오차 전압(Ve)이 감소한다.

시각 t1에서 오차 전압(Ve)이 슬로프 전압(Vslp)의 하한값 이하가 되면, 오차 증폭 회로(20) 내부의 차동 증폭 회로의 바이어스 전류의 대부분이 PMOS 트랜지스터(M16)의 드레인 전류가 되므로, PMOS 트랜지스터(M15)의 드레인 전류는 대략 제로 암페어(0 A)가 된다. 그 후, PMOS 트랜지스터(M14)의 드레인 전류도 대략 제로 암페어(0 A)가 된다. 이와 반대로, NMOS 트랜지스터(M22)는, 상기 바이어스 전류와 실질적으로 동일한 드레인 전류가 흐르게 하도록 한다. 그러나, PMOS 트랜지스터(M14)의 드레인 전류가 대략 제로 암페어(0 A)가 되므로, NMOS 트랜지스터(M22)는 드레인 전류를 흐르게 할 수 없다.

그 결과, 전압(Vsf)은 접지 전압(GND) 부근까지 저하한다. 이 때, 커패시터(Ch)의 전하는, 저항(Rh) 및 NMOS 트랜지스터(M17 및 M22)를 통하여 방전된다. NMOS 트랜지스터(M17)는 다이오드 접속된 트랜지스터이므로, 전압(Vsf)이 NMOS 트랜지스터(M17)의 임계 전압 이하가 되면, 방전 전류가 급격히 감소하여, 전압(Vsf)의 저하 속도를 저하시킨다. 이러한 이유로부터, 시각 t2에서, 전압(Vsf)은, 많은 경우에 있어서 NMOS 트랜지스터(M17)의 임계 전압보다 약간 작다.

부하 전류(Io)가 급격히 증가하면, 출력 전압(Vo)이 감소한다. 출력 전압의 저하 속도는, 출력 커패시터(C1)의 값과 부하 전류(Io)의 값에 의해 결정된다. 출력 전압(Vo)이 저하하면, PMOS 트랜지스터(M15)의 게이트 전압(Vfb)이 저하하여, PMOS 트랜지스터(M15)의 드레인 전류를 증가시키고, PMOS 트랜지스터(M16)의 드레인 전류를 감소시킨다. 그 후, PMOS 트랜지스터(M14)의 드레인 전류가 증가하므로, NMOS 트랜지스터(M17)에 드레인 전류가 흐른다. NMOS 트랜지스터(M17)는, 다이오드 접속된 트랜지스터이므로, 드레인 전류의 소량이 NMOS 트랜지스터(M17)에 흐르더라도, NMOS 트랜지스터(M17)의 소스와 드레인 사이에 임계 전압이 생성됨으로써, 전압(Vsf)은 도 3의 실선으로 도시한 바와 같이 시각 t2에서 급속히 상승한다. 따라서, 소스 폴로워 회로를 형성하는 NMOS 트랜지스터(M23)의 게이트 전압이 급속히 임계 전압에 도달하여, 오차 전압(Ve)을 증가시킨다.

위상 보상용 커패시터(Ch)는 위상 보상용 저항(Rh)을 통해 충전되므로, 시각 t2에서 위상 보상용 커패시터(Ch)의 전하 수가 0으로 되어 있더라도, 전압(Vsf)은 고속으로 상승할 수 있다. 따라서, 출력 전류(Io)가 급속히 증가한 이후에 스위칭 트랜지스터(M1)를 온시키는 제1 게이트 신호(S1)가 출력될 때 까지의 시간을 크게 단축시킬 수 있다. 도 3을 참조하면, 점선은 NMOS 트랜지스터(M17)를 갖지 않는 기술에 따른 출력 전압(Vo), 오차 전압(Ve), 및 전압(Vsf)을 나타낸다(대책전). NMOS 트랜지스터(M17)로서, NMOS 트랜지스터(M23)의 임계 전압과 동일하거나 또는 NMOS 트랜지스터(M23)의 임계 전압보다 약간 작은 임계 전압을 가지는 트랜지스터를 사용하는 것이 바람직하다.

도 4는 도 2에 나타낸 오차 증폭 회로(20)의 또 다른 회로예를 나타낸다. 도 4에서, 도 2에 나타낸 구성요소와 동일하거나 또는 유사한 구성요소는 동일한 참조 부호에 의해 표시되고, 이 구성요소의 설명은 생략되며, 도 2와의 상위점만을 설명한다. 도 2로부터의 도 4의 상위점은, NMOS 트랜지스터(M17)를 대신하여, 전압 생성 소자로서, 다이오드 접속된 트랜지스터인 PMOS 트랜지스터(M25)를 사용한다는 점이다. PMOS 트랜지스터(M25)를 사용하는 경우, 도 2의 전압 생성 소자로서, 다이오드 접속된 트랜지스터인 NMOS 트랜지스터(M17)를 사용한 경우의 결과와 유사한 결과를 얻을 수 있다.

도 5는 오차 증폭 회로(20)의 또 다른 회로예를 나타낸다. 도 5에서, 도 2에 나타낸 구성요소와 동일하거나 또는 유사한 구성요소는 동일한 참조 부호에 의해 표시되고, 이 구성요소의 설명은 생략되며, 도 2와의 상위점만을 설명한다. 도 2로부터의 도 5의 상위점은 NMOS 트랜지스터(M17)를 대신하여, 전압 생성 소자로서, 저항(R11)을 사용한다는 점이다. 저항(R11)을 사용하는 경우, 도2 의 전압 생성 소자로서, 다이오드 접속된 트랜지스터인 NMOS 트랜지스터(M17)를 사용한 경우의 결과와 유사한 결과를 얻을 수 있다.

도 6은 임의로 스위칭 조절기(1)를 이용하거나, 전원 회로의 부하가 가벼운 경우, 스위칭 조절기(1)의 전력 변환 효율보다 더 높은 전력 변환 효율을 가지는 제2 DC-DC 컨버터(70)를 이용하거나, 또는 미리 정해진 조건이 확립된 경우에, 스위칭 조절기(1) 또는 제2 DC-DC 컨버터(70) 중 어느 하나를 이용하여, 입력 전압(Vi)을 미리 정해진 전압(Vo)으로 변환하여 그 전압(Vo)을 출력 단자(OUT)로부터 출력하는 전원 회로를 나타낸다. 도 6을 참조하면, 제어 회로(71)는, 스위칭 신호가 외부로부터 수신되거나 또는 미리 정해진 조건이 확립되는 경우(예를 들어, 부하 전류로서의 출력 전류(Io)가 미리 정해진값 보다 작은 경우), 제2 DC-DC 컨버터(70)가 입력 전압(Vi)을 미리 정해진 전압으로 변환하여 그 변환된 전압을 출력 단자(OUT)로부터 출력하고, 미리 정해진 조건이 확립되지 않은 경우(예를 들어, 부하 전류로서의 출력 전류(Io)가 미리 정해진 값 이상인 경우), 스위칭 조절기(1)가 입력 전압(Vi)을 미리 정해진 전압으로 변환하여 그 변환된 전압을 출력 단자(OUT)로부터 출력하도록, 스위칭 조절기(1) 및 제2 DC-DC 컨버터(70)에 제어 신호를 출력한다.

제2 DC-DC 컨버터(70)는, 스위칭 조절기(1)와 유사한 구성을 갖는다. 그러나, 부하 전류가 작은 경우에 전력 변환 효율을 높게 하기 위하여, 제2 DC-DC 컨버터(70)는 회로 동작 전류가 작아지도록 설정된다. 부하 전류가 급격하게 증가하면, 소스 폴로워를 형성하는 NMOS 트랜지스터(M23)의 게이트 전압이 순간적으로 임계 전압에 도달하여, 오차 전압(Ve)을 증가시켜, 출력 전압(Vo)의 저하를 억제할 수 있다.

상기 실시형태의 스위칭 조절기에 대하여, 오차 증폭 회로(20)의 출력 회로는, 전단에 위치되는 차동 증폭 회로의 출력 회로의 부하에 직렬로 접속된 전압 생성 소자 및 소스 폴로워를 가지도록 형성된다. 따라서, 전압 생성 소자에 약간의 전류가 흐른 경우에 소스 폴로워로서의 NMOS 트랜지스터(M23)의 게이트 전압을 상승시켜, 오차 증폭 회로(20)로부터 출력된 오차 전압(Ve)을 급속히 상승시킬 수 있다. 따라서, 출력 전압(Vo)의 대폭적인 저하를 억제할 수 있다.

상기 설명에 있어서, 비동기 정류 방식의 강압형 스위칭 조절기인 스위칭 조절기(1)를 설명하였다. 그러나, 본 발명은 이것으로 제한되지 않는다. 또한, 본 발명은 정류 다이오드(D1) 대신에, NMOS 트랜지스터를 이용하는 동기 정류 방식에 적용될 수 있고, 승압형 스위칭 조절기, 반전형 스위칭 조절기 및 직렬 조절기와 같은 선형 조절기에도 적용될 수 있다.

전술한 바와 같이, 본 발명은 출력 전압(Vo)를 분압하여 귀환 전압(Vfb)를 생성하여, 그 귀환 전압(Vfb)에 기초하여 오차 증폭 회로를 동작시킴으로써 출력 전압(Vo)이 미리 정해진 일정한 값을 가지도록 트랜지스터의 동작을 제어하는 전원 회로에 적용될 수 있다. 또한, 본 발명은 인덕터(L1)에 흐르는 인덕터 전류(IL)를 검출하여, 그 검출된 인덕터 전류(IL)에 기초하여 오차 증폭 회로를 동작시킴으로써 출력 전압(Vo)이 정해진 일정한 값을 가지도록 출력 트랜지스터를 제어하는 전류 모드 제어형 스위칭 조절기에도 적용될 수 있다.

본 발명의 DC-DC 컨버터는 소스 폴로워로서 오차 증폭 회로의 출력 회로를 형성하고, 출력 회로의 전단에 증폭 회로의 부하를 가진 전압 생성 소자를 직렬로 접속하도록 구성되므로, 전압 생성 소자에 약간의 전류만이 흐르는 경우에 소스 폴로워를 형성하는 출력 트랜지스터의 제어 전극의 전압을 상승시킬 수 있다. 따라서, 오차 증폭 회로로부터 출력된 오차 전압을 급속히 상승시켜 DC-DC 컨버터의 출력 전압의 대폭적인 저하를 방지한다.

또한, 부하가 가벼운 경우, DC-DC 컨버터가 DC-DC 컨버터의 전력 변환 효율 보다 더 높은 전력 변환 효율을 가지는 제2 DC-DC 컨버터로 전환되는 경우에 대폭적인 출력 전압 저하를 억제할 수 있다.

본 발명은 이들 실시형태로 제한되지 않지만, 본 발명의 범위를 벗어나지 않고 변형 및 변경이 행해질 수 있다.

본 출원은 일본 특허청에 2008년 12월 26일자로 출원된 일본 우선권 주장 출원 제2008-332650호에 기초하며, 이것의 전체 내용은 참고로 여기에 포함된다.

Claims

입력 단자로부터 입력된 입력 전압을 미리 정해진 전압으로 변환하여 그 변환된 전압을 출력 단자로부터 출력하는 DC-DC 컨버터에 있어서,
제어 전극에 입력된 제어 신호에 대응하는 동작을 실행하여, 출력 전압을 제어하는 출력 제어용 트랜지스터; 및
미리 정해진 기준 전압과, 상기 출력 전압을 분압함으로써 생성된 귀환 전압 사이의 전압차를 증폭하여 그 증폭된 전압을 출력하는 오차 증폭 회로를 가지며, 출력 전압차인 오차 전압에 기초하여 상기 출력 전압이 상기 미리 정해진 전압으로 일정하게 되도록 상기 출력 제어용 트랜지스터의 동작을 제어하는 동작 제어 회로를 구비하며,
상기 오차 증폭 회로는,
소스 폴로워 접속된 출력 트랜지스터를 포함하며 상기 오차 전압을 출력하도록 구성되는 출력 회로;
위상 보상용 저항과 위상 보상용 커패시터를 포함하며, 상기 출력 회로의 제어 전극과 접지 전압 단자 사이에 접속되도록 구성되는 직렬 회로; 및
상기 오차 증폭 회로의 출력 회로에 대하여 오차 전압을 출력하는 측면으로부터 더 멀리 있는 측면에 위치되며, 전압 생성 소자를 상기 오차 증폭 회로의 부하로서 포함하도록 구성되는 증폭 회로를 구비하는 것인 DC-DC 컨버터.
제1항에 있어서, 상기 전압 생성 소자는 다이오드 접속된 MOS 트랜지스터인 것인 DC-DC 컨버터.
제1항에 있어서, 상기 전압 생성 소자는 저항인 것인 DC-DC 컨버터.
제1항에 있어서, 상기 전압 생성 소자는, 상기 소스 폴로워 접속된 출력 트랜지스터의 임계 전압값 이하의 전압을 생성하는 것인 DC-DC 컨버터.
제1항에 있어서, 상기 전압 생성 소자의 임계 전압값은 상기 소스 폴로워 접속된 출력 트랜지스터의 임계 전압값 이하인 것인 DC-DC 컨버터.
제2항에 있어서, 상기 전압 생성 소자는 상기 소스 폴로워 접속된 출력 트랜지스터의 임계 전압값 이하의 전압을 생성하는 것인 DC-DC 컨버터.
제2항에 있어서, 상기 전압 생성 소자의 임계 전압값은 상기 소스 폴로워 접속된 출력 트랜지스터의 임계 전압값 이하인 것인 DC-DC 컨버터.
제3항에 있어서, 상기 전압 생성 소자는 상기 소스 폴로워 접속된 출력 트랜지스터의 임계 전압값 이하의 전압을 생성하는 것인 DC-DC 컨버터.
제3항에 있어서, 상기 전압 생성 소자의 임계 전압값은 상기 소스 폴로워 접속된 출력 트랜지스터의 임계 전압값 이하인 것인 DC-DC 컨버터.
제1항에 기재된 DC-DC 컨버터;
경부하시에 상기 DC-DC 컨버터의 전력 변환 효율보다 더 높은 전력 변환 효율을 가지는 제2 DC-DC 컨버터; 및
상기 DC-DC 컨버터 및 상기 제2 DC-DC 컨버터의 동작을 제어하도록 구성되는 제어 회로를 구비하며,
상기 제어 회로는, 임의로 또는 미리 정해진 조건이 확립된 경우에, 상기 DC-DC 컨버터 및 상기 제2 DC-DC 컨버터 중 어느 하나를 동작시켜, 상기 DC-DC 컨버터 또는 상기 제2 DC-DC 컨버터로 하여금 출력 전압을 생성하여 그 생성된 전압을 출력 단자로부터 출력하는 것인 전원 회로.
제2항에 기재된 DC-DC 컨버터;
경부하시에 상기 DC-DC 컨버터의 전력 변환 효율보다 더 높은 전력 변환 효율을 가지는 제2 DC-DC 컨버터; 및
상기 DC-DC 컨버터 및 상기 제2 DC-DC 컨버터의 동작을 제어하도록 구성되는 제어 회로를 구비하며,
상기 제어 회로는, 임의로 또는 미리 정해진 조건이 확립된 경우에, 상기 DC-DC 컨버터 및 상기 제2 DC-DC 컨버터 중 어느 하나를 동작시켜, 상기 DC-DC 컨버터 또는 상기 제2 DC-DC 컨버터로 하여금 출력 전압을 생성하여 그 생성된 전압을 출력 단자로부터 출력하는 것인 전원 회로.
제3항에 기재된 DC-DC 컨버터;
경부하시에 상기 DC-DC 컨버터의 전력 변환 효율보다 더 높은 전력 변환 효율을 가지는 제2 DC-DC 컨버터; 및
상기 DC-DC 컨버터 및 상기 제2 DC-DC 컨버터의 동작을 제어하도록 구성되는 제어 회로를 구비하며,
상기 제어 회로는, 임의로 또는 미리 정해진 조건이 확립된 경우에, 상기 DC-DC 컨버터 및 상기 제2 DC-DC 컨버터 중 어느 하나를 동작시켜, 상기 DC-DC 컨버터 또는 상기 제2 DC-DC 컨버터로 하여금 출력 전압을 생성하여 그 생성된 전압을 출력 단자로부터 출력하는 것인 전원 회로.