KR101184796B1 - 기판 구조물 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 기판 구조물에 관한 것으로, 본 발명의 실시예에 따른 기판 구조물은 도전성 패턴이 형성된 베이스 기판, 도전성 패턴을 덮는 제1 도금막, 그리고 제1 도금막을 덮는 제2 도금막을 포함하되, 제1 도금막은 무전해 환원 도금막을 포함한다.
Description
본 발명은 기판 구조물 및 그 제조 방법에 관한 것으로, 보다 상세하게는 회로 배선으로 사용되는 도전성 패턴의 부식 및 변색을 방지하고, 솔더링(soldering) 및 와이어 본딩(wire bonding) 특성을 향상시킬 수 있는 기판 구조물 및 그 제조 방법에 관한 것이다.
일반적으로 인쇄회로기판과 같은 기판은 반도체 집적회로 칩(IC)과 같은 전자 부품의 패키징(packaging)을 위해 널리 사용된다. 이와 같은 기판에는 절연 기판 상에 미세 회로 패턴이 형성된다. 회로 패턴 중 어느 일부는 상기 전자 부품의 실장을 위해 솔더링(soldering) 공정이 실시되고, 회로 패턴 중 다른 일부는 상기 전자 부품과의 전기적 접속을 위한 와이어 본딩(wire bonding) 공정이 실시된다.
그러나, 구리를 포함하는 회로 패턴은 쉽게 부식되므로, 상기와 같은 솔더링 및 와이어 본딩 특성을 저하시키는 요인으로 작용한다. 이를 방지하기 위해, 상기 구리 회로 패턴 상에는 다양한 종류의 도금 공정이 실시되게 된다. 구리 회로 패턴의 부식 방지를 위해 사용되는 도금 공정으로는 은 도금공정 및 금 도금공정 등이 있다.
그러나, 종래의 은 도금 공정은 침지 은 도금 방식을 적용하므로, 대기 중의 아황산가스나 염소가스 등과 반응하여 황변 및 흑변 등의 변색을 가져온다. 이 경우, 솔더링 특성을 저하시킬 뿐 아니라, 회로 패턴의 지속적인 부식으로 인한 회로 패턴의 단락(short)을 발생시킨다. 또한, 종래의 금 도금 공정은 상대적으로 고가인 금 재질의 다량 사용으로 인해, 회로 기판의 제조 비용을 크게 증가시키는 문제점이 있다.
본 발명이 해결하고자 하는 과제는 도전성 패턴의 부식 및 변색을 방지하는 기판 구조물을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 솔더링 및 와이어 본딩 특성을 향상시킬 수 있는 기판 구조물을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 도전성 패턴의 부식 및 변색을 방지하는 기판 구조물의 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 솔더링 및 와이어 본딩 특성을 향상시킬 수 있는 기판 구조물의 제조 방법을 제공하는 것에 있다.
본 발명에 따른 기판 구조물은 도전성 패턴이 형성된 베이스 기판, 상기 도전성 패턴을 덮는 제1 도금막, 그리고 상기 제1 도금막을 덮는 제2 도금막을 포함하되, 상기 제1 도금막은 무전해 환원 도금막을 포함한다.
본 발명의 실시예에 따르면, 상기 도전성 패턴은 구리(Cu)를 포함하고, 상기 제1 도금막은 은(Ag)을 포함하며, 상기 제2 도금막은 팔라듐(Pd)을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 도전성 패턴은 전자 부품의 실장을 위한 솔더링(soldering) 공정이 실시되는 제1 패턴 및 전자 부품과의 전기적 연결을 위한 와이어 본딩(wire bonding) 공정이 실시되는 제2 패턴을 포함하고, 상기 제1 패턴을 덮는 상기 제1 도금막에 비해, 상기 제2 패턴을 덮는 상기 제1 도금막의 두께가 더 두꺼울 수 있다.
본 발명의 실시예에 따르면, 상기 제2 패턴을 덮는 상기 제1 도금막은 5㎛에 비해 두꺼운 두께를 가질 수 있다.
본 발명의 실시예에 따르면, 상기 제2 도금막은 침지치환도금막을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 도전성 패턴이 노출되도록, 상기 베이스 기판을 덮는 레지스트 패턴을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제1 도금막은 은 합금이되, 상기 은 합금은 은 99.000wt% 내지 99.999wt% 및 셀레늄 및 납 중 적어도 어느 하나의 금속 0.001wt% 내지 1.0wt%로 이루어질 수 있다.
본 발명의 실시예에 따르면, 상기 제2 도금막은 팔라듐 합금이되, 상기 팔라듐 합금은 팔라듐 92wt% 내지 99.9wt% 및 인(P) 및 붕소(B) 중 적어도 어느 하나의 금속 0.1wt% 내지 8.0wt%로 이루어질 수 있다.
본 발명에 따른 기판 구조물의 제조 방법은 베이스 기판 상에 도전성 패턴을 형성하는 단계, 상기 도전성 패턴 상에 제1 도금막을 형성하는 단계, 그리고 상기 제1 도금막 상에 제2 도금막을 형성하는 단계를 포함하되, 상기 제1 도금막을 형성하는 단계는 상기 도전성 패턴 상에 무전해 환원 도금막을 형성하는 단계를 포함한다.
본 발명의 실시예에 따르면, 상기 도전성 패턴을 형성하는 단계는 상기 베이스 기판 상에 상기 베이스 기판의 패턴 형성 영역을 노출시키는 레지스트 패턴을 형성하는 단계 및 상기 레지스트 패턴을 도금 방지막으로 하여, 상기 패턴 형성 영역에 구리 도금막을 형성하는 단계를 포함하고, 상기 제1 도금막을 형성하는 단계는 상기 레지스트 패턴을 도금 방지막으로 하여, 상기 베이스 기판에 대해 무전해 환원 도금 공정을 수행하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 도전성 패턴을 형성하는 단계는 상기 베이스 기판 상에 상기 베이스 기판의 패턴 형성 영역을 노출시키는 레지스트 패턴을 형성하는 단계 및 상기 레지스트 패턴을 도금 방지막으로 하여, 상기 패턴 형성 영역에 구리 도금막을 형성하는 단계를 포함하고, 상기 제1 도금막을 형성하는 단계는 상기 레지스트 패턴을 도금 방지막으로 하여, 상기 도전성 패턴 상에 은 도금막을 형성하는 단계를 포함하고, 상기 제2 도금막을 형성하는 단계는 상기 레지스트 패턴을 도금 방지막으로 하여, 상기 은 도금막 상에 팔라듐 도금막을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제1 도금막을 형성하는 단계는 상기 도전성 패턴에 대해 5㎛에 비해 두꺼운 두께를 갖는 은 도금막을 형성하는 단계를 포함하고, 상기 기판 구조물의 제조 방법은 상기 도전성 패턴에 대해 전자 부품과의 전기적 연결을 위한 와이어 본딩 공정을 수행하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제1 도금막을 형성하는 단계는 상기 도전성 패턴에 대해 5㎛ 이하의 두께를 갖는 은 도금막을 형성하는 단계를 포함하고, 상기 기판 구조물의 제조 방법은 상기 도전성 패턴에 대해 전자 부품의 실장을 위한 솔더링 공정을 수행하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제1 도금막을 형성하는 단계는 상기 도전성 패턴에 무전해 환원 도금법으로 5㎛에 비해 두꺼운 두께를 갖는 도금막을 형성하는 단계 및 상기 도전성 패턴에 침지치환도금법으로 5㎛ 이하의 두께를 갖는 도금막을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제1 도금막을 형성하는 단계는 상기 도전성 패턴에 5㎛에 비해 두꺼운 두께를 갖는 도금막을 형성하는 단계 및 상기 도전성 패턴에 5㎛ 이하의 두께를 갖는 도금막을 형성하는 단계를 포함하되, 상기 5㎛에 비해 두꺼운 두께를 갖는 도금막을 형성하는 단계는 상기 5㎛ 이하의 두께를 갖는 도금막을 형성하는 단계에 비해 동일한 도금법을 사용하되 도금 공정 시간을 길게하여 이루어질 수 있다.
본 발명의 실시예에 따르면, 상기 제1 도금막을 형성하는 단계는 상기 도전성 패턴에 대해 무전해 환원 도금법으로 은 도금막을 형성하는 단계를 포함하되, 상기 무전해 환원 도금법은 금속은의 소스(source)로서 질산은, 환원제로서 롯쉘염, 착화제로서 에틸렌다이아민테트라아세트산(ethylenediaminetetraacetic acid:EDTA), 그리고 안정제로서 3-요오드티로신(3-iodotyrosine)을 포함하는 도금액을 사용할 수 있다.
본 발명에 따른 기판 구조물은 인쇄회로기판의 회로 패턴으로 사용되는 도전성 패턴의 부식 및 변색을 방지할 수 있어, 도전성 패턴에 대한 솔더링 및 와이어 본딩 특성을 향상시킬 수 있다.
본 발명에 따른 기판 구조물은 인쇄회로기판의 회로 패턴으로 사용되는 도전성 패턴의 부식 및 변색을 방지하는 은 도금막의 두께를 충분히 두껍게 할 수 있어, 도전성 패턴에 대한 솔더링 및 와이어 본딩 특성을 향상시킬 수 있다. 특히, 본 발명의 실시예에 따른 기판 구조물은 대략 5㎛ 이상의 두께가 요구되는 본딩 와이어 공정에서 상기 은 도금막의 두께를 효과적으로 5㎛ 이상 두께를 갖도록 할 수 있어, 와이어 본딩 특성을 향상시킬 수 있다.
본 발명에 따른 회로 기판의 제조 방법은 인쇄회로기판의 회로 패턴으로 사용되는 도전성 패턴 상에 솔더링 및 본딩 와이어 특성을 위한 도금막의 부식 및 변색을 방지할 수 있어, 추후 솔더링 및 본딩 와이어 공정 특성을 향상시킬 수 있다.
본 발명에 따른 회로 기판의 제조 방법은 도전성 패턴 상에 무전해 환원 도금 공정을 이용하여 원하는 두께의 은 도금막을 효과적으로 형성시킬 수 있어, 와이어 본딩 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 기판 구조물의 기술을 적용하기 위한 회로기판의 일 형태를 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 기판 구조물을 보여주는 측면도이다.
도 3은 도 2에 도시된 도전성 패턴 및 도금막 부분을 확대한 확대도이다.
도 4는 본 발명의 실시예에 따른 회로 기판의 제조 방법을 보여주는 순서도이다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 회로 기판의 제조 과정을 설명하기 위한 도면들이다.
도 6은 본 발명의 다양한 구체적인 실시예들에 대한 테스트 결과들을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 기판 구조물을 보여주는 측면도이다.
도 3은 도 2에 도시된 도전성 패턴 및 도금막 부분을 확대한 확대도이다.
도 4는 본 발명의 실시예에 따른 회로 기판의 제조 방법을 보여주는 순서도이다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 회로 기판의 제조 과정을 설명하기 위한 도면들이다.
도 6은 본 발명의 다양한 구체적인 실시예들에 대한 테스트 결과들을 보여주는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다
본 명세서에서 사용된 용어들은 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 단계는 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 기판은 하나 이상의 다른 구성요소, 단계, 동작 및/또는 기판의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 기판 및 도전성 패턴의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 첨부된 도면들을 참조하여, 본 발명의 실시예에 따른 기판 구조물 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 기판 구조물의 기술을 적용하기 위한 회로기판의 일 형태를 보여주는 도면이다. 도 1을 참조하면, 본 발명의 실시예에 따른 기판 구조물의 기술을 적용하기 위한 회로기판(100)은 고밀도 인쇄회로기판일 수 있다. 예컨대, 상기 고밀도 인쇄회로기판은 소정의 도전성 패턴(116)이 형성된 인쇄회로기판(printed circuit board:110)을 포함할 수 있다. 상기 도전성 패턴(116)은 전자 부품(미도시됨)이 실장되는 제1 패턴(116a) 및 반도체와의 와이어 본딩(wire bonding)을 위한 제2 패턴(116b)을 포함할 수 있다. 상기 제1 패턴(116a)은 반도체 집적회로 칩(IC) 또는 다양한 종류의 수동 소자들의 실장을 위해, 솔더링(soldering) 공정이 수행되는 회로 패턴일 수 있다. 이와 달리, 상기 제2 패턴(116b)은 상기 전자 부품 또는 기타 다양한 종류의 반도체와의 전기적 연결을 위한 본딩 와이어(미도시됨)가 접합되는 회로 패턴일 수 있다.
도 2는 본 발명의 실시예에 따른 기판 구조물을 보여주는 측면도이고, 도 3은 도 2에 도시된 도전성 패턴 및 도금막 부분을 확대한 확대도이다. 도 1 내지 도 3을 참조하면, 본 발명의 실시예에 따른 기판 구조물(100)은 도전성 패턴(116)을 앞서 도 1을 참조하여 설명한 회로 기판(110)을 포함하는 구조물일 수 있다. 상기 기판 구조물(100)은 상기 회로 기판(110) 및 상기 회로 기판(110)의 도전성 패턴(116) 상에 형성된 도금막(120)을 포함할 수 있다.
상기 회로 기판(110)은 베이스 기판(112), 상기 베이스 기판(112)의 회로 패턴 형성 영역이 노출되도록 상기 베이스 기판(112)을 덮는 레지스트 패턴(114), 그리고 상기 레지스트 패턴(114)에 의해 선택적으로 노출된 상기 베이스 기판(112) 영역에 형성된 상기 도전성 패턴(116)을 포함할 수 있다.
상기 베이스 기판(112)은 상기 회로 기판(110)의 제조를 위한 기초물(base)일 수 있다. 상기 베이스 기판(112)은 인쇄회로기판의 제조를 위한 절연 기판을 포함할 수 있다. 상기 베이스 기판(112)은 수지(resin) 재질로 이루어진 절연 기판을 포함할 수 있다. 상기 레지스트 패턴(114)은 포토 솔더 레지스트(Photo Solder Resist:PSR)로 이루어진 막일 수 있다. 그리고, 상기 도전성 패턴(116)은 앞서 도 1을 참조하여 설명한 바와 같이, 제1 패턴(116a) 및 제2 패턴(116b)을 포함할 수 있다. 상기 제1 및 제2 패턴들(116a, 116b)은 구리 도금 공정을 수행하여 형성된 구리 도금막일 수 있다. 이와 같은 상기 제1 및 제2 패턴들(116a, 116b)은 상기 기판 구조물(100)의 회로 배선으로 사용될 수 있다.
상기 도금막(120)은 상기 레지스트 패턴(114)에 의해 선택적으로 노출되는 상기 도전성 패턴(116)의 표면을 덮을 수 있다. 일 예로서, 상기 도금막(120)은 상기 도전성 패턴(116) 상에 차례로 형성된 제1 도금막(122) 및 제2 도금막(124)을 포함할 수 있다.
상기 제1 도금막(122)은 상기 도전성 패턴(116)을 덮어, 상기 도전성 패턴(116)의 솔더링 또는 본딩 와이어 특성을 향상시킬 수 있다. 일 예로서, 상기 제1 도금막(122)으로는 은(Ag)을 포함하는 은 도금막일 수 있다. 상기 제1 도금막(122)은 순수한 은으로만 이루어진 은 도금막일 수 있다. 또는, 상기 제1 도금막(122)은 은 및 기타 금속으로 이루어진 은합금 도금막일 수 있다. 상기 제1 도금막(122)이 은 합금인 경우, 상기 제1 도금막(122)은 대략 99.000wt% 내지 99.999wt%의 은, 그리고 대략 0.001wt% 내지 1.0wt%의 셀레늄(Se) 및 납(Pb) 중 적어도 어느 하나의 금속으로 구성될 수 있다. 이와 같은 은 합금으로 구성된 상기 제1 도금막(122)은 모세관 현상에 의해 솔더링 특성이 개선되고, 형성된 은 입자를 미세화하여 솔더링 및 와이어 본딩 특성을 향상시킬 수 있다.
또한, 상기 제1 도금막(122)은 대략 0.05㎛에 비해 두꺼운 두께를 가질 수 있다. 상기 제1 도금막(122)의 두께가 0.05㎛에 비해 얇은 경우, 도금 공정상 도금막의 두께 제어가 매우 어려워지고, 추후 제1 도금막(122)에 대해 수행되어질 솔더링 및 와이어 본딩 공정의 특성이 저하된다.
상기 제2 도금막(124)은 상기 제1 도금막(122)을 덮어, 상기 제1 도금막(124)의 부식 및 변색 등을 방지할 수 있다. 일 예로서, 상기 제2 도금막(124)으로는 팔라듐(Pd)을 포함하는 팔라듐 도금막일 수 있다. 상기 제2 도금막(124)은 순수한 팔라듐으로만 이루어진 팔라듐 도금막일 수 있다. 또는, 상기 제2 도금막(124)은 팔라듐 및 기타 금속으로 이루어진 팔라듐 합금 도금막일 수 있다. 상기 제2 도금막(124)이 팔라듐 합금으로 이루어진 경우, 상기 제2 도금막(124)은 대략 92.0wt% 내지 99.9wt%의 팔라듐(Pd), 그리고 대략 0.1wt% 내지 8.0wt%의 인(P) 및 붕소(B) 중 적어도 어느 하나의 금속으로 구성될 수 있다.
또한, 상기 제2 도금막(124)은 대략 0.005㎛ 내지 2.000㎛의 두께를 가질 수 있다. 상기 제2 도금막(124)의 두께가 0.005㎛에 비해 얇은 경우, 상기 제2 도금막(124)의 두께가 상대적으로 너무 얇아 상기 제1 도금막(122)의 변색 방지 기능이 현저히 떨어질 수 있다. 이와 달리, 상기 제2 도금막(124)의 두께가 2.000㎛에 비해 두꺼워지더라도 납땜성 향상이나 변색 방지 효과는 미비하게 향상되거나 거의 향상되지 않았다. 이에 따라, 제2 도금막(124)의 두께는 2.000㎛ 이하로 조절하는 것이, 불필요한 도금막의 두께 증가로 인한 제작 비용 증가를 방지할 수 있다.
또한, 상기 기판 구조물(100)은 상기 도금막(120)을 덮는 피막(130)을 더 포함할 수 있다. 상기 피막(130)은 상기 도금막(120)의 보호를 위해 제공될 수 있다. 상기 피막(130)으로는 유기 피막이 사용될 수 있다.
한편, 상기 제1 도금막(122)은 다공 구조를 가지어, 상기 제2 도금막(124)과의 접합력을 증가시킬 수 있다. 예컨대, 도 3에 도시된 바와 같이, 상기 제1 도금막(122)은 다공 구조 또는 요철 구조를 가질 수 있다. 이 경우, 상기 제1 도금막(122)은 외부를 향해 복수의 돌기들이 돌출된 형상을 갖는 구조를 가질 수 있다. 이에 따라, 상기 제1 도금막(122) 상에 후속 도금 공정을 통해 형성된 상기 제2 도금막(124)은 상기 다공 구조에 의해, 상기 제1 도금막(122)의 다공 구조 사이를 채우면서 형성될 수 있다. 이에 따라, 상기 제1 도금막(122)과 상기 제2 도금막(124)은 서로 조밀한 접합 구조를 이루게 되므로, 접합력이 향상될 수 있다.
또한, 상기 제1 패턴(116a) 상에 형성되는 제1 도금막(이하, 솔더링 도금막:122a)은 상기 제2 패턴(116b) 상에 형성되는 제1 도금막(이하, 본딩 와이어 도금막:122b)과 상이한 두께를 가질 수 있다. 예컨대, 상기 본딩 와이어 도금막(122b)은 상기 솔더링 도금막(122a)에 비해, 두꺼운 두께를 가질 수 있다. 보다 구체적으로, 상기 본딩 와이어 도금막(122b)은 대략 5㎛에 비해 두꺼운 두께를 가지고, 상기 솔더링 도금막(122a)은 대략 5㎛ 이하의 두께를 가질 수 있다. 이 경우, 상기 본딩 와이어 도금막(122b)은 추후 상기 제2 패턴(116b) 상에 수행되는 본딩 와이어 공정시, 와이어 본딩 특성을 향상시킬 수 있다.
상기와 같은 도금막의 두께 조절을 위해, 상기 본딩 와이어 도금막(122b)은 무전해 환원 도금 방법에 의해 형성될 수 있다. 상기 무전해 환원 도금 방법을 이용하여 상기 제1 도금막(122)을 형성하는 경우, 상기 침지 치환 도금 방법에 비해, 상기 제1 도금막(122)의 두께를 두껍게할 수 있다. 상기와 같은 도금막 형성을 위한 구체적인 방법들은 후술한다.
상술한 바와 같이, 본 발명의 실시예에 따른 기판 구조물(100)은 회로 기판(110)의 도전성 패턴(116) 상에 솔더링 및 본딩 와이어 특성을 위한 도금막의 부식 및 변색을 방지하기 위한 도금막(120)을 효과적으로 형성할 수 있다. 이에 따라, 본 발명에 따른 기판 구조물은 인쇄회로기판의 회로 패턴을 사용되는 도전성 패턴의 부식 및 변색을 방지할 수 있어, 도전성 패턴에 대한 솔더링 및 본딩 와이어 특성을 향상시킬 수 있다.
또한, 본 발명의 실시예에 따른 기판 구조물(100)은 회로 기판(110)의 도전성 패턴(116) 상에 상기 도전성 패턴(116)의 솔더링 및 와이어 본딩 특성을 향상시키기 위한 은 도금막(즉, 제1 도금막:122)을 무전해 환원 도금 방법으로 형성할 수 있다. 이 경우, 상기 은 도금막의 두께를 원하는 두께로 충분히 두껍게 형성할 수 있다. 이에 따라, 본 발명에 따른 기판 구조물은 인쇄회로기판의 회로 패턴으로 사용되는 도전성 패턴의 부식 및 변색을 방지하는 은 도금막의 두께를 충분히 두껍게 할 수 있어, 도전성 패턴에 대한 솔더링 및 본딩 와이어 특성을 향상시킬 수 있다. 특히, 본 발명의 실시예에 따른 기판 구조물은 대략 5㎛ 이상의 두께가 요구되는 본딩 와이어 공정에서 상기 은 도금막의 두께를 효과적으로 5㎛ 이상 두께를 갖도록 할 수 있어, 본딩 와이어 공정 특성을 향상시킬 수 있다.
계속해서, 본 발명의 실시예에 따른 회로 기판의 제조 방법에 대해 상세히 설명한다. 여기서, 앞서 살펴본 본 발명의 실시예에 따른 회로 기판(100)에 대해 중복되는 내용은 생략하거나 간소화될 수 있다.
도 4는 본 발명의 실시예에 따른 회로 기판의 제조 방법을 보여주는 순서도이고, 도 5a 내지 도 5d는 본 발명의 실시예에 따른 회로 기판의 제조 과정을 설명하기 위한 도면들이다.
도 4 및 도 5a를 참조하면, 도전성 패턴(114)을 갖는 회로 기판(110)을 준비할 수 있다(S110). 예컨대, 베이스 기판(112)을 준비할 수 있다. 상기 베이스 기판(112)으로는 인쇄회로기판의 제조를 위한 절연 기판이 사용될 수 있다. 일 예로서, 상기 베이스 기판(112)으로는 수지(resin) 재질로 이루어진 기판이 사용될 수 있다.
상기 베이스 기판(112) 상에 도전성 패턴(116)을 형성할 수 있다. 상기 도전성 패턴(116)을 형성하는 단계는 포토 리소그래피 공정(photo lithography process)을 이용하여 수행될 수 있다. 일 예로서, 상기 도전성 패턴(116)을 형성하는 단계는 상기 베이스 기판(112) 상에 베이스 기판(112)의 패턴 형성 영역을 선택적으로 노출시키는 레지스트 패턴(114)을 형성하는 단계 및 상기 레지스트 패턴(114)을 도금 방지막으로 사용하여 상기 베이스 기판(116)의 패턴 형성 영역 상에 도금막을 형성하는 단계를 포함할 수 있다. 이때, 상기 레지스트 패턴(114)으로는 포토 솔더 레지스트(photo solder resist:PSR)가 사용되고, 상기 도금막으로는 구리(Cu)를 포함하는 금속막이 사용될 수 있다. 이에 따라, 상기 베이스 기판(112)의 패턴 형성 영역 상에는 구리 금속 패턴이 형성될 수 있다.
한편, 상기 베이스 기판(112) 상에 형성된 상기 도전성 패턴(116)은 제1 패턴(116a) 및 제2 패턴(116b)을 포함할 수 있다. 상기 제1 패턴(116a)은 추후 솔더링(soldering) 공정이 수행되는 구리 패턴일 수 있다. 상기 제2 패턴(116b)은 추후 와이어 본딩(wirebonding) 공정이 수행되는 구리 패턴이 수 있다.
상기와 같은 공정들을 통해, 베이스 기판(112), 상기 베이스 기판(112) 상에 형성된 도전성 패턴(114), 그리고 상기 도전성 패턴(114)을 선택적으로 노출시키는 레지스트 패턴(116)을 구비하는 회로 기판(110)이 제조될 수 있다.
도 4 및 도 5b를 참조하면, 도전성 패턴(116) 상에 제1 도금막(122)을 형성할 수 있다(S120). 상기 제1 도금막(122)을 형성하는 단계는 베이스 기판(110)의 레지스트 패턴(116)을 도금 방지막으로 하여, 상기 레지스트 패턴(116)에 의해 선택적으로 노출되는 도전성 패턴(116) 상에 도금막을 형성하는 단계를 포함할 수 있다. 상기 제1 도금막(122)을 형성하는 단계는 상기 도전성 패턴(116) 상에 은(Ag) 도금막을 형성하는 단계를 포함할 수 있다.
상기 은(Ag) 도금막을 형성하는 단계는 다양한 종류의 도금 공법이 사용될 수 있다. 일 예로서, 상기 은 도금막을 형성하는 단계는 침지치환도금방법을 이용하여 수행될 수 있다. 보다 구체적으로, 상기 은 도금막을 형성하는 단계는 상기 회로 기판(110)을 산 탈지하는 단계, 상기 도전성 패턴(116) 표면의 산화물을 제거하는 단계, 그리고 상기 회로 기판(110)을 치환형 은 도금액에 침적하는 단계를 포함할 수 있다. 상기 회로 기판(110)을 산 탈지하는 단계는 대략 40℃ 내지 50℃의 온도 분위기에서, 대략 2분 내지 4분의 시간 동안 수행될 수 있다.
여기서, 상기 도전성 패턴(116) 표면의 산화물을 제거하는 단계는 상기 도전성 패턴(116)에 대해 대략 0.5㎛의 식각 두께를 타겟 두께로 하는 식각 공정 및 후속 공정인 수세 공정을 차례로 수행하는 단계를 포함할 수 있다. 그리고, 상기 회로 기판(110)을 치환형 은 도금액에 침적하는 단계는 상기 치환형 은 도금액의 온도를 45℃ 내지 55℃로 조절하고, 상기 회로 기판(110)을 상기 치환형 은 도금액에 대략 9초 내지 60분 동안 침지시켜 이루어질 수 있다. 이에 따라, 상기 도전성 패턴(116) 상에는 다공성을 갖는 은 도금막이 형성될 수 있으며, 이때 그 반응식은 아래와 같다.
반응식(1)
Cu(고체) + Ag(액체) → Cu(액체) + Ag(고체)
상기와 같은 반응식(1)에 의해, 상기 도전성 패턴(116) 상에는 다공성 은 도금막인 제1 도금막(122)이 형성될 수 있다. 이때, 상기 제1 도금막(122)의 두께는 대략 0.05㎛ 내지 5㎛로 조절될 수 있다. 상기 제1 도금막(122)의 두께가 0.05㎛에 비해 얇은 경우, 도금 공정상 도금막의 두께 제어가 매우 어려워지고, 추후 제1 도금막(122)에 대해 수행되어질 솔더링 및 와이어 본딩 공정의 특성이 저하된다.
다른 예로서, 상기 은 도금막을 형성하는 단계는 무전해 환원 도금 방법을 이용하여 수행될 수 있다. 보다 구체적으로, 상기 은 도금막을 형성하는 단계는 앞서 살펴본 침지 치환 도금 방법에 비해, 아래와 같은 반응식(2)에 의해, 무전해 환원 도금액 중의 금속 이온이 금속으로 환원되어 도금되는 반응 메카니즘을 가질 수 있다.
반응식(2)
양이온의 양극 반응 : Mn+ + ne → M
환원제의 음극 반응 : R → O + ne
상기와 같은 방법에 의해, 상기 도전성 패턴(116) 상에는 제1 도금막(122)이 형성될 수 있다. 여기서, 상기와 같은 무전해 환원 도금 방법을 이용하여 상기 제1 도금막(122)을 형성하는 경우, 상기 침지 치환 도금 방법에 비해, 상기 제1 도금막(122)의 두께를 두껍게할 수 있는 장점이 있다. 예컨대, 상기 무전해 환원 도금 방법을 이용하는 경우, 상기 제1 도금막(122)의 두께를 대략 5㎛ 이상으로 증가시킬 수 있다. 이와 같이, 5㎛에 비해 두꺼운 두께를 갖는 제1 도금막(122)에 의해, 추후 솔더링 공정시의 와이어 본딩 공정 특성을 향상시킬 수 있다.
다만, 상기와 같은 무전해 환원 도금 방법을 위해 사용되는 무전해 환원 도금액은 도금액 내에 금속 이온와 환원제가 함께 존재하므로, 상대적으로 용액 안정성이 낮아 도금액의 수명이 단출될 우려가 있다. 이를 방지하기 위해서는 안정제와 같은 기능성 첨가제의 선정이 중요할 수 있다. 예컨대, 상기 무전해 환원 은 도금액은 금속은(Ag source), 환원제, 착화제, 안정제, 완충제, 그리고 습윤제를 포함할 수 있다. 여기서, 상기 환원제로는 포르말린(formalin), 덱스트로즈(destrose), 롯쉘염(Rochelle salt), 글리옥살(glyoxal), 히드라진 설페이트(hydrazine sulfate), 디메틸아민 보란(Dimethylamine boran:DMAB), 그리고 트리에탄올아민(triethanolamin) 중 적어도 어느 하나가 사용될 수 있다. 상기 무전해 환원 도금액의 일 예로서, 상기 금속은의 소스(source)로서 질산은을 사용하고, 환원제로 롯쉘염을 사용하고, 착화제로서 에틸렌다이아민테트라아세트산(ethylenediaminetetraacetic acid:EDTA)를 사용하고, 안정제로서 3-요오드티로신(3-iodotyrosine)을 사용하여, 상기와 같은 무전해 환원 은 도금액의 물성을 만족시키고, 용액의 수명을 증가시킬 수 있었다.
한편, 상기와 같은 제1 도금막(122)은 순수한 은(Ag)을 사용하여 형성될 수 있지만, 추후 솔더링 특성을 개선하기 위해서는 은을 포함하는 합금으로 상기 제1 도금막(122)을 형성하는 것이 바람직할 수 있다. 순수한 은 도금만으로도 적정 두께를 유지하면 우수한 솔더링 및 와이어 본딩 특성을 제공할 수 있으나, 셀레늄(Se) 또는 납(Pb) 등을 포함하는 은합금을 이용하여 상기 제1 도금막(122)을 형성하는 경우, 모세관 현상에 의해 솔더링 특성이 개선되고, 형성된 은 입자를 미세화하여 솔더링 및 와이어 본딩 특성을 향상시킬 수 있다. 상기 제1 도금막(122)을 은 합금으로 형성하는 경우, 상기 은 합금은 대략 99.000 내지 99.999 중량%의 은, 그리고 대략 0.001 내지 1.000 중량%의 셀레늄(Se) 및 납(Pb) 중 적어도 어느 하나의 금속으로 구성될 수 있다.
또한, 앞서 살펴본 바와 같이, 제1 도금막(122)의 형성 방법으로는 침지치환 도금 방법 및 무전해 환원 도금 방법 등 다양한 방법들이 있을 수 있으며, 상기 제1 도금막(122)은 이러한 방법들을 선택적으로 수행함으로써, 형성될 수 있다. 예컨대, 앞서 살펴본 바와 같이, 상기 제1 도금막(122)은 솔더링 특성 관점에서는 대략 5㎛에 비해 얇은 두께를 갖도록 형성되는 것이 바람직하며, 와이어 본딩 특성 관점에서는 대략 5㎛에 비해 두꺼운 두께를 갖도록 형성되는 것이 바람직할 수 있다. 이를 고려하면, 상기 제1 도금막(122) 중 상대적으로 높은 솔더링 특성이 요구되는 부분에서는 상대적으로 침지치환 도금 방법으로 도금막을 형성하는 것이 유리할 수 있고, 상기 제1 도금막(122) 중 상대적으로 높은 와이어 본딩 특성이 요구되는 부분에서는 상대적으로 무전해 환원 도금 방법으로 도금막을 형성하는 것이 유리할 수 있다. 이와 같은 이종 복합 도금 방법을 적용하는 경우, 상대적으로 얇은 두께의 도금막 형성이 적용되는 도전성 패턴 이외의 도전성 패턴을 마스킹(masking) 처리하여 비노출시킨 상태에서, 회로 기판(110)에 대해 침지치환 도금방법으로 도금막을 형성하고, 상대적으로 두꺼운 두께의 도금막 형성이 적용되는 도전성 패턴 이외의 도전성 패턴을 마스킹 처리하여 비노출시킨 상태에서, 회로 기판(110)에 대해 무전해 환원 도금 방법으로 도금막을 형성할 수 있다.
또는, 상기와 같은 이종 복합 도금 방법이 아닌, 단일 도금 방법을 적용하되, 상대적으로 높은 솔더링 특성이 요구되는 도전성 패턴에 형성되는 제1 도금막(122)의 형성 공정 시간에 비해, 상대적으로 높은 와이어 본딩 특성이 요구되는 도전성 패턴에 형성되는 제1 도금막(122)의 형성 공정 시간을 증가시킴으로써, 상기와 같이, 도전성 패턴 상에 상이한 두께의 상기 제1 도금막(122)을 형성할 수도 있다.
도 4 및 도 5c를 참조하면, 제1 도금막(122) 상에 제2 도금막(124)을 형성할 수 있다(S130). 상기 제2 도금막(124)을 형성하는 단계는 회로 기판(110)의 레지스트 패턴(116)을 도금 방지막으로 하여, 상기 레지스트 패턴(116)에 의해 선택적으로 노출되는 도전성 패턴(116) 상에 도금막을 형성하는 단계를 포함할 수 있다. 상기 제2 도금막(124)을 형성하는 단계는 제1 도금막(122)이 형성된 도전성 패턴(116) 상에 팔라듐(Pd) 도금막을 형성하는 단계를 포함할 수 있다.
일 예로서, 상기 팔라듐(Pd) 도금막을 형성하는 단계는 치환 반응을 이용하는 침적 도금법을 이용하여 수행될 수 있다. 보다 구체적으로, 상기 팔라듐 도금막을 형성하는 단계는 상기 제1 도금막(122)에 대해 수세 공정을 수행한 후, 치환형 팔라듐 도금액에 상기 회로 기판(110)을 침지하여, 이온화 경향 차이에 따른 치환 도금 방식으로 은 도금막 상에 팔라듐 도금막을 형성할 수 있다. 이때, 상기 팔라듐 도금액의 온도는 대략 30℃ 내지 60℃이고, 도금 공정 시간은 대략 30초 내지 20분으로 조절될 수 있다. 여기서, 상기 팔라듐 도금막은 다공성을 갖는 상기 제1 도금막(122)의 공간부를 채워가는 방식으로 형성될 수 있다. 이에 따라, 상기 제1 도금막(122) 상에는 상기 제1 도금막(122)과의 접합력이 매우 증가시킬 수 있는 조밀 구조를 이루면서 제2 도금막(124)이 형성될 수 있으며, 이때의 반응식은 아래와 같다.
반응식(3)
Cu(고체) + Pd(액체) → Cu(액체) + Pd(고체)
상기와 같은 공정을 통해, 레지스트 패턴(114)에 의해 선택적으로 노출되는 도전성 패턴(114) 상에는 제1 도금막(122) 및 제2 도금막(124)으로 이루어진 도금막(120)이 형성될 수 있다.
여기서, 상기 제2 도금막 형성 공정은 은 도금막인 제1 도금막(122)의 입자 사이에 형성된 팔라듐 도금막의 입자가 베리어(barrier) 역할을 하기 때문에, 단독 은 도금시에 발생되는 마이그레이션(migraion)을 방지할 수 있다. 또한, 상기 제2 도금막(124)은 은 금속의 특성상 제1 도금막(122)이 공기 중의 아황산가스나 습기 등에 의해 변색 또는 산화되어 추후 솔더링 및 와이어 본딩 특성을 저하되는 것을 방지할 수 있다.
한편, 상기와 같은 제2 도금막(124)은 순수한 팔라듐(Pd)을 사용하여 형성될 수 있지만, 팔라듐을 포함하는 합금으로 상기 제2 도금막(124)을 형성하는 것이 바람직할 수 있다. 팔라듐 합금으로 상기 제2 도금막(124)을 형성하는 경우, 상기 제2 도금막(124)은 대략 92.0wt% 내지 99.9wt%의 팔라듐(Pd), 그리고 대략 0.1wt% 내지 8.0wt%의 인(P) 및 붕소(B) 중 적어도 어느 하나의 금속으로 구성될 수 있다.
또한, 상기 제2 도금막(124)의 두께가 대략 0.005㎛ 내지 2.000㎛로 조절되도록, 상기 제2 도금막(124)이 형성될 수 있다. 상기 제2 도금막(124)의 두께가 0.005㎛에 비해 얇은 경우, 상기 제2 도금막(124)의 두께가 상대적으로 너무 얇아 상기 제1 도금막(122)의 변색 방지 기능이 현저히 떨어질 수 있다. 이와 달리, 상기 제2 도금막(124)의 두께가 2.000㎛에 비해 두꺼워지더라도 납땜성 향상이나 변색 방지 효과는 미비하게 향상되거나 거의 향상되지 않았다. 이에 따라, 제2 도금막(124)의 두께는 2.000㎛ 이하로 조절하는 것이, 불필요한 도금막의 두께 증가로 인한 제작 비용 증가를 방지할 수 있다.
상술한 실시예에서는 치환 반응에 의한 침적 도금 방법으로 제2 도금막(124)을 형성하는 것을 예로 들어 설명하였으나, 상기 제2 도금막(124)은 다양한 도금 방법으로 형성될 수 있다. 예컨대, 상기 제2 도금막(124)은 차아인산소다 또는 붕산염 등을 환원제로 사용하는 환원 반응을 이용하여, 팔라듐-인(Pd-P) 또는 팔라듐-붕소(Pd-B)의 팔라듐 합금을 형성하는 무전해 환원 도금법을 사용하여 형성될 수 있다.
도 4 및 도 5d를 참조하면, 도금막(120) 상에 피막(130)을 형성할 수 있다(S140). 상기 피막(130)을 형성하는 단계는 제1 및 제2 도금막들(122, 124)의 보호를 위해 실시되는 공정일 수 있다. 예컨대, 상기 피막(130)을 형성하는 단계는 레지스트 패턴(114)에 의해 노출되는 상기 도금막(120)의 상기 제2 도금막(124)을 덮도록, 상기 제2 도금막(124) 표면에 유기 피막을 형성하는 단계를 포함할 수 있다. 상기와 같은 피막(130) 형성 공정의 실시는 선택적으로 수행할 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 회로 기판의 제조 방법은 베이스 기판(112) 상에 회로 패턴으로 사용되는 도전성 패턴(116)을 형성하여 회로 기판(110)을 제조하고, 상기 도전성 패턴(116)에 제1 도금막(122)을 형성한 후, 상기 제1 도금막(124) 상에 상기 제1 도금막(122)의 부식 및 변색을 방지하기 위한 팔라듐 도금막인 제2 도금막(124)을 형성할 수 있다. 이에 따라, 본 발명에 따른 회로 기판의 제조 방법은 인쇄회로기판의 회로 패턴으로 사용되는 도전성 패턴 상에 솔더링 및 본딩 와이어 특성을 위한 도금막의 부식 및 변색을 방지할 수 있어, 추후 솔더링 및 본딩 와이어 공정 특성을 향상시킬 수 있다.
또한, 본 발명의 실시예에 따른 회로 기판의 제조 방법은 도전성 패턴(116)을 갖는 회로 기판(110)을 제조한 후, 상기 도전성 패턴(116) 상에 무전해 환원 도금 공정을 이용하여 은 도금막을 형성할 수 있다. 특히, 상기 무전해 환원 도금 공정을 이용하여 은 도금막을 형성하는 경우, 상기 은 도금막의 두께를 효과적으로 두껍게 형성시킬 수 있어, 상대적으로 두꺼운 두께의 은 도금막이 요구되는 본딩 와이어의 접착 특성을 향상시킬 수 있다. 이에 따라, 본 발명에 따른 회로 기판의 제조 방법은 도전성 패턴 상에 무전해 환원 도금 공정을 이용하여 원하는 두께의 은 도금막을 효과적으로 형성시킬 수 있어, 본딩 와이어 특성을 향상시킬 수 있다.
이하, 본 발명의 구체적인 실시예들에 의한 도금막과 종래의 도금막을 비교 실험 결과, 그리고 본 발명의 기술이 적용한 결과물에 대한 특성 테스트 결과에 대해 상세히 설명한다.
전처리 공정
솔더볼(Solder ball)과 용접성이 요구되는 인쇄회로기판(경성 인쇄회로기판, 크기 400x505㎜, 두께 0.2±0.02㎜, 구리층 두께 12㎛)의 솔더링부를 제외한 부분에 포토 솔더 레지스트층(다이요잉크, 상품명: AS-303)을 형성하고, 45℃ 온도에서 3분간 탈지(와이엠티사의 SAC 161H 사용)하며, 구리층의 산화물 제거를 위해 0.5 내지 1.0㎛ 정도 에칭(와이엠티사의 CPA-1140 사용)한다.
이후, 인쇄회로기판에 치환 또는 환원도금을 통해 은 또는 은합금으로 다공성의 은 도금층을 형성한다. 치환 은 도금공정은 예비 침지처리, 치환 은 본조처리의 단계를 거쳐 실시하였고, 예비침지는 치환 은 예비 침지액을 사용하여 상온에서 1분간 침지하여 처리하였다.
실시예 1
전처리 공정을 마친 고밀도 인쇄회로 기판을 치환형 은 도금액에 침적하여 50℃의 온도에서 1분간 도금하여 은도금 0.1㎛을 형성시킨 후 치환형 팔라듐 도금액에 침적하여 50℃의 온도에서 1분간 도금하여 팔라듐도금 0.01㎛을 갖는 은-팔라듐 도금층을 형성한다.
실시예 2
은도금 시간을 3분으로 하여 은도금을 0.3㎛ 두께로 형성하는 것을 제외하고는 실시예 1과 동일한 방법으로 은-팔라듐 도금층을 형성한다.
실시예 3
은도금 시간을 10분으로 하여 은도금을 1.0㎛ 두께로 형성하는 것을 제외하고는 실시예 1과 동일한 방법으로 은-팔라듐 도금층을 형성한다.
실시예 4
은도금 시간을 20분으로 하여 은도금을 2.0㎛ 두께로 형성하는 것을 제외하고는 실시예 1과 동일한 방법으로 은-팔라듐 도금층을 형성한다.
실시예 5
은도금 시간을 30초로 하여 은도금을 0.05㎛ 두께로 형성하는 것을 제외하고는 실시예 1과 동일한 방법으로 은-팔라듐 도금층을 형성한다.
실시예 6
은도금 시간을 3분으로 하여 은도금을 0.3㎛ 두께로 형성하고, 팔라듐도금 시간을 7분으로 하여 팔라듐도금을 0.07㎛ 두께로 형성하는 것을 제외하고는 실시예 1과 동일한 방법으로 은-팔라듐 도금층을 형성한다.
실시예 7
은도금 시간을 10분으로 하여 은도금을 1.0㎛ 두께로 형성하고, 팔라듐도금 시간을 7분으로 하여 팔라듐도금을 0.07㎛ 두께로 형성하는 것을 제외하고는 실시예 1과 동일한 방법으로 은-팔라듐 도금층을 형성한다.
실시예 8
은도금 시간을 20분으로 하여 은도금을 2.0㎛ 두께로 형성하고, 팔라듐도금 시간을 10분으로 하여 팔라듐도금을 0.1㎛ 두께로 형성하는 것을 제외하고는 실시예 1과 동일한 방법으로 은-팔라듐 도금층을 형성한다.
실시예 9
은-셀레늄합금 도금액(와이엠티사의 Galaxy 사용)을 이용하여 50의 온도에서 210초 동안 도금하여 은-셀레늄합금 도금을 0.35㎛ 두께로 형성하는 것을 제외하고는 실시예 1과 동일한 방법으로 은-팔라듐 도금층을 형성한다.
실시예 10
은-셀레늄합금 도금액(와이엠티사의 Galaxy 사용)을 이용하여 50℃의 온도에서 8분 동안 도금하여 은-셀레늄합금 도금을 0.8㎛ 두께로 형성하는 것을 제외하고는 실시예 1과 동일한 방법으로 은-팔라듐 도금층을 형성한다.
실시예 11
전처리 공정을 마친 고밀도 인쇄회로 기판을 치환형 은 도금액에 침적하여 50℃의 온도에서 1분간 도금하여 은도금을 0.1㎛ 두께로 형성한 후, 팔라듐촉매(와이엠티사의 CATA 855 사용)를 팔라듐 농도 25ppm으로 하여 25에서 1분간 침적한 후, 환원형 무전해 팔라듐도금액(와이엠티사의 ELP사용)에 침적하여 40℃의 온도에서 1분간 도금하여 팔라듐 합금도금 0.01㎛ 두께를 갖는 팔라듐-인 도금층을 형성하는 방법으로 은-팔라듐 도금층을 형성한다.
실시예 12
환원형 무전해 팔라듐도금액에 침적하여 50℃에서 1분간 도금하여 팔라듐 합금도금 0.01㎛ 두께를 갖는 팔라듐-붕소 합금도금층을 형성하는 것을 제외하고는 실시예 11과 동일한 방법으로 은-팔라듐 도금층을 형성한다.
실시예 13
은-셀레늄 합금도금액을 이용하여 은합금 도금시간을 5분으로 하여 은-셀레늄합금 도금을 0.5㎛ 두께로 형성하고, 무전해 팔라듐-인 합금 도금액을 이용하여 팔라듐 합금 도금시간을 7분으로 하여 팔라듐-인 합금 도금을 0.07 두께로 형성하여 은-팔라듐 도금층을 형성한다.
실시예 14
은-셀레늄합금 도금액을 이용하여 은 합금 도금시간을 5분으로 하여 은-셀레늄합금 도금을 0.5㎛ 두께로 형성하고, 무전해 팔라듐-붕소 합금 도금액을 이용하여 팔라듐 합금 도금시간을 5분으로 하여 팔라듐-붕소 합금 도금을 0.05㎛ 두께로 형성하여 은-팔라듐 도금층을 형성한다.
실시예 15
실시예 1과 동일한 방법으로 도금층을 형성한 후, 50℃의 후처리 용액에 1분간 침적하여 후처리를 실시하고 건조한다.
실시예 16
은도금을 무전해 환원 은도금 용액을 사용하여 70의 온도에서 5분간 도금하여 은도금을 0.1㎛ 두께로 형성하는 것을 제외하고는 실시예 1과 동일한 방법으로 은-팔라듐 도금층을 형성한다.
실시예 17
은도금을 무전해 환원 은도금 용액을 사용하여 70℃의 온도에서 10분간 도금하여 은도금을 0.2 두께로 형성하고, 환원형 무전해 팔라듐도금액에 침적하여 50 ℃에서 3분간 도금하여 팔라듐 합금도금 0.03㎛ 두께를 갖는 팔라듐-인 합금도금층을 형성한다.
비교예 1
전처리 공정을 마친 인쇄회로기판을 치환형 은 도금액에 침적하여 은 도금층을 0.1㎛ 두께로 형성한다.
비교예 2
전처리 공정을 마친 인쇄회로기판을 팔라듐으로 촉매 처리한 다음, 무전해 니켈도금으로 니켈 91.3중량%와 인 8.7중량%로 조성된 니켈-인 도금층을 4.5㎛ 두께로 형성한 후, 무전해 치환 금도금에 의해 금 도금층을 0.07㎛ 두께로 형성한다.
실험내용
1. 솔더볼 전단 테스트
솔더링 패드부와 솔더볼의 접속 강도를 측정하기 위하여 시편을 테이블에 고정하고, 일정한 하중과 전단높이(75㎛)를 설정하여 볼 전단시험을 수행하면 스타일러스가 범프를 밀어 파괴가 발생하는 값을 측정한다.
평가기준 : 볼 전단 강도가 500gf 초과하면 정상으로 판단
2. 솔더 볼 퍼짐성 테스트
솔더링 패드부 플러스 처리 후 Φ0.3㎜의 볼을 놓고 리플로우기(245℃) 통과 후 솔더 볼의 크기를 측정한다. 솔더 볼이 많이 퍼지면 퍼질수록, 즉, 볼 크기가 커질수록 용접성이 우수하다.
평가기준 : 리플로우 후, 최초의 솔더볼 입자 크기의 3배 이상이면 용접성이 정상인 것으로 판단.
3. 와이어 본딩성 테스트
본딩 와이어와 본딩부의 접착력을 검사하는 것으로서, 와이어 본딩 테스트기를 사용하여 175℃ 온도에서 1시간 동안 열노화(Thermal aging) 후, 본딩이 떨어지기까지의 힘을 표시하였다.
평가기준 : 최소 3gf 이상이고 평균 5gf 이상이면 정상으로 판단.
4. 일렉트로 마이그레이션 테스트
JIS Z 3284에서 규정하고 있는 테스트 쿠폰을 사용하여 항온항습기조 내에 고온, 고습, 내압 실험 환경을 부여하여 1,000시간 유지하면서 저항치의 변화를 검사하여 마이그레이션(migration)을 관찰한다. 시험조건은 상대습도 85%, 온도 85℃, 전압 50볼트 직류전압을 부여하였고 사용된 물은 저항치 10~18MΩ/㎜를 사용하였다.
평가기준 : 도금층에 이온 마이그레이션이 생기면 표면 절연 저항 값이 저하되며, 테스트 쿠폰의 표면절연저항 값이 1x106Ω이하로 떨어지면 마이그레이션이 발생한 것으로 판단.
5. 굴곡균열
시편을 10회 이상 벤딩(bending) 후 시편 표면에 굴곡 균열이 생기지 않는 것을 정상으로 판단.
도 6은 본 발명의 다양한 구체적인 실시예들에 대한 테스트 결과들을 보여주는 도면이다. 도 6에는 상술한 여섯 가지 항목을 테스트 한 결과를 도시하였다.
도 6에 도시된 바와 같이, 본 발명의 실시예들에 의한 은-팔라듐 도금층이 형성된 인쇄회로기판(실시예 1 내지 실시예 17)은 모두 볼 전단강도가 500gf 이상이고, 볼퍼짐성이 모두 0.9㎜Ω 이상이며, 와이어본딩성이 모두 5gr 이상이고, 표면절연저항이 모두 1x106Ω 이상이며, 20회 이상 벤딩시 굴곡균열이 발생하지 않았다. 따라서, 본 발명에 의한 실시예 1내지 실시예 17은 모두 평가기준에 부합하는 양호한 특성을 나타낸다.
이에 반해, 비교예 1은 평가기준에 모두 부합하였지만, 비교예 2는 벤딩실험시 평균 1.6회 만에 굴곡균열이 발생하였다.
이하, 본 발명에 의한 상기 실시예 1과 실시예 13의 은-팔라듐 도금층과 비교예 1의 도금층 특성을 테스트 한 결과이다.
1. 도금 두께 측정
시편의 도금층이 요구 사양에 적합한 두께를 갖고 있는지 여부를 확인하기 위하여 도금 두께 측정기를 사용하여 실시예 1과 실시예 13의 은 도금층과 팔라듐 도금층의 두께를 측정하고, 비교예 1의 도금층 두께를 측정한다.
2. 유공도(Prosity) 테스트
도금 처리된 패키지용 BGA 인쇄회로기판을 질산에 침적시켜 육안상으로 은 도금층 및 팔라듐 도금층의 조직이 부식되어 기공이 발생되는지 여부를 확인한다.
3. 내열성 테스트
리플로우 장비를 이용하여 표 1의 조건으로 3회 통과시킨 후, 도금층이 열에 의해 변색되는지 표면 색상 변화 여부를 관찰한다.
4. 밀착성 테스트
은 도금층 또는 팔라듐 도금층의 표면에 접착테이프를 이용하여 도금층의 박리여부를 확인한다.
5. 내변색성 테스트
도금처리된 고밀도 인쇄회로기판을 5% K2S 용액에 1분간 침적하여 도금층의 변색 여부를 확인한다.
| 테스트 항목 |
규격 |
테스트 내용 |
테스트 결과 | ||
| 실시예1 | 실시예13 | 비교예1 | |||
| 도금두께 | 은 도금층 0.05㎛이상, 팔라듐 도금창 0.005㎛ 이상 | X-ray 두께 측정기를 사용하여 측정 | ○ |
○ |
○ |
| 유공도 | 은 도금층 및 팔라듐 도금층의 부식 및 변색이 없을 것 | 12% 질산을 사용하여 15분 동안 침적 | ○ |
○ |
○ |
| 내열성 | 리플로우 후 은 도금층과 팔라듐 도금층에 변색 등 표면에 이상 없을 것 | IR-리플로우 연속 3회 통과 후 표면관찰 최대온도 245℃ | ○ |
○ |
○ |
| 밀착성 | 도금층의 테이프 시험 후 표면에 박리가 없을 것 | 3M 테이프를 이용, 도금 표면에 부착 후, 떼어내어 표면 관찰 | ○ |
○ |
○ |
| 내변 색성 | 도금층의 변색 시험 후 변색이 없을 것 | 5% K2S 용액에 1분간 침적 | ○ |
○ |
× |
( O : 양호, X : 불량 )
상기 표 1에서와 같이 도금두께, 유공도, 내열성, 밀착성 및 내변색성 테스트에서 본 발명에 의한 실시예 1과 실시예 13은 모두 양호한 것으로 나타났으나, 비교예 1은 5%의 K2S 용액에 침적된 후 도금층 표면이 변색되어 불량으로 판정되었다.
결국, 본 발명은 은 도금단계 및 팔라듐 도금단계를 통해 형성된 은 도금층과 팔라듐 도금층이 혼재되어 형성된 은-팔라듐 도금층은 종래의 치환 은도금이나 무전해 니켈 및 무전해 금도금 등과 같이 솔더링성이 우수하면서도, 치환 은도금의 단점인 산화 및 변색 방지에 탁월한 효과가 있으며, 무전해 니켈 및 무전해 금도금에서와 같은 부품의 떨어짐이나 굴곡, 균열 등의 불량이 발생하지 않았다. 또한, 가장 바람직한 물성을 얻기 위한 도금 공정 시간이 무전해 니켈도금 및 무전해 금도금의 경우 통상 45분 정도인 반면에, 본 발명의 경우 15분 정도 소요되므로 공정시간이 대폭 단축되어 수평라인에서의 생산이 가능하여 획기적인 생산성 향상을 이룰 수 있고, 고가의 소재인 금(Au)을 사용하지 않기 때문에 대폭적인 원가 절감이 가능하다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100 : 기판 구조물
110 : 회로 기판
112 : 베이스 기판
114 : 레지스트 패턴
116 : 도전성 패턴
116a : 제1 패턴
116b : 제2 패턴
120 : 도금막
122 : 제1 도금막
124 : 제2 도금막
130 : 피막
110 : 회로 기판
112 : 베이스 기판
114 : 레지스트 패턴
116 : 도전성 패턴
116a : 제1 패턴
116b : 제2 패턴
120 : 도금막
122 : 제1 도금막
124 : 제2 도금막
130 : 피막
Claims (16)
- 도전성 패턴이 형성된 베이스 기판;
상기 도전성 패턴을 덮는 제1 도금막; 및
상기 제1 도금막을 덮는 제2 도금막을 포함하되,
상기 제1 도금막은 무전해 환원 도금막을 포함하며,
상기 도전성 패턴은,
전자 부품의 실장을 위한 솔더링(soldering) 공정이 실시되는 제1 패턴; 및
전자 부품과의 전기적 연결을 위한 와이어 본딩(wire bonding) 공정이 실시되는 제2 패턴을 포함하고,
상기 제1 도금막은,
상기 제1 패턴을 덮는 상기 제1 도금막에 비해, 상기 제2 패턴을 덮는 상기 제1 도금막의 두께가 더 두꺼운 기판 구조물. - 제 1 항에 있어서,
상기 도전성 패턴은 구리(Cu)를 포함하고,
상기 제1 도금막은 은(Ag)을 포함하며,
상기 제2 도금막은 팔라듐(Pd)을 포함하는 기판 구조물. - 삭제
- 제 1 항에 있어서,
상기 제2 패턴을 덮는 상기 제1 도금막은 5㎛에 비해 두꺼운 두께를 갖는 기판 구조물. - 제 1 항에 있어서,
상기 제2 도금막은 침지치환도금막을 포함하는 기판 구조물. - 제 1 항에 있어서,
상기 도전성 패턴이 노출되도록, 상기 베이스 기판을 덮는 레지스트 패턴을 더 포함하는 기판 구조물. - 제 1 항에 있어서,
상기 제1 도금막은 은 합금이되,
상기 은 합금은 은 99.000wt% 내지 99.999wt% 및 셀레늄 및 납 중 적어도 어느 하나의 금속 0.001wt% 내지 1.0wt%로 이루어지는 기판 구조물. - 제 1 항에 있어서,
상기 제2 도금막은 팔라듐 합금이되,
상기 팔라듐 합금은 팔라듐 92wt% 내지 99.9wt% 및 인(P) 및 붕소(B) 중 적어도 어느 하나의 금속 0.1wt% 내지 8.0wt%로 이루어지는 기판 구조물. - 베이스 기판 상에 도전성 패턴을 형성하는 단계;
상기 도전성 패턴 상에 제1 도금막을 형성하는 단계; 및
상기 제1 도금막 상에 제2 도금막을 형성하는 단계를 포함하되,
상기 제1 도금막을 형성하는 단계는 상기 도전성 패턴 상에 무전해 환원 도금막을 형성하는 단계를 포함하며,
상기 제1 도금막을 형성하는 단계는:
상기 도전성 패턴의 제1 패턴과 제2 패턴 상에 상기 제1 패턴을 덮는 제1 도금막에 비해 상기 제2 패턴을 덮는 제1 도금막의 두께가 더 두꺼운 두께를 갖는 도금막을 형성하는 단계;를 포함하는 기판 구조물의 제조 방법. - 제 9 항에 있어서,
상기 도전성 패턴을 형성하는 단계는:
상기 베이스 기판 상에 상기 베이스 기판의 패턴 형성 영역을 노출시키는 레지스트 패턴을 형성하는 단계; 및
상기 레지스트 패턴을 도금 방지막으로 하여, 상기 패턴 형성 영역에 구리 도금막을 형성하는 단계를 포함하고,
상기 제1 도금막을 형성하는 단계는 상기 레지스트 패턴을 도금 방지막으로 하여, 상기 베이스 기판에 대해 무전해 환원 도금 공정을 수행하는 단계를 포함하는 기판 구조물의 제조 방법. - 제 9 항에 있어서,
상기 도전성 패턴을 형성하는 단계는:
상기 베이스 기판 상에 상기 베이스 기판의 패턴 형성 영역을 노출시키는 레지스트 패턴을 형성하는 단계; 및
상기 레지스트 패턴을 도금 방지막으로 하여, 상기 패턴 형성 영역에 구리 도금막을 형성하는 단계를 포함하고,
상기 제1 도금막을 형성하는 단계는 상기 레지스트 패턴을 도금 방지막으로 하여, 상기 도전성 패턴 상에 은 도금막을 형성하는 단계를 포함하고,
상기 제2 도금막을 형성하는 단계는 상기 레지스트 패턴을 도금 방지막으로 하여, 상기 은 도금막 상에 팔라듐 도금막을 형성하는 단계를 포함하는 기판 구조물의 제조 방법. - 삭제
- 삭제
- 제 9 항에 있어서,
상기 제1 도금막을 형성하는 단계는:
상기 도전성 패턴에 무전해 환원 도금법으로 5㎛에 비해 두꺼운 두께를 갖는 도금막을 형성하는 단계; 및
상기 도전성 패턴에 침지치환도금법으로 5㎛ 이하의 두께를 갖는 도금막을 형성하는 단계를 포함하는 기판 구조물의 제조 방법. - 제 9 항에 있어서,
상기 제1 도금막을 형성하는 단계는:
상기 도전성 패턴에 5㎛에 비해 두꺼운 두께를 갖는 도금막을 형성하는 단계; 및
상기 도전성 패턴에 5㎛ 이하의 두께를 갖는 도금막을 형성하는 단계를 포함하되,
상기 5㎛에 비해 두꺼운 두께를 갖는 도금막을 형성하는 단계는 상기 5㎛ 이하의 두께를 갖는 도금막을 형성하는 단계에 비해 동일한 도금법을 사용하되 도금 공정 시간을 길게하여 이루어지는 기판 구조물의 제조 방법. - 제 9 항에 있어서,
상기 제1 도금막을 형성하는 단계는 상기 도전성 패턴에 대해 무전해 환원 도금법으로 은 도금막을 형성하는 단계를 포함하되,
상기 무전해 환원 도금법은 금속은의 소스(source)로서 질산은, 환원제로서 롯쉘염, 착화제로서 에틸렌다이아민테트라아세트산(ethylenediaminetetraacetic acid:EDTA), 그리고 안정제로서 3-요오드티로신(3-iodotyrosine)을 포함하는 도금액을 사용하는 기판 구조물의 제조 방법.
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