KR101182013B1

KR101182013B1 - 박막 트랜지스터 기판 및 박막 트랜지스터 기판을 구비한 표시 디바이스

Info

Publication number: KR101182013B1
Application number: KR1020110062789A
Authority: KR
Inventors: 유미 이와나리; 히로시 고또오; 다께아끼 마에다
Original assignee: 가부시키가이샤 고베 세이코쇼
Priority date: 2010-06-29
Filing date: 2011-06-28
Publication date: 2012-09-11
Also published as: KR20120001653A; TW201210026A; TWI438903B; JP2012015200A; CN102315229A

Abstract

금속 배선막의 드라이 에칭률의 저하나 에칭 잔사를 발생시키지 않고, 또한 상기 금속 배선막의 힐록 내성이나 전기 저항률이 억제되고, 또한 상기 금속 배선막과 직접 접속하는 투명 도전막이나 산화물 반도체층의 콘택트 저항률이 억제된 박막 트랜지스터 기판 및 상기 박막 트랜지스터 기판을 구비한 표시 디바이스를 제공한다.
박막 트랜지스터 기판이며, 금속 배선막은, 드라이 에칭법에 의한 패터닝으로 형성된, Ni:0.05 내지 1.0 원자％, Ge:0.3 내지 1.2 원자％, La 및/또는 Nd:0.1 내지 0.6 원자％를 함유하는 Al 합금막과 Ti막으로 이루어지는 적층막이며, 상기 Ti막이, 상기 산화물 반도체층과 직접 접속되어 있는 동시에, 상기 Al 합금막이, 상기 투명 도전막과 직접 접속되어 있다.

Description

박막 트랜지스터 기판 및 박막 트랜지스터 기판을 구비한 표시 디바이스{THIN FILM TRANSISTOR SUBSTRATE AND DISPLAY DEVICE HAVING THE THIN FILM TRANSISTOR SUBSTRATE}

본 발명은, 기판측으로부터 순서대로, 산화물 반도체층과, 금속 배선막과, 투명 도전막을 구비한 박막 트랜지스터 기판, 및 상기 박막 트랜지스터 기판을 구비한 표시 장치(디바이스)에 관한 것이다. 본 발명의 박막 트랜지스터 기판은, 예를 들어 액정 디스플레이(액정 표시 장치)나 유기 EL 디스플레이 등의 플랫 패널 디스플레이에 대표적으로 사용된다. 이하에서는, 액정 표시 장치를 대표적으로 예로 들어, 설명하지만 본 발명은 이에 한정되는 취지는 아니다.

최근, 유기 EL 디스플레이나 액정 디스플레이의 반도체층(채널층)에 산화물 반도체를 사용한 디스플레이가 개발되고 있다. 예를 들어 특허 문헌 1에는, 반도체 디바이스에 있어서의 투명 반도체층으로서, 산화 아연(ZnO);산화 카드뮴(CdO);산화 아연(ZnO)에 IIB 원소, IIA 원소 혹은 VIB 원소를 추가한 화합물 또는 혼합물 중 어느 하나를 사용하고, 3d 천이 금속 원소 또는 희토류 원소 또는 투명 반도체의 투명성을 상실하지 않고 고저항으로 하는 불순물을 도프한 것이 사용되고 있다.

산화물 반도체는, 종래, 반도체층의 재료로서 사용되어 온 아몰퍼스 실리콘과 비교하여, 높은 캐리어 이동도를 갖고 있다. 또한 산화물 반도체는, 스퍼터링법에 의해 성막할 수 있기 때문에, 상기 아몰퍼스 실리콘으로 이루어지는 층의 형성과 비교하여 기판 온도의 저온화를 도모할 수 있다. 그 결과, 내열성이 낮은 수지 기판 등을 사용할 수 있기 때문에, 플렉시블 디스플레이의 실현이 가능하다.

산화물 반도체로서는, 상기 ZnO 등 외에, 최근에는 인듐, 갈륨, 아연, 및 산소로 이루어지는 투명 산화물 아몰퍼스 반도체(아몰퍼스 In-Ga-Zn-O, 이하 「a-IGZO」라고 하는 것임)를 사용하여 고이동도인 반도체층을 형성한 것이, 박막 트랜지스터에 적용되어 있다. 예를 들어 특허 문헌 2에는, 인듐, 갈륨, 아연의 조성비가 1:1:1의 아몰퍼스 산화물 반도체층이 도시되어 있다.

일본 특허 출원 공개 제2002-76356호 공보 일본 특허 출원 공개 제2007-73701호 공보

그런데 TFT 기판에 있어서의 게이트 배선이나 소스 드레인 배선 등의 배선 재료에는, 전기 저항이 작고, 미세 가공이 용이한 등의 이유에 의해, 순(純)Al 또는 Al-Nd 등의 Al 합금(이하, 이들을 통합하여 「Al계」라고 하는 경우가 있음)이 범용되어 있다.

그러나, 예를 들어 보톰 게이트형의 TFT의 반도체층에 산화물 반도체를 사용하고, 또한 소스 전극이나 드레인 전극(이하, 이들을 통합하여 「소스 드레인 전극」이라고 하는 경우가 있음)에 Al계막을 사용하여, 산화물 반도체층과, Al계막을 직접 접속하면, 산화물 반도체층과 Al계막의 계면에, 고저항의 산화 알루미늄이 형성되어 접속 저항(콘택트 저항, 접촉 전기 저항)이 상승되고, 화면의 표시 품위가 저하되는 등의 문제가 있다. 특히 제조 공정에서 300℃ 이상의 열 이력이 추가되면, 산화물 반도체층과 Al계막의 계면에 산화 알루미늄이 형성되기 때문에, 상기 문제가 발생한다.

또한, 최근, 액정 디스플레이(LCD)에 있어서 패널의 대형화가 진행되는 한편, 고정세화의 필요성도 높아지고 있고, LCD의 고정세화, 즉, 소스 전극이나 드레인 전극의 배선 폭의 미세화가 요구되고 있다. 지금까지의 웨트 에칭에 의한 배선 패터닝에 대신하여, 플라즈마를 사용한 드라이 에칭을 행함으로써, 마스크로 설정된 배선 폭대로 에칭하는 기술이 필수로 된다.

Al계막의 드라이 에칭에 사용하는 할로겐 가스로서는, Al과 F(불소)의 화합물이 비휘발성이므로, 불소를 사용할 수는 없어, 염소(Cl₂), 3염화 붕소(BCl₃), 취화 수소(HBr) 중 적어도 어느 1종을 포함하는 에천트 가스가 사용되고 있다.

그러나 플라즈마에 의해서 해리된 Cl 등의 할로겐 래디컬은, 피에칭물인 Al계막 표면의 Al과 반응하여 AlClx 등의 염화물을 형성한다. 이들 AlClx 등의 염화물은, 기판 바이어스 인가에 의한 이온 봄바드(ion bombardment) 어시스트 효과에 의해서 기상 중에 증발하고, 기판이 적재되어 있는 진공 용기 밖으로 배기된다. 생성된 염화물의 증기압이 낮은 경우, 에칭률의 저하를 초래하여 처리량의 저하를 야기한다. 또한, Al계막 표면에 염화물이 증발하지 않고 잔류하기 때문에, 에칭 잔사(드라이 에칭 중에 발생하는 에칭의 나머지)가 발생한다. 또한, Al계막의 드라이 에칭에서는 레지스트와의 선택비가 작기 때문에, 에칭률의 저하는 레지스트의 막 두께를 두껍게 함으로써 대응해야만 하며, 이 경우, 리소그래피에서의 해상력을 떨어뜨릴 필요가 있기 때문에, 미세한 패턴의 해상이 곤란하였다. 특히 에칭 잔사가 발생하면, Al계 배선 등의 쇼트의 원인으로 되어, 반도체 장치의 수율 저하를 초래할 가능성이 있었다.

또한 다른 문제로서, 종래, Al계 배선과 투명 도전막(ITO 등의 화소 전극)의 계면에는, 이들이 직접 접촉하지 않도록, Mo, Cr, Ti, W 등의 고융점 금속으로 이루어지는 배리어 메탈층을 형성하고 있었다. 배리어 메탈층을 개재시키지 않고 Al계 배선을 TFT의 투명 도전막에 직접 접속시키면, 그 후의 공정(예를 들어, TFT의 상에 형성하는 절연층 등의 성막 공정이나, 신터링이나 어닐링 등의 열 공정 등)에 있어서의 열 이력에 의해서, Al이 투명 도전막 중에 확산하여 TFT 특성이 저하되거나, Al계 배선의 전기 저항이 증대되기 때문이다. 예를 들어, Al계 배선의 형성 후, CVD법 등에 의해서 실리콘 질화막(보호막)이 약 100 내지 300℃의 온도로 성막되지만, Al은 매우 산화되기 쉬우므로, 배리어 메탈층이 없으면, Al계 배선의 표면에 힐록이라고 불리는 혹 형상의 돌기가 형성되어, 화면의 표시 품위가 저하되는 등의 문제가 발생한다. 또한, 배리어 메탈층이 없으면, 액정 표시 장치의 성막 공정에서 발생하는 산소나 성막시에 첨가하는 산소 등에 의해서 Al이 용이하게 산화되고, Al계 배선과 투명 도전막의 계면에 Al 산화물의 절연층이 생성하여, 접촉 저항(콘택트 저항)이 증대되는 경우도 있다.

본 발명은 이와 같은 사정에 착안하여 이루어진 것이며, 그 목적은, 드라이 에칭률의 저하나, 상기 드라이 에칭 후의 잔사(에칭 잔사)의 발생이 억제되고, 나아가서는 열 처리 후의 전기 저항률이 낮고, 또한 산화물 반도체층이나 투명 도전막과의 콘택트 저항률이 저감된 금속 배선막을 구비한 박막 트랜지스터 기판을 제공하는 것이다. 또한 본 발명은 상기 특성을 갖는 박막 트랜지스터 기판을 구비한 표시 장치를 제공하는 것이다.

상기 과제를 해결할 수 있었던 본 발명은, 기판 상에, 기판측으로부터 순서대로, 박막 트랜지스터의 산화물 반도체층과, 상기 산화물 반도체층과 직접 접속하는 금속 배선막과, 투명 도전막을 구비한 박막 트랜지스터 기판이며, 상기 금속 배선막은, 드라이 에칭법에 의한 패터닝으로 형성된, Ni:0.05 내지 1.0 원자％, Ge:0.3 내지 1.2 원자％, La 및/또는 Nd:0.1 내지 0.6 원자％를 함유하는 Al 합금막과 Ti막으로 이루어지는 적층막이며, 상기 Ti막이, 상기 산화물 반도체층과 직접 접속되어 있는 동시에, 상기 Al 합금막이, 상기 투명 도전막과 직접 접속되어 있는 것에 요지를 갖는다.

본 발명에서는, 상기 Ti막의 막 두께가 10 내지 100㎚인 것도 바람직한 실시 형태이다.

또한 상기 금속 배선막이, 스퍼터링법에 의해 형성된 것인 것도 바람직한 실시 형태이며, 상기 금속 배선막은, 염소(Cl₂), 3염화 붕소(BCl₃), 취화 수소(HBr) 중 적어도 어느 1종을 포함하는 에천트 가스를 사용한 드라이 에칭법에 의해 형성된 것도 바람직한 실시 형태이다.

또한 본 발명에서는, 상기 산화물 반도체는, In, Ga, Zn 및 Sn으로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 포함하는 산화물로 이루어지는 것인 것도 바람직한 실시 형태이다.

또한 상기에 기재된 박막 트랜지스터 기판이 설치되어 있는 표시 디바이스도 바람직한 실시 형태이다.

본 발명에 따르면 박막 트랜지스터 기판에 사용하는 금속 배선막의 드라이 에칭률의 저하나 에칭 잔사의 발생을 억제할 수 있고, 또한 열 처리 후의 전기 저항률도 낮고, 또한 산화물 반도체층이나 투명 도전막과 직접 접속시킨 경우의 콘택트 저항률도 저감된 금속 배선막을 구비한 박막 트랜지스터 기판을 제공할 수 있다. 또한 본 발명에 의하면 이들 특성을 갖는 박막 트랜지스터 기판을 구비한 표시 장치를 제공할 수 있다.

도 1은 본 발명의 TFT 기판의 바람직한 일 실시 형태를 도시하는 개략 단면 설명도.
도 2는 도 1에 도시한 TFT 기판의 제조 공정의 일례를, 순서를 따라서 도시하는 설명도.

본 발명자들은, 상기 과제를 해결하기 위해 예의 연구를 거듭한 결과, 박막 트랜지스터 기판의 금속 배선막을 드라이 에칭법에 의한 패터닝으로 형성하는 동시에, 금속 배선막으로서 Ni:0.05 내지 1.0 원자％, Ge:0.3 내지 1.2 원자％, La 및/또는 Nd:0.1 내지 0.6 원자％를 함유하는 Al 합금막(투명 도전막측)과 Ti막(산화물 반도체층측)으로 이루어지는 적층막을 사용함으로써, 상기 과제를 해결할 수 있는 것을 발견하고, 본원 발명에 이르렀다.

이하, 도면을 참조하면서, 본 발명의 TFT 기판 및 그 제조 방법의 바람직한 실시 형태를 설명하지만, 본 발명은 이것에 한정되지 않는다. 또한, 이하에서는 본 발명의 금속 배선막을 소스 전극, 드레인 전극에 사용한 예를 나타내지만, 본 발명의 금속 배선막에는, 금속막으로부터 형성되는 각종 배선에 한정되지 않고, 이들 배선과 함께 일체적으로 형성되는 소스 전극이나 드레인 전극 등도 포함하는 취지이다.

도 1은, 본 발명에 관한 TFT 기판의 바람직한 실시 형태를 설명하는 개략 단면 설명도이다. 도 1에 도시한 TFT 기판(9)은, 보톰 게이트형이며, 기판(1)측으로부터 순서로, 게이트 전극(2), 게이트 절연막(3), 산화물 반도체층(4), 소스 전극(5)ㆍ드레인 전극(6)(이하, 소스(5)-드레인(6) 전극이라고 하는 경우도 있음), 보호층(7)을 순차적으로 적층한 구조를 갖고 있다.

상기 산화물 반도체층(4)과 직접 접속하는 금속 배선막(소스(5)-드레인(6) 전극)은, Ti막과 Al 합금막으로 이루어지는 적층막이며, Ti막이 상기 산화물 반도체층(4)과 직접 접속되어 있는 동시에, Al 합금막이 투명 도전막(10)과 직접 접속되어 있다.

본 발명에서는 금속 배선막을 Ti막과 Al 합금막의 적층 구조(적층막)로 함으로써, 금속 배선의 전기 저항률을 낮게 억제하면서, 산화물 반도체층이나 투명 도전막과의 콘택트 저항률을 저감시키는 동시에, 산화물 반도체층이나 투명 도전막과의 직접 접속을 확보할 수 있다. 이하, 본 발명의 Ti막과 Al 합금막으로 이루어지는 적층막에 대해서 설명한다.

우선 Al 합금막의 조성에 대해서, 본 발명자들은 Al에 여러 가지의 원소를 첨가한 Al 합금막을 사용하여, Al 합금막과 투명 도전막의 직접 접속시킨 경우의 콘택트 저항률이나, Al 합금막의 전기 저항률이나 내 힐록성을 조사한 바, Al에 Ni, Ge와, La 및/또는 Nd를 특정량 첨가한 Al 합금(Ni-Ge-(La/Nd)-Al 합금)이 이들 특성에 유효한 것을 발견하였다.

특히 Ni-Ge-(La/Nd)-Al 합금막은, 투명 도전막과 배리어 메탈을 개재하지 않고 직접 접속이 가능하게 된다. 이것은 Ni를 함유하는 Al 합금막을 가열하면, Ni의 금속간 화합물이 입계 및 입내(粒內)로 석출되고, 이것이 투명 도전막과 Al 합금막의 계면에서 도전 패스로 되기 때문이라고 생각된다.

또한 La 및/또는 Nd의 첨가에 의해서, 내 힐록성이 향상되는 것을 알았다.

또한 Ge와, La 및/또는 Nd를 첨가하면, 열 처리에 의해서 Ge-La 및/또는 Ge-Nd의 미세 결정이 석출되고, 상기 결정에 Ni가 고용됨으로써, 적은 Ni 첨가량으로도 투명 도전막과의 콘택트 안정성이 얻어진다. 그 때문에 Ni를 단독으로 첨가한 경우에 비해, Ni, Ge, La 및/또는 Nd를 첨가한 쪽이 적은 합금 원소량으로, 투명 도전막과 Al 합금막의 직접 접속한 경우의 콘택트 저항률의 저감을 도모하면서, 배선 저항의 상승을 억제할 수 있고, 게다가 드라이 에칭률의 저하를 억제할 수 있다.

또한, 소스 드레인 전극을 미세하게 형성하기 위해서는, 드라이 에칭에 의한 패터닝을 행할 필요가 있지만, 염소(Cl₂), 3염화 붕소(BCl₃), 취화 수소(HBr) 중 적어도 어느 1종을 포함하는 에천트 가스를 사용하여 드라이 에칭하면, 플라즈마에 의해서 해리된 Cl 등의 할로겐 래디컬이, 피에칭물인 상기 Al 합금막 표면의 Al과 반응하여 AlClx나 Ni, Ge, La 및/또는 Nd의 염화물이 생성된다. 이들 Ni, Ge, La 및/또는 Nd의 염화물은, AlClx에 비해 증기압이 낮기 때문에, 에칭률의 저하를 초래하여 처리량의 저하를 일으키므로, 첨가 원소(Ni, Ge, La 및/또는 Nd)의 함유량은 저감하는 것이 바람직하다.

상기 관점에서, 본 발명에 사용되는 Al 합금막은, 합금 원소로서 Ni:0.05 내지 1.0 원자％, Ge:0.3 내지 1.2 원자％와, La 및/또는 Nd:0.1 원자％ 내지 0.6 원자％를 포함하는 것으로 하였다. 개개의 첨가 원소의 첨가량에 대해서는 이하와 같다.

Ni:0.05 내지 1.0 원자％　

Ni는, 투명 도전막과의 콘택트 저항의 저감화에 기여하는 원소이며, 이와 같은 효과를 충분히 발휘시키기 위해서는, Ni 함유량을 0.05 원자％ 이상으로 한다. 바람직한 Ni 함유량은 0.1 원자％ 이상, 보다 바람직하게는 0.2 원자％ 이상이다. 한편, Ni 함유량이 지나치게 많으면, 드라이 에칭률이 대폭으로 저하되게 되므로, 그 상한을 1.0 원자％로 하였다. 바람직한 Ni 함유량은, 0.6 원자％ 이하이며, 보다 바람직하게는 0.3 원자％ 이하이다.

Ge:0.3 내지 1.2 원자％　

Ge는, 투명 도전막과의 콘택트 저항의 저감화에 기여하는 원소이며, 이와 같은 효과를 충분히 발휘시키기 위해서는, Ge 함유량을 0.3 원자％ 이상으로 한다. 바람직한 Ge 함유량은 0.4 원자％ 이상, 보다 바람직하게는 0.45 원자％ 이상이다. 한편, Ge 함유량이 지나치게 많으면, 드라이 에칭률이 대폭으로 저하되게 되므로, 그 상한을 1.2 원자％로 하였다. 바람직한 Ge 함유량은, 0.8 원자％ 이하, 보다 바람직하게는 0.5 원자％ 이하이다.

La 및/또는 Nd를 합계량으로 0.1 내지 0.6 원자％　

La, Nd는, 투명 도전막과의 콘택트 저항의 저감화와, 내 힐록성의 향상에 기여하는 원소이며, 단독으로 첨가해도 되고, 양쪽을 병용해도 된다. 이와 같은 효과를 충분히 발휘시키기 위해서는, 상기 원소의 함유량(La, Nd를 단독으로 포함할 때는 단독의 함유량이며, 양쪽을 포함하는 경우는 합계량임)을, 0.1 원자％ 이상으로 한다. 바람직한 La 및/또는 Nd의 함유량은 0.15 원자％ 이상, 보다 바람직하게는 0.2 원자％ 이상이다. 한편, 상기 원소의 함유량이 지나치게 많으면, 드라이 에칭률이 대폭으로 저하되게 되므로, 그 상한을 0.6 원자％로 하였다. 바람직한 La 및/또는 Nd의 함유량은, 0.5 원자％ 이하, 보다 바람직하게는 0.35 원자％ 이하이다.

본 발명에 사용되는 Al 합금막은, 상기 합금 성분을 포함하고, 잔량부 Al 및 불가피 불순물이다.

상기 Al 합금막에 있어서의 각 합금 원소의 함유량은, 예를 들어 ICP 발광 분석(유도 결합 플라즈마 발광 분석)법에 의해서 구할 수 있다.

상기 Al 합금막의 막 두께는 특별히 한정되지 않고, 원하는 두께로 하면 되지만, 예를 들어 100 내지 300㎚ 정도로 하는 것이 바람직하다.

다음으로, 본 발명에 사용되는 Ti막에 대해서 설명한다. 본 발명에 있어서 금속 배선막을 Al 합금막과 Ti막으로 이루어지는 적층막으로 한 것은, 상기한 제조 공정에 있어서의 열 이력을 받은 경우에, 산화 알루미늄이 형성되어 산화물 반도체층과의 콘택트 저항률이 상승된다고 하는 문제에 대해, Ti막에 의해서 산화 알루미늄의 형성을 억제할 수 있기 때문이다. 즉, Ti막을 산화물 반도체층측에 형성함으로써 산화물 반도체층과의 콘택트 저항률의 상승을 억제할 수 있다. 또한 Ti막은 드라이 에칭성에도 우수하고 에칭률의 저하를 야기하지 않고, 또한 에칭 후에 에칭 잔사도 발생하지 않는다. 또한 Ti막은 Al 합금막을 드라이 에칭한 후, 그대로 계속해서 드라이 에칭할 수 있기 때문에, 제조상도 바람직하다.

Ti막의 조성은 실질적으로 Ti만으로 이루어지는 순Ti(실질적으로는 Ti 및 잔량부 불가피 불순물의 의미임)이다.

Ti막의 두께는 금속 배선막의 배선 저항률과 산화물 반도체의 콘택트 안정성을 고려하여 적절하게 결정하면 되지만, 상기 효과를 충분히 발휘시키기 위해서는, Ti막의 막 두께는 바람직하게는 10㎚ 이상, 보다 바람직하게 15㎚ 이상으로 한다. 한편, 막 두께가 지나치게 두꺼워지면 금속 배선막 자체의 배선 저항이 상승되는 경우가 있으므로, Ti막의 막 두께는 바람직하게는 100㎚ 이하, 보다 바람직하게 50㎚ 이하로 한다.

이와 같은 Ti막과 Al 합금막의 적층막을 형성하기 위해서는, 산화물 반도체층을 형성한 후, 스퍼터링법 등에 의해서 Ti막을 성막하고, 계속해서 상기 Ti막의 바로 위에 상기 Al 합금막을 스퍼터링법 등에 의해 성막하면 된다.

상기 실시 형태에서는, 소스 전극 및/또는 드레인 전극에 본 발명의 Al 합금막과 Ti막의 적층막을 채용한 예를 나타냈지만, 게이트 전극, 주사선(도시 생략), 신호선에 있어서의 드레인 배선부(도시 생략) 등, 각종 배선, 전극도 상기 Ti막과 Al 합금막의 적층막으로 구성되어 있어도 되고, 이 경우, TFT 기판에 있어서의 금속 배선의 전부를 동일한 성분 조성으로 할 수 있다.

또한, 본 발명의 TFT 기판은, 상기 실시 형태와 같은 보톰 게이트형뿐만 아니라, 톱 게이트형의 TFT 기판에 있어서도 채용할 수 있다.

기판(1)은, 액정 표시 장치 등에 사용되는 것이면 특별히 한정되지 않는다. 대표적으로는, 글래스 기판이나 실리콘 수지 기판 등에 대표되는 투명 기판을 들 수 있다. 글래스 기판의 재료는 표시 장치에 사용되는 것이면 특별히 한정되지 않고, 예를 들어, 무알칼리 글래스, 고변형점 글래스, 소다라임 글래스 등을 들 수 있다. 혹은 금속 호일 등의 기판, 이미드 수지 등의 내열성의 수지 기판을 들 수 있다.

게이트 절연층(3), 보호층(7), 채널 보호층(8)으로서는, 유전체(예를 들어 SiN이나 SiON, SiO₂)로 이루어지는 것을 들 수 있다. 바람직하게는 SiO₂ 또는 SiON이라고 하는 것도, 산화물 반도체는, 환원 분위기 하에서는 그 우수한 특성이 열화되므로, 산화성 분위기 하에 성막을 행할 수 있는 SiO₂ 또는 SiON의 사용이 권장되기 때문이다.

상기 산화물 반도체층(4)으로서는, In, Ga, Zn, 및 Sn로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 포함하는 산화물로 이루어지는 것이 바람직하다. 보다 바람직하게는 In, Ga, 및 Zn로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 포함하는 산화물로 이루어지는 것이다. 구체적으로는, 예를 들어 In 산화물, In-Sn 산화물, In-Zn 산화물, In-Sn-Zn 산화물, In-Ga 산화물, Zn-Ga 산화물, In-Ga-Zn 산화물, Zn 산화물 등의 투명 산화물을 들 수 있다. 바람직하게는 아몰퍼스 구조의 산화물이다. 특히, 고이동도의 산화물 반도체층을 형성할 수 있으므로, In, Ga 및 Zn을 포함하는 아몰퍼스 산화물(a-IGZO)이 바람직하다.

화소 전극을 구성하는 투명 도전막(10)으로서는, 액정 표시 장치 등에 통상 사용되는 산화물 도전막을 예로 들 수 있고, 대표적으로는, 아몰퍼스 ITO나 poly-ITO, IZO, ZnO가 예시된다.

본 발명의 TFT 기판을 제조하는 것에 있어서는, 본 발명의 규정을 만족하고, 또한 Ti막과 Al 합금막으로 이루어지는 적층막의 성막 조건을 상술한 추장되는 조건으로 하는 것 이외는, 특별히 한정되지 않고, 표시 장치의 일반적인 공정을 채용하면 된다.

이하, 도 2를 참조하면서, 상기 도 1에 도시한 TFT 기판의 제조 방법의 일례를 설명한다. 도 2에는, 상기 도 1과 동일한 참조 번호를 부여하고 있다. 또한, 이하에서는, 제조 방법의 일례로서 설명하는 것이며, 본 발명은 이것에 한정되지 않는다.

우선, 글래스 기판(1) 상에 스퍼터링법을 사용하여, 원하는 막 두께(예를 들어 100 내지 300㎚)의 Al 합금막을 적층한다. 이 Al 합금막을 패터닝함으로써, 게이트 전극(2)을 형성한다(도 2의 (a)를 참조). 이때, 후기하는 도 2의 (b)에 있어서, 게이트 절연막(3)의 커버리지가 양호하게 되도록, 게이트 전극(2)을 구성하는 Al 합금막의 주연을 약 30°내지 40°의 테이퍼 형상으로 에칭해 두는 것이 좋다.

다음으로, 게이트 절연막(3)으로서, CVD법을 사용하여, 원하는 막 두께(예를 들어 50 내지 200㎚)의 SiN막을 성막한다. 또한, 산화물 반도체층(4)으로서 예를 들어 a-IGZO로 이루어지는 산화물 반도체층(예를 들어 막 두께 30 내지 100㎚ 정도)을, 산화성 분위기 하에[예를 들어 Ar과 O₂의 혼합 가스 분위기(산소 함유량 1vol％)], 기판 온도:실온의 조건에서, 조성이 예를 들어 In:Ga:Zn(원자비)=1:1:1인 타깃을 사용하고, 반응성 스퍼터링을 행하여 성막한다(도 2의 (b)를 참조).

계속해서, 포토리소그래피를 행하여, 웨트 에칭(예를 들어 옥살산)에 의해서 a-IGZO막을 에칭하고, 산화물 반도체층(4)을 형성한다(도 2의 (c)를 참조).

산화물 반도체층(4)을 형성한 후, Ti막을, 스퍼터링법에 의해서 예를 들어 막 두께 10 내지 100㎚ 정도 형성한다. 계속해서 Ti막의 상에, Al 합금막을, 스퍼터링법에 의해 막 두께 예를 들어 100 내지 300㎚ 정도 형성한다.

스퍼터링시에는, 상기한 바와 같이 알루미늄 산화막이 형성되는 것을 방지하기 위해 비산화성 분위기(예를 들어 Ar 분위기)로 하는 것이 바람직하다. 또한 스퍼터 파워에 대해서는 특별히 한정되지 않고 , 통상의 스퍼터 파워이어도 된다.

또한 Al 합금막을 형성하고, 그 후, 예를 들어 250℃에서 30분간의 열 처리를 행해도 된다(도 2의 (d)를 참조).

또한, 상기 Ti막과 Al기 합금 박막은 스퍼터링법에 의해 형성되어 있는 것이 바람직하다. 스퍼터링법에 따르면, 사용하는 타깃의 조성을 조정함으로써 용이하게 원하는 성분 조성을 얻을 수 있기 때문이다.

상기 Ti막과 Al 합금막의 적층막에 대해 포토리소그래피 및 드라이 에칭을 행함으로써, 소스 전극(5), 드레인 전극(6)을 형성한다(도 2의 (e)를 참조).

드라이 에칭에 사용하는 할로겐 가스로서는, Al과 F(불소)의 화합물이 비휘발성이며, 사용할 수는 없기 때문에, 염소(Cl₂), 3염화 붕소(BCl₃), 취화 수소(HBr) 중 적어도 어느 1종을 포함하는 에천트 가스를 사용한다. 상기 Ti막과 Al기 합금 박막의 에칭은 동일 조건(분위기나 스퍼터링 파워 등)이어도 되고, 다른 조건이어도 된다. 예를 들어 Ti의 에칭에는 CF₄, CHF₃, Cl₂, 혹은 H₂등을 사용해도 양호한 에칭을 행할 수 있다.

또한, 본 발명에서는, 미세한 금속 배선을 형성하는 관점에서 드라이 에칭법을 채용하고 있다. 웨트 에칭법의 경우, 미세한 금속 배선을 형성하는 것은 곤란하며, 또한 금속 배선에 웨트 에칭 용액에 대한 내성이 요구되기 때문에, 상기 내성을 부여할 수 있도록 금속 배선의 성분 조성도 고려할 필요가 있지만, 그것에 의해서 배선 저항 등 다른 특성에 영향을 미치는 것이 있다.

계속해서 적층막이 SiO₂로 이루어지는 보호층(7)을 CVD법에 의해 성막한다(도 2의 (f)를 참조). 그 후, 포토리소그래피에 의해서 소스 드레인 전극과의 콘택트 부분의 패터닝을 행하여, 콘택트 홀 에칭을 행한다. 이 에칭은, 예를 들어 RIE 에칭 장치를 사용하여, Ar/CHF₃ 플라즈마에 의해서 콘택트 홀 에칭을 행할 수 있다. 그리고 Ar 가스 분위기 하, 투명 도전막(10)(예를 들어 ITO막으로서 산화 인듐에 10 질량％의 산화 주석을 추가한 것)을 형성함으로써, 콘택트 홀을 개재하여 상기 적층막의 Al 합금막과 투명 도전막이 직접 접속한 상기 본 발명의 TFT 기판(9)을 얻을 수 있다(도 1을 참조).

이와 같이 하여 얻어지는 TFT 기판을 사용하고, 예를 들어, 일반적으로 행해지고 있는 방법에 의해서, 표시 장치를 완성시킬 수 있다. 본 발명에 관한 박막 트랜지스터 기판은, 여러 가지의 전자 기기에 사용할 수 있다. 예를 들어, 액정 디스플레이나 유기 EL 디스크 등의 표시 디바이스의 박막 트랜지스터 기판으로서 사용할 수 있다.

<실시예>

이하, 실시예를 들어 본 발명을 보다 구체적으로 설명하지만, 본 발명은 원래부터 실시예에 의해서 제한을 받는 것이 아니라, 전ㆍ후기의 취지에 적합할 수 있는 범위에서 적당하게 변경을 추가하여 실시하는 것도 물론 가능하며, 그들은 모두 본 발명의 기술적 범위에 포함된다.

(실시예 1)

드라이 에칭 평가

본 실시예에서는, 이하의 방법에 의해서 작성한 시료를 사용하여, Al 합금막의 드라이 에칭성에 대해서 평가하였다.

(시료의 작성)

우선, 실리콘 기판을 준비하고, 열 산화법에 의해서, 실리콘 산화막(SiO₂:막 두께 100㎚)을 성막하였다. 다음으로, 상기 실리콘 산화막 상에 표 1에 나타낸 다양한 Al 합금막을, 스퍼터링법에 의해 성막(막 두께 300㎚)하였다. 상세하게는, 스퍼터링 장치로서 시마즈 메이트 가부시끼가이샤제　HSR542형 마그네트론 스퍼터 장치를 사용하고, 성막 조건:배압=3×10^-4㎩ 이하, 분위기 가스=Ar, 가스압=5mTorr, 스퍼터 파워 260W, 기판 온도=실온에 의해서, Al 합금막을 성막하였다. 또한 순Al막의 형성에는, 순Al을 스퍼터링 타깃에 사용하였다.

상기와 같이 하여 성막된 Al 합금막의 조성은 , ICP 발광 분광 분석 장치(시마즈 세이사꾸쇼제 「ICP-8000형」)를 사용하고, 정량 분석하여 확인하였다(표 중, at％는 원자％를 의미한다. 표 2, 표 3에 대해서도 동일함).

다음으로, 포토리소그래피에 의해 레지스트의 도포, 노광, 현상(현상액:수산화 테트라메틸암모늄 수용액(TMAH))을 행하여, 패터닝(라인 앤드 스페이스:10㎛/10㎛)을 행하고, 이 레지스트 패턴을 마스크로 하여 Al 합금막의 드라이 에칭을 행하였다.

드라이 에칭에는, 일본 특허 출원 공개 제2004-55842호 공보에 기재된 ICP(유도 결합 플라즈마)식 드라이 에칭 장치를 사용하였다. 플라즈마 발생 장치는, 유도창이 평판 타입[TCP(Transfer-Coupled Plasma) 타입]의 플라즈마 처리 장치(에쳐)를 사용하였다. 이 장치에는 평판의 석영 유도창 상에 1턴의 13.56㎒의 RF 안테나가 정합기를 통하여 설치되어 있고, 석영 유도창 바로 아래에 유도 결합에 의해서 고밀도 플라즈마가 생성된다. 또한 기판을 적재하는 기판 서셉터에는 400㎑의 기판 바이어스용 저주파를 인가한 것을 사용하였다. 에칭 조건은, 가스 유량:Ar/Cl₂/BCl₃=300/200/60sccm, 가스압:1.9㎩, 안테나에 인가한 전력(소스RF):500W, 기판 온도(서셉터 온도):20℃로 하였다.

에칭 후, 애프터 부식[레지스트나 Al 배선 패턴에 부착된 반응 생성물과 공기 중의 수분의 반응에 의해서 염산(HCl)이 발생하고, Al 합금이 부식됨]을 방지하기 위해, 챔버로부터 대기 개방하지 않고 진공 상태를 유지한 채로, 산소 플라즈마에 의한 회화 처리(애싱)를 행하여 레지스트의 제거를 행하였다(후처리).

또한, 에칭률은, 에칭 시간을 인자로 하여, 상기 에칭 및 후처리를 실시하여 에칭률(단위 시간당의 에칭량)을 산출하였다.

표 중, 각 시료의 에칭률은, 순Al막(No.1)에 대한 비율을 나타낸다.

(에칭성의 평가)

에칭률이 0.5 이상을 합격(○)으로 하였다.

결과를 표 1, 표 2에 나타낸다.

표 1, 2로부터 다음과 같이 고찰할 수 있다. 즉, Al 합금막의 성분 조성이 본 발명의 요건을 만족하는 No.2 내지 22, No.24 내지 50은, 순Al(No.1)에 대한 에칭률의 비율이 0.5 이상이었다. 한편, No.23은 La량이 본 발명의 규정을 상회하기 때문에, 에칭률의 비율이 낮고, 또한 No.51은 Nd량이 본 발명의 규정을 상회하기 때문에, 에칭률의 비율이 낮았다.

(실시예 2)

에칭 잔사의 평가

실시예 1과 마찬가지로 하여 실리콘 기판 상에 실리콘 산화막(SiO₂)을 형성한 후, 상기 산화막 상에 소스 드레인 전극을 모의하여 Ti막, Al 합금막을 순차적으로, 스퍼터링법에 의해서 성막하여 적층막으로 하였다.

실시예 1과 마찬가지로 하여, 실리콘 산화막 상에, 순Ti막, 및 표 1에 나타내는 각종 Al 합금막을 합계로 300㎚로 되도록 순차적으로, 스퍼터링법에 의해 성막하여(각 막 두께는 표 3에 나타냄), 적층막을 얻었다.

또한, 비교예로서 순Al막(No.1), 순Ti막(No.2)도 마찬가지로 하여 성막한 비교예로서 제작한 순Al막, 순Ti막에는, 각각 순Al, 순Ti를 스퍼터링 타깃에 사용하였다.

상기와 같이 하여 성막된 Al 합금막의 조성은, ICP 발광 분광 분석 장치(시마즈 세이사꾸쇼제의 ICP 발광 분광 분석 장치 「ICP-8000형」)를 사용하고, 정량 분석하여 확인하였다.

다음으로, 실시예 1과 마찬가지의 방법에 의해 레지스트 패턴을 형성한 후, 금속막의 드라이 에칭을 행하였다. 순Al막(No.1), No.3 내지 19의 Al 합금막/Ti막의 적층막의 Al 합금막은, 실시예 1과 마찬가지의 조건에서 드라이 에칭을 행하고, 계속해서 하기 조건에서 Ti막의 드라이 에칭을 행하였다.

또한, Ti막의 에칭 조건은, 가스 유량:CF₄/O₂=80/20sccm, 가스압:20㎩, 안테나에 인가한 전력(소스 RF):100W, 기판 온도(서셉터 온도):20℃로 하였다.

Ti막을 에칭한 후, 에칭 잔사를 조사하기 위해 Ti막을 더 에칭하여 완전하게 제거하였다(오버 에칭).

에칭에 의해 노출된 실리콘 산화막 표면의 복수 개소(임의의 3개소, 시야 사이즈 20×160㎛)를 주사형 전자 현미경(SEM)을 사용하여 관찰하고, 직경 0.3㎛ 이상(직경과는 잔사 형상이 가장 긴 부분을 조사한 것)의 잔사의 유무를 조사하고, 측정 개소의 어느 것에도 잔사가 관찰되지 않았던 경우를 합격(○)으로 평가한 결과를 표 3(에칭 잔사)에 나타낸다.

(실시예 3)

배선의 전기 저항률

기판을 글래스 기판(코닝사제　Eagle2000)으로 바꾼 이외에는 실시예 2와 마찬가지로 하여 글래스 기판 상에 Ti막, Al 합금막을 순차적으로, 성막하고, 적층막을 얻었다(조성, 막 두께는 실시예 2와 동일함).

다음으로, 실시예 2와 마찬가지로 레지스트 패턴을 형성한 후, Al막, Ti막을 순차적으로 드라이 에칭하였다. 실시예 3에서는 드라이 에칭에 의해서, 폭 100㎛, 길이 10㎜의 스트라이프 패턴 형상으로 가공하였다.

또한, 비교예로서 상기 실시예 2와 마찬가지로, 순Al막, 순Ti막을 성막하여, 드라이 에칭하였다.

에칭 후, 제조 공정을 모의하여 320℃의 온도에서 30분간의 열 처리(분위기:N₂)를 실시하였다. 열 처리 후, 4단자법에 의해 전기 저항률을 측정하였다. 순Al 박막의 전기 저항률(3.3μΩcm)의 약 1.5배의 전기 저항률(4.8μΩcm)을 기준값으로 하여, 이 기준값 이하의 것을 양호로 평가하고, 기준값을 초과하는 것을 불량으로 평가하였다. 결과를 표 3(전기 저항률)에 나타낸다.

(실시예 4)

힐록 내성

글래스 기판(코닝사제 Eagle2000)을 준비하고, 산화물 반도체층(a-IGZO)을, 스퍼터링법에 의해 성막하였다. 상세하게는, 상기 실시예 1과 동일한 스퍼터링 장치를 사용하고, 타깃(조성:In:Ga:Zn(원자비)=1:1:1)을 준비하고, 반응성 스퍼터링[배압:3×10^-4㎩, 분위기 가스:Ar과 O₂의 혼합 가스 분위기(산소 함유량 1vol％), 가스 유량:5㎜Torr, 스퍼터 파워:200W, 기판온도:25℃(실온)]에 의해서, 글래스 기판 상에 산화물 반도체층을 성막하였다(막 두께 30㎚).

계속해서, 산화물 반도체층 상에, 실시예 2와 마찬가지의 방법에 의해 Ti막, Al 합금막을 순차적으로, 성막하여 적층막을 얻었다(조성, 막 두께는 실시예 2와 동일함).

다음으로, 실시예 2와 마찬가지로 레지스트 패턴을 형성한 후, Al막, Ti막을 순차적으로 드라이 에칭하였다. 실시예 4에서는 드라이 에칭에 의해서, 10㎛ 폭의 라인 앤드 스페이스 패턴 형상으로 가공하였다.

에칭 후, 제조 공정을 모의하여 320℃의 온도에서 30분간의 열 처리(분위기:N₂)를 실시하였다. 열 처리 후, 전자 현미경에서 Al 합금막 표면을 관찰(관찰 개소:임의의 3개소, 시야:120×160㎛)하고, 직경 0.1㎛ 이상의 힐록의 개수를 카운트하였다(직경이란 힐록이 가장 긴 부분을 계산한 것). 힐록 밀도가, 1×10⁹개/㎡ 이하의 것을 양호(○)로 평가하고, 1×10⁹개/㎡ 초과의 것을 불량(×)으로 평가하였다. 결과를 표 3(힐록 내성)에 나타낸다.

(실시예 5)　

IGZO와의 콘택트 저항률

순Al막(No.1), 순Ti막(No.2), Ti막과 각종 Al 합금의 적층막(No.3 내지 19)과, 산화물 반도체층 사이의 콘택트 저항을, 하기와 같이 하여 제작한 TLM 소자를 사용하고, TLM법에 의해 조사하였다.

상세하게는, 우선 상기 실시예 4와 마찬가지로 하여 글래스 기판 상에 산화물 반도체층(a-IGZO)을 성막하였다(막 두께 100㎚). 계속해서, SiO₂를 CVD법에 의해 200㎚ 성막하고, 포토리소그래피에 의해서 소스 드레인 전극과의 콘택트 부분의 패터닝을 행하고, RIE 에칭 장치에서, Ar/CHF₃ 플라즈마에 의해 콘택트 홀 에칭을 행하였다.

다음으로, 애싱을 행하여 레지스트 표면의 반응층을 제거한 후, 계속해서 박리액(도쿄 오우카 고교(주)제의 TOK106)에 의해 레지스트를 완전히 박리하였다.

그 위에, 소스 드레인 전극용의 금속막으로서, Ti막과 각종 Al 합금의 적층막(No.3 내지 19)을 성막하였다. 이 때의 성막 조건은, 모두, 분위기 가스=Ar, 압력=2mTorr, 기판 온도= 실온으로 하였다.

계속해서, 포토리소그래피에 의해 TLM 소자의 패턴을 형성하고, 레지스트를 마스크로 하여 상기 금속막을 드라이 에칭하고, 레지스트를 박리함으로써, 복수의 전극으로 이루어지는 것이며, 인접하는 전극간의 거리가 여러 가지의 TLM 소자를 얻었다. 상기 TLM 소자의 패턴은, 갭이 10㎛, 20㎛, 30㎛, 40㎛, 50㎛ 피치, 150㎛ 폭×300㎛ 길이의 패턴으로 하였다. 그 후, 320℃에서 30분간의 열 처리를 행하였다.

비교를 위해, 순Al막(No.1), 순Ti막(No.2)을 사용한 시료도 마찬가지로 하여 작성하였다.

이와 같이 하여 얻어진 TLM 소자를 사용하고, 복수의 전극간에 있어서의 전류 전압 특성을 측정하고, 각 전극간의 저항값을 구하였다. 이렇게 해서 얻어진 각 전극간의 저항값과 전극간 거리의 관계로부터, 콘택트 저항률을 구하였다(TLM법).

상기 측정은, 각 금속막에 대해, 100개 이상의 TLM 소자를 제작하여, 그 중 3개를 측정하여 상기 콘택트 저항률을 측정하고, 평균값을 구하였다. 그 결과를 표 3(IGZO와의 콘택트 저항)에 나타낸다. 1×10^-3Ω㎠ 이하의 것을 양호(○)로 평가하고, 1×10^-3Ω㎠를 초과하는 것을 불량(×)으로 평가하였다.

(실시예 6)

ITO와의 콘택트 저항률

순Al막(No.1), 순Ti막(No.2), Ti막과 각종 Al 합금막의 적층막(No.3 내지 19)과, 이들 금속막과 직접 접속하도록 형성한 투명 도전막의 콘택트 저항을, 하기의 방법에 의해 조사하였다.

상세하게는, 우선 글래스 기판 상에 표 3에 나타낸 Ti막과 여러 가지의 조성의 Al 합금막(No.3 내지 19)을 실시예 2에 기재된 스퍼터링 조건에서 순차적으로 성막하였다.

계속해서 SiO₂를 CVD법에 의해 200㎚ 성막하고, 포토리소그래피에 의해서 소스 드레인 전극과의 콘택트 부분의 패터닝을 행하고, RIE 에칭 장치에서, Ar/CHF₃ 플라즈마에 의해 콘택트 홀 에칭을 행하였다.

표 3에 나타낸 다양한 Al기 합금 전극 상에 ITO막이 형성된 시료를 Ar 가스 분위기 하에, 압력 0.4㎩, 온도 200℃의 조건에서 형성하였다. ITO막은, 산화 인듐에 10 질량％의 산화 주석을 추가한 것을 사용하였다.

콘택트 저항률은, 10㎛×10㎛의 콘택트 홀을 갖는 켈빈 패턴을 제작하고, 4단자법에 의해 측정하였다. 이 결과를 표 3의 ITO와의 콘택트 저항률의 란에 나타낸다. 1×10^-3Ω㎠ 이하의 것을 양호(○), 1×10^-3Ω㎠를 초과하는 것을 불량(×)으로 하였다.

표 3으로부터 다음과 같이 고찰할 수 있다. 우선, 에칭 잔사(실시예 2)에 대해서는, 본 발명에서 규정하는 소정량의 합금 원소를 함유시킨 경우라도, 에칭 잔사가 발생하지 않았다(No.3 내지 19).

금속 배선막의 전기 저항률(실시예 3)에 대해서, 본 발명에서 규정하는 소정량의 합금 원소를 함유하는 Al 합금막과 Ti막으로 이루어지는 적층막(No.3 내지 19)의 전기 저항률은, 순Al막(No.1)의 전기 저항률의 1.5배 이내에 있어, 양호한 전기 저항률을 나타냈다. 한편, 순Ti막(No.2)은 전기 저항률이 높아, 전기 저항률이 양호하지 않은 결과를 나타냈다.

금속 배선막의 힐록 내성(실시예 4)에 대해서, 본 발명에서 규정하는 소정량의 합금 원소를 함유하는 Al 합금막과 Ti막으로 이루어지는 적층막(No.3 내지 19)의 힐록 내성은, 양호한 결과를 나타냈다. 한편, 순Al막(No.1)은 힐록 내성이 양호하지 않은 결과를 나타냈다.

금속 배선막과 산화물 반도체층(IGZO)의 콘택트 저항률(실시예 5)에 대해서, 본 발명에서 규정하는 소정량의 합금 원소를 함유하는 Al 합금막과 Ti막으로 이루어지는 적층막(No.3 내지 19)과 산화물 반도체층(IGZO)의 콘택트 저항률은, 모두 양호한 콘택트 저항률을 나타냈다. 한편, 순Al막(No.1)은 산화물 반도체층(IGZO)의 콘택트 저항률이 높아, IGZO와의 콘택트 저항이 양호하지 않은 결과를 나타냈다.

금속 배선막과 투명 도전막(ITO)의 콘택트 저항률(실시예 6)에 대해서, 본 발명에서 규정하는 소정량의 합금 원소를 함유하는 Al 합금막과 Ti막으로 이루어지는 적층막(No.3 내지 19)과 투명 도전막(ITO)의 콘택트 저항률은, 모두 양호한 콘택트 저항률을 나타냈다. 한편, 순Al막(No.1)은 투명 도전막(ITO)과의 콘택트 저항률이 높고, ITO와의 콘택트 저항이 양호하지 않은 결과를 나타냈다.

이상의 실시예 1 내지 6의 결과에 따르면, 본원 발명의 요건을 만족하는 Ti막과 Al 합금막으로 이루어지는 적층막은, 드라이 에칭률의 저하나 에칭 잔사를 발생시키지 않고, 또한 상기 실시예 2 내지 6에 나타낸 바와 같이 각종 특성이 우수하였다. 한편, 본원 발명의 요건을 벗어난 적층막(실시예 1의 No.23, 51)이나 순Al막(실시예 2의 No.1) , 순Ti막(실시예 2의 No.2)에서는, 에칭률의 저하(실시예 1의 No.23, 51)나 전기 저항률의 상승 등 상기 실시예 2 내지 6에 나타내는 각종 특성이 양호하지 않고(실시예 2의 No.1, 2), 배선막으로서 요구되는 본원 발명의 상기 특성을 만족할 수 없었다.

1 : 기판
2 : 게이트 전극
3 : 게이트 절연막
4 : 산화물 반도체층
5 : 소스 전극
6 : 드레인 전극
7 : 보호층
8 : 채널 보호층
9 : TFT 기판
10 : 투명 도전막

Claims

기판 상에, 기판측으로부터 순서대로, 박막 트랜지스터의 산화물 반도체층과, 상기 산화물 반도체층과 직접 접속하는 금속 배선막과, 투명 도전막을 구비한 박막 트랜지스터 기판이며, 상기 금속 배선막은, 드라이 에칭법에 의한 패터닝으로 형성된, Ni:0.05 내지 1.0 원자％, Ge:0.3 내지 1.2 원자％, La 와 Nd 중 하나 이상:0.1 내지 0.6 원자％를 함유하는 Al 합금막과 Ti막으로 이루어지는 적층막이며, 상기 Ti막이, 상기 산화물 반도체층과 직접 접속되어 있는 동시에, 상기 Al 합금막이, 상기 투명 도전막과 직접 접속되어 있는 것을 특징으로 하는, 박막 트랜지스터 기판.
제1항에 있어서,
상기 Ti막의 막 두께가 10 내지 100㎚인, 박막 트랜지스터 기판.
제1항 또는 제2항에 있어서,
상기 금속 배선막이, 스퍼터링법에 의해 형성된 것인, 박막 트랜지스터 기판.
제1항 또는 제2항에 있어서,
상기 금속 배선막은, 염소(Cl₂), 3염화 붕소(BCl₃), 취화 수소(HBr) 중 적어도 어느 1종을 포함하는 에천트 가스를 사용한 드라이 에칭법에 의해 형성된 것인, 박막 트랜지스터 기판.
제1항 또는 제2항에 있어서,
상기 산화물 반도체는, In, Ga, Zn 및 Sn으로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 포함하는 산화물로 이루어지는 것인, 박막 트랜지스터 기판.
제1항 또는 제2항에 기재된 박막 트랜지스터 기판이 설치되어 있는 것을 특징으로 하는, 표시 디바이스.