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JP6077978B2 - 薄膜トランジスタおよびその製造方法 - Google Patents

薄膜トランジスタおよびその製造方法 Download PDF

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Description

本発明は、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に用いられる薄膜トランジスタ（ＴＦＴ）とその製造方法に関するものである。
アモルファス（非晶質）酸化物半導体は、汎用のアモルファスシリコン（ａ−Ｓｉ）に比べて高いキャリア移動度（電界効果移動度とも呼ばれる。以下、単に「移動度」と呼ぶ場合がある。）を有し、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。
前記酸化物半導体として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、および酸素（Ｏ）からなるアモルファス酸化物半導体（Ｉｎ−Ｇａ−Ｚｎ−Ｏ、以下「ＩＧＺＯ」と呼ぶ場合がある。）や、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）、および酸素（Ｏ）からなるアモルファス酸化物半導体（Ｉｎ−Ｚｎ−Ｓｎ−Ｏ、以下「ＩＺＴＯ」と呼ぶ場合がある。）が、高い移動度を有するため用いられている。
また、前記酸化物半導体を用いたボトムゲート型ＴＦＴの構造は、図１（ａ）に示す、エッチストッパー層９を有するエッチストップ型（ＥＳＬ型）と、図１（ｂ）に示す、エッチストッパー層を有しないバックチャネルエッチ型（ＢＣＥ型）との２種類に大別される。
図１（ｂ）のエッチストッパー層を有しないＢＣＥ型ＴＦＴは、製造工程において、エッチストッパー層形成の工程が必要ないため、生産性に優れている。
しかし、このＢＣＥ型ＴＦＴの製造工程では次の様な問題がある。即ち、酸化物半導体層の上にソース−ドレイン電極用薄膜が形成され、このソース−ドレイン電極用薄膜に対し、パターニングをする際にウェットエッチング液（例えばリン酸、硝酸、酢酸などを含む酸系エッチング液）が用いられる。酸化物半導体層の前記酸系エッチング液にさらされた部分は、その表面が、削れたりダメージを受け、その結果ＴＦＴ特性が低下するといった問題が生じ得る。
例えば前述したＩＧＺＯは、ソース−ドレイン電極のウェットエッチング液として使用される無機酸系ウェットエッチング液に対する可溶性が高く、無機酸系ウェットエッチング液によって極めて容易にエッチングされてしまう。そのため、ＩＧＺＯ膜が消失してＴＦＴの作製が困難であったり、ＴＦＴ特性が低下する等の問題がある。また、ソース−ドレイン電極用薄膜に対し、パターニングをする際にドライエッチングを行う場合にも、酸化物半導体層がダメージを受けて、ＴＦＴ特性が低下することが考えられる（尚、以下では、ウェットエッチングを行う場合について述べる）。
上記ＢＣＥ型ＴＦＴにおいて、酸化物半導体層のダメージを抑制する技術として、例えば下記の特許文献１〜３の技術が提案されている。これらの技術は、酸化物半導体層とソース−ドレイン電極との間に、犠牲層（または陥入部）を形成することによって、酸化物半導体層へのダメージを抑制するものである。しかし、上記犠牲層（または陥入部）形成のためには、工程を増加させる必要がある。また、非特許文献１には、酸化物半導体層表面のダメージ層を除去することが示されているが、該ダメージ層を均一に除去することは困難である。
特開２０１２−１４６９５６号公報 特開２０１１−５４８１２号公報 特開２００９−４７８７号公報
Ｃ．−Ｊ．Ｋｉｍ ｅｔ．ａｌ，Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｌｅｔｔ．１２（４），Ｈ９５−Ｈ９７（２００９）
本発明は上記事情に鑑みてなされたものであり、その目的は、エッチストッパー層を有しないＢＣＥ型ＴＦＴにおいて、高い電界効果移動度を維持しつつ、ストレス耐性に優れた（即ち、光やバイアスストレスなどに対してしきい値電圧の変化量が小さい）酸化物半導体層を備えたＴＦＴを提供することにある。
前記課題を解決し得た本発明の薄膜トランジスタは、基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース−ドレイン電極、および前記ソース−ドレイン電極を保護する保護膜をこの順序で有する薄膜トランジスタであって、前記酸化物半導体層は、Ｓｎと；Ｉｎ、Ｇａ、およびＺｎよりなる群から選択される１種以上の元素と；Ｏとから構成され、薄膜トランジスタの積層方向断面における、ソース−ドレイン電極端直下の酸化物半導体層の膜厚と、前記酸化物半導体層中央部の膜厚との差が、５％以下であるところに特徴を有する。
本発明の好ましい実施形態において、前記酸化物半導体層の表面をＸ線光電子分光法で測定した場合に、酸素１ｓスペクトルにおける最も強度の高いピークのエネルギーは５２９．０〜５３１．３ｅＶの範囲内にある。
本発明の好ましい実施形態において、前記酸化物半導体層は、全金属元素に対するＳｎの含有量が５原子％以上５０原子％以下を満たすものである。
本発明の好ましい実施形態において、前記酸化物半導体層は、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎとＯとから構成され、かつＩｎ、Ｇａ、Ｚｎ、およびＳｎの合計量を１００原子％とした場合に、Ｉｎの含有量は１５原子％以上２５原子％以下、Ｇａの含有量は５原子％以上２０原子％以下、Ｚｎの含有量は４０原子％以上６０原子％以下、およびＳｎの含有量は５原子％以上２５原子％以下を満たす。
本発明の好ましい実施形態において、前記酸化物半導体層は、Ｚｎを含み、かつその表層のＺｎ濃度（単位：原子％）が、該酸化物半導体層のＺｎの含有量（単位：原子％）の１．０〜１．６倍である。
本発明の好ましい実施形態において、前記ソース−ドレイン電極は、導電性酸化物層を含み、かつ該導電性酸化物層が前記酸化物半導体層と直接接合している。
本発明の好ましい実施形態において、前記ソース−ドレイン電極は、導電性酸化物層からなる。
本発明の好ましい実施形態において、前記ソース−ドレイン電極は、酸化物半導体層側から順に、導電性酸化物層と；Ａｌ、Ｃｕ、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、およびＷよりなる群から選択される１種以上の元素を含む１以上の金属層（Ｘ層）と；の積層構造を有する。
本発明の好ましい実施形態において、前記金属層（Ｘ層）は、酸化物半導体層側から順に、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、およびＷよりなる群から選択される１種以上の元素を含む金属層（Ｘ２層）と；純Ａｌ層、Ａｌ合金層、純Ｃｕ層、およびＣｕ合金層よりなる群から選択される１以上の金属層（Ｘ１層）と；の積層構造を有する。
本発明の好ましい実施形態において、前記金属層（Ｘ層）は、酸化物半導体層側から順に、純Ａｌ層、Ａｌ合金層、純Ｃｕ層、およびＣｕ合金層よりなる群から選択される１以上の金属層（Ｘ１層）と；Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、およびＷよりなる群から選択される１種以上の元素を含む金属層（Ｘ２層）と；の積層構造を有する。
本発明の好ましい実施形態において、前記金属層（Ｘ層）は、酸化物半導体層側から順に、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、およびＷよりなる群から選択される１種以上の元素を含む金属層（Ｘ２層）と；純Ａｌ層、Ａｌ合金層、純Ｃｕ層、およびＣｕ合金層よりなる群から選択される１以上の金属層（Ｘ１層）と；Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、およびＷよりなる群から選択される１種以上の元素を含む金属層（Ｘ２層）と；の積層構造を有する。
本発明の好ましい実施形態において、前記Ａｌ合金層は、Ｎｉ、Ｃｏ、Ｃｕ、Ｇｅ、Ｔａ、Ｍｏ、Ｈｆ、Ｚｒ、Ｔｉ、Ｎｂ、Ｗ、および希土類元素よりなる群から選択される１種以上の元素を０．１原子％以上含む。
本発明の好ましい実施形態において、前記導電性酸化物層はアモルファス構造である。
本発明の好ましい実施形態において、前記導電性酸化物層は、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎよりなる群から選択される１種以上の元素と、Ｏとから構成される。
本発明の好ましい実施形態において、前記ソース−ドレイン電極は、酸化物半導体層側から順に、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、およびＷよりなる群から選択される１種以上の元素からなるバリアメタル層と；Ａｌ合金層と；の積層構造を有する。
本発明の好ましい実施形態において、前記ソース−ドレイン電極におけるバリアメタル層は、純ＭｏまたはＭｏ合金からなる。
本発明の好ましい実施形態において、前記ソース−ドレイン電極におけるＡｌ合金層は、Ｎｉおよび／またはＣｏを０．１〜４原子％含む。
本発明の好ましい実施形態において、前記ソース−ドレイン電極におけるＡｌ合金層は、Ｃｕおよび／またはＧｅを０．０５〜２原子％含む。
本発明の好ましい実施形態において、前記ソース−ドレイン電極におけるＡｌ合金層は、更に、Ｎｄ、Ｙ、Ｆｅ、Ｔｉ、Ｖ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｍｇ、Ｃｒ、Ｍｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ｉｒ、Ｐｔ、Ｌａ、Ｇｄ、Ｔｂ、Ｄｙ、Ｓｒ、Ｓｍ、ＧｅおよびＢiよりなる群から選択される少なくとも１種の元素を含む。
本発明の好ましい実施形態において、前記ソース−ドレイン電極におけるＡｌ合金層は、Ｎｄ、ＬａおよびＧｄよりなる群から選択される少なくとも１種の元素を含む。
本発明には、前記薄膜トランジスタの製造方法も含まれる。該製造方法は、前記酸化物半導体層上に形成された前記ソース−ドレイン電極のパターニングを、酸系エッチング液を用いて行い、その後、前記酸化物半導体層の少なくとも酸系エッチング液にさらされた部分に対し、酸化処理を行ってから、前記保護膜を形成するところに特徴を有する。
本発明の好ましい実施形態において、前記酸化処理は、熱処理および／またはＮ2Ｏプラズマ処理（より好ましくは熱処理およびＮ2Ｏプラズマ処理）である。
本発明の好ましい実施形態において、前記熱処理は、１３０℃以上（より好ましくは２５０℃以上）７００℃以下の加熱温度で行う。
本発明によれば、ＢＣＥ型ＴＦＴの製造工程で、ソース−ドレイン電極形成時に使用の酸系エッチング液にさらされる酸化物半導体層を、Ｓｎを含むものとし、かつ該酸化物半導体層は、前記酸系エッチング液にさらされた後に酸化処理が施されるため、該酸化物半導体層の膜厚が均一でかつ該酸化物半導体層の表面状態が良好な、ストレス耐性に優れたＢＣＥ型ＴＦＴを提供することができる。更には、ソース−ドレイン電極に導電性酸化物を用いることによって、上記酸化処理によるソース−ドレイン電極端部の電気的特性変化を抑制でき、上記ＴＦＴの静特性およびストレス耐性の両特性をより確実に向上させることができる。また、ソース−ドレイン電極を、酸化物半導体層側から順に規定のバリアメタル層とＡｌ合金層とを積層させた構造とすることによって、ソース−ドレイン電極形成時の水洗工程での酸化物残渣の発生を抑制でき、かつ上記酸化処理によるソース−ドレイン電極端部の電気的特性変化を抑制できて、この場合も、ＴＦＴの静特性とストレス耐性の両特性をより確実に向上させることができる。
また、本発明の方法によれば、ソース−ドレイン電極の形成をウェットエッチングで行うことができるため、特性の高い表示装置を容易かつ低コストで得ることができる。
更に本発明のＴＦＴは、上述の通りエッチストッパー層を有していないため、ＴＦＴ製造工程におけるマスク形成工程数が少なく、十分にコストを削減することができる。またＢＣＥ型ＴＦＴは、ＥＳＬ型ＴＦＴのようにエッチストッパー層とソース−ドレイン電極のオーバーラップ部分がないため、ＥＳＬ型ＴＦＴよりもＴＦＴの小型化が可能である。
図１（ａ）は、従来の薄膜トランジスタ（ＥＳＬ型）を説明するための概略断面図であり、図１（ｂ）は、本発明の薄膜トランジスタ（ＢＣＥ型）を説明するための概略断面図である。 図２は、本発明の薄膜トランジスタにおけるソース−ドレイン電極の断面構造を模式的に示す図である。 図３は、本発明の薄膜トランジスタを説明するための概略断面図である。 図４は、実施例における本発明例のＦＥ−ＳＥＭ観察写真であり、図４（ｂ）は、図４（ａ）の破線枠を拡大した写真である。 図５は、実施例における比較例のＦＥ−ＳＥＭ観察写真であり、図５（ｂ）は、図５（ａ）の破線枠を拡大した写真である。 図６は、実施例におけるストレス耐性試験結果（比較例、酸化処理なし）を示している。 図７は、実施例におけるストレス耐性試験結果（本発明例、酸化処理は熱処理）を示している。 図８は、実施例におけるストレス耐性試験結果（本発明例、酸化処理はＮ2Ｏプラズマ処理）を示している。 図９は、実施例におけるストレス耐性試験結果（本発明例、酸化処理は熱処理およびＮ2Ｏプラズマ処理）を示している。 図１０は、実施例におけるＸＰＳ（Ｘ線光電子分光分析）観察結果を示している。 図１１は、実施例におけるＴＦＴ（Ｎｏ．１）のＩｄ−Ｖｇ特性を示す図である。 図１２は、実施例におけるＴＦＴ（Ｎｏ．２）のＩｄ−Ｖｇ特性を示す図である。 図１３は、実施例におけるＴＦＴ（Ｎｏ．４）のＩｄ−Ｖｇ特性を示す図である。 図１４は、実施例におけるＴＦＴ（Ｎｏ．５）のＩｄ−Ｖｇ特性を示す図である。 図１５は、実施例におけるストレス耐性試験結果（Ｎｏ．４）を示している。 図１６は、実施例におけるストレス耐性試験結果（Ｎｏ．５）を示している。 図１７は、実施例において、ソース−ドレイン電極として純Ｍｏ電極を使用した場合の、熱処理温度と（移動度、ΔＶｔｈ）との関係を示す図である。 図１８は、実施例において、ソース−ドレイン電極としてＩＺＯ電極を使用した場合の、熱処理温度と（移動度、ΔＶｔｈ）との関係を示す図である。 図１９は、実施例における分析試料１のＸＰＳ（Ｘ線光電子分光分析）観察結果を示している。 図２０は、実施例における分析試料２のＸＰＳ（Ｘ線光電子分光分析）観察結果を示している。 図２１は、実施例におけるＸＰＳ（Ｘ線光電子分光分析）観察結果（酸化物半導体層の膜厚方向の組成分布測定結果）を示している。 図２２は、実施例における熱処理温度と表層Ｚｎ濃度比の関係を示す図である。
本発明者らは、ＢＣＥ型ＴＦＴにおいて、前記課題を解決するために鋭意研究を重ねた。その結果、
・ソース−ドレイン電極形成時に酸系エッチング液にさらされる酸化物半導体層を、Ｓｎを含むものとすること；および、
・ＴＦＴ製造工程において、ソース−ドレイン電極形成後（即ち、酸エッチングを行った後）に、前記酸化物半導体層の少なくとも酸系エッチング液にさらされた部分に対し、後述する酸化処理を施すこと；
によって、ウェットエッチング（酸エッチング）によるコンタミやダメージを除去でき、結果として、酸化物半導体層の膜厚が均一でかつ良好なストレス耐性を有するＴＦＴが得られることを見出し、本発明を完成した。
まず、本発明の酸化物半導体層の成分組成と構成について説明する。
本発明のＴＦＴにおける酸化物半導体層は、Ｓｎを必須成分として含むところに特徴を有する。この様にＳｎを含むことによって、酸系エッチング液による該酸化物半導体層のエッチングが抑制され、酸化物半導体層の表面を平滑に保つことができる。
酸化物半導体層のＳｎ量（酸化物半導体層中に含まれる全金属元素に対する割合をいう。以下、他の金属元素量についても同じ）は、上記効果を十分に発揮させるため５原子％以上とすることが好ましい。より好ましくは９原子％以上、更に好ましくは１５原子％以上、より更に好ましくは１９原子％以上である。
一方、酸化物半導体層のＳｎ量が多すぎると、ストレス耐性が低下すると共に、酸化物半導体層の加工用ウェットエッチング液に対するエッチングレートが低下する場合がある。よって上記Ｓｎ量は、５０原子％以下であることが好ましく、より好ましくは３０原子％以下、更に好ましくは２８原子％以下、より更に好ましくは２５原子％以下である。
ソース−ドレイン電極形成のためのウェットエッチング時に、酸化物半導体層は酸系エッチング液にさらされるが、上記の通り酸化物半導体層を、Ｓｎを含むものとすることにより、該酸化物半導体層のエッチングが抑えられる（より具体的には、酸系エッチング液による酸化物半導体層のエッチングレートが、１Å／ｓｅｃ以下に抑えられる）。その結果、得られるＴＦＴは、ソース−ドレイン電極端直下の酸化物半導体層の膜厚と、酸化物半導体層中央部（ソース電極端とドレイン電極端とを結ぶ最短線の中間地点をいう）の膜厚との差（１００×［ソース−ドレイン電極端直下の酸化物半導体層の膜厚−酸化物半導体層中央部の膜厚］／ソース−ドレイン電極端直下の酸化物半導体層の膜厚）が、５％以下に抑えられる。上記膜厚の差が５％よりも大きく、均一にエッチングされない場合、酸化物半導体層の同一面内において金属元素間でエッチング差が生じ、組成ズレを招く。前記膜厚の差は、好ましくは３％以下であり、最も好ましくは差がないこと、即ち０％である。
前記酸化物半導体層は、金属元素として、前記Ｓｎ以外にＩｎ、Ｇａ、およびＺｎよりなる群から選択される１種以上の元素を含む。
Ｉｎは、酸化物半導体層の抵抗低減に有効な元素である。このような効果を有効に発現させるべくＩｎを含有させる場合、Ｉｎ量は、好ましくは１原子％以上、より好ましくは３原子％以上、更に好ましくは５原子％以上とする。より更に好ましくは１５原子％以上である。一方、Ｉｎ量が多すぎるとストレス耐性が低下しやすいため、Ｉｎ量は、好ましくは２５原子％以下、より好ましくは２３原子％以下、更に好ましくは２０原子％以下とする。
Ｇａは、酸素欠損の発生を抑制し、ストレス耐性向上に有効な元素である。このような効果を有効に発現させるべくＧａを含有させる場合、Ｇａ量は、好ましくは５原子％以上、より好ましくは１０原子％以上、更に好ましくは１５原子％以上とするのがよい。一方、Ｇａ量が多すぎると、電子の電導パスを担っているＩｎ量やＳｎ量が相対的に低下し、その結果、移動度が低下する場合がある。よってＧａ量は、好ましくは４０原子％以下、より好ましくは３０原子％以下、更に好ましくは２５原子％以下、より更に好ましくは２０原子％以下とする。
Ｚｎは、ウェットエッチングレートに影響を及ぼす元素であり、酸化物半導体層の加工時のウェットエッチング性向上に寄与する元素である。またＺｎは、安定的なアモルファス構造の酸化物半導体層を得て、ＴＦＴの安定かつ良好なスイッチング動作確保に有効な元素でもある。これらの効果を十分に発揮させるべくＺｎを含有させる場合、Ｚｎ量は、好ましくは３５原子％以上、より好ましくは４０原子％以上、更に好ましくは４５原子％以上とするのがよい。一方、Ｚｎ量が多すぎると、酸化物半導体層の加工時にウェットエッチングレートが早くなりすぎて、所望のパターン形状とすることが困難となりやすい。また、酸化物半導体層が結晶化したり、ＩｎやＳｎなどの含有量が相対的に減少してストレス耐性が悪化する場合がある。よってＺｎ量は、好ましくは６５原子％以下、より好ましくは６０原子％以下とする。
前記酸化物半導体層として、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ（ＩＧＺＴＯ）等が挙げられる。
前記酸化物半導体層が、前記Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ（ＩＧＺＴＯ）、即ち、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎとＯとから構成される場合であって、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎの合計量を１００原子％とした場合、Ｉｎ量の比率は１５原子％以上２５原子％以下、Ｇａ量の比率は５原子％以上２０原子％以下、Ｚｎ量の比率は４０原子％以上６０原子％以下、およびＳｎ量の比率は５原子％以上２５原子％以下を満たすことが好ましい。
前記酸化物半導体層の組成は、上記各金属元素のバランスを考慮し、所望とする特性が有効に発揮されるよう、適切な範囲を設定することが好ましい。例えば前記酸化物半導体層に含まれるＩｎ、ＧａおよびＳｎについて、Ｉｎ：Ｇａ：Ｓｎ（原子比）＝１：１：１〜２：２：１とすることが挙げられる。
前記酸化物半導体層は、Ｚｎを含み、かつその表層のＺｎ濃度（表層Ｚｎ濃度、単位は原子％である。以下同じ）が、該酸化物半導体層のＺｎの含有量（単位は原子％である。以下同じ）の１．０〜１．６倍であることが好ましい。以下、この様に酸化物半導体層の表層のＺｎ濃度を制御するに至ったことを含めて説明する。
酸化物半導体層は、ＴＦＴ製造工程のソース−ドレイン電極加工時に使用の酸系エッチング液によりダメージを受け、該酸化物半導体層表面の組成変動が生じやすい。特にＺｎ酸化物は酸系エッチング液に溶解し易いため、酸化物半導体層表面のＺｎ濃度は低くなりやすい。本発明者らが確認したところ、この酸化物半導体層表面のＺｎ濃度が低くなることが、酸化物半導体層表面に酸素欠損が多く発生し、ＴＦＴ特性（移動度や信頼性）を低下させる要因になり得ることをまず突き止めた。
そこで、上記酸素欠損の発生を抑制すべく、酸化物半導体層の最表面（保護膜と接する面）のＺｎ濃度（表層Ｚｎ濃度）に着目して検討を行ったところ、この表層Ｚｎ濃度が、酸化物半導体層のＺｎ含有量の１．０倍以上であれば、酸素欠損が十分に回復するため好ましいことがわかった。前記酸化物半導体層のＺｎ含有量に対する前記表層Ｚｎ濃度の倍率（「表層Ｚｎ濃度／酸化物半導体層のＺｎ含有量」（原子比）。以下、この倍率を「表層Ｚｎ濃度比」という）は、より好ましくは１．１倍以上、更に好ましくは１．２倍以上である。前記表層Ｚｎ濃度比が高くなるほど前記効果が高まるため好ましいが、本発明で推奨される製造条件を勘案すると、前記表層Ｚｎ濃度比は１．６倍以下となる。より好ましくは１．５倍以下、更に好ましくは１．４倍以下である。前記表層Ｚｎ濃度比は、後述する実施例に記載の方法で求められる。また前記表層Ｚｎ濃度比は、後述する酸化処理（熱処理やＮ2Ｏプラズマ処理、特には熱処理、好ましくは後述の通り、より高温での熱処理）を行って酸化物半導体層表面側へＺｎを拡散・濃化させることによって達成することができる。
酸化物半導体層の厚さは特に限定されない。例えば該厚さを、好ましくは２０ｎｍ以上、より好ましくは３０ｎｍ以上、好ましくは２００ｎｍ以下、より好ましくは１００ｎｍ以下とすることが挙げられる。
本発明では、上記の通り、ソース−ドレイン電極形成時に使用の酸系エッチング液に対する耐性を確保するため、酸化物半導体層を特にＳｎを含むものとする。しかしこれだけでは、エッチストッパー層を有するＥＳＬ型ＴＦＴと比較して、良好なストレス耐性が得られない。そこで本発明では更に、ＴＦＴの製造工程において、ソース−ドレイン電極形成後であって保護膜形成前に、下記に詳述するとおり酸化処理を施す。
この酸化処理によって、酸系エッチング液にさらされてダメージ等を受けた酸化物半導体層の表面が、酸エッチング前の状態に回復する。
詳細には、ソース−ドレイン電極形成のためのウェットエッチング（酸エッチング）時に、酸系エッチング液にさらされた酸化物半導体層にＯＨやＣといったコンタミネーションが取り込まれる。これらＯＨやＣといったコンタミネーションにより、酸素欠損が生じ、この酸素欠損が原因で電子トラップが形成され、ＴＦＴ特性が劣化しやすくなる。しかし上記ウェットエッチング後に酸化処理を施すことにより、上記コンタミネーションが酸素と置換、即ち、ＯＨやＣ等が除去されてウェットエッチング前の表面状態に回復（リカバリー）するため、ＢＣＥ型のＴＦＴであっても優れたＴＦＴ特性が得られる。
本発明者らは、このことを、後記の実施例（後記の図１０）で詳述する通り、酸化物半導体層形成直後（ａｓ−ｄｅｐｏｓｉｔｅｄ）、酸エッチング後、および酸化処理後の各段階での酸化物半導体層の表面をＸＰＳ（Ｘ線光電子分光分析）で観察することにより確認した。
前記酸化物半導体層形成直後（ａｓ−ｄｅｐｏｓｉｔｅｄ状態）の表面のＯ（酸素）１ｓスペクトルピークは、ほぼ５３０．８ｅＶにある。しかし、上記ａｓ−ｄｅｐｏｓｉｔｅｄ状態の酸化物半導体層に対し上記酸エッチングを施した場合（酸化処理は行っていない状態。即ち、従来のＴＦＴ製造方法の場合に相当する）、酸化物半導体層表面のＯ１ｓスペクトルピークは、５３２．３ｅＶ（酸素欠損あり）に近づいており、ａｓ−ｄｅｐｏｓｉｔｅｄ状態の場合（ほぼ５３０．８ｅＶ）から、シフトしている。このピークシフトは、酸化物半導体層を構成する金属酸化物におけるＯが、付着したＯＨやＣに置換され、酸化物半導体層の表面が酸素欠損の状態にあることを意味している。
一方、上記酸エッチング後、更に酸化処理を行った場合、即ち、本発明のＴＦＴにおける酸化物半導体層表面のＯ１ｓスペクトルピーク（Ｏ１ｓスペクトルにおける最も強度の高いピークのエネルギー）は、上記酸エッチング後の酸化物半導体層表面のＯ１ｓスペクトルピークよりもエネルギーが小さく、ａｓ−ｄｅｐｏｓｉｔｅｄ状態のピークの方向へシフトしている。上記酸化処理後の酸化物半導体層表面のＯ１ｓスペクトルピークは、例えば５２９．０〜５３１．３ｅＶの範囲内である。尚、後述する実施例では、ほぼ５３０．８ｅＶ（５３０．８±０．５ｅＶの範囲内）にあり、前記酸化物半導体層形成直後のＯ１ｓスペクトルピークとほぼ同じ位置にある。このことから、酸化処理により、酸化物半導体層の表面は、上述の通りＯＨやＣ等が除去されて、ウェットエッチング前の表面状態に回復したと考えられる。
前記酸化処理としては、熱処理および／またはＮ2Ｏプラズマ処理が挙げられる。好ましくは熱処理とＮ2Ｏプラズマ処理の両方を行うことである。この場合、熱処理とＮ2Ｏプラズマ処理の順序は特に限定されない。
前記熱処理は、次の条件で行うことが挙げられる。即ち、加熱雰囲気は、例えば水蒸気雰囲気、酸素雰囲気とすることが挙げられる。加熱温度は、１３０℃以上とすることが好ましい。より好ましくは２５０℃以上であり、更に好ましくは３００℃以上であり、より更に好ましくは３５０℃以上である。一方、加熱温度が高すぎると、ソース−ドレイン電極を構成する材料が変質しやすい。よって加熱温度は７００℃以下とすることが好ましい。より好ましくは６５０℃以下である。尚、ソース−ドレイン電極を構成する材料の変質を抑える観点からは６００℃以下であることが更に好ましい。上記加熱温度での保持時間（加熱時間）は、５分以上とすることが好ましい。より好ましくは６０分以上である。上記加熱時間が長すぎてもスループットが悪く、一定以上の効果は期待できないので、上記加熱時間は、１２０分以下とすることが好ましく、より好ましくは９０分以下である。
前記Ｎ2Ｏプラズマ処理、即ち、Ｎ2Ｏガスによるプラズマ処理は、例えば、パワー：１００Ｗ、ガス圧：１３３Ｐａ、処理温度：２００℃、処理時間：１０秒〜２０分の条件で実施することが挙げられる。
本発明のＴＦＴは、酸化物半導体層が、上述した要件を満たしていればよく、他の構成については特に限定されない。即ち、例えば基板上に、ゲート電極、ゲート絶縁膜、上記酸化物半導体層、ソース−ドレイン電極、および保護膜を少なくとも有していればよい。よって、ＴＦＴを構成する上記ゲート電極等は、通常用いられるものであれば特に限定されないが、ＴＦＴ特性を確実に高める観点からは、上記ソース−ドレイン電極の構成を下記の通り制御することが好ましい。
ソース−ドレイン電極が、純Ａｌや純Ｍｏ、Ａｌ合金、Ｍｏ合金等からなる場合、後述する酸化処理を施したときに、該電極の表面やエッチング加工された端部が酸化される場合がある。電極表面が酸化されて酸化物が形成されると、さらにその上に形成されるフォトレジストや保護膜との密着性が低下したり、画素電極とのコンタクト抵抗上昇など、ＴＦＴ特性や製造プロセスに悪影響を与える場合がある。また変色の問題もある。更に、電極の端部が酸化すると、酸化物半導体層とソース−ドレイン電極の間の電気抵抗が上昇するおそれがある。本発明者らの検討によれば、電極材料の端部が酸化することにより、Ｉｄ−Ｖｇ特性におけるＳ値が増加しやすく、ＴＦＴ特性（特には静特性）の劣化が生じ易いことがわかっている。
上記の理由から、本発明者らは、ソース−ドレイン電極として、酸化に対し電気的特性などの物性変化が少ない導電性酸化物層を含むものであって、該導電性酸化物層が前記酸化物半導体層と直接接合した形態とすれば、Ｓ値が増加する等の劣化現象を抑えることができ、ＴＦＴの静特性（特にはＳ値）を劣化させることなく、光ストレス耐性を向上できることを見出した。
前記導電性酸化物層を構成する材料は、導電性を示す酸化物であってソース−ドレイン電極形成時に用いる酸系エッチング液（例えば、後述する実施例で用いるＰＡＮ系エッチング液）に溶解するものであれば限定されない。
前記導電性酸化物層は、好ましくはＩｎ、Ｇａ、Ｚｎ、およびＳｎよりなる群から選択される１種以上の元素と、Ｏとから構成される。導電性酸化物として例えばＩＴＯやＩＺＯが代表的であるが、ＺＡＯ（Ａｌ添加ＺｎＯ）、ＧＺＯ（Ｇａ添加ＺｎＯ）等を用いることもできる。好ましくはＩＴＯ（Ｉｎ−Ｓｎ−Ｏ）やＩＺＯ（Ｉｎ−Ｚｎ−Ｏ）である。
前記導電性酸化物層は、アモルファス構造であることが好ましい。多結晶であるとウェットエッチングにより残渣が生じたり、エッチングが困難となりやすいが、アモルファス構造であるとこれらの問題が生じ難いからである。
前記ソース−ドレイン電極は、図２（ａ）に模式的に示す通り導電性酸化物層の単層とする他、導電性酸化物層を含む積層構造であってもよい。
前記ソース−ドレイン電極を構成する導電性酸化物層の膜厚は、導電性酸化物層のみ(単層)の場合、１０〜５００ｎｍとし、導電性酸化物層と下記Ｘ層との積層の場合には１０〜１００ｎｍとすることができる。
前記ソース−ドレイン電極を積層構造とする場合、前記ソース−ドレイン電極は、図２（ｂ）に模式的に示す通り、
前記導電性酸化物層と；
Ａｌ、Ｃｕ、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、およびＷよりなる群から選択される１種以上の元素を含む１以上の金属層（Ｘ層）と；
の積層構造とすることができる（尚、ソース−ドレイン電極が単層・積層いずれの場合も、導電性酸化物層は酸化物半導体層と直接接合していることが好ましい）。
導電性酸化物は、金属材料と比べて電気抵抗率が高い。よって、ソース−ドレイン電極の電気抵抗を低減する観点からは、ソース−ドレイン電極を、上記の通り前記導電性酸化物層と；金属層（Ｘ層）と；の積層構造とすることが推奨される。
前記「１種以上の元素を含む」には、該元素からなる純金属および該元素を主成分（例えば５０原子％以上）とする合金が含まれる。
前記Ｘ層のうち、純Ａｌ層、Ａｌ合金層、純Ｃｕ層、およびＣｕ合金層よりなる群から選択される１以上の金属層（Ｘ１層、以下、純Ａｌ層およびＡｌ合金層を「Ａｌ系層」と総称し、純Ｃｕ層およびＣｕ合金層を「Ｃｕ系層」と総称することがある）を用いれば、ソース−ドレイン電極の電気抵抗をより低減できるので好ましい。
前記Ｘ１層のうち、Ａｌ合金層を用いる場合には、該層の加熱によるヒロック防止や、耐食性の向上、ソース−ドレイン電極と接続される画素電極（ＩＴＯ，ＩＺＯ）との電気的接合性を向上させるため、該Ａｌ合金層として、Ｎｉ、Ｃｏ、Ｃｕ、Ｇｅ、Ｔａ、Ｍｏ、Ｈｆ、Ｚｒ、Ｔｉ、Ｎｂ、Ｗ、および希土類元素よりなる群から選択される１種以上の元素を０．１原子％以上（より好ましくは０．５原子％以上、好ましくは６原子％以下）含むものを用いることが好ましい。この場合、残部はＡｌおよび不可避不純物である。
該Ａｌ合金層として、特には下記（ｉ）（ｉｉ）に示す通り、目的に応じたＡｌ合金層を用いることがより好ましい。
（ｉ）Ａｌ合金層の耐食性、耐熱性を向上させるには、合金元素として、Ｎｄ、Ｌａ、Ｙなどの希土類元素や、Ｔａ、Ｚｒ、Ｎｂ、Ｔｉ、Ｍｏ、Ｈｆ等の高融点金属元素を含むことが好ましい。これらの元素の含有量は、ＴＦＴの製造プロセス温度と配線抵抗値から最適な量を調整することができる。
（ｉｉ）Ａｌ合金層と画素電極との電気的接合性を向上させるには、合金元素として、Ｎｉ、Ｃｏを含有させることが好ましい。更にＣｕやＧｅを含有させることによって、析出物を微細化させることができ、耐食性や電気的接合性を更に向上させることができる。
前記Ｘ１層の厚さは、例えば５０〜５００ｎｍとすることができる。
また前記Ｘ層のうち、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、およびＷよりなる群から選択される１種以上の元素を含む金属層（Ｘ２層）は、一般にバリアメタル（層）といわれている。Ｘ２層は、下記に詳述する通り電気的接合性等の向上に寄与する。
前記Ｘ２層は、導電性酸化物層とＸ１層とを組み合わせて使用する場合に、これらの層の密着性や電気的接合性の向上、相互拡散防止のために、これらの層の間に形成することができる。
具体的には、導電性酸化物層と、Ｘ１層としてＡｌ系層とを用いる場合、加熱によるＡｌ系層のヒロック防止や後の工程でソース−ドレイン電極と接続される画素電極（ＩＴＯ、ＩＺＯ）との電気的接合性を向上させるために、導電性酸化物層とＡｌ系層との間にＸ２層を形成してもよい。
また、導電性酸化物層と、Ｘ１層としてＣｕ系層とを用いる場合、上記Ｃｕ系層表面の酸化を抑制するために、これらの間にＸ２層を形成してもよい。
また後述する形態（ＩＩＩ）のように、Ｘ１層の酸化物半導体層側と反対側の両方に、Ｘ２層を形成することもできる。
Ｘ２層（バリアメタル層）の厚さは、例えば５０〜５００ｎｍとすることができる。
前記Ｘ層の形態として、Ｘ１層（単層または積層）のみからなる場合の他、Ｘ１層（単層または積層）とＸ２層（単層または積層）とを組み合わせる場合が挙げられる。
Ｘ層がＸ１層とＸ２層の組み合わせの場合、ソース−ドレイン電極の形態として、具体的に下記（Ｉ）〜（ＩＩＩ）の形態が挙げられる。
（Ｉ）図２（ｃ）に示す通り、酸化物半導体層側から順に、導電性酸化物層と；Ｘ２層と；Ｘ１層と；の積層構造を有する形態
（ＩＩ）図２（ｄ）に示す通り、酸化物半導体層側から順に、導電性酸化物層と；Ｘ１層と；Ｘ２層と；の積層構造を有する形態
（ＩＩＩ）図２（ｅ）に示す通り、酸化物半導体層側から順に、導電性酸化物層と；Ｘ２層と；Ｘ１層と；Ｘ２層と；の積層構造を有する形態
また前記ソース−ドレイン電極として、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、およびＷよりなる群から選択される１種以上の元素からなるバリアメタル層が用いられているが、ソース−ドレイン電極の表面（基板と反対側の表面）が上記バリアメタル層で構成されている場合、上記酸化処理を行うことによって、電極の表面やエッチング加工された端部が酸化されて厚い酸化膜が形成され、ＴＦＴ特性（特には静特性）の劣化や、上層（保護膜等）との密着性低下による膜はがれが発生しやすい。更には、次のような不具合が生じる場合もある。例えば前記バリアメタル層として、一般的に、純Ｍｏ膜単層や、純Ｍｏ／純Ａｌ／純Ｍｏの３層構造の積層膜が使用されるが、これらの膜をソース−ドレイン電極に使用した場合、ソース−ドレイン電極加工工程における水洗工程で、酸化物（例えばＭｏ酸化物）が水に溶解し、ガラス基板表面（ゲート絶縁膜で覆われていない部分）やソース−ドレイン電極表面に上記酸化物の残渣が存在する場合がある。
この酸化物（例えばＭｏ酸化物）の残渣は、リーク電流増加の原因となると共に、ソース−ドレイン電極よりも上層として成膜される保護絶縁膜やフォトレジスト等と、ソース−ドレイン電極との密着性の低下を招き、上記保護絶縁膜等がはがれる原因ともなる。
上記の理由から、本発明者らは、ソース−ドレイン電極として、酸化物半導体層側から順にバリアメタル層（例えばＭｏ層）とＡｌ合金層の積層膜とすればよいことを見出した。上記積層膜とすれば、上記ソース−ドレイン電極加工工程における水洗工程での、Ｍｏ膜の露出量を極力減少でき、その結果、水洗処理によるＭｏ酸化物の溶解を抑制できる。また、ソース−ドレイン電極を構成するバリアメタル層（例えばＭｏ層）の膜厚を、該バリアメタル層単層の場合よりも相対的に薄くすることができ、その結果、酸化物半導体と直接接触部分における上記酸化物の成長を抑制することができて、ＴＦＴの静特性を劣化させることなく（特にはＳ値を増加させることなく）、光ストレス耐性を向上できる。
前記ソース−ドレイン電極におけるＡｌ合金層としては、
（Ａ群）Ｎｉおよび／またはＣｏを０．１〜４原子％含むもの；
上記（Ａ群）の元素に代えて、または上記（Ａ群）の元素と共に、
（Ｂ群）Ｃｕおよび／またはＧｅを０．０５〜２原子％含むものが好ましい。
ソース−ドレイン電極の表面（基板と反対側の面）の一部は、画素電極として使用されるＩＴＯ膜やＩＺＯ膜等の透明導電性酸化物膜と直接接合される。上記ソース−ドレイン電極の表面が純Ａｌであると、この純Ａｌと上記透明導電性酸化物膜との間に酸化アルミニウムの絶縁膜が形成され、オーミック接触がとれなくなりコンタクト抵抗が上昇する恐れがある。
本発明では、ソース−ドレイン電極の表面（基板と反対側の面）を構成するＡｌ合金層として、好ましくは上記（Ａ群）Ｎｉおよび／またはＣｏを含むものとすることによって、Ａｌ合金層と前記画素電極（透明導電性酸化物膜）の界面に、ＮｉやＣｏの化合物を析出させて、上記透明導電性酸化物膜と直接接合した場合の接触電気抵抗を低減することができる。そしてその結果、上記純Ｍｏ／純Ａｌ／純Ｍｏの３層構造の積層膜からなるソース−ドレイン電極の上部バリアメタル層（純Ｍｏ層）を省略することができる。この効果を発揮させるには、上記Ａ群の総含有量を０．１原子％以上とすることが好ましい。より好ましくは０．２原子％以上、さらに好ましくは０．４原子％以上である。一方、上記Ａ群の総含有量が多過ぎると、Ａｌ合金層の電気抵抗率が高くなるため、４原子％以下とすることが好ましい。より好ましくは３．０原子％以下、更に好ましくは２．０原子％以下である。
上記（Ｂ群）元素であるＣｕ、Ｇｅは、Ａｌ基合金膜の耐食性を向上させるのに有効な元素である。この効果を発揮させるには、上記Ｂ群の総含有量を０．０５原子％以上とすることが好ましい。より好ましくは０．１原子％以上、さらに好ましくは０．２原子％以上である。一方、上記Ｂ群の総含有量が多過ぎると、Ａｌ合金層の電気抵抗率が高くなるため、２原子％以下とすることが好ましい。より好ましくは１原子％以下、更に好ましくは０．８原子％以下である。
前記Ａｌ合金層は更に、Ｎｄ、Ｙ、Ｆｅ、Ｔｉ、Ｖ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｍｇ、Ｃｒ、Ｍｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ｉｒ、Ｐｔ、Ｌａ、Ｇｄ、Ｔｂ、Ｄｙ、Ｓｒ、Ｓｍ、ＧｅおよびＢiよりなる群（Ｃ群）から選択される少なくとも１種の元素（Ｃ群元素）を含んでいてもよい。
上記Ｃ群元素は、Ａｌ合金層の耐熱性を向上させ、該Ａｌ合金層の表面に形成されるヒロックを防止するのに有効な元素である。この効果を発揮させるには、Ｃ群元素の総含有量を０．１原子％以上とすることが好ましい。より好ましくは０．２原子％以上、さらに好ましくは０．３原子％以上である。一方、Ｃ群元素の総含有量が多過ぎると、Ａｌ合金層の電気抵抗率が高くなるため、好ましくは１原子％以下とする。より好ましくは０．８原子％以下、さらに好ましくは０．６原子％以下である。
上記Ｃ群元素のうち、好ましくはＮｄ、ＬａおよびＧｄよりなる群から選択される少なくとも１種の元素である。
前記Ａｌ合金層として、上記Ａ群元素、上記Ａ群元素＋上記Ｂ群元素、上記Ａ群元素＋上記Ｃ群元素、上記Ａ群元素＋上記Ｂ群元素＋上記Ｃ群元素、上記Ｂ群元素、または上記Ｂ群元素＋上記Ｃ群元素を含み、残部がＡｌおよび不可避的不純物からなるものが挙げられる。
前記バリアメタル層の膜厚は、膜厚の均一性の観点から３ｎｍ以上であることが好ましい。より好ましくは５ｎｍ以上、更に好ましくは１０ｎｍ以上である。しかし厚すぎると、全膜厚に対するバリアメタルの割合が多くなり配線抵抗が増加してしまうため、１００ｎｍ以下であることが好ましく、より好ましくは８０ｎｍ以下、更に好ましくは６０ｎｍ以下である。
前記Ａｌ合金層の膜厚は、配線の低抵抗化の観点から１００ｎｍ以上であることが好ましい。より好ましくは１５０ｎｍ以上、更に好ましくは２００ｎｍ以上である。しかし厚すぎると、製膜やエッチング加工にかかる時間を要して製造コストが増加するといった不具合が生じるため、１０００ｎｍ以下であることが好ましく、より好ましくは８００ｎｍ以下、更に好ましくは６００ｎｍ以下である。
全膜厚に対するバリアメタル層の膜厚比は、バリアメタルのバリア性の観点から０．０２以上であることが好ましく、より好ましくは０．０４以上、更に好ましくは０．０５以上である。しかし上記膜厚比が大きすぎると、配線抵抗が増加するため、上記膜厚比は０．５以下であることが好ましく、より好ましくは０．４以下、更に好ましくは０．３以下である。
以下、上記酸化処理を含む本発明のＴＦＴの製造方法を、図３を参照しながら説明する。図３および以下の説明は、本発明の好ましい実施形態の一例を示すものであり、これに限定する趣旨ではない。
図３では、基板１上にゲート電極２およびゲート絶縁膜３が形成され、その上に酸化物半導体層４が形成されている。更にその上にはソース−ドレイン電極５が形成され、その上に保護膜（絶縁膜）６が形成され、コンタクトホール７を介して透明導電膜８がドレイン電極５に電気的に接続されている。
基板１上にゲート電極２およびゲート絶縁膜３を形成する方法は特に限定されず、通常用いられる方法を採用することができる。また、ゲート電極２およびゲート絶縁膜３の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極２として、電気抵抗率の低いＡｌやＣｕの金属や、耐熱性の高いＭｏ、Ｃｒ、Ｔｉなどの高融点金属や、これらの合金を好ましく用いることができる。また、ゲート絶縁膜３としては、シリコン窒化膜（ＳｉＮ）、シリコン酸化膜（ＳｉＯ2）、シリコン酸窒化膜（ＳｉＯＮ）などが代表的に例示される。そのほか、Ａｌ2Ｏ3やＹ2Ｏ3などの酸化物や、これらを積層したものを用いることもできる。
次いで酸化物半導体層４を形成する。酸化物半導体層４は、スパッタリング法（ＤＣスパッタリング法またはＲＦスパッタリング法）にて、スパッタリングターゲット（以下「ターゲット」ということがある。）を用いて成膜することが好ましい。スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成できる。また、塗布法などの化学的成膜法によって酸化物を形成しても良い。
スパッタリング法に用いられるターゲットとして、前述した元素を含み、所望の酸化物と同一組成のスパッタリングターゲットを用いることが好ましい。これにより、組成ズレが少なく、所望の成分組成の薄膜を形成できる。
具体的には、前記酸化物半導体層の成膜に用いるターゲットとして、金属元素（Ｓｎと、Ｉｎ、Ｇａ、およびＺｎよりなる群から選択される１種以上の元素）の酸化物から構成され、所望の酸化物と同一組成の酸化物ターゲットを用いればよい。または、組成の異なる二つのターゲットを同時放電するコスパッタ法（Ｃｏ−Ｓｐｕｔｔｅｒ法）で成膜しても良い。上記ターゲットは、例えば粉末焼結法によって製造することができる。
上記スパッタリングは、次の条件で行うことが挙げられる。基板温度は、おおむね室温〜２００℃とすることが挙げられる。酸素添加量は、半導体として動作を示すよう、スパッタリング装置の構成やターゲット組成などに応じて適切に制御すればよい。酸素添加量は、半導体キャリア濃度がおおむね１０15〜１０16ｃｍ-3となるように制御することが好ましい。
またスパッタリング成膜時のガス圧は、おおむね１〜３ｍＴｏｒｒの範囲内であることが好ましい。スパッタリングターゲットへの投入パワーは、おおむね２００Ｗ以上に設定することが推奨される。
上記の通り、酸化物半導体層４を成膜した後、該酸化物半導体層４に対してウェットエッチングを行い、パターニングする。前記パターニング後は、酸化物半導体層４の膜質改善のために熱処理（プレアニール）を行うことが好ましい。この熱処理により、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上する。プレアニールの条件として、例えば大気雰囲気下または水蒸気雰囲気下にて、例えば、加熱温度：約２５０〜４００℃、加熱時間：約１０分〜１時間とすること等が挙げられる。
前記プレアニールの後、ソース−ドレイン電極５を形成する。ソース−ドレイン電極５の種類は特に限定されず、汎用されているものを用いることができる。ソース−ドレイン電極はスパッタリング法を用いて成膜した後、フォトリソグラフィおよびウェットエッチング法またはドライエッチング法を用いて形成することができる。本発明では、ソース−ドレイン電極５形成のためのパターニングに酸系エッチング液を用いているので、ソース−ドレイン電極５を構成する材料は、Ａｌ合金、純Ｍｏ、Ｍｏ合金等を用いるのがよい。また上述の通り、より優れたＴＦＴ特性を確保する観点からは、ソース−ドレイン電極５を、導電性酸化物層を含みかつ該導電性酸化物層が前記酸化物半導体層と直接接合した構造とすることが好ましい。この場合、ソース−ドレイン電極５は、前記導電性酸化物層のみ、または更にＸ層（Ｘ１層、Ｘ１層およびＸ２層）を積層させた構造とすることができる。
ソース−ドレイン電極５は、金属薄膜のみからなる場合は、例えばマグネトロンスパッタリング法によって金属薄膜を成膜した後、フォトリソグラフィおよび酸系エッチング液を用いたウェットエッチング（酸エッチング）によりパターニングして形成することができる。ソース−ドレイン電極５が、上記導電性酸化物層の単層膜からなる場合は、該導電性酸化物層を、前述の酸化物半導体層４の形成と同様にスパッタリング法で成膜したのちフォトリソグラフィおよび酸系エッチング液を用いたウェットエッチング（酸エッチング）によりパターニングすることができる。またソース−ドレイン電極５が、導電性酸化物層とＸ層（金属膜）の積層である場合は、前記導電性酸化物層の単層、およびＸ層（Ｘ１層、Ｘ１層およびＸ２層）を積層させた後、フォトリソグラフィおよび酸系エッチング液を用いたウェットエッチング（酸エッチング）によりパターニングして形成することができる。ソース−ドレイン電極の前記エッチング法として、ドライエッチング法を用いてもよい。
またソース−ドレイン電極５として、バリアメタル層とＡｌ合金層との積層膜を形成する場合には、それぞれの層（金属薄膜）を、例えばマグネトロンスパッタリング法によって成膜した後、フォトリソグラフィおよび酸系エッチング液を用いたウェットエッチング（酸エッチング）によりパターニングして形成することができる。
次いで、上記に詳述した通り酸化処理を行う。更に保護膜６を、酸化物半導体層４、ソース−ドレイン電極５の上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜する。保護膜６として、シリコン窒化膜（ＳｉＮ）、シリコン酸化膜（ＳｉＯ2）、シリコン酸窒化膜（ＳｉＯＮ）、またはこれらを積層したものを用いることができる。上記保護膜６は、スパッタリング法で形成しても良い。
次に、常法に基づき、コンタクトホール７を介して透明導電膜８をドレイン電極５に電気的に接続する。前記透明導電膜８の種類は特に限定されず、通常用いられるものを使用することができる。
本発明のＴＦＴの製造方法は、エッチストッパー層を含まないため、ＴＦＴ製造工程で形成するマスク数が減る。そのため、コストを十分に削減することができる。
以下、実施例を挙げて本発明をより具体的に説明するが、本発明はもとより下記実施例によって制限を受けるものではなく、前・後記の趣旨に適合し得る範囲で適当に変更を加えて実施することも勿論可能であり、それらはいずれも本発明の技術的範囲に包含される。
［実施例１］
［本発明例のＴＦＴの作製］
前述した方法に基づき、図３に示す薄膜トランジスタ（ＴＦＴ）を作製し、ＴＦＴ特性（ストレス耐性）を評価した。
まず、ガラス基板１（コーニング社製イーグルＸＧ、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極２としてＭｏ薄膜を１００ｎｍ、およびゲート絶縁膜３としてＳｉＯ2膜（膜厚２５０ｎｍ）を順次成膜した。上記ゲート電極２は、純Ｍｏのスパッタリングターゲットを使用し、ＤＣスパッタリング法により、成膜温度：室温、成膜パワー：３００Ｗ、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒの条件で成膜した。また、上記ゲート絶縁膜３は、プラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガス、成膜パワー：３００Ｗ、成膜温度：３５０℃の条件で成膜した。
次に、酸化物半導体層４を次の通り成膜した。即ち、上記ゲート絶縁膜３上に酸化物半導体層４（Ｇａ−Ｉｎ−Ｚｎ−Ｓｎ−Ｏ、原子比はＧａ：Ｉｎ：Ｚｎ：Ｓｎ＝１６．８：１６．６：４７．２：１９．４）を成膜した。
前記酸化物半導体層４の成膜には、金属元素が上記比率のＧａ−Ｉｎ−Ｚｎ−Ｓｎ−Ｏスパッタリングターゲットを用いた。
前記酸化物半導体層４は、ＤＣスパッタリング法を用いて成膜した。スパッタリングに使用した装置は（株）アルバック社製「ＣＳ−２００」であり、スパッタリング条件は下記のとおりである。
（スパッタリング条件）
基板温度：室温
成膜パワー：ＤＣ ２００Ｗ
ガス圧：１ｍＴｏｒｒ
酸素分圧：１００×Ｏ2／（Ａｒ＋Ｏ2）＝４％
上記のようにして酸化物半導体層４を成膜した後、フォトリソグラフィおよびウェットエッチング（酸エッチング）によりパターニングを行った。酸系エッチング液（ウェットエッチャント液）としては、関東化学社製「ＩＴＯ−０７Ｎ」（シュウ酸と水の混合液）を使用し、液温を室温とした。本実施例では、実験を行った全ての酸化物薄膜について、ウェットエッチングによる残渣はなく、適切にエッチングできたことを確認している。
上記の通り酸化物半導体層４をパターニングした後、酸化物半導体層４の膜質を向上させるため、プレアニール処理を行った。プレアニール処理は、大気雰囲気にて３５０℃で６０分間行った。
次にソース−ドレイン電極５を形成した。具体的には、まず純Ｍｏ薄膜を、前述したゲート電極と同様にＤＣスパッタリング法により成膜（膜厚は１００ｎｍ）し、その後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。酸系エッチング液として、燐酸：硝酸：酢酸：水＝７０：１．９：１０：１２（体積比）の混酸（ＰＡＮ系）であり、液温が室温のものを用いた。パターニングによりＴＦＴのチャネル長を１０μｍ、チャネル幅を２５μｍとした。ソース−ドレイン電極５の短絡を防ぐためパターニングを確実に行うべく、ソース−ドレイン電極５の膜厚に対して５０％相当の時間分更に、上記酸系エッチング液に浸漬（オーバーエッチ）させた。
次いで酸化処理として、大気雰囲気にて３５０℃で６０分間の熱処理を実施した。また別の実施態様として、該熱処理後に、または該熱処理に代えて、パワー：１００Ｗ、ガス圧：１３３Ｐａ、処理温度：２００℃、処理時間：１分の条件でＮ２Ｏプラズマ処理を実施した。
その後、保護膜６を形成した。保護膜６として、ＳｉＯ2（膜厚１００ｎｍ）とＳｉＮ（膜厚１５０ｎｍ）の積層膜（合計膜厚２５０ｎｍ）を用いた。上記ＳｉＯ2およびＳｉＮの形成は、サムコ製「ＰＤ−２２０ＮＬ」を用い、プラズマＣＶＤ法を用いて行った。本実施例では、前処理としてＮ2Ｏガスによってプラズマ処理を６０秒行った後、ＳｉＯ2膜、およびＳｉＮ膜を順次形成した。この時のＮ2Ｏガスによるプラズマ条件は、パワー１００Ｗ、ガス圧１３３Ｐａ、処理温度２００℃とした。ＳｉＯ2膜の形成にはＮ2ＯおよびＳｉＨ4の混合ガスを用い、ＳｉＮ膜の形成にはＳｉＨ4、Ｎ2、ＮＨ3の混合ガスを用いた。いずれの場合も成膜パワーを１００Ｗ、成膜温度を２００℃とした。
次にフォトリソグラフィ、およびドライエッチングにより、保護膜６にトランジスタ特性評価用プロービングのためのコンタクトホール７を形成してＴＦＴを得た。
［酸系エッチング液に対する耐性の評価］
酸化物半導体層の、ソース−ドレイン電極形成時に使用の酸系エッチング液に対する耐性を、次の通り評価した。尚、評価に供したＴＦＴは、前記耐性に対する成分組成（Ｓｎの有無）の影響のみを確認するため、前述の酸化処理は行っていない。
まず、酸化処理を行わなかったことを除き、前記本発明例と同様にしてＴＦＴを作製した。また比較例として、ＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ、原子比はＩｎ：Ｇａ：Ｚｎ＝１：１：１、Ｓｎを含まない）単層を酸化物半導体層として形成したこと、および酸化処理を行わなかったことを除き、前記本発明例と同様にしてＴＦＴを作製した。
そして、得られた各ＴＦＴの積層方向断面をＦＥ−ＳＥＭで観察した。その観察写真を、図４（Ｓｎを含む酸化物半導体層を形成）、図５（Ｓｎを含まない酸化物半導体層を形成）のそれぞれに示す。
図４から、酸系エッチング液にさらされる酸化物半導体層がＳｎを含むものである場合、前記オーバーエッチングによる膜厚の減少（膜べり）が生じていないことがわかる。即ち、ソース−ドレイン電極端直下の酸化物半導体層の膜厚と、酸化物半導体層中央部の膜厚との差（（１００×［ソース−ドレイン電極端直下の酸化物半導体層の膜厚−酸化物半導体層中央部の膜厚］／ソース−ドレイン電極端直下の酸化物半導体層の膜厚）より求めた値。以下同じ）が０％であった。そのため、酸化物半導体層の面内が均一なＴＦＴを作製することができた。
これに対し図５から、酸系エッチング液にさらされる酸化物半導体層がＳｎを含まないものである場合、前記オーバーエッチングによる膜べりが生じていることがわかる。即ち、ソース−ドレイン電極端直下の酸化物半導体層の膜厚と、前記酸化物半導体層中央部の膜厚との差は５０％超であった。
［ストレス耐性の評価］
前記ＴＦＴ（酸化物半導体層が積層体である本発明例のＴＦＴ）を用い、以下のようにして、ストレス耐性の評価を行った。
尚、比較例として、前記ソース−ドレイン電極５の形成後に、酸化処理を行わなかったことを除き、前記本発明例と同様に作製したＴＦＴのストレス耐性の評価も行った。
ストレス耐性は、ゲート電極に負バイアスをかけながら光を照射するストレス印加試験を行って評価した。ストレス印加条件は以下のとおりである。
・ゲート電圧：−２０Ｖ
・ソース／ドレイン電圧：１０Ｖ
・基板温度：６０℃
・光ストレス条件
ストレス印加時間：２時間
光強度：２５０００ＮＩＴ
光源：白色ＬＥＤ
その結果を、図６（比較例、酸化処理なし）、図７（本発明例、酸化処理は熱処理）、図８（本発明例、酸化処理はＮ2Ｏプラズマ処理）、および図９（本発明例、酸化処理は熱処理およびＮ2Ｏプラズマ処理）に示す。図６から、比較例はストレス印加時間の経過と共にしきい値電圧が負側へシフトしており、２時間でのしきい値電圧変化量ΔＶｔｈは７．５０Ｖである。これは、光照射により生成した正孔がバイアス印加によりゲート絶縁膜と半導体界面や半導体バックチャネルとパッシベーション界面に蓄積されたため、しきい値電圧がシフトしたものと考えられる。
これに対し酸化処理として熱処理を施した場合には、図７に示す通り、ＴＦＴのしきい値電圧変化量ΔＶｔｈは２時間で３．５０Ｖであり、前記比較例に対してＶｔｈの変化が十分小さく、ストレス耐性に優れていることがわかる。また酸化処理としてＮ2Ｏガスによるプラズマ処理のみ実施した場合には、図８に示す通り、ＴＦＴのしきい値電圧変化量ΔＶｔｈは２．５０Ｖであり、前記比較例に対してＶｔｈの変化が十分小さく、ストレス耐性に優れていることがわかる。更に、酸化処理として前記熱処理と前記Ｎ2Ｏガスによるプラズマ処理のどちらも実施した場合には、図９に示す通り、ＴＦＴのしきい値電圧変化量ΔＶｔｈは１．２５Ｖであり、前記比較例に対してＶｔｈの変化が更に小さく、ストレス耐性に十分優れていることがわかる。
この様に、前記酸化処理を行うことによって優れたストレス耐性が得られた理由を確認すべく、ＸＰＳによる酸化物半導体層の表面分析を下記の通り行った。
［ＸＰＳによる酸化物半導体層の表面分析］
下記表面分析では、上記酸系エッチング液にさらされる酸化物半導体層の表面分析を行った。該表面分析には、酸化処理（３５０℃で６０分間、大気雰囲気の条件で熱処理）を行ったＴＦＴを用いた。
そして、このＴＦＴ作製途中の、
（１）酸化物半導体層形成直後（ａｓ−ｄｅｐｏｓｉｔｅｄ状態）の酸化物半導体層表面、
（２）酸化物半導体層の表面を、ウェットエッチング（酸エッチング、ＰＡＮ系エッチング液を使用）した直後の酸化物半導体層の表面、および、
（３）前記（２）のウェットエッチング後（酸エッチング後）に、前記酸化処理（熱処理）を施した後の酸化物半導体層の表面
のそれぞれの状態を確認するため、ＸＰＳでＯ１ｓスペクトルピークの観察を行った。
これらの観察結果を併せて図１０に示す。
この図１０から次のことがわかる。即ち、酸化物半導体層表面の（１）ａｓ−ｄｅｐｏｓｉｔｅｄ状態、（２）ウェットエッチング後（酸エッチング後）、および（３）酸化処理後（熱処理後）の各Ｏ１ｓスペクトルピークの位置を比較すると、（１）ａｓ−ｄｅｐｏｓｉｔｅｄ状態のＯ１ｓスペクトルピークは、ほぼ５３０．８ｅＶにあるのに対し、（２）ウェットエッチング後（酸エッチング後）のＯ１ｓスペクトルピークは、前記（１）ａｓ−ｄｅｐｏｓｉｔｅｄ状態よりも左側へシフトしている。しかし、（３）前記ウェットエッチング後（酸エッチング後）に酸化処理（熱処理）を施した場合、Ｏ１ｓスペクトルピークは、（１）ａｓ−ｄｅｐｏｓｉｔｅｄ状態のピークと同位置にある。
この図１０の結果から、上記酸化処理の有無が表面状態に及ぼす影響について、以下のことがわかる。ウェットエッチング（酸エッチング）によりＯ１ｓスペクトルピークは、ａｓ−ｄｅｐｏｓｉｔｅｄ状態よりも左へシフトするが、これは、ウェットエッチング（酸エッチング）により酸化物半導体層の表面にＯＨやＣといったコンタミが付着して、酸化物半導体層を構成する金属酸化物の酸素が、これらコンタミと結合し、酸化物半導体層を構成する酸素が欠損している状態を意味している。しかし、上記ウェットエッチング（酸エッチング）後に熱処理を施すことにより、前記ＯＨやＣといったコンタミネーションが酸素と置換され、電子トラップとなりうるＯＨやＣが除去されたため、Ｏ１ｓスペクトルピークは、ａｓ−ｄｅｐｏｓｉｔｅｄ状態に戻ったと考えられる。この様な現象は、酸化処理としてＮ2Ｏプラズマ処理を行った場合にも確認できる。
［実施例２］
［ＴＦＴの作製］
ソース−ドレイン電極５を下記の通り形成したこと；およびソース−ドレイン電極形成後に行う酸化処理を行う場合は、表１に示す通り、大気雰囲気にて３５０℃で６０分間の熱処理を行うか、またはパワー：１００Ｗ、ガス圧：１３３Ｐａ、処理温度：２００℃、処理時間：１分の条件でＮ２Ｏプラズマ処理を実施したこと；および表１のＮｏ．１７のみ酸化物半導体層４として、ＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ、原子比はＩｎ：Ｇａ：Ｚｎ＝３３．３：３３．３：３３．３）を成膜したこと；を除き、実施例１と同様にしてＴＦＴを作製した（尚、表１の酸化物半導体層（ＩＧＺＴＯ）は、実施例１の酸化物半導体層４（Ｇａ−Ｉｎ−Ｚｎ−Ｓｎ−Ｏ、原子比はＧａ：Ｉｎ：Ｚｎ：Ｓｎ＝１６．８：１６．６：４７．２：１９．４）と同じである）。いずれの例も、薄膜トランジスタの積層方向断面における、ソース−ドレイン電極端直下の酸化物半導体層の膜厚と、前記酸化物半導体層中央部の膜厚との差は、５％以下であることを確認した。
ソース−ドレイン電極５は次の通り形成した。表１に示す通り、ソース−ドレイン電極として、導電性酸化物層（ＩＺＯ、ＧＺＯ、またはＩＴＯ）の単層、または該導電性酸化物層とＸ１層（Ａｌ系層、Ｃｕ系層）、更にはＸ２層（バリアメタル層）としてＭｏ層を形成した。
前記導電性酸化物層として、ＩＺＯ（Ｉｎ：Ｚｎ（質量比）＝７０：３０）、ＧＺＯ（Ｇａ：Ｚｎ（質量比）＝１０：９０）、またはＩＴＯ（Ｉｎ：Ｓｎ（質量比）＝９０：１０）を形成した。前記導電性酸化物層の膜厚は、いずれも２０ｎｍである。前記導電性酸化物層は、ＤＣスパッタリング法を用い、ターゲットサイズ：φ１０１．６ｍｍ、投入パワー：ＤＣ２００Ｗ、ガス圧：２ｍＴｏｒｒ、ガス流量：Ａｒ／Ｏ2＝２４／１ｓｃｃｍの条件で成膜した。また、前記Ｘ１層やＸ２層は、皮膜を構成する金属元素のスパッタリングターゲットを使用し、ＤＣスパッタリング法により、成膜温度：室温、成膜パワー：３００Ｗ、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒの条件で成膜した。前記Ｘ１層やＸ２層の膜厚は、それぞれ８０ｎｍとした。
尚、ソース−ドレイン電極が積層である場合は、酸化物半導体層直上に、表１における「ソース−ドレイン電極」の欄の左から順に各層を形成した。
得られたＴＦＴを用いて、下記の通り静特性の評価とストレス耐性の評価を行った。
[静特性（電界効果移動度（移動度、ＦＥ）、しきい値電圧Ｖｔｈ、Ｓ値）の評価]
前記ＴＦＴを用いてＩｄ−Ｖｇ特性を測定した。Ｉｄ−Ｖｇ特性は、ゲート電圧、ソース−ドレイン電極の電圧を以下のように設定し、プローバーおよび半導体パラメータアナライザ（Ｋｅｉｔｈｌｅｙ４２００ＳＣＳ）を用いて測定を行った。
ゲート電圧：−３０〜３０Ｖ（ステップ０．２５Ｖ）
ソース電圧：０Ｖ
ドレイン電圧：１０Ｖ
測定温度：室温
測定したＩｄ−Ｖｇ特性から、電界効果移動度（ＦＥ）、しきい値電圧Ｖｔｈ、Ｓ値を算出した。その結果を表１に示す。また図１１〜１４にＴＦＴのＩｄ−Ｖｇ特性を示す。図１１は表１のＮｏ．１、図１２は表１のＮｏ．２、図１３は表１のＮｏ．４、また図１４は表１のＮｏ．５の測定結果を示す。
[ストレス特性の評価]
ストレス耐性の評価は、実施例１と同様にして行った。その結果を表１に示す。また図１５および図１６にストレス耐性の結果を示す。図１５は表１のＮｏ．４、図１６は表１のＮｏ．５の測定結果を示す。
表１では、Ｓ値が１．０以下の場合をＳ値の判定「○」、Ｓ値が１．０超の場合をＳ値の判定「△」とした。また、ΔＶｔｈが６Ｖ以下の場合を、ストレス耐性（光ストレス耐性）の判定「○」、ΔＶｔｈが６Ｖ超の場合を、ストレス耐性（光ストレス耐性）の判定「×」とした。そして総合判定として、Ｓ値とストレス耐性のいずれもが○の場合を「◎」、Ｓ値が△でストレス耐性が○の場合を「○」、Ｓ値が○でストレス耐性が×の場合を「×」と評価した。
［ＸＰＳによる酸化物半導体層の表面分析］
前記実施例１と同様にして、ａｓ−ｄｅｐｏｓｉｔｅｄ状態、ウェットエッチング後（酸エッチング後）および酸化処理後（Ｎｏ．１とＮｏ．４は酸化処理なしの状態）の酸化物半導体層のＸＰＳによる表面分析を行い、Ｏ（酸素）１ｓスペクトルにおける最も強度の高いピーク（Ｏ１ｓスペクトルピーク）のエネルギーの値を求めた。そして、前記酸化処理後のＯ１ｓスペクトルピークのエネルギー値が、前記酸エッチング後のＯ１ｓスペクトルピークよりも小さくなった場合を「ピークシフトあり」、そうでない場合を「ピークシフトなし」と評価した。また前記酸化処理後のピークのエネルギー値が５２９．０〜５３１．３ｅＶの範囲内に最も強度の高いピークが確認された場合を「あり」、確認されなかった場合を「なし」と評価した。その結果を表１に併記する。
表１および図１１〜１６から次のことがわかる。まず静特性について述べる。
表１よりソース−ドレイン電極としてＭｏ層を形成した場合（Ｎｏ．１〜３）のうち、酸化処理を行わない場合（Ｎｏ．１）、Ｓ値は低いが、酸化物半導体層表面のＯ１ｓスペクトルピークは、酸エッチング後の酸化物半導体層表面のＯ１ｓスペクトルピークよりもエネルギーの小さい方向へシフトしておらず、酸素欠損の回復が不十分であり、優れたストレス耐性が得られなかった。また、酸化処理を行った場合（Ｎｏ．２および３）はＳ値が高くなっている。
上記Ｎｏ．１のＩｄ−Ｖｇ特性を示した図１１と、上記Ｎｏ．２のＩｄ−Ｖｇ特性を示した図１２とを対比すると、ソース−ドレイン電極がＭｏ層のみの場合、大気熱処理を行うとＳ値が増加し、Ｉｄ−Ｖｇ特性の立ち上がりが鈍化していることがわかる。Ｓ値が増加すると、ドレイン電流を変化させるのに必要な電圧を大きくしなければならないことから、上記Ｓ値の増加は静特性の低下を意味している。
これに対し、表１のＮｏ．４およびＮｏ．５の通り、ソース−ドレイン電極に導電性酸化物層（ＩＺＯ層）を用いた場合（かつ該導電性酸化物層は、前記酸化物半導体層と直接接合している）、これらのＩｄ−Ｖｇ特性を示した図１３と図１４の対比から明らかな通り、大気熱処理の有無によるＳ値の変化はなく、大気熱処理を行った場合もＩｄ−Ｖｇ特性の立ち上がりは急峻であり、低いＳ値が得られていることがわかる。尚、Ｎｏ．４は酸化処理を行っていないため、酸化物半導体層表面のＯ１ｓスペクトルピークは、酸エッチング後の酸化物半導体層表面のＯ１ｓスペクトルピークよりもエネルギーの小さい方向へシフトしておらず、酸素欠損の回復が不十分であり、ストレス耐性に劣る結果となった。
前記図１２に示されたＳ値の増加は、ソース−ドレイン電極を構成するＭｏが大気中の熱処理により酸化し、ソース−ドレイン電極端部における伝導特性が低下したためと考えられる。これに対し、ソース−ドレイン電極にＩＺＯの様な導電性酸化物を用いた場合には、酸化（熱処理）による導電性の変化が小さく静特性の低下を抑制できたものと考えられる。
上記Ｎｏ．５以外にＮｏ．６〜２０の結果からも、ソース−ドレイン電極に導電性酸化物層を用いた場合には、酸化処理を行ってもＳ値は低いことがわかる。またＮｏ．８〜１９の通り、ソース−ドレイン電極として、導電性酸化物層上に更に金属膜（即ち、Ｍｏ層やＡｌ系層、Ｃｕ系層）を積層させた場合も、ソース−ドレイン電極としてＭｏ単層のみを形成した場合の様なＳ値の増加はみられず、良好な静特性が得られていることがわかる。
次にストレス耐性について述べる。表１のＮｏ．４とＮｏ．５〜２０の結果の対比から、ソース−ドレイン電極の酸化物半導体と接する部分に導電性酸化物を使用し、かつソース−ドレイン電極形成後に大気熱処理を行った場合（Ｎｏ．５〜２０）は、いずれもしきい値電圧シフト量（ΔＶｔｈ）が大気熱処理を行わない場合（Ｎｏ．４）と比較して改善されることがわかった。
特に、Ｎｏ．４（熱処理なし）とＮｏ．５（熱処理あり）のストレス耐性の評価結果を、図１５、図１６のそれぞれに示す。図１５と図１６の対比から、ソース−ドレイン電極としてＩＺＯ層を形成し、かつ大気熱処理を行っていない場合（図１５）は、しきい値電圧のシフト量が１１．５Ｖとかなり大きくなった。これに対し、ソース−ドレイン電極としてＩＺＯ層を形成し、かつ大気熱処理を行った場合（図１６）は、しきい値電圧シフト量は４．７Ｖであり、大気熱処理を行うことでストレス耐性が大幅に向上することがわかった。
以上のことから、導電性酸化物をソース−ドレイン電極の酸化物半導体と接する部分に使用し、かつソース−ドレイン電極形成後に大気熱処理を行えば、ＴＦＴの優れた静特性と優れたストレス耐性の両立を確実に実現できることがわかる。
［実施例３］
［ＴＦＴの作製］
ソース−ドレイン電極５を下記の通り形成したこと；およびソース−ドレイン電極形成後に行う酸化処理を行う場合は、表２に示す通り、大気雰囲気にて３５０℃で６０分間の熱処理を実施したこと；を除き、実施例１と同様にしてＴＦＴを作製した。いずれの例も、薄膜トランジスタの積層方向断面における、ソース−ドレイン電極端直下の酸化物半導体層の膜厚と、前記酸化物半導体層中央部の膜厚との差は、５％以下であることを確認した。
ソース−ドレイン電極５は次の通り形成した。表２に示す通り、ソース−ドレイン電極として、酸化物半導体層側から順に金属層（バリアメタル層）、Ａｌ合金層の順に形成した。前記金属層（バリアメタル層）とＡｌ合金層は、皮膜を構成する金属元素のスパッタリングターゲットを使用し、ＤＣスパッタリング法により、成膜温度：室温、成膜パワー：３００Ｗ、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒの条件で成膜した。前記金属層（バリアメタル層）とＡｌ合金層の膜厚は、それぞれ表２に示す通りである。
得られたＴＦＴを用い、実施例２と同様にして静特性の評価（実施例３では、電界効果移動度（移動度、ＦＥ）、Ｓ値）とストレス耐性の評価を行った。尚、本実施例では、電界効果移動度については、６ｃｍ2／Ｖｓ以上を合格とした。これらの結果を表２に示す。
表２から次のことがわかる。即ち、Ｎｏ．１、３、５および７に示す通り、規定の酸化処理を行わなかった場合、電界効果移動度が６ｃｍ2／Ｖｓ以上、かつＳ値が０．３Ｖ／ｄｅｃａｄｅ程度の良好なスイッチング特性を示しているが、ΔＶｔｈが大きく光ストレス耐性の劣るものとなった。
これに対し、上記Ｎｏ．以外の例では、酸化処理を行っており、光ストレス耐性（ΔＶｔｈ）は２〜４Ｖ程度と良好であることがわかる。
Ｎｏ．２は、ソース−ドレイン電極が純Ｍｏ膜単層であるが、この場合、光ストレス耐性は上記の通り良好であるが、静特性のうちＳ値が増加し、Ｎｏ．１と比較してスイッチング特性は酸化処理によりやや劣ることがわかる。
Ｎｏ．４、６、８〜１１は、ソース−ドレイン電極がバリアメタル層（純Ｍｏ膜、純Ｔｉ膜）とＡｌ合金層との積層体の例である。これらの例とＮｏ．２（Ｓ値は０．９５Ｖ／ｄｅｃａｄｅ）とを比較すると、これらの例では酸化処理を行ったあともＳ値は約０．６〜０．８Ｖ／ｄｅｃａｄｅと抑えられており、ソース−ドレイン電極を前記積層体とすることによって、酸化処理によるＳ値の増加を抑制できていることがわかる。このＳ値増加の抑制は、ソース−ドレイン電極を前記積層体とし、かつ積層体に占めるＭｏ膜の膜厚を薄くすることによって、バリアメタル層がＡｌ合金層によって十分保護され、その結果、酸化処理によるＭｏ薄膜端部の酸化が抑制されたためと推察される。
以上の結果から、ソース−ドレイン電極をバリアメタル層（Ｍｏ）とＡｌ合金層との積層構造とすることによって、酸化処理後も優れた静特性を確保でき、より良好なＴＦＴ特性と信頼性を維持できることがわかる。
［実施例４］
［ＴＦＴの作製］
ソース−ドレイン電極５を構成する薄膜を下記の通り形成したこと；ソース−ドレイン電極形成後に行う酸化処理を下記の通り実施したこと；および保護膜６の形成を下記の通りとしたこと；を除き、実施例１と同様にしてＴＦＴを作製した。
前記ソース−ドレイン電極５として、純Ｍｏ薄膜（純Ｍｏ電極）またはＩＺＯ（Ｉｎ−Ｚｎ−Ｏ）薄膜（ＩＺＯ電極）を使用した。前記ＩＺＯ薄膜の組成は、質量比でＩｎ：Ｚｎ＝９０：１０である。前記純Ｍｏ薄膜またはＩＺＯ薄膜は、純ＭｏのスパッタリングターゲットまたはＩＺＯスパッタリングターゲットを用い、ＤＣスパッタリング法により、成膜（膜厚は１００ｎｍ）した。各電極の成膜条件は以下のとおりとした。
（純Ｍｏ膜（純Ｍｏ電極）の形成）
投入パワー（成膜パワー）：ＤＣ２００Ｗ，ガス圧：２ｍＴｏｒｒ，ガス流量：Ａｒ ２０ｓｃｃｍ，基板温度（成膜温度）：室温
（ＩＺＯ膜（ＩＺＯ電極）の形成）
投入パワー（成膜パワー）：ＤＣ２００Ｗ，ガス圧：１ｍＴｏｒｒ，ガス流量：Ａｒ ２４ｓｃｃｍ，Ｏ２１ｓｃｃｍ，基板温度（成膜温度）：室温
ソース−ドレイン電極形成後に行う酸化処理として、大気雰囲気にて３００〜６００℃で６０分間の熱処理を実施した。また比較として上記熱処理を行わないサンプルも作製した。
保護膜６としては、ＳｉＯ２（膜厚１００ｎｍ）とＳｉＮ（膜厚１５０ｎｍ）の積層膜（合計膜厚２５０ｎｍ）を用いた。上記ＳｉＯ２およびＳｉＮの形成は、サムコ製「ＰＤ−２２０ＮＬ」を用い、プラズマＣＶＤ法を用いて行った。ＳｉＯ2膜の形成にはＮ2ＯおよびＳｉＨ4の混合ガスを用い、ＳｉＮ膜の形成にはＳｉＨ4、Ｎ2、ＮＨ3の混合ガスを用いた。成膜温度はそれぞれ２３０℃、１５０℃とし、成膜パワーはいずれもＲＦ１００Ｗとした。
得られたＴＦＴを用い、下記の通り静特性とストレス耐性の評価を行った。また、下記の通り分析試料を作製して、酸化物半導体層表面の酸素結合状態の評価と酸化物半導体層表層の評価を行った。
［静特性とストレス耐性の評価］
静特性（電界効果移動度（移動度、μＦＥ）、しきい値電圧Ｖｔｈ）の評価を、前記実施例２と同様にして行った。またストレス耐性の評価を行うため、実施例１と同様にしてストレス印加試験を行い、ΔＶｔｈを求めた。その結果を図１７および図１８に示す。
図１７と図１８は、ソース−ドレイン電極５のパターニング後の熱処理（酸化処理）の温度が、移動度とΔＶｔｈに及ぼす影響を、ソース−ドレイン電極の種類別（純Ｍｏ電極、ＩＺＯ電極）に整理した図である。
図１７（ソース−ドレイン電極５としてＭｏ電極を使用）から、移動度は、熱処理温度の影響をあまり受けず７ｃｍ２／Ｖｓ程度であることがわかる。一方、ΔＶｔｈは、熱処理温度１００℃（熱処理なしに該当する。熱処理がない場合のＴＦＴ製造工程にかかる熱履歴の最高温度である）では、ΔＶｔｈ＝８．０Ｖであるが、１３０℃以上、更には２５０℃以上で熱処理を行うことによってΔＶｔｈは約４．０Ｖ以下、３５０℃以上で熱処理することによってΔＶｔｈは約３．０Ｖ以下まで減少し、光ストレスに対する信頼性が向上することがわかる。
また、図１８はソース−ドレイン電極５としてＩＺＯ電極を用いた場合であるが、Ｍｏ電極の場合と同様に移動度は熱処理温度に依存しない。一方、図１８におけるΔＶｔｈは、前記図１７と同様に１３０℃以上、更には２５０℃以上、特には３００℃以上で減少傾向を示している。熱処理温度が６００℃の場合は２．０Ｖ程度まで減少することがわかる。この図１８からも、ソース−ドレイン電極形成後の熱処理は高温であるほうが好ましく、熱処理温度は３００℃以上とするのがよいことがわかる。
以上の図１７と図１８の結果から、ソース−ドレイン電極として純Ｍｏ薄膜、ＩＺＯ薄膜のいずれを用いた場合にも、ソース−ドレイン電極の形成後に好ましくは１３０℃以上、より好ましくは２５０℃以上、更に好ましくは３００℃以上の温度で大気中熱処理を行うことによって、信頼性が回復することがわかる。これは、上述の通り、熱処理によってソース−ドレイン電極形成工程で生じた酸化物半導体層表面の酸素欠損が修復されたものと推測される。大気中の熱処理は効果的であることがわかる。また、熱処理温度（加熱温度）は、高温であるほど信頼性回復の効果は大きく、６００℃まで高温化することでより高い信頼性が得られることがわかる。
［ＸＰＳによる酸化物半導体層の表面分析］
ＴＦＴ作製工程における酸化物半導体層表面の酸素結合状態を調べるべく、ＸＰＳ（Ｘ線光電子分光法）を用い、酸化物半導体層の表面分析（酸素１ｓスペクトルの調査）を下記の通り分析試料１および２を用意して行った。尚、上述の通り、酸化物半導体層の酸素欠損は酸化物半導体層を酸系エッチング液に浸漬させることによって生じるため、前記酸素１ｓスペクトルの調査は、下記の通り、酸系エッチング液浸漬前（１’）、酸系エッチング液浸漬後（２’）、および酸系エッチング液浸漬後の更に熱処理後（３’）の状態を調べた。
分析試料１（ソース−ドレイン電極として純Ｍｏ電極を使用）
シリコン基板上にＧａ−Ｉｎ−Ｚｎ−Ｓｎ−Ｏ系酸化物半導体層を１００ｎｍ成膜後、大気雰囲気にて３５０℃で１時間の熱処理（プレアニール）を行った（１’）。次いで、前記酸化物半導体層の表面に純Ｍｏ膜（ソース−ドレイン電極）を膜厚１００ｎｍ成膜し、その後、ＰＡＮエッチング液を用いて、前記純Ｍｏ膜を全て除去した（２’）。更にその後、大気雰囲気にて３５０℃で１時間加熱する熱処理（酸化処理）を行った（３’）。上記工程（１’），（２’），（３’）までそれぞれ処理を進めたサンプルを作製し、各サンプルのＸＰＳ測定を実施した。
分析試料２（ソース−ドレイン電極としてＩＺＯ電極を使用）
シリコン基板上にＧａ−Ｉｎ−Ｚｎ−Ｓｎ−Ｏ系酸化物半導体層を１００ｎｍ成膜後、大気雰囲気にて３５０℃で１時間の熱処理（プレアニール）を行った（１’）。次いで、前記酸化物半導体層の表面にＩＺＯ薄膜（ソース−ドレイン電極）を膜厚１００ｎｍ成膜し、その後、ＰＡＮエッチング液を用いて、前記ＩＺＯ薄膜を全て除去した（２’）。更にその後、大気雰囲気にて３５０℃、５００℃、６００℃の各温度で１時間加熱する熱処理を行った（３’）。上記工程（１’），（２’），（３’）までそれぞれ処理を進めたサンプルを作製し、各サンプルのＸＰＳ測定を実施した。
分析試料１、２について行った前記各サンプルのＸＰＳ測定結果を、それぞれ図１９、図２０に示す。
図１９から次のことが分かる。即ち、エッチング処理前（１’）のＯ（酸素）１ｓスペクトルピークは５３０．０ｅＶにあり、酸化物半導体層表面における酸素欠損が少ない状態を示している。一方、エッチング処理を行うと（２’）、同ピークは５３１．５ｅＶと高エネルギー側へシフトしている。これはウェットエッチング（酸エッチング）を行うことにより酸化物半導体層表面の酸素欠損が増加したためと考えられる。前記エッチング処理後に３５０℃で熱処理を行うと（３’）、ピーク位置は再び５３０．８ｅＶ付近の低エネルギー側へシフトしている。これらの結果から、前記エッチング処理後に前記熱処理を行うことで、前記エッチング処理で生じた酸素欠損が一部修復されたと推測することができる。
また図２０から次のことが分かる。ソース−ドレイン電極としてＩＺＯ電極を用いた場合も、前記図１９と同様に、エッチング処理前（１’）のＯ１ｓスペクトルピークは５３０．０ｅＶにあるが、エッチング処理後（２’）にＯ１ｓスペクトルピークは５３１．４ｅＶと高エネルギー側へシフトして酸素欠損が増加していることがわかる。エッチング処理後に３５０℃または５００℃で熱処理を行った場合（３’）、ピークの頂点はほとんど変化しないもののピーク形状が５３０．８ｅＶ付近に肩をもつように変化していることがわかる。このことから、エッチング処理後に３５０℃または５００℃で熱処理を行うと、酸素欠損が少ない状態を示す５３０．８ｅＶ付近にピークを有する成分の割合が増加しており、酸素欠損の一部が上記熱処理によって修復されたものと考えられる。一方、エッチング処理後に６００℃で熱処理を行った場合（３’）、ピークの頂点（ピークの主要成分）は５３０．８ｅＶであり、熱処理温度が５００℃から６００℃に高温化することによって酸素欠損量は更に低減することがわかる。前述のＴＦＴ特性評価結果（前記図１８）と照らし合わせても、ソース−ドレイン電極としてＩＺＯ電極を用いた場合、５００℃から６００℃へ熱処理温度を上げることでΔＶｔｈ量が大きく低減していることから、６００℃まで高温化することが信頼性改善に有効であると考えられる。
［酸化物半導体層の表層の組成分布測定（Ｚｎ濃化層の有無の測定）］
酸化物半導体層の表層の組成分布を、ＸＰＳを用いて調べた。分析サンプルは前述の酸素結合状態評価に用いた分析試料２の（２’）、（３’）（熱処理温度は６００℃）までそれぞれ処理したサンプルを使用した。詳細には、全金属元素に対するＺｎ、Ｓｎ、Ｉｎ、Ｇａの各金属元素の含有量を酸化物半導体層の表面から膜厚方向に測定した。その結果を、酸エッチング後（２’）、酸エッチング後に更に熱処理後（３’）のそれぞれについて図２１（ａ）、図２１（ｂ）に示す。
図２１（ａ）から、酸エッチング後（２’）の酸化物半導体層は、Ｚｎ、ＧａおよびＳｎの濃度が深さによって大きく異なっており、酸化物半導体層の特に表層のＺｎとＧａの濃度が、酸化物半導体層の内部（酸化物半導体層の表面から深さ１０〜２０ｎｍ程度をいう。以下同じ）よりも大きく減少していることがわかる。これに対し、酸エッチング後さらに６００℃で熱処理を行うと（３’）、酸化物半導体層の表層のＺｎ濃度は、前記図２１（ａ）と異なり、酸化物半導体層の内部よりも増加していることがわかる。尚、図２１（ｂ）の表層Ｚｎ濃度比は、１．３９倍であった。
前記熱処理温度を１００℃、５００℃、または６００℃に代えて酸エッチング後さらに熱処理を行った後の表層Ｚｎ濃度比を求めた。そして熱処理温度が３５０℃の場合の結果と共に、前記表層Ｚｎ濃度比と熱処理温度の関係を整理した図を図２２に示す。
この図２２より、熱処理温度を上げることによって酸化物半導体層表面のＺｎ濃度は増加することがわかる。熱処理温度をより高めることによって、表面にＺｎが拡散しやすく、前記図２０に示されるように酸化物半導体層表面の酸化が促進されて（酸素欠損が回復して）、前記図１８に示されるようにＴＦＴ特性が向上したと考えられる。
１ 基板
２ ゲート電極
３ ゲート絶縁膜
４ 酸化物半導体層
５ ソース−ドレイン電極（Ｓ／Ｄ）
６ 保護膜（絶縁膜）
７ コンタクトホール
８ 透明導電膜
９ エッチストッパー層

Claims (24)

  1. 基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース−ドレイン電極、および前記ソース−ドレイン電極を保護する保護膜をこの順序で有する薄膜トランジスタであって、前記ゲート絶縁膜は、ＳｉＮ、ＳｉＯ 2 、ＳｉＯＮ、Ａｌ 2 Ｏ 3 、およびＹ 2 Ｏ 3 のいずれかからなる膜、またはそれらの積層であり、かつ、
    前記酸化物半導体層は、Ｓｎと；Ｚｎと；ＩｎおよびＧａよりなる群から選択される１種以上の元素と；Ｏとから構成され、かつその表層のＺｎ濃度（単位：原子％）が、該酸化物半導体層のＺｎの含有量（単位：原子％）の１．０〜１．６倍であり、更に、
    薄膜トランジスタの積層方向断面における、ソース−ドレイン電極端直下の酸化物半導体層の膜厚と、前記酸化物半導体層中央部の膜厚との差が、５％以下であることを特徴とする薄膜トランジスタ。
  2. 前記酸化物半導体層の表面をＸ線光電子分光法で測定した場合に、酸素１ｓスペクトルにおける最も強度の高いピークのエネルギーが５２９．０〜５３１．３ｅＶの範囲内にある請求項１に記載の薄膜トランジスタ。
  3. 前記酸化物半導体層は、全金属元素に対するＳｎの含有量が５原子％以上５０原子％以下を満たすものである請求項１または２に記載の薄膜トランジスタ。
  4. 前記酸化物半導体層は、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎとＯとから構成され、かつＩｎ、Ｇａ、Ｚｎ、およびＳｎの合計量を１００原子％とした場合に、
    Ｉｎの含有量は１５原子％以上２５原子％以下、
    Ｇａの含有量は５原子％以上２０原子％以下、
    Ｚｎの含有量は４０原子％以上６０原子％以下、および
    Ｓｎの含有量は５原子％以上２５原子％以下
    を満たす請求項１〜３のいずれかに記載の薄膜トランジスタ。
  5. 前記ソース−ドレイン電極は、導電性酸化物層を含み、かつ該導電性酸化物層が前記酸化物半導体層と直接接合している請求項１〜４のいずれかに記載の薄膜トランジスタ。
  6. 前記ソース−ドレイン電極は、導電性酸化物層からなる請求項５に記載の薄膜トランジスタ。
  7. 前記ソース−ドレイン電極は、酸化物半導体層側から順に、
    導電性酸化物層と；
    Ａｌ、Ｃｕ、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、およびＷよりなる群から選択される１種以上の元素を含む１以上の金属層（Ｘ層）と；
    の積層構造を有する請求項５に記載の薄膜トランジスタ。
  8. 前記金属層（Ｘ層）は、酸化物半導体層側から順に、
    Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、およびＷよりなる群から選択される１種以上の元素を含む金属層（Ｘ２層）と；
    純Ａｌ層、Ａｌ合金層、純Ｃｕ層、およびＣｕ合金層よりなる群から選択される１以上の金属層（Ｘ１層）と；
    の積層構造を有する請求項７に記載の薄膜トランジスタ。
  9. 前記金属層（Ｘ層）は、酸化物半導体層側から順に、
    純Ａｌ層、Ａｌ合金層、純Ｃｕ層、およびＣｕ合金層よりなる群から選択される１以上の金属層（Ｘ１層）と；
    Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、およびＷよりなる群から選択される１種以上の元素を含む金属層（Ｘ２層）と；
    の積層構造を有する請求項７に記載の薄膜トランジスタ。
  10. 前記金属層（Ｘ層）は、酸化物半導体層側から順に、
    Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、およびＷよりなる群から選択される１種以上の元素を含む金属層（Ｘ２層）と；
    純Ａｌ層、Ａｌ合金層、純Ｃｕ層、およびＣｕ合金層よりなる群から選択される１以上の金属層（Ｘ１層）と；
    Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、およびＷよりなる群から選択される１種以上の元素を含む金属層（Ｘ２層）と；
    の積層構造を有する請求項７に記載の薄膜トランジスタ。
  11. 前記Ａｌ合金層は、Ｎｉ、Ｃｏ、Ｃｕ、Ｇｅ、Ｔａ、Ｍｏ、Ｈｆ、Ｚｒ、Ｔｉ、Ｎｂ、Ｗ、および希土類元素よりなる群から選択される１種以上の元素を０．１原子％以上含むものである請求項７〜１０のいずれかに記載の薄膜トランジスタ。
  12. 前記導電性酸化物層はアモルファス構造である請求項５〜１１のいずれかに記載の薄膜トランジスタ。
  13. 前記導電性酸化物層は、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎよりなる群から選択される１種以上の元素と、Ｏとから構成される請求項５〜１２のいずれかに記載の薄膜トランジスタ。
  14. 前記ソース−ドレイン電極は、酸化物半導体層側から順に、
    Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、およびＷよりなる群から選択される１種以上の元素からなるバリアメタル層と；
    Ａｌ合金層と；
    の積層構造を有する請求項１〜４のいずれかに記載の薄膜トランジスタ。
  15. 前記ソース−ドレイン電極におけるバリアメタル層は、純ＭｏまたはＭｏ合金からなるものである請求項１４に記載の薄膜トランジスタ。
  16. 前記ソース−ドレイン電極におけるＡｌ合金層は、Ｎｉおよび／またはＣｏを０．１〜４原子％含むものである請求項１４または１５に記載の薄膜トランジスタ。
  17. 前記ソース−ドレイン電極におけるＡｌ合金層は、Ｃｕおよび／またはＧｅを０．０５〜２原子％含むものである請求項１４〜１６のいずれかに記載の薄膜トランジスタ。
  18. 前記ソース−ドレイン電極におけるＡｌ合金層は、更に、Ｎｄ、Ｙ、Ｆｅ、Ｔｉ、Ｖ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｍｇ、Ｃｒ、Ｍｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ｉｒ、Ｐｔ、Ｌａ、Ｇｄ、Ｔｂ、Ｄｙ、Ｓｒ、Ｓｍ、ＧｅおよびＢｉよりなる群から選択される少なくとも１種の元素を含むものである請求項１４〜１７のいずれかに記載の薄膜トランジスタ。
  19. 前記ソース−ドレイン電極におけるＡｌ合金層は、Ｎｄ、ＬａおよびＧｄよりなる群から選択される少なくとも１種の元素を含むものである請求項１８に記載の薄膜トランジスタ。
  20. 請求項１〜１９のいずれかに記載の薄膜トランジスタの製造方法であって、
    前記酸化物半導体層上に形成された前記ソース−ドレイン電極のパターニングを、酸系エッチング液を用いて行い、その後、前記酸化物半導体層の少なくとも酸系エッチング液にさらされた部分に対し、酸化処理を行ってから、前記保護膜を形成することを特徴とする薄膜トランジスタの製造方法。
  21. 前記酸化処理は、熱処理および／またはＮ2Ｏプラズマ処理である請求項２０に記載の薄膜トランジスタの製造方法。
  22. 前記熱処理および前記Ｎ2Ｏプラズマ処理を行う請求項２１に記載の薄膜トランジスタの製造方法。
  23. 前記熱処理は、１３０℃以上７００℃以下の加熱温度で行う請求項２１または２２に記載の薄膜トランジスタの製造方法。
  24. 前記加熱温度を２５０℃以上とする請求項２３に記載の薄膜トランジスタの製造方法。
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