[go: up one dir, main page]

KR101172015B1 - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

박막 트랜지스터 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR101172015B1
KR101172015B1 KR1020050058444A KR20050058444A KR101172015B1 KR 101172015 B1 KR101172015 B1 KR 101172015B1 KR 1020050058444 A KR1020050058444 A KR 1020050058444A KR 20050058444 A KR20050058444 A KR 20050058444A KR 101172015 B1 KR101172015 B1 KR 101172015B1
Authority
KR
South Korea
Prior art keywords
gate
region
layer
semiconductor layer
gate insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
KR1020050058444A
Other languages
English (en)
Other versions
KR20070002778A (ko
Inventor
박경민
유춘기
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050058444A priority Critical patent/KR101172015B1/ko
Priority to TW095119884A priority patent/TWI401802B/zh
Priority to JP2006174684A priority patent/JP5144903B2/ja
Priority to CN2006100903263A priority patent/CN1893116B/zh
Priority to US11/480,223 priority patent/US7800177B2/en
Publication of KR20070002778A publication Critical patent/KR20070002778A/ko
Application granted granted Critical
Publication of KR101172015B1 publication Critical patent/KR101172015B1/ko
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)

Abstract

성능 저하가 없고, 공정 효율이 좋은 박막 트랜지스터 기판 및 그 제조 방법을 제공한다. 박막 트랜지스터 기판은 이중막으로 구성되는 게이트 절연 패턴을 포함하고, 상부에 위치한 게이트 절연 패턴의 양 측벽은 저농도 도핑 영역과 소오스 영역 및 드레인 영역의 경계부에 각각 실질적으로 정렬되며, 이러한 게이트 절연 패턴 상에 캡핑막이 형성되어 있다
액정 표시 장치, 저농도 도핑 영역, 캡핑막, 이중막

Description

박막 트랜지스터 기판 및 그 제조 방법{Thin film transistor plate and method of fabricating the same}
도 1은 본 발명의 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략 구성도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 화소부의 구조를 도시한 레이아웃도이다.
도 3은 도 2의 박막 트랜지스터 기판을 III-III' 선을 따라 잘라 도시한 단면도이다.
도 4 내지 도 5는 본 발명의 실시예들에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 기판의 단면도들이다.
도 6, 도 9, 도 14, 도 16 및 도 18은 각각 도 2 및 도 3에 도시한 박막 트랜지스터 기판의 화소부를 본 발명의 일 실시예에 따라 제조하는 방법의 중간 단계에서의 레이아웃도들이다.
도 7 및 도 8은 도 6의 박막 트랜지스터 기판을 VII-VII' 선을 따라 잘라 도시한 단면도들이다.
도 10 내지 도 13은 도 9의 박막 트랜지스터 기판을 X-X' 선을 따라 잘라 도시한 단면도이다.
도 15는 도 14의 박막 트랜지스터 기판을 XV-XV' 선을 따라 잘라 도시한 단면도이다.
도 17은 도 16의 박막 트랜지스터 기판을 XVII-XVII' 선을 따라 잘라 도시한 단면도이다.
도 19는 도 18의 박막 트랜지스터 기판을 XIX-XIX' 선을 따라 잘라 도시한 단면도이다.
도 20 내지 도 22는 본 발명의 실시예들에 따라 제조하는 방법의 중간 단계에서의 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
110: 기판 124: 게이트 전극
150: 반도체층 152: 저농도 도핑 영역
153: 소오스 영역 154: 채널 영역
155: 드레인 영역 401: 제 1 게이트 절연 패턴
402: 제 2 게이트 절연 패턴 501: 캡핑막
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 성능이 저하가 없고, 공정 효율이 좋은 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
최근, 노트북형 퍼스널 컴퓨터나 휴대 기기 등의 표시 장치로서 이용되는 액정 표시 장치에 있어서, 그 구동 방식은 단순 매트릭스 방식으로부터 액티브 매트릭스 방식으로 진행하고, 특히 유리 기판 상에 많은 박막 트랜지스터(Thin Film Transistor; TFT)를 형성한 박막 트랜지스터 액티브 매트릭스 구동 방식이 주류를 이루고 있다.
박막 트랜지스터는 게이트선의 일부인 게이트 전극과 채널을 형성하는 반도체층, 데이터선의 일부인 소오스 전극과 반도체층을 중심으로 소오스 전극과 마주하는 드레인 전극 등으로 이루어진다. 박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다.
이때, 반도체층은 비정질 규소 또는 다결정 규소 등으로 이루어지며, 게이트 전극과 상대적인 위치에 따라 박막 트랜지스터는 탑 게이트(top gate) 방식과 바텀 게이트(bottom gate) 방식으로 나눌 수 있다. 다결정 규소 박막 트랜지스터의 경우, 게이트 전극이 반도체층의 상부에 위치하는 탑 게이트 방식이 주로 이용된다.
다결정 규소 박막 트랜지스터의 구동 속도는 비정질 규소 박막 트랜지스터보다 훨씬 빠르기 때문에 화소의 박막 트랜지스터와 함께 이를 동작시키기 위한 구동 회로를 같이 형성할 수 있는 장점이 있는 반면, 펀치 쓰루 등의 문제점이 발생하여 반도체층의 채널 영역과 소오스 영역 및 드레인 영역 사이에 저농도 도핑 영역을 형성하는 것이 바람직하다.
종래 기술에 의한 저농도 도핑 영역의 형성 방법은 우선 반도체층 위에 게이 트 전극을 이중의 도전막으로 패터닝하되, 하나의 도전막은 저농도 도핑 영역을 정의하는 마스크로 사용하며, 다른 도전막은 저농도 도핑 영역을 형성한 다음 소오스 영역과 드레인 영역을 형성하는 정의하는 마스크로 사용한다. 하지만, 한번의 사진 식각 공정으로 두 도전막을 다른 패턴으로 형성해야 하는 등 공정이 복잡하고, 저농도 도핑 영역의 폭을 정의하기가 어렵다. 또한, 그로 인하여 공정 시간이 길어지게 되어 제조 수율이 떨어지게 된다.
본 발명이 이루고자 하는 기술적 과제는 성능 저하가 없는 박막 트랜지스터를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 성능 저하가 없고, 공정 효율이 좋은 박막 트랜지스터 기판의 제조 방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 기판, 상기 기판 상에 형성되고, 채널 영역 양측에 각각 인접한 저농도 도핑 영역 및 상기 저농도 도핑 영역에 각각 인접한 소오스 영역 및 드레인 영역을 포함하는 반도체층, 상기 반도체층의 상기 채널 영역 상에 형성된 게이트 전극, 상기 반도체층과 상기 게이트 전극 사이에 형성된 제 1 게이트 절연 패턴, 상 기 제 1 게이트 절연 패턴과 상기 게이트 전극 사이에 형성되고, 양 측벽이 상기 저농도 도핑 영역과 상기 소오스 영역 및 상기 드레인 영역의 경계부에 실질적으로 정렬되는 제 2 게이트 절연 패턴, 상기 결과물 상에 형성된 캡핑막, 상기 캡핑막 상에 형성된 층간 절연막 및 상기 층간 절연막 상에 형성되고, 상기 캡핑막 및 상기 층간 절연막의 제 1 및 제 2 컨택홀을 통해 상기 소오스 영역 및 상기 드레인 영역과 각각 전기적으로 연결되는 소오스 전극 및 드레인 전극을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 반도체층을 형성하는 단계, 상기 반도체층 상에 제 1 절연막, 제 2 절연막 및 금속막을 차례로 형성하는 단계, 상기 금속막 상에 형성된 감광막 패턴을 식각 마스크로 상기 금속막을 패터닝하여 게이트 전극을 형성하는 단계, 상기 감광막 패턴을 식각 마스크로 상기 제 2 절연막을 패터닝하여 제 2 게이트 절연 패턴을 형성하는 단계, 상기 게이트 전극과 상기 제 2 게이트 절연 패턴을 이온 주입 마스크로 저농도 불순물 이온을 주입하여 상기 반도체층의 상기 게이트 전극의 하부에 대응하는 영역에는 채널 영역을, 상기 게이트 전극에 의해 노출된 상기 제 2 게이트 절연 패턴의 하부에 대응되는 영역에는 저농도 도핑 영역을 형성하는 단계, 상기 결과물 상에 캡핑막을 형성하는 단계, 상기 캡핑막, 상기 게이트 전극과 상기 제 2 게이트 절연 패턴을 이온 주입 마스크로 고농도 불순물 이온을 주입하여 상기 반도체층의 상기 제 2 게이트 절연 패턴의 외측의 하부에 대응되는 영역에 소오스 영역 및 드레인 영역을 형성하는 단계, 상기 캡팡막 상에 층간 절연막을 형성하는 단계 및 상기 층간 절연막 상에 상기 캡핑막 및 상기 층간 절연막의 제 1 및 제 2 컨택홀을 통해 상기 소오스 영역 및 상기 드레인 영역과 각각 전기적으로 연결되는 소오스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 1 내지 도 19를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 상세히 설명한다.
도 1을 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에 대해서 설명한다. 도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략 구성도이다. 박막 트랜지스터 기판은 도 1에 도시된 것처럼, 화소부(10), 게이트 구동부(20) 및 데이터 구동부(30)를 포함한다.
화소부(10)는 다수의 게이트선(G1 내지 Gn)과 다수의 데이터선(D1 내지 Dm)에 연결되어 있는 다수의 화소들을 포함하며, 각 화소는 다수의 게이트선(G1 내지 Gn)과 다수의 데이터선(D1 내지 Dm)에 연결된 스위칭 소자(M)와 이에 연결된 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 포함한다.
행 방향으로 형성되어 있는 다수의 게이트선(G1 내지 Gn)은 스위칭 소자(M)에 주사 신호를 전달하며 열 방향으로 형성되어 있는 다수의 데이터선(D1 내지 Dm)은 스위칭 소자(M)에 화상 신호에 해당되는 계조 전압을 전달한다. 그리고 스위칭 소자(M)는 삼단자 소자로서, 제어 단자는 게이트선(G1 내지 Gn)에 연결되어 있고, 입력 단자는 데이터선(D1 내지 Dm)에 연결되어 있으며, 출력 단자는 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)의 한 단자에 연결되어 있다. 액정 커패시터(Clc)는 스위칭 소자(M)의 출력 단자와 공통 전극(도시하지 않음) 사이에 연결되고, 스토리지 커패시터(Cst)는 스위칭 소자(M)의 출력 단자와 공통 전극 사이에 연결(독립 배선 방식)되거나 스위칭 소자(M)의 출력 단자와 바로 위의 게이트선(G1 내지 Gn) 사이에 연결(전단 게이트 방식)될 수 있다.
게이트 구동부(20)는 다수의 게이트선(G1 내지 Gn)에 연결되어 있고, 스위칭 소자(M)를 활성화시키는 주사 신호를 다수의 게이트선(G1 내지 Gn)으로 제공하며, 데이터 구동부(30)는 다수의 데이터선(D1 내지 Dm)에 연결되어 있다.
여기에서 스위칭 소자(M)는 모스 트랜지스터가 이용되며, 이러한 모스 트랜지스터는 다결정 규소를 채널 영역으로 하는 박막 트랜지스터로 구현될 수 있다. 그리고 게이트 구동부(20)나 데이터 구동부(30)도 모스 트랜지스터로 구성되며, 이러한 모스 트랜지스터는 다결정 규소를 채널 영역으로 하는 박막 트랜지스터로 구현될 수 있다.
도 2 및 도 3을 참조하여, 다결정 규소를 채널 영역으로 하는 박막 트랜지스 터 기판에 대해서 설명한다. 도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 화소부의 구조를 도시한 레이아웃도이고, 도 3은 도 2의 박막 트랜지스터 기판을 III-III' 선을 따라 잘라 도시한 단면도이다.
도 2 및 도 3에 도시한 바와 같이, 투명한 절연 기판(110) 위에 산화 규소 또는 질화 규소로 이루어진 차단층(111)이 형성되어 있고, 차단층(111) 위에는 예를 들어 n형 불순물 이온이 고농도로 주입되어 있는 소오스 영역 및 드레인 영역(153, 155) 및 이들 사이에 위치하며 불순물 이온이 주입되지 않은 채널 영역(154)이 포함된 박막 트랜지스터의 다결정 규소로 이루어지는 반도체층(150)이 형성되어 있다. 그리고 소오스 영역(153)과 채널 영역(154) 사이, 드레인 영역(155)과 채널 영역(154) 사이에는 예를 들어 n형 불순물 이온이 저농도로 주입되어 있는 저농도 도핑 영역(152)이 각각 형성되어 있다. 여기서, 차단층(111)은 기판(110)에서 반도체층(150)으로 불순물 등이 확산되는 것을 방지하기 위한 것으로 생략될 수도 있다.
다결정 규소로 이루어진 반도체층(150)을 포함하는 기판(110) 위에는 게이트 절연 패턴(140d, 140q)이 형성되어 있다. 게이트 절연막 패턴(140d, 140q)은 산화 규소로 이루어진 제 1 절연 패턴(401)과 질화 규소로 이루어진 제 2 절연 패턴(402)을 포함하고 있다. 다결정 규소로 이루어진 반도체층을 포함하는 박막 트랜지스터의 문턱 전압(Vth)의 감소를 위해서는 게이트 절연 패턴의 두께를 얇게 하는 것이 필요하다. 종래 산화 규소막의 단일막으로 게이트 절연 패턴을 형성하는 경우 산화 규소막의 유전 상수는 3.9 정도에 불과하여 Vth 감소에 한계가 있으며 Vth 감 소를 위해 게이트 절연 패턴의 두께를 감소시키는 경우 항복 전압(breakdown voltage)이 감소하므로, 정전기에 의한 불량의 증가가 우려되었다. 따라서, 본 발명의 일 실시예에 따른 박막 트랜지스터에서는 게이트 절연 패턴으로서 이중막 구조, 즉 제 1 게이트 절연 패턴(401)으로서 산화 규소막을 제 2 게이트 절연 패턴(402)으로서 산화 규소막의 유전 상수의 약 2배 값을 갖는 질화 규소막을 사용함으로써 문턱 전압(Vth)의 감소 및 박막 트랜지스터의 성능 향상이 가능하다.
제 1 게이트 절연 패턴(401)은 다결정 규소로 이루어진 반도체층(150)이 형성되어 있는 투명 절연 기판(110) 전면에 제 1 절연막의 형태로 형성된다. 이때, 제 1 절연막에는 반도체층(150)의 소오스 영역(153) 및 드레인 영역(154)과 후술하는 소오스 전극 및 데이터 전극을 각각 전기적으로 연결하기 위한 통로서의 제 1 및 제 2 컨택홀이 형성되어 있다. 또한, 제 2 게이트 절연 패턴(402)은 양 측벽이 반도체층(150)의 저농도 도핑 영역(152)과 소오스 영역 및 드레인 영역(153, 155)의 경계부에 실질적으로 정렬되어 형성된다 제 2 게이트 절연 패턴(402)은 다결정 규소로 이루어진 반도체층(150)과 게이트 전극(124) 및 유지 전극(133)을 각각 절연시키는 역할을 한다. 또한, 후술하는 소오스 영역 및 드레인 영역을 형성하기 위한 불순물 이온을 주입할 경우 이온 주입 마스크의 역할도 하므로, 제 2 게이트 절연 패턴(402)의 양 측벽을 경계로 반도체층(150)의 저농도 도핑 영역(152)과 소오스 영역 및 드레인 영역(153, 155)이 나누어지므로, 공정상 필연적으로 제 2 게이트 절연 패턴(402)의 양 측벽이 반도체층(150)의 저농도 도핑 영역(152)과 소오스 영역 및 드레인 영역(153, 155)의 경계부에 실질적으로 정렬되어 형성되게 된다.
게이트 절연 패턴(140d) 위에는 일 방향으로 긴 게이트선(121)이 각각 형성되어 있고, 게이트선(121)의 일부가 연장되어 다결정 규소로 이루어진 반도체층(150)의 채널 영역(154)과 중첩되어 있으며, 중첩되는 게이트선(121)의 일부분은 박막 트랜지스터 기판의 게이트 전극(124)으로 사용된다. 또한, 게이트 절연막 패턴(140q) 상부에는 화소의 유지 용량을 증가시키기 위한 유지 전극선(131)이 게이트선(121)과 평행하며, 동일한 물질로 동일한 층에 형성되어 있다. 다결정 규소로 이루어진 반도체층(150)과 중첩하는 유지 전극선(131)의 일부분은 유지 전극(133)이 되며, 유지 전극(133)과 중첩하는 다결정 규소로 이루어진 반도체층(150)은 유지 전극 영역(157)이 되며, 유지 전극 영역(157)의 양쪽에도 저농도 도핑 영역(152)이 각각 형성되어 있으며, 유지 전극 영역(157)의 한쪽에는 고농도 도핑 영역(158)이 위치한다. 게이트선(121)의 한쪽 끝 부분은 외부 회로와 연결하기 위해서 게이트선(121) 폭보다 넓게 형성할 수 있으며, 게이트 구동 회로의 출력단에 직접 연결될 수 있다.
게이트선(121), 유지 전극선(131), 게이트 전극(124)이 형성되어 있는 게이트 절연막 패턴(140d, 140q) 및 반도체층(150) 위에는 제 1 층간 절연막(601)이 형성되어 있다. 제 1 층간 절연막(601)은 소오스 영역 및 드레인 영역(153, 155)을 각각 노출하는 제 1 및 제 2 컨택홀(141, 142)을 포함하고 있다.
제 1 층간 절연막(601) 위에는 게이트선(121)과 교차하여 화소 영역을 정의하는 데이터선(171)이 형성되어 있다. 데이터선(171)의 일부분 또는 분지형 부분은 제 1 컨택홀(141)을 통해 소오스 영역(153)과 연결되어 있으며 소오스 영역(153)과 연결되어 있는 부분은 박막 트랜지스터 기판의 소오스 전극(173)으로 사용된다. 데이터선(171)의 한쪽 끝 부분은 외부 회로와 연결하기 위해서 데이터선(171) 폭보다 넓게 형성(도시하지 않음)할 수 있으며, 데이터 구동 회로의 출력단에 직접 연결될 수 있다.
그리고 데이터선(171)과 동일한 층에는 소오스 전극(173d)과 일정거리 떨어져 형성되어 있으며 제 2 컨택홀(142)을 통해 드레인 영역(155)과 연결되어 있는 드레인 전극(175)이 형성되어 있다.
소오스 전극(173), 드레인 전극(175) 및 데이터선(171)을 포함하는 제 1 층간 절연막(601) 위에 제 2 층간 절연막(602)이 형성되어 있다. 제 2 층간 절연막(602)은 드레인 전극(175)을 노출하는 제 3 컨택홀(143)을 가진다. 제 2 층간 절연막(602) 위에는 제 3 컨택홀(143)을 통해 드레인 전극(175)과 연결되어 있는 화소 전극(190)이 각각의 화소 영역에 형성되어 있다.
계속해서, 도 4를 참조하여 본 발명의 다른 실시예에 따른 박막 트랜지스터에 대해 설명한다. 도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 기판의 단면도이다. 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은 제 2 게이트 절연 패턴(402)의 양 측벽이 반도체층(150)의 저농도 도핑 영역(152)과 소오스 영역 및 드레인 영역(153, 155)의 경계부, 저농도 도핑 영역(152)과 고농도 도핑 영역(158)의 경계부에 실질적으로 정렬되고, 제 1 게이트 절연 패턴(401)의 양 측벽이 제 2 게이트 절연 패턴(402)의 양 측벽에 실질적으로 정렬된다는 것을 제외하고는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판과 동일하므로, 중복되는 부분에 대해서는 편의상 설명을 생략한다.
계속해서, 도 5를 참조하여 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판에 대해 설명한다. 도 5는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다. 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판은 제 2 게이트 절연 패턴(402)의 양 측벽이 저농도 도핑 영역(152)과 소오스 영역 및 드레인 영역(153, 155)의 경계부와 저농도 도핑 영역(152)과 고농도 도핑 영역(158)의 경계부에 실질적으로 정렬되고, 제 1 게이트 절연 패턴(401)의 양 측벽이 제 2 게이트 절연 패턴(402)의 양 측벽에 실질적으로 정렬되며, 이러한 결과물 상에 캡핑막이 더 형성되어 있다는 것을 제외하고는 본 발명의 일 실시예에 따른 박막 트랜지스터와 동일하므로, 중복되는 부분에 대해서는 편의상 설명을 생략한다. 캡핑막은 제 1 층간 절연막(601)의 제 1 및 제 2 컨택홀(141, 142)이 형성되어 있는 위치와 실질적으로 동일한 위치에 형성되어 있는 컨택홀을 포함한다. 캡핑막의 역할에 대해서는 박막 트랜지스터 기판의 제조 방법에서 상술하기로 한다.
이상 기술한 본 발명의 실시예들에 따른 박막 트랜지스터 기판의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 6, 도 9, 도 14, 도 16 및 도 17은 각각 도 2 및 도 3에 도시한 박막 트랜지스터 기판의 화소부를 본 발명의 일 실시예에 따라 제조하는 방법의 중간 단계에서의 레이아웃도로서, 공정 순서대로 나열한 도면이고, 도 7 및 도 8은 도 6의 박막 트랜지스터 기판을 VII-VII' 선을 따라 잘라 도시한 단면도이고, 도 10 내지 도 14는 도 9의 박막 트랜지스터 기판을 X-X' 선을 따라 잘라 도시한 단면도이며, 도 15는 도 14의 박막 트랜지스터 기판을 XV-XV' 선을 따라 잘라 도시한 단면도이며, 도 17은 도 16의 박막 트랜지스터 기판을 XVII-XVII' 선을 따라 잘라 도시한 단면도이고, 도 19는 도 18의 박막 트랜지스터 기판을 XIX-XIX' 선을 따라 잘라 도시한 단면도이다.
먼저 도 6 및 도 7에 도시된 바와 같이, 투명한 절연 기판(110) 위에 차단층(111)을 형성한다. 이때 사용되는 투명 절연 기판(110)으로는 유리, 석영 또는 사파이어 등을 사용할 수 있으며, 차단층(111)은 산화 규소(SiO2) 또는 질화 규소(SiNx)를 증착하여 형성한다. 이러한 차단층(111)은 기판(110)으로부터 반도체층(150)으로 불순물 등이 확산되는 것을 방지하는 것으로 생략될 수도 있다. 그리고 차단층(111) 위에 비정질 규소를 증착하여 비정질 규소막을 형성한다.
이후 비정질 규소막을 레이저 열처리(laser annealing), 노 열처리(furnace annealing) 또는 고상 결정화 공정을 통하여 비정질 규소를 결정화한 후 사진 식각 방법으로 패터닝하여 다결정 규소로 이루어진 반도체층(150)을 형성한다.
이어 도 8에 도시한 바와 같이, 다결정 규소로 이루어진 반도체층(150)이 형성되어 있는 기판(110) 상부에 산화 규소 및 질화 규소의 절연 물질을 차례로 증착하여 제 1 절연막(401)과 제 2 절연막(402)을 형성한다. 그리고 제 2 절연막(402) 위에 알루미늄, 크롬, 몰리브덴 또는 이들의 합금으로 이루어진 단일막 또는 다층막을 증착하여 게이트용 금속막(120)을 형성한다. 이때, 제 1 절연막(401)과 제 2 절연막(402) 및 게이트용 금속막(120)의 두께는 특별히 한정되지 않으며, 소자 특 성에 따라 다양한 두께를 가질 수 있다. 이어, 게이트용 금속막(120) 위에 감광막을 형성하고 광마스크를 이용하여 사진 공정으로 감광막을 노광 및 현상하여 감광막 패턴(53, 54)을 형성한다. 이러한 감광막 패턴(53, 54)은 게이트용 금속막(120)을 게이트 전극으로 패터닝하기 위한 식각 마스크로 사용될 뿐만 아니라, 후술하는 제 2 절연막 또는 제 1 절연막을 게이트 절연 패턴으로 패터닝하기 위한 식각 마스크로 사용될 수 있다. 감광막 패턴(53, 54)은 예를 들어 감광막을 소정의 형상으로 패터닝한 후 가열 수축하여 그 단면이 사다리꼴이 되도록 할 수도 있고, 융용형 감광막을 사용하여 가열하여 그 단면이 반구형으로 하는 등 목적하는 바와 따라 다양한 형상을 갖도록 형성할 수 있다.
게이트 전극(124)을 형성하기 위한 게이트용 금속막(120)은 물리적 성질이 다른 두 개의 막을 포함할 수 있다. 하나의 막은 주사 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 알루미늄(Al)이나 알루미늄 합금, 예를 들어 알루미늄-네오디뮴(AlNd) 합금 등의 알루미늄 계열의 금속으로 이루어질 수 있지만, 이에 한정되는 것을 아니다. 이와는 달리, 다른 막은 다른 물질, 인듐 징크 옥사이드(Indium Zinc Oxide; IZO) 또는 인듐 틴 옥사이드(Indium Tin Oxide; ITO)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 몰리브덴(Mo), 몰리브덴 합금, 예를 들어 몰리브덴-텅스텐(MoW) 합금, 크롬(Cr) 등으로 이루어질 수 있지만, 이에 한정되는 것은 아니다. 일 예로 알루미늄-네오디뮴(AlNd)의 금속막은 알루미늄에 대해서 모두 측면 경사를 주면서 식각할 수 있는 알루미늄 식각액인 CH3COOH(8-15%)/HNO3(5-8%)/H3PO4(50-60%)/H2O(나머지)를 사용한 습식 식각으로 진행할 수 있다. 이러한 식각액은 몰리브덴-텅스텐(MoW)의 도전막에 대해서도 동일한 식각 조건에서 측면 경사를 주면서 식각할 수 있어, 두 도전막을 연속하여 측면 경사를 주면서 식각할 수 있다.
다음 도 9 및 도 10에 도시한 바와 같이, 감광막 패턴(53, 54)을 마스크로 게이트 금속막(120)을 등방성 식각으로 언더 컷 구조가 되도록 패터닝하여 게이트 전극(124)을 가지는 게이트선(121) 및 유지 전극(133)을 가지는 유지 전극선(131)을 형성한다. 게이트선(121) 및 유지 전극선(131)의 절단면 측벽은 이후에 형성되는 상부층과의 밀착성을 증가시키기 위해서 경사지도록 형성하는 것이 바람직하다.
이어 도 11에 도시한 바와 같이, 감광막 패턴(53, 54)을 식각 마스크로 제 2 절연막(402)을 이방성 식각으로 패터닝하여 게이트 전극(124) 및 유지 전극(133)의 폭보다 조금 넓은 폭을 가지는 제 2 게이트 절연 패턴(402)을 형성한다. 이때, 제 2 게이트 절연 패턴(402)은 다결정 규소로 이루어진 반도체층(150)과 게이트 전극(124) 및 유지 전극(133)의 사이에 각각 위치하여 다결정 규소로 이루어진 반도체층(150)과 게이트 전극(124) 및 유지 전극(133)을 각각 절연시키는 역할을 하는 동시에 후술하는 소오스 영역 및 드레인 영역을 형성하기 위한 불순물 이온을 주입할 경우 이온 주입 마스크의 역할도 한다.
다음으로 도 12에 도시한 바와 같이, 감광막 패턴(53, 54)을 제거한 후 게이트 전극(124), 유지 전극(133) 및 게이트 절연 패턴(140d, 140q)을 마스크로 예를 들어 n형 불순물 이온을 스캐닝 설비 또는 이온빔 설비를 이용하여 반도체층(150)에 저농도(n-)로 주입하여 저농도 도핑 영역(152) 및 채널 영역(154, 157)을 형성한다. 즉, 게이트 전극(124) 및 유지 전극(133)에 의해 가려진 반도체층(150)에는 이온들이 주입되지 않아 각각 채널 영역(154)과 유지 전극 영역(157)이 형성되고, 게이트 전극(124) 및 유지 전극(133)에 의해 노출된 제 2 게이트 절연 패턴(402)에 의해 가려진 반도체층(150)에는 게이트 절연 패턴을 뚫고 투사된 소정량의 이온들로 주입되어 저농도 도핑 영역(152)이 형성된다. 이때, 도즈량은 예를 들어 단위 ㎠ 당 5.0×1012 내지 1.0×1013 입자로 할 수 있지만, 이에 한정되지 않고 게이트 절연 패턴의 두께, 소자의 특성에 따라 도즈량은 달라질 수 있다.
이어 도 13에 도시한 바와 같이, 게이트 전극(124), 유지 전극(133) 및 게이트 절연 패턴(140d, 140q)을 마스크로 예를 들어 n형 불순물 이온을 스캐닝 설비 또는 이온빔 설비를 이용하여 반도체층(150)에 고농도(n+)로 주입하여 소오스 영역 및 드레인 영역(153, 155), 고농도 도핑 영역(158)을 형성한다. 즉, 제 2 게이트 절연 패턴(402)에 의해 가려지지 않은 반도체 층(150) 에서 산화 규소막을 뚫고 이온 대부분이 투사되어 주입되므로 소오스 영역 및 드레인 영역(153, 155)과 고농도 도핑 영역(158)을 형성하게 된다. 이때, 도즈량은 예를 들어 단위 ㎠ 당 1.0×1015 내지 3.0×1015 입자로 할 수 있지만, 이에 한정되지 않고 게이트 절연 패턴의 두께, 소자의 특성에 따라 도즈량은 달라질 수 있다.
이어 도 14 및 도 15에 도시한 바와 같이, 다결정 규소로 이루어진 반도체층(150)을 덮도록 기판(110) 전면 상부에 절연 물질을 적층하여 제 1 층간 절연막(601)을 형성한다. 이후 제 1 층간 절연막(601)을 마스크를 이용한 사진 식각 공정으로 패터닝하여 소오스 영역 및 드레인 영역(153, 155)을 노출하는 제 1 컨택홀(141) 및 제 2 컨택홀(142)을 형성한다.
다음, 도 16 및 도 17에 도시한 바와 같이, 제 1 층간 절연막(601) 위에 데이터용 금속막을 형성한 후 마스크를 이용한 사진 식각 공정으로 패터닝하여 데이터선(171)과 드레인 전극(175)과 소오스 전극(173)을 형성한다. 소오스 전극(173)은 제 1 컨택홀(141)을 통해 소오스 영역(153)과 각각 연결하고, 드레인 전극(175)은 제 2 컨택홀(142)을 통해 드레인 영역(155)과 각각 연결한다.
데이터선(171)은 알루미늄 또는 알루미늄 합금과 같은 알루미늄 함유 금속 또는 몰리브덴 또는 몰리브덴 합금의 단일층이나 알루미늄 합금층과 크롬(Cr)이나 몰리브덴(Mo) 합금층 등으로 이루어지는 복수층의 도전 물질을 증착하여 데이터용 금속막을 형성한 후 패터닝하여 형성한다. 이때, 데이터용 금속막도 게이트용 금속막과 동일한 도전 물질 및 식각 방법으로 패터닝할 수 있으며, 데이터선(171) 및 드레인 전극(175)의 절단면은 상부층과의 밀착성을 위해서 일정한 경사를 가지는 테이퍼 구조로 형성하는 것이 바람직하다.
도 18 및 도 19에 도시한 바와 같이, 데이터선(171) 및 드레인 전극(175)을 포함하여 제 1 층간 절연막(601) 위에 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질 등을 적층하여 제 2 층간 절연막(602)을 형성한다. 이후 제 2 층간 절연막(602)을 마스크를 이용한 사진 식각 공정으로 패터닝하여 드레인 전극(175)을 노출하는 제 3 컨택홀(143)을 형성한다.
도 2 및 도 3에 도시한 바와 같이, 제 3 컨택홀(143) 내부를 포함하는 제 2 층간 절연막(602) 위에 투명한 물질인 인듐 틴 옥사이드 또는 인듐 징크 옥사이드 등을 증착한 다음 이를 패터닝하여 화소 전극(190)과 다수의 신호선을 전기적으로 연결하기 위한 연결 부재(도시하지 않음)를 형성한다. 화소 전극(190)은 제 3 컨택홀(143)을 통해 드레인 전극(175)과 연결한다. 컨택 보조 부재는 제 1 및 2 층간 절연막(601, 602)에 걸쳐 형성되어 있는 제 4 컨택홀(도시하지 않음), 제 1 및 제 2층간 절연막(601, 102)과 게이트 절연막(140)에 걸쳐 형성되어 있는 제 5 컨택홀(도시하지 않음)을 통해 각각 데이터선(171) 및 게이트선(121)에 전기적으로 연결되어 있는 연결부와 연결한다.
이러한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에서는 게이트 전극을 패터닝하기 위한 감광막 패턴을 이용하여 절연막을 패터닝하여 게이트 절연막 패턴을 형성한다. 별도의 사진 식각 공정을 추가하지 않고 이러한 게이트 절연막 패턴을 저농도 도핑 영역과 소오스 영역 및 드레인 영역을 정의하기 위한 이온 주입 마스크로 이용함으로써 제조 공정을 단순화할 수 있고, 이를 통하여 제조 비용을 최소화할 수 있다. 또한, 소오스 영역 및 드레인 영역을 형성하기 위한 불순물 이온을 주입 시에 낮은 에너지를 이용함으로써 챔버에 높은 에너지로 인하여 발생하는 고전압의 위험을 방지할 수 있다. 따라서, 소자의 특성 및 동작을 안정화시킬 수 있다.
계속하여, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대해 설명한다. 도 20은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 중간 단계에서의 단면도이다. 도 20에 도시한 바와 같이 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 게이트 전극(124) 및 유지 전극(133)의 식각 마스크로 사용하였던 감광막 패턴(54, 53)으로 제 2 절연막을 패터닝하여 게이트 전극(124) 및 유지 전극(133)의 폭보다 조금 넓은 폭을 가지는 제 2 게이트 절연 패턴(402)을 형성하고, 동일한 감광막 패턴(54, 53)을 식각 마스크로 하여 제 1 절연막을 패터닝하여 제 2 게이트 절연 패턴(402)의 양 측벽에 제 1 게이트 절연 패턴(401)의 양 측벽이 실질적으로 정렬된 제 1 게이트 절연 패턴(401)을 형성하는 것을 제외하고는 본 발명의 일 실시예에 따른 제조 방법과 동일한 방법을 사용하여 도 5에 도시한 바와 같은 박막 트랜지스터를 제조한다. 본 발명의 또 다른 실시예에 따라 제조된 박막 트랜지스터는 제 1 게이트 절연 패턴(401)을 채널 영역(154)과 저농도 도핑 영역(152) 상에만 형성함으로써, 저농도 도핑 영역(152)의 불순물 이온 농도를 목적하는 농도로 제어하기가 보다 용이해져, 결국 누설 전류를 억제하여 박막 트랜지스터의 성능을 향상시킬 수 있다.
계속해서, 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대해 설명한다. 도 21 및 도 22는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 중간 단계에서의 단면도들이다. 우선, 본 발명의 일 실시예에 따른 제조 방법과 동일한 방법으로 게이트 전극(124) 및 유지 전극(133)을 형성한다(도 10 참조). 이어, 도 21에 도시한 바와 같이 게이트 전극(124) 및 유지 전극(133)의 식각 마스크로 사용하였던 감광막 패턴(54, 53)으로 제 1 및 제 2 절연막을 패터닝하여 제 1 및 제 2 게이트 절연 패턴(141, 142)을 게이트 전극(124) 및 유지 전극(133)의 폭보다 조금 넓은 폭으로 형성한 후, 게이트 전극(124) 및 유지 전극(133)을 이온 주입 마스크로 하여 예를 들어 스캐닝 설비 또는 이온빔 설비를 이용하여 저농도 불순물 이온을 주입하여 저농도 도핑 영역(152)을 형성한다. 이때, 이때, 도즈량은 예를 들어 단위 ㎠ 당 5.0×1012 내지 1.0×1013 입자로 할 수 있지만, 이에 한정되지 않고 게이트 절연 패턴의 두께, 소자의 특성에 따라 도즈량은 달라질 수 있다. 다음, 이러한 결과물 상에 캡핑막(501)을 형성한다. 이러한 캡핑막은 예를 들어 화학기상증착(Chemical Vapor Deposition; CVD)법에 의해 형성될 수 있지만, 이에 한정되는 것은 아니다. 캡핑막(501)을 형성함으로써, 후술하는 고농도 불순물 이온 주입시 저농도 도핑 영역(152)에 고농도 불순물 이온이 주입되는 것을 충분히 방지할 수 있으면서도 소오스 영역 및 드레인 영역(153, 155, 158)에 목적하는 농도로 불순물 이온 주입이 가능하다. 따라서, 소오스 영역 및 드레인 영역과 전기적으로 각각 연결되는 소오스 전극 및 드레인 전극과의 켠택 저항이 증가하는 것을 억제할 수 있다. 이러한 캡핑막(501)은 예를 들어 질화 규소막 또는 산화 규소막으로 이루어질 수 있지만, 이에 한정되는 것은 아니다. 또한, 캡핑막의 두께는 소자의 특성에 따라 다양하게 변형될 수 있다.
다음, 도 22에 도시한 바와 같이 캡핑막(501)이 형성되어 있는 상태에서 게이트 전극(124), 유지 전극(133) 및 게이트 절연 패턴(140d, 140q)을 마스크로 하 여 예를 들어 스캐닝 설비 또는 이온빔 설비를 이용하여 약 50 내지 80eV의 에너지로 고농도 불순물 이온을 주입하여 제 1 및 제 2 게이트 절연 패턴(401, 402)에 의해 가려지지 않은 반도체층에 소오스 영역 및 드레인 영역(153, 155)과 고농도 도핑 영역(158)을 형성하고, 나머지 공정은 본 발명의 일 실시예에 따른 제조 방법과 동일한 방법으로 도 5에 도시한 바와 같은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터를 제조한다. 이때. 도즈량은 예를 들어 단위 ㎠ 당 1.0×1015 내지 3.0×1015 입자로 할 수 있지만, 이에 한정되지 않고 게이트 절연 패턴의 두께, 소자의 특성에 따라 도즈량은 달라질 수 있다.
앞에서는 n형 불순물 이온 주입에 의해 형성된 박막 트랜지스터를 포함하는 박막 트랜지스터에 대해 설명하였으나, p형 불순물 이온을 이용하는 경우에 있어서도 본 발명이 적용가능함을 물론이다.
이상 첨부된 도면들을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명에 따르면, 하나의 감광막 패턴에 의해 게이트 전극 및 이중의 게이트 절연 패턴을 패터닝하고, 게이트 절연 패턴 상에 캡핑막을 더 포함함으로써, 저농도 도핑 영역에 고농도 불순물 이온이 주입되는 것을 방지하면서도 목적하는 불순물 농도의 소오스 영역 및 드레인 영역을 형성하여, 누설 전류를 억제하면서도 소오스 영역 및 드레인 영역과 소오스 전극 및 드레인 전극 각각의 컨택 저항의 증가가 억제되는 성능 저하가 없으면서도 공정 효율이 좋은 박막 트랜지스터를 제공할 수 있다.

Claims (17)

  1. 기판;
    상기 기판 상에 형성되고, 채널 영역 양측에 각각 인접한 저농도 도핑 영역 및 상기 저농도 도핑 영역에 각각 인접한 소오스 영역 및 드레인 영역을 포함하는 반도체층;
    상기 반도체층의 상기 채널 영역 상에 형성된 게이트 전극;
    상기 반도체층과 상기 게이트 전극 사이에 형성된 제 1 게이트 절연 패턴;
    상기 제 1 게이트 절연 패턴과 상기 게이트 전극 사이에 형성된되고, 양 측벽이 상기 저농도 도핑 영역과 상기 소오스 영역 및 상기 드레인 영역의 경계부에 실질적으로 정렬되는 제 2 게이트 절연 패턴;
    상기 결과물 기판, 상기 반도체층 및 상기 게이트 전극 상부에 형성된 캡핑막;
    상기 캡핑막 상에 형성된 층간 절연막; 및
    상기 층간 절연막 상에 형성되고, 상기 캡핑막 및 상기 층간 절연막의 제 1 및 제 2 컨택홀을 통해 상기 소오스 영역 및 상기 드레인 영역과 각각 전기적으로 연결되는 소오스 전극 및 드레인 전극을 포함하되,
    상기 제 1 게이트 절연 패턴 및 상기 제 2 게이트 절연 패턴 중 적어도 하나는 일 측벽이 상기 저농도 도핑 영역과 상기 소오스 영역 및 상기 드레인 영역의 경계부에 실질적으로 정렬되는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 제 1 게이트 절연 패턴은 산화 규소막인 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 제 2 게이트 절연 패턴은 질화 규소막인 박막 트랜지스터 기판.
  4. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 캡핑막은 질화 규소막 또는 산화 규소막인 박막 트랜지스터 기판.
  5. 제 1 항에 있어서,
    상기 제 1 게이트 절연 패턴의 양 측벽은 상기 제 2 게이트 절연 패턴의 양 측벽에 실질적으로 정렬되는 박막 트랜지스터 기판.
  6. 제 1 항에 있어서,
    상기 기판과 상기 반도체층 사이에 차단층을 더 구비하는 박막 트랜지스터 기판.
  7. 기판 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 제 1 절연막, 제 2 절연막 및 금속막을 차례로 형성하는 단계;
    상기 금속막 상에 형성된 감광막 패턴을 식각 마스크로 상기 금속막을 패터닝하여 게이트 전극을 형성하는 단계;
    상기 감광막 패턴을 식각 마스크로 상기 제 2 절연막을 패터닝하여 제 2 게이트 절연 패턴을 형성하는 단계;
    상기 게이트 전극과 상기 제 2 게이트 절연 패턴을 이온 주입 마스크로 저농도 불순물 이온을 주입하여 상기 반도체층의 상기 게이트 전극의 하부에 대응하는 영역에는 채널 영역을, 상기 게이트 전극에 의해 노출된 상기 제 2 게이트 절연 패턴의 하부에 대응되는 영역에는 저농도 도핑 영역을 형성하는 단계;
    상기 결과물 기판, 상기 반도체층, 상기 게이트 전극 상에 캡핑막을 형성하는 단계;
    상기 캡핑막, 상기 게이트 전극과 상기 제 2 게이트 절연 패턴을 이온 주입 마스크로 고농도 불순물 이온을 주입하여 상기 반도체층의 상기 제 2 게이트 절연 패턴의 외측의 하부에 대응되는 영역에 소오스 영역 및 드레인 영역을 형성하는 단계;
    상기 캡팡막 상에 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막 상에 상기 캡핑막 및 상기 층간 절연막의 제 1 및 제 2 컨택홀을 통해 상기 소오스 영역 및 상기 드레인 영역과 각각 전기적으로 연결되는 소오스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 1 게이트 절연 패턴은 산화 규소막인 박막 트랜지스터 기판의 제조 방법.
  9. 제 7 항에 있어서,
    상기 제 2 게이트 절연 패턴은 질화 규소막인 박막 트랜지스터 기판의 제조 방법.
  10. 제 7 항에 있어서,
    상기 캡핑막은 산화 규소막 또는 질화 규소막인 박막 트랜지스터 기판의 제조 방법.
  11. 제 7 항에 있어서,
    상기 캡핑막 형성 단계에서 상기 캡핑막은 화학기상증착법으로 형성되는 박막 트랜지스터 기판의 제조 방법
  12. 제 7 항에 있어서,
    상기 제 2 게이트 절연 패턴의 형성 단계 후 상기 제 1 절연막을 상기 제 2 게이트 절연 패턴의 양 측벽에 실질적으로 정렬하는 제 1 게이트 절연 패턴을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  13. 제 7 항에 있어서,
    상기 반도체층 형성 단계 전에 상기 기판 상에 차단층을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  14. 제 1 항에 있어서,
    상기 소오스 영역 및 상기 드레인 영역은 상기 채널 영역 양측에 각각 인접한 박막 트랜지스터 기판.
  15. 제 1 항에 있어서,
    상기 제 2 게이트 절연 패턴은 일 측벽이 상기 저농도 도핑 영역과 상기 소오스 영역 및 상기 드레인 영역의 경계부에 실절적으로 정렬되고,
    상기 캡핑막은 상기 기판, 상기 반도체층 및 상기 게이트 전극 상부의 전면에 형성된 박막 트랜지스터 기판.
  16. 제 7 항에 있어서,
    상기 소오스 영역 및 상기 드레인 영역은 상기 채널 영역 양측에 각각 인접하도록 형성되는 박막 트랜지스터 기판의 제조 방법.
  17. 제 7 항에 있어서,
    상기 캡핑막은 상기 기판, 상기 반도체층 및 상기 게이트 전극 상부의 전면에 형성되는 박막 트랜지스터 기판의 제조 방법.
KR1020050058444A 2005-06-30 2005-06-30 박막 트랜지스터 기판 및 그 제조 방법 Expired - Lifetime KR101172015B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020050058444A KR101172015B1 (ko) 2005-06-30 2005-06-30 박막 트랜지스터 기판 및 그 제조 방법
TW095119884A TWI401802B (zh) 2005-06-30 2006-06-05 薄膜電晶體板及其製造方法
JP2006174684A JP5144903B2 (ja) 2005-06-30 2006-06-26 薄膜トランジスタ基板の製造方法
CN2006100903263A CN1893116B (zh) 2005-06-30 2006-06-29 薄膜晶体管板及其制造方法
US11/480,223 US7800177B2 (en) 2005-06-30 2006-06-30 Thin film transistor plate and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050058444A KR101172015B1 (ko) 2005-06-30 2005-06-30 박막 트랜지스터 기판 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20070002778A KR20070002778A (ko) 2007-01-05
KR101172015B1 true KR101172015B1 (ko) 2012-08-08

Family

ID=37869719

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050058444A Expired - Lifetime KR101172015B1 (ko) 2005-06-30 2005-06-30 박막 트랜지스터 기판 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101172015B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101182445B1 (ko) 2010-04-01 2012-09-12 삼성디스플레이 주식회사 평판 표시 장치 및 그 제조방법
KR102573763B1 (ko) 2017-10-12 2023-08-31 어플라이드 머티어리얼스, 인코포레이티드 플라즈마 유발 손상을 감소시키기 위한 프로세스

Also Published As

Publication number Publication date
KR20070002778A (ko) 2007-01-05

Similar Documents

Publication Publication Date Title
TWI401802B (zh) 薄膜電晶體板及其製造方法
KR101239889B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR101267499B1 (ko) 박막 트랜지스터 기판의 제조 방법 및 그에 의해 제조된박막 트랜지스터
US6864134B1 (en) Manufacturing method of thin film transistor substrate
JP5138276B2 (ja) 表示装置の製造方法
JP2004253511A (ja) 表示装置
US7674658B2 (en) Semiconductor device and manufacturing method thereof
KR101006439B1 (ko) 박막 트랜지스터 표시판의 제조 방법
CN1893116B (zh) 薄膜晶体管板及其制造方法
KR101172015B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR101760946B1 (ko) 박막트랜지스터 어레이기판 제조방법
US6482685B1 (en) Method for fabricating a low temperature polysilicon thin film transistor incorporating multi-layer channel passivation step
KR20060028072A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20060028520A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR102161585B1 (ko) 어레이 기판의 제조방법
KR101130938B1 (ko) 액정표시장치 및 그 제조방법
KR20050050881A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20050039952A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20060040327A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20050018521A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20050117055A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20060028073A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20140088641A (ko) 어레이 기판의 제조 방법
KR20040068736A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20050024641A (ko) 박막 트랜지스터 표시판의 제조 방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20050630

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20100625

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20050630

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20111012

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20120501

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20120801

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20120802

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20160801

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20180802

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20180802

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20190801

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20190801

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20200803

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20210802

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20230801

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20240723

Start annual number: 13

End annual number: 13