KR101139189B1 - Plasma etching method, plasma processing apparatus, control program and computer redable storage medium - Google Patents
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Abstract
본 발명은 충분한 대마스크 선택비와 에칭레이트를 확보하면서 레지스트를 마스크로 해서 적층막 중의 실리콘층을 에칭할 수 있는 플라즈마 에칭 방법을 제공한다.The present invention provides a plasma etching method capable of etching a silicon layer in a laminated film using a resist as a mask while ensuring a sufficient mask selection ratio and an etching rate.
플라즈마 처리 장치(100)의 처리실내에서, 실리콘을 주성분으로 하는 실리콘층과, 해당 실리콘층보다 상층에 적어도 산화규소막, 질화규소막 및 레지스트막이 적층 형성된 피처리체에 대해, 플루오로카본 가스, 하이드로플루오로카본 가스, 희가스 및 O2 가스를 포함하는 처리 가스로부터 생성되는 플라즈마를 이용하고, 레지스트막을 마스크로 해서 질화규소막, 산화규소막 및 실리콘층을 일괄하여 에칭한다.In the processing chamber of the plasma processing apparatus 100, a fluorocarbon gas and a hydrofluoric acid are applied to a silicon layer containing silicon as a main component and a workpiece formed by laminating at least a silicon oxide film, a silicon nitride film and a resist film on the upper layer than the silicon layer. The silicon nitride film, silicon oxide film and silicon layer are collectively etched using a plasma generated from a processing gas containing a carboxyl gas, a rare gas and an O 2 gas.
Description
도 1은 본 발명 방법의 실시에 바람직한 마그네트론 RIE 플라즈마 에칭 장치를 나타내는 단면도, 1 is a cross-sectional view showing a magnetron RIE plasma etching apparatus, which is preferred for implementing the method of the present invention;
도 2는 도 1에 있어서의 처리 가스 공급계의 구조도,2 is a structural diagram of a processing gas supply system in FIG. 1;
도 3은 도 1의 장치의 챔버의 주위에 배치된 다이폴 링 자석을 모식적으로 나타내는 수평단면도,3 is a horizontal sectional view schematically showing a dipole ring magnet disposed around a chamber of the apparatus of FIG. 1;
도 4는 챔버내에 형성되는 전계 및 자계를 설명하기 위한 모식도,4 is a schematic diagram for explaining an electric field and a magnetic field formed in the chamber,
도 5는 본 발명 방법이 적용되는 반도체 웨이퍼의 적층 구조를 나타내는 단면의 모식도,5 is a schematic view of a cross section showing a laminated structure of a semiconductor wafer to which the method of the present invention is applied;
도 6은 에칭 후의 반도체 웨이퍼의 단면을 나타내는 도면,6 is a view showing a cross section of a semiconductor wafer after etching;
도 7은 본 발명 방법이 적용되는 다른 예의 반도체 웨이퍼의 적층 구조를 나타내는 단면의 모식도,7 is a schematic view of a cross section showing a laminated structure of a semiconductor wafer of another example to which the method of the present invention is applied;
도 8은 에칭 후의 반도체 웨이퍼의 단면을 나타내는 도면,8 is a cross-sectional view of a semiconductor wafer after etching;
도 9는 시험에 사용한 샘플 웨이퍼를 나타내며, (a)는 에칭 전의 단면을 나타내고, (b)는 에칭 후의 단면을 나타내며, (c)는 샘플 웨이퍼 표면의 CD의 측정위치를 나타내는 도면,9 shows a sample wafer used for the test, (a) shows a cross section before etching, (b) shows a cross section after etching, (c) shows a measurement position of CD on the surface of the sample wafer,
도 10은 가스유량비와 압력을 변화시킨 경우의 질화규소막의 레지스트 마스크에 대한 에칭 선택비를 나타내는 도면,10 is a view showing an etching selectivity with respect to a resist mask of a silicon nitride film when the gas flow rate and pressure are changed;
도 11은 가스유량비와 압력을 변화시킨 경우의 질화규소막의 에칭레이트를 나타내는 도면,11 is a view showing an etching rate of a silicon nitride film when the gas flow rate and pressure are changed;
도 12는 가스유량비와 압력을 변화시킨 경우의 실리콘의 레지스트 마스크에 대한 에칭 선택비를 나타내는 도면,12 is a view showing an etching selectivity ratio of a resist mask of silicon when the gas flow rate and pressure are changed;
도 13은 가스유량비와 압력을 변화시킨 경우의 실리콘의 에칭레이트를 나타내는 도면,13 is a view showing etching rate of silicon when gas flow rate and pressure are changed;
도 14는 압력을 변화시킨 경우의 패턴의 소밀에 의한 측벽 경사 각도차의 변화를 나타내는 도면,14 is a view showing a change in the side wall inclination angle difference due to the roughness of the pattern when the pressure is changed;
도 15는 CHF3/Ar 유량비를 변화시킨 경우의 패턴의 소밀에 의한 측벽 경사 각도차의 변화를 나타내는 도면,15 is a view showing a change in the side wall inclination angle difference due to the roughness of the pattern when the CHF 3 / Ar flow rate ratio is changed;
도 16은 CF4유량을 변화시킨 경우의 패턴의 소밀에 의한 측벽 경사 각도차의 변화를 나타내는 도면,16 is a view showing a change in sidewall inclination angle difference due to the roughness of the pattern when the CF 4 flow rate is changed;
도 17은 O2유량을 변화시킨 경우의 패턴의 소밀에 의한 측벽 경사 각도차의 변화를 나타내는 도면,Figure 17 is shown a change in the side wall slope angle difference by the density of the pattern in the case where changes in the flow rate of O 2,
도 18은 압력을 변화시킨 경우의 웨이퍼 면내 위치에 의한 임계 치수차의 변화를 나타내는 도면,18 is a view showing a change in the critical dimension difference due to the in-plane position when the pressure is changed;
도 19는 CHF3/Ar 유량비를 변화시킨 경우의 웨이퍼 면내 위치에 의한 임계 치수차의 변화를 나타내는 도면,19 is a view showing a change in the critical dimension difference due to the in-plane position of the wafer when the CHF 3 / Ar flow rate ratio is changed;
도 20은 CF4유량을 변화시킨 경우의 웨이퍼 면내 위치에 의한 임계 치수차의 변화를 나타내는 도면,20 is a view showing a change in a critical dimension difference due to a wafer in-plane position when the CF 4 flow rate is changed;
도 21은 O2유량을 변화시킨 경우의 웨이퍼 면내 위치에 의한 임계 치수차의 변화를 나타내는 도면.FIG. 21 is a view showing a change in the critical dimension difference due to a wafer in-plane position when the O 2 flow rate is changed. FIG.
(도면의 주요부분에 관한 부호의 설명)(Explanation of symbols about main parts of drawing)
1 : 챔버 2 : 소자 분리 영역1
12 : 배기계 15 : 고주파 전원12
17 : 냉매실 18 : 가스도입기구17: refrigerant chamber 18: gas introduction mechanism
20 : 샤워헤드(전극) 25 : 처리 가스 공급계20: shower head (electrode) 25: process gas supply system
30 : 다이폴 링 자석 101 : 실리콘 기판30: dipole ring magnet 101: silicon substrate
102 : 산화규소막(SiO2 ) 103 : 질화규소막(Si3N4)102 silicon oxide film (SiO 2 ) 103 silicon nitride film (Si 3 N 4 )
106 : 반사방지막(BARC) 107 : 레지스트(PR)106: antireflection film (BARC) 107: resist (PR)
110 : 피처리체 201 : 실리콘 기판110: to-be-processed object 201: silicon substrate
202 : 산화규소(SiO2 )막 203 : 질화규소(Si3N4)막202: silicon oxide (SiO 2 ) film 203: silicon nitride (Si 3 N 4 ) film
204 : 산질화규소(SiON)막 205 : 산화규소(SiO2 )막204: silicon oxynitride (SiON) film 205: silicon oxide (SiO 2 ) film
206 : 레지스트(PR) 301 : 실리콘 기판206: resist (PR) 301: silicon substrate
302 : 산화규소(SiO2 )막 303 : 질화규소(Si3N4)막302: silicon oxide (SiO 2 ) film 303: silicon nitride (Si 3 N 4 ) film
304 : 레지스트(PR) W : 웨이퍼304: resist (PR) W: wafer
특허문헌 1 : 일본 특허 공개 공보 제 1995-263415 호(단락 0006~0010) Patent Document 1: Japanese Patent Laid-Open Publication No. 1995-263415 (paragraphs 0006 to 0010)
본 발명은 플라즈마를 이용하여 피처리체를 에칭하는 공정을 포함하는 플라즈마 에칭 방법에 관한 것이다.The present invention relates to a plasma etching method comprising a step of etching a target object using plasma.
반도체 장치의 제조과정에 있어서, 패턴 형성된 레지스트막 등의 마스크를 이용하여 적층막을 에칭하는 공정이 반복해서 실행된다. 예를 들면, 게이트 전극의 제조과정에서는 반도체 기판상에, 아래부터 차례로 게이트 절연막으로 되는 산화규소막이나 질화규소막, 게이트 전극으로 되는 다결정 실리콘층, 질화규소 등으로 이루어지는 하드 마스크층, 산화규소 등으로 이루어지는 반사방지막 및 레지스트막을 적층 형성한 것을 준비한다. 그리고, 포토리소그래피기술에 의해서 패턴 형성한 레지스트막을 마스크로 해서 반사방지막 및 하드 마스크를 드라이 에칭하고, 다음에, 레지스트막을 애싱에 의해 제거한 후, 하드 마스크막을 마스크로 해서 다결정 실리콘층을 에칭하는 순서로 게이트 전극형성이 실행되어 왔다. In the manufacturing process of a semiconductor device, the process of etching a laminated film using a mask, such as a patterned resist film, is performed repeatedly. For example, in the process of manufacturing the gate electrode, a silicon oxide film, a silicon nitride film, a polycrystalline silicon layer serving as a gate electrode, and a hard mask layer made of silicon nitride, or the like, which are sequentially formed on the semiconductor substrate from below, are made of silicon oxide, or the like. A laminate of an antireflection film and a resist film is prepared. The antireflection film and the hard mask were dry-etched using the resist film patterned by photolithography as a mask, and then the resist film was removed by ashing, and then the polycrystalline silicon layer was etched using the hard mask film as a mask. Gate electrode formation has been performed.
이 경우, 반사방지막 및 하드 마스크막을 에칭할 때에는 절연막 에칭전용의 플라즈마 에칭 장치를 이용하고, 폴리 실리콘을 에칭할 때에는 실리콘 에칭 전용의 플라즈마 에칭 장치를 사용하고 있었다. 또한, 레지스트의 애싱 제거는 전용의 애싱 장치를 이용하여 실행하고 있었다.In this case, a plasma etching apparatus dedicated to insulation film etching was used to etch the antireflection film and hard mask film, and a plasma etching apparatus dedicated to silicon etching was used to etch polysilicon. In addition, ashing removal of the resist was performed using the dedicated ashing apparatus.
또한, 실리콘 기판에 대해, 소자분리용의 트렌치를 형성하는 STI(Shallow Trench Isolation)에서는 예를 들면 실리콘 기판상에, 아래부터 차례로 산화규소막, 질화규소막, 산질화규소(SiON)막, 옥사이드마스크막 및 레지스트막을 적층 형성한 것을 준비한다. 그리고, 포토리소그래피기술에 의해서 패턴 형성한 레지스트를 마스크로 해서 옥사이드마스크층, 산질화규소(SiON)막, 질화규소막 및 산화규소막까지를 에칭하고, 다음에, 옥사이드마스크층, 산질화규소(SiON)막 및 질화규소막을 마스크로 해서 실리콘 기판을 에칭하여, 실리콘 기판에 트렌치를 형성하고 있었다. 이 경우에도, 옥사이드마스크막, 산질화규소(SiON)막, 질화규소막 및 산화규소막을 에칭할 때에는 절연막 에칭 전용의 에칭 장치를 이용하고, 실리콘 기판을 에칭할 때에는 실리콘 에칭 전용의 에칭 장치를 사용하고 있었다. 또한, 레지스트의 애싱 제거는 전용의 애싱 장치를 이용해서 실행하고 있었다.In addition, in STI (Shallow Trench Isolation) forming a trench for device isolation with respect to a silicon substrate, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride (SiON) film, and an oxide mask film are sequentially formed from below on a silicon substrate. And what laminated | stacked and formed the resist film is prepared. Then, an oxide mask layer, a silicon oxynitride (SiON) film, a silicon nitride film and a silicon oxide film are etched using a resist patterned by photolithography as a mask, and then the oxide mask layer and a silicon oxynitride (SiON) film And the silicon substrate was etched using the silicon nitride film as a mask to form trenches in the silicon substrate. Also in this case, an etching device dedicated to insulation film etching was used to etch an oxide mask film, a silicon oxynitride (SiON) film, a silicon nitride film, and a silicon oxide film, and an etching device dedicated to silicon etching was used to etch a silicon substrate. . In addition, ashing removal of the resist was performed using the dedicated ashing apparatus.
이상과 같이, 종래의 에칭 프로세스에서는 실리콘층을 에칭하기 전에, 우선 레지스트막을 이용해서 하드 마스크층을 에칭하여 레지스트 패턴을 하드 마스크층에 전사하고, 그 다음에 하드 마스크를 이용해서 실리콘 에칭을 실행한다고 하는 적어도 2단계의 에칭 공정이 필요하였다. 이것은 레지스트를 마스크로 해서 실리콘을 에칭하고자 하면, 대(對)마스크 선택비가 충분히 얻어지지 않아, 에칭레이트의 확보도 곤란한 점이나, 라인 앤드 스페이스 등의 패턴의 소밀(疏密)이나 반도체 웨이퍼의 중앙부와 주연부 등의 면내 위치에 의해서, 에칭에 의해 형성되는 트렌치 측벽의 각도나 임계 치수(CD; Critical Dimension) 등의 에칭 형상에 차이가 발생하기 때문이다. As described above, in the conventional etching process, before etching the silicon layer, the hard mask layer is first etched using the resist film to transfer the resist pattern to the hard mask layer, and then silicon etching is performed using the hard mask. At least two steps of etching were required. This is because when the silicon is to be etched using the resist as a mask, the mask selection ratio is not sufficiently obtained, and it is difficult to secure the etching rate, or the roughness of patterns such as line and space and the center portion of the semiconductor wafer. This is because a difference occurs in etching shapes such as angles of trench sidewalls formed by etching and critical dimensions (CD) depending on the in-plane positions of the edges and the periphery.
또한, 절연막 에칭과 실리콘 에칭에서는 사용하는 가스계가 다르고, 실리콘 에칭에서는 주로 부식성이 강한 가스를 사용하는 점이나, 각 가스의 혼합에 의해서 에칭 정밀도가 저하하는 등의 이유로부터, 에칭의 대상에 따라서, 절연막 전용의 에칭 장치와 실리콘 전용의 에칭 장치를 구분하여 사용할 필요가 있었다(예를 들면, 특허문헌 1). In addition, depending on the object of etching, the gas system used for insulating film etching and silicon etching is different, and silicon etching mainly uses a highly corrosive gas, and the etching accuracy decreases due to the mixing of each gas. It was necessary to distinguish and use the etching apparatus for exclusive use of the insulating film, and the etching apparatus for exclusive use of silicon (for example, patent document 1).
본 발명의 목적은 충분한 대마스크 선택비와 에칭레이트를 확보하면서 레지스트를 마스크로 해서 적층막내의 실리콘층을 에칭할 수 있는 플라즈마 에칭 방법을 제공하는 것이다. 또한, 상기 에칭에 있어서 패턴 소밀이나 피처리체상의 위치에 의해서 에칭 형상에 차이가 생기는 일이 없는 플라즈마 에칭 방법을 제공하는 것도 과제로 한다.It is an object of the present invention to provide a plasma etching method capable of etching a silicon layer in a laminated film using a resist as a mask while ensuring a sufficient mask selection ratio and etching rate. Another object of the present invention is to provide a plasma etching method in which the etching shape does not occur due to the pattern roughness or the position on the workpiece.
상기 과제를 해결하기 위해, 본 발명의 제 1 관점은 실리콘을 주성분으로 하는 실리콘층과, 해당 실리콘층보다 상층에 형성되고 또한 미리 패턴 형성된 레지스트막을 갖는 피처리체에 대해, 플루오로카본 가스, 하이드로플루오로카본 가스, 희가스 및 O2 가스를 포함하는 처리 가스로부터 생성되는 플라즈마를 이용하고, 상기 레지스트막을 마스크로 해서 상기 실리콘층을 에칭하는 공정을 포함하는 플라즈마 에칭 방법을 제공한다. MEANS TO SOLVE THE PROBLEM In order to solve the said subject, the 1st viewpoint of this invention is a fluorocarbon gas and hydrofluoric acid about the to-be-processed object which has the silicon layer which has silicon as a main component, and the resist film formed in the upper layer rather than this silicon layer, and previously patterned. Provided is a plasma etching method comprising the step of etching the silicon layer using a plasma generated from a processing gas containing a carbon gas, a rare gas, and an O 2 gas, using the resist film as a mask.
또한, 본 발명의 제 2 관점은 플라즈마 처리 장치의 처리실내에서, 실리콘을 주성분으로 하는 실리콘층과, 해당 실리콘층보다 상층에 적어도 산화규소막, 질화규소막 및 미리 패턴 형성된 레지스트막이 적층 형성된 피처리체에 대해, 플루오로카본 가스, 하이드로플루오로카본 가스, 희가스 및 O2 가스를 포함하는 처리 가스로부터 생성되는 플라즈마를 이용하고, 상기 레지스트막을 마스크로 해서 상기 질화규소막, 상기 산화규소막 및 상기 실리콘층을 일괄하여 에칭하는 것을 특징으로 하는 플라즈마 에칭 방법을 제공한다.In addition, a second aspect of the present invention is directed to an object to be processed in which a silicon layer containing silicon as a main component and at least a silicon oxide film, a silicon nitride film, and a resist film formed in advance on the silicon layer are laminated in the processing chamber of the plasma processing apparatus. The silicon nitride film, the silicon oxide film and the silicon layer were formed by using a plasma generated from a processing gas containing a fluorocarbon gas, a hydrofluorocarbon gas, a rare gas and an O 2 gas. Provided are a plasma etching method characterized by collectively etching.
상기 제 1 관점 및 제 2 관점에서, 상기 플루오로카본 가스는 CF4 가스, C2F6 가스, C3F8 가스 또는 C4F8 가스인 것이 바람직하다. 또한, 상기 하이드로플루오로카본 가스는 CHF3 가스, CH2F2 가스 또는 CH3F 가스인 것이 바람직하다. In the first and second aspects, the fluorocarbon gas is preferably a CF 4 gas, a C 2 F 6 gas, a C 3 F 8 gas, or a C 4 F 8 gas. In addition, the hydrofluorocarbon gas is preferably a CHF 3 gas, a CH 2 F 2 gas or a CH 3 F gas.
또한, 상기 플루오로카본 가스의 유량은 10~50㎖/min인 것이 바람직하다. 또한, 상기 O2 가스의 유량은 1~30㎖/min인 것이 바람직하다. 또한, 상기 하이드로플루오로카본 가스와 상기 희가스의 유량비(하이드로플루오로카본 가스 유량/희가스 유량)는 0.019~0.173인 것이 바람직하다.Moreover, it is preferable that the flow volume of the said fluorocarbon gas is 10-50 ml / min. Further, the flow rate of the O 2 gas is preferably 1 ~ 30㎖ / min. The flow rate ratio (hydrofluorocarbon gas flow rate / rare gas flow rate) of the hydrofluorocarbon gas and the rare gas is preferably 0.019 to 0.173.
또한, 처리 압력은 8~12㎩인 것이 바람직하다.Moreover, it is preferable that a process pressure is 8-12 kPa.
또한, 상기 제 1 관점 및 제 2 관점에 있어서, 상기 플루오로카본 가스 또는 O2 가스의 유량에 의해, 상기 패턴이 소(疏)인(성긴) 부위와 밀(密)한(빽빽한) 부위에 있어서의 에칭 후의 임계 치수를 제어하는 것이 바람직하다. 또한, 상기 플루오로카본 가스의 유량에 의해, 피처리체의 면내에 있어서의 에칭 후의 임계 치수를 제어하는 것이 바람직하다. In addition, in the first and second aspects, the pattern is small (coarse) and dense (density) by the flow rate of the fluorocarbon gas or O 2 gas. It is preferable to control the critical dimension after the etching in. Moreover, it is preferable to control the critical dimension after the etching in surface inside of a to-be-processed object by the flow volume of the said fluorocarbon gas.
또한, 상기 제 2 관점에 있어서, 상기 질화규소막을 에칭할 때의 처리 압력에 대해, 상기 실리콘층을 에칭할 때의 처리 압력을 저하시키거나 혹은 상기 질화규소막을 에칭할 때의 상기 하이드로플루오로카본 가스의 유량에 대해, 상기 실리콘층을 에칭할 때의 상기 하이드로플루오로카본 가스의 유량을 저하시키는 것이 바람직하다. Further, in the second aspect, the hydrofluorocarbon gas when lowering the processing pressure when etching the silicon layer or etching the silicon nitride film with respect to the processing pressure when the silicon nitride film is etched. It is preferable to reduce the flow volume of the hydrofluorocarbon gas at the time of etching the silicon layer with respect to the flow rate.
또한, 상기 제 1 관점 및 제 2 관점에서, 상기 실리콘층은 다결정 실리콘 또는 단결정 실리콘을 주성분으로 하는 것인 것이 바람직하다. Further, from the first and second aspects, it is preferable that the silicon layer is composed mainly of polycrystalline silicon or single crystal silicon.
본 발명의 제 3 관점은 컴퓨터상에서 동작하고, 실행시에, 상기 제 1 관점 또는 제 2 관점의 플라즈마 에칭 방법이 실행되도록 상기 플라즈마 처리 장치를 제어하는 제어 프로그램을 제공한다. A third aspect of the present invention provides a control program that operates on a computer and controls the plasma processing apparatus such that, when executed, the plasma etching method of the first aspect or the second aspect is executed.
본 발명의 제 4 관점은 컴퓨터상에서 동작하는 제어 프로그램이 기억된 컴퓨터 판독 가능한 기억 매체로서, 상기 제어 프로그램은 실행시에, 상기 제 1 관점 또는 제 2 관점의 플라즈마 에칭 방법이 실행되도록 상기 플라즈마 처리 장치를 제어하는 것인 컴퓨터 판독 가능한 기억 매체를 제공한다.A fourth aspect of the present invention is a computer-readable storage medium storing a control program operating on a computer, wherein the control program is executed such that the plasma etching method of the first or second aspect is executed when executed. It provides a computer readable storage medium to control the.
본 발명의 제 5 관점은 피처리체에 대해 플라즈마 에칭 처리를 실행하기 위한 처리실과, 상기 처리실내에서 피처리체를 탑재하는 지지체와, 상기 처리실내를 감압하기 위한 배기 수단과, 상기 처리실내에 처리 가스를 공급하기 위한 가스 공급 수단과, 상기 처리실내에서 상기 제 1 관점 또는 제 2 관점의 플라즈마 에칭 방법이 실행되도록 제어하는 제어부를 구비한 플라즈마 처리 장치를 제공한다. A fifth aspect of the present invention provides a processing chamber for performing a plasma etching process on a target object, a support on which the target object is mounted in the processing chamber, exhaust means for depressurizing the interior of the processing chamber, and a processing gas in the processing chamber. It provides a plasma processing apparatus having a gas supply means for supplying a gas, and a control unit for controlling the plasma etching method of the first or second aspect to be executed in the processing chamber.
본 발명의 플라즈마 에칭 방법에 따르면, 처리 가스로서 플루오로카본 가스와 하이드로플루오로카본 가스와 희가스와 O2 가스를 포함하는 가스를 이용하는 것에 의해서, 충분한 에칭레이트를 확보하면서 레지스트를 마스크로 해서 실리콘 에칭을 실행할 수 있다. According to the plasma etching method of the present invention, by using a gas containing a fluorocarbon gas, a hydrofluorocarbon gas, a rare gas, and an O 2 gas as a processing gas, silicon etching is performed using a resist as a mask while ensuring a sufficient etching rate. You can run
또한, 플루오로카본 가스나 O2 가스의 유량을 조정하는 것에 의해서, 패턴의 소밀에 의한 에칭 홈 측벽의 각도차나 피처리체상의 위치에 의한 에칭 후의 임계 치수차를 해소하여, 에칭 형상의 균일화가 가능하게 된다. In addition, by adjusting the flow rates of the fluorocarbon gas and the O 2 gas, the angular difference between the sidewalls of the etching groove due to the roughness of the pattern and the critical dimension difference after the etching due to the position on the workpiece can be eliminated, thereby making it possible to uniformize the etching shape. Done.
따라서, 본 발명의 플라즈마 에칭 방법에 의해, 실리콘 에칭 프로세스에 있어서 공정수의 대폭 삭감과, 처리 시간의 단축화를 실현할 수 있다. 또한, 본 발명의 플라즈마 에칭 방법은 에칭 형상의 균일화가 가능하기 때문에, 신뢰성이 높은 반도체 장치를 제조하는 데에 있어서 유리하게 이용할 수 있는 것이며, 반도체 장치의 디자인룰의 미세화, 고집적화에의 대응도 가능하다. Therefore, according to the plasma etching method of the present invention, a significant reduction in the number of steps and a shortening of the processing time can be realized in the silicon etching process. In addition, the plasma etching method of the present invention can be advantageously used for manufacturing highly reliable semiconductor devices because the etching shape can be uniformized, and the design rules of the semiconductor devices can be made finer and more integrated. Do.
이하, 도면을 참조하면서, 본 발명의 바람직한 형태에 대해서 설명한다. EMBODIMENT OF THE INVENTION Hereinafter, the preferred form of this invention is demonstrated, referring drawings.
도 1은 본 발명의 플라즈마 에칭 방법에 적합하게 이용 가능한 마그네트론 RIE 플라즈마 에칭 장치(100)의 개략을 나타내는 단면도이다. 이 플라즈마 에칭 장치(100)는 기밀하게 구성되며, 소경의 상부(1a)와 대경의 하부(1b)로 이루어지는 단을 갖는 원통 형상을 이루며, 벽부가 예를 들면 알루미늄제의 챔버(처리용기)(1)를 갖고 있다. 1 is a cross-sectional view showing an outline of a magnetron RIE
이 챔버(1)내에는 피처리체로서 단결정 Si기판인 반도체 웨이퍼(이하, 간략히 「웨이퍼」라 함) W를 수평으로 지지하는 지지테이블(2)이 마련되어 있다. 지지테이블(2)은 예를 들면 알루미늄으로 구성되어 있고, 절연판(3)을 거쳐서 도체의 지지대(4)에 지지되어 있다. 또한, 지지테이블(2)의 위쪽의 외주에는 Si 이외의 재료, 예를 들면 석영으로 형성된 포커스링(5)이 마련되어 있다. 상기 지지테이블(2)과 지지대(4)는 볼나사(7)를 포함하는 볼나사 기구에 의해 승강 가능하게 되어 있으며, 지지대(4)의 아래쪽의 구동 부분은 스테인리스강(SUS)제의 벨로우즈(8)로 덮여져 있다. 벨로우즈(8)의 외측에는 벨로우즈 커버(9)가 마련되어 있다. 또, 상기 포커스링(5)의 외측에는 배플판(10)이 마련되어 있으며, 이 배플판(10), 지지대(4), 벨로우즈(8)를 통해서 챔버(1)와 도통되어 있다. 챔버(1)는 접지되어 있다.In this
챔버(1)의 하부(1b)의 측벽에는 배기 포트(11)가 형성되어 있고, 이 배기 포트(11)에는 배기계(12)가 접속되어 있다. 그리고, 배기계(12)의 진공 펌프를 작동 시키는 것에 의해 챔버(1)내를 소정의 진공도까지 감압할 수 있도록 되어 있다. 한편, 챔버(1)의 하부(1b)의 측벽 상측에는 웨이퍼 W의 반출입구를 개폐하는 게이트밸브(13)가 마련되어 있다. An
지지테이블(2)에는 정합기(14)를 거쳐서 플라즈마 형성용의 고주파 전원(15)이 접속되어 있으며, 이 고주파 전원(15)으로부터 소정의 주파수 예를 들면 l3.36㎒의 고주파 전력이 지지테이블(2)에 공급되도록 되어 있다. 한편, 지지테이블(2)에 대향해서 그 위쪽에는 샤워헤드(20)가 서로 평행하게 마련되어 있으며, 이 샤워헤드(20)는 접지되어 있다. 따라서, 지지테이블(2) 및 샤워헤드(20)는 한쌍의 전극으로서 기능한다. The high
지지테이블(2)의 표면상에는 웨이퍼 W를 정전 흡착하여 유지하기 위한 정전척(6)이 마련되어 있다. 이 정전척(6)은 절연체(6b)의 사이에 전극(6a)이 개재되어 구성되어 있고, 전극(6a)에는 직류 전원(16)이 접속되어 있다. 그리고 전극(6a)에 전원(16)으로부터 전압이 인가되는 것에 의해, 정전력 예를 들면 쿨롱력에 의해서 웨이퍼 W가 흡착된다. On the surface of the support table 2, an
지지테이블(2)의 내부에는 냉매실(17)이 마련되어 있으며, 이 냉매실(17)에는 냉매가 냉매도입관(17a)을 거쳐서 도입되고 냉매배출관(17b)으로부터 배출되어 순환하고, 그 냉열이 지지테이블(2)을 거쳐서 웨이퍼 W에 대해 전열되고, 이것에 의해 웨이퍼 W의 처리면이 원하는 온도로 제어된다.A
또한, 챔버(1)가 배기계(12)에 의해 진공 배기되어 진공으로 유지되어 있어도, 냉매실(17)에 순환되는 냉매에 의해 웨이퍼 W를 유효하게 냉각할 수 있도록, 냉각 가스가 가스도입기구(18)에 의해 그 가스 공급 라인(19)을 거쳐서 정전척(6)의 표면과 웨이퍼 W의 이면의 사이에 도입된다. 이와 같이 냉각 가스를 도입하는 것에 의해, 냉매의 냉열이 웨이퍼 W에 유효하게 전달되어, 웨이퍼 W의 냉각효율을 높게 할 수 있다. 냉각 가스로서는 예를 들면 He 등을 이용할 수 있다. In addition, even if the
상기 샤워헤드(20)는 챔버(1)의 천정벽 부분에 지지테이블(2)에 대향하도록 마련되어 있다. 이 샤워헤드(20)는 그 하면에 다수의 가스토출 구멍(22)이 마련되어 있고, 또한 그 상부에 가스도입부(20a)를 갖고 있으며, 또한 그 내부에는 공간(21)이 형성되어 있다. 가스도입부(20a)에는 밸브(23)를 갖는 가스 공급 배관(24)이 접속되어 있으며, 이 가스 공급 배관(24)의 타단에는 에칭 가스 및 희석 가스로 이루어지는 처리 가스를 공급하는 처리 가스 공급계(25)가 접속되어 있다. The
처리 가스 공급계(25)는 도 2에 나타내는 바와 같이, CF4 가스 공급원(41), CHF3 가스 공급원(42), Ar 가스 공급원(43) 및 O2 가스 공급원(44)을 갖고 있고, 이들 가스 공급원으로부터의 배관에는 각각 매스플로(질량유량) 콘트롤러(MFC)(45) 및 밸브(46)가 마련되어 있다. 그리고, 에칭 가스로서의 CF4 가스/CHF3 가스/Ar 가스/O2 가스가 처리 가스 공급계(25)의 각각의 가스 공급원으로부터 가스 공급 배관(24), 가스도입부(20a)를 거쳐서 샤워헤드(20)내의 공간(21)에 이르고, 각 가스 토출 구멍(22)으로부터 토출된다. As shown in FIG. 2, the process
한편, 챔버(1)의 상부(1a)의 주위에는 동심형상으로, 다이폴 링(dipole ring) 자석(30)이 배치되어 있다. 다이폴 링 자석(30)은 도 3의 수평 단면도에 나타내는 바와 같이, 복수의 이방성 세그먼트 주상자석(31)이 링 형상의 자성체의 케이스(32)에 부착되어 구성되어 있다. 이 예에서는 원기둥 형상을 이루는 16개의 이방성 세그먼트 주상자석(31)이 링 형상으로 배치되어 있다. 도 3에 있어서, 이방성 세그먼트 주상자석(31) 중에 나타내는 화살표는 자화의 방향을 나타내는 것이며, 이 도면에 나타내는 바와 같이, 복수의 이방성 세그먼트 주상자석(31)의 자화의 방향을 조금씩 어긋나게 해서 전체로서 1방향을 향하는 균일한 수평자계 B가 형성되도록 되어 있다. On the other hand, a
따라서, 지지테이블(2)과 샤워헤드(20)의 사이의 공간에는 도 4에 모식적으로 나타내는 바와 같이, 고주파 전원(15)에 의해 연직 방향의 전계 EL이 형성되고, 또한 다이폴 링 자석(30)에 의해 수평자계 B가 형성되고, 이와 같이 형성된 직교 전자계에 의해 마그네트론 방전이 생성된다. 이것에 의해서 고에너지 상태의 에칭 가스의 플라즈마가 형성되고, 웨이퍼 W가 에칭된다. Therefore, in the space between the support table 2 and the
또한, 플라즈마 에칭 장치(100)의 각 구성부는 CPU를 구비한 프로세스 콘트롤러(50)에 접속되어 제어되는 구성으로 되어 있다. 프로세스 콘트롤러(50)에는 공정 관리자가 플라즈마 에칭 장치(100)를 관리하기 위해 커맨드의 입력조작 등을 실행하는 키보드나, 플라즈마 에칭 장치(100)의 가동상황을 가시화해서 표시하는 디스플레이 등으로 이루어지는 사용자 인터페이스(51)가 접속되어 있다. In addition, each component of the
또한, 프로세스 콘트롤러(50)에는 플라즈마 에칭 장치(100)에서 실행되는 각종 처리를 프로세스 콘트롤러(50)의 제어로 실현하기 위한 제어 프로그램이나 처리 조건 데이터 등이 기록된 레시피가 저장된 기억부(52)가 접속되어 있다. The
그리고, 필요에 따라서, 사용자 인터페이스(51)로부터의 지시 등으로 임의의 레시피를 기억부(52)로부터 호출해서 프로세스 콘트롤러(50)에 실행시킴으로써, 프로세스 콘트롤러(50)의 제어하에서, 플라즈마 에칭 장치(100)에서의 원하는 처리가 실행된다. 또한, 상기 레시피는 예를 들면, CD-ROM, 하드디스크, 플렉시블디스크, 플래시메모리 등의 컴퓨터 판독 가능한 기억 매체에 저장된 상태의 것을 이용하거나, 혹은 다른 장치로부터, 예를 들면 전용회선을 거쳐서 수시로 전송시켜 이용하는 것도 가능하다.Then, if necessary, an arbitrary recipe is called from the
다음에, 이와 같이 구성되는 플라즈마 에칭 장치(100)를 이용해서, 실리콘층(단결정 실리콘 또는 폴리 실리콘)을 갖는 웨이퍼 W에 대해 플라즈마 에칭을 실행하는 본 발명의 에칭 방법에 대하여 설명한다. Next, the etching method of this invention which performs plasma etching with respect to the wafer W which has a silicon layer (monocrystalline silicon or polysilicon) using the
우선, 게이트밸브(13)를 개방으로 해서 웨이퍼 W를 챔버(1)내에 반입하고, 지지테이블(2)에 탑재한 후, 지지테이블(2)을 도시한 위치까지 상승시키고, 배기계(12)의 진공 펌프에 의해 배기 포트(11)를 거쳐서 챔버(1)내를 배기한다. First, the
그리고, 처리 가스 공급계(25)로부터 에칭 가스 및 희석 가스를 포함하는 처리 가스가 소정의 유량으로 챔버(1)내에 도입되고, 챔버(1)내를 소정의 압력으로 하며, 그 상태에서 고주파 전원(15)으로부터 지지테이블(2)에 소정의 고주파 전력을 공급한다. 이 때, 웨이퍼 W는 직류 전원(16)으로부터 정전척(6)의 전극(6a)에 소정의 전압이 인가되는 것에 의해 예를 들면 쿨롱력에 의해 정전척(6)에 흡착유지됨과 동시에, 상부 전극인 샤워헤드(20)와 하부 전극인 지지테이블(2)의 사이에 고주파 전계가 형성된다. 샤워헤드(20)와 지지테이블(2)의 사이에는 다이폴 링 자석(30)에 의해 수평자계 B가 형성되어 있으므로, 웨이퍼 W가 존재하는 전극간의 처리 공간에는 직교전자계가 형성되고, 이것에 의해서 생긴 전자의 드리프트에 의해 마그네트론 방전이 생성된다. 그리고, 이 마그네트론 방전에 의해 형성된 에칭 가스의 플라즈마에 의해 웨이퍼 W가 에칭된다. Then, the processing gas containing the etching gas and the dilution gas is introduced into the
에칭 가스로서는 충분한 대마스크 선택비와 에칭레이트를 확보하고, 또한 에칭 형상의 제어를 실행하는 관점에서 CF4 가스와 CHF3 가스와 Ar 가스와 O2 가스를 포함하는 가스를 이용하고 있는 것이 바람직하다. CF4 가스는 플라즈마중에서 주로 CF4→CF3* + F*로 나타내는 반응에 의해, 주로 에칭에 기여하는 F래디컬(F*)을 생성한다고 여겨진다. F래디컬은 산화규소막, 질화규소막, 실리콘층과 다음 (반응1)~(반응3)과 같이 반응하는 것에 의해 에칭을 진행시킨다. As the etching gas, it is preferable to use a gas containing CF 4 gas, CHF 3 gas, Ar gas and O 2 gas from the viewpoint of ensuring a sufficient mask selection ratio and etching rate and controlling the etching shape. . The CF 4 gas is believed to produce F radicals (F *), which mainly contribute to etching, by a reaction mainly represented by CF 4 → CF 3 * + F * in the plasma. F radical advances etching by reacting with a silicon oxide film, a silicon nitride film, and a silicon layer as follows (reaction 1)-(reaction 3).
(반응1) SiO2 + 4F* → SiF4↑ + O2 (Reaction 1) SiO 2 + 4F * → SiF 4 ↑ + O 2
(반응2) Si3N4 + 12F* → 3SiF4↑ +2N2↑(Reaction 2) Si 3 N 4 + 12F * → 3SiF 4 ↑ + 2N 2 ↑
(반응3) Si + 4F* + SiF4↑(Reaction 3) Si + 4F * + SiF 4 ↑
CHF3 가스는 상기 CF4 가스에 첨가하면 HF를 생성하여 F래디컬을 감소시킴과 동시에, CH나 CF계의 폴리머를 생성하는 것에 의해, 이들이 보호막으로서 작용하여, 대레지스트 선택비를 향상시킨다. When the CHF 3 gas is added to the CF 4 gas, HF is generated to reduce F radicals, and at the same time, CH or CF-based polymers are produced, thereby acting as a protective film, thereby improving the resistivity selectivity.
Ar 가스는 상기 F래디컬을 생성하는 해리 반응을 촉진함과 동시에, 플라즈마중에 있어서의 래디컬 분포의 균일성을 유지하는 작용을 갖는다. 또한, 에칭 반응을 하고 있는 막을 스퍼터링에 의해 제거하는 효과도 있다.Ar gas has a function of promoting the dissociation reaction for generating the F radical and maintaining the uniformity of the radical distribution in the plasma. It also has the effect of removing the film which is performing the etching reaction by sputtering.
또한, O2 가스는 에칭한 홈이나 구멍의 바닥에 상기 CH나 CF계의 폴리머가 과잉으로 퇴적하는 것을 방지하는 작용을 갖는다. In addition, the O 2 gas has an action of preventing excessive deposition of the CH or CF polymer at the bottom of the etched groove or hole.
에칭의 형상을 양호한 것으로 하기 위해서는 웨이퍼 W의 온도를 조절하는 것도 유효하다. 그 때문에 냉매실(17)이 마련되어 있으며, 이 냉매실(17)에 냉매가 순환되고, 그 냉열이 지지테이블(2)을 거쳐서 웨이퍼 W에 대해 전열되며, 이것에 의해 웨이퍼 W의 처리면이 원하는 온도로 제어된다. It is also effective to adjust the temperature of the wafer W in order to make the shape of etching favorable. For this reason, a
플라즈마 생성용의 고주파 전원(15)은 원하는 플라즈마를 형성하기 위해 그 주파수 및 출력이 적절하게 설정된다. 실리콘 에칭에 있어서는 웨이퍼 W의 바로 위의 플라즈마 밀도를 높게 하는 관점에서, 주파수를 예를 들면 13.56㎒ 혹은 그 이상으로 하는 것이 바람직하다. The high
다이폴 링 자석(30)은 웨이퍼 W의 바로 위의 플라즈마 밀도를 높게 하기 위해, 대향 전극인 지지테이블(2) 및 샤워헤드(20)의 사이의 처리 공간에 자장을 인가하지만, 그 효과를 유효하게 발휘시키기 위해서는 처리 공간에 10000μT(100G) 이상의 자장을 형성하는 바와 같은 강도의 자석인 것이 바람직하다. 자장은 강하면 강할수록 플라즈마 밀도를 높게 하는 효과가 증가한다고 여겨지지만, 안전성의 관점에서 100000μT(1kG) 이하인 것이 바람직하다. The
플라즈마 에칭 장치(100)를 이용해서 적층막을 일괄 에칭할 때의 바람직한 조건은 이하와 같다. The preferable conditions at the time of collectively etching a laminated film using the
예를 들면, 처리 가스의 유량으로서는 CF4 가스는 10~50㎖/min(sccm), 바람직하게는 20~40㎖/min(sccm), CHF3 가스은 10~100㎖/min(sccm), 바람직하게는 20~70㎖/min(sccm), Ar 가스는 100~2000㎖/min(sccm), 바람직하게는 300~1200㎖/min(sccm), O2 가스는 1~30㎖/min(sccm), 바람직하게는 6~15㎖/min(sccm)으로 설정할 수 있다. For example, the flow rate of the process gas is 10-50 ml / min (sccm) for CF 4 gas, preferably 20-40 ml / min (sccm), and 10-100 ml / min (sccm) for CHF 3 gas. 20 to 70 ml / min (sccm), Ar gas is 100 to 2000 ml / min (sccm), preferably 300 to 1200 ml / min (sccm), and O 2 gas is 1 to 30 ml / min (sccm). ), Preferably 6 to 15 ml / min (sccm).
또한, 에칭레이트의 확보와 에칭 형상의 균일성확보(즉, 패턴의 소밀에 의한 에칭 홈의 측벽의 경사 각도차를 억제하고, 웨이퍼 면내 위치에 의한 임계 치수차를 억제함)의 관점에서, 그 유량비를 CF4/CHF3/Ar/O2=1~3/2~4/20~40/0.5~2정도로 설정하는 것이 바람직하다. Further, from the viewpoint of securing the etching rate and securing the uniformity of the etching shape (that is, suppressing the inclination angle difference of the sidewall of the etching groove due to the roughness of the pattern and suppressing the critical dimension difference due to the in-plane position of the wafer), It is preferable to set the flow rate ratio to about CF 4 / CHF 3 / Ar / O 2 = 1 to 3/2 to 4/20 to 40 / 0.5 to 2.
처리 압력은 산화규소막, 질화규소막 및 실리콘층의 에칭에 있어서의 대마스크 선택비를 확보하는 관점에서, 1.3~40㎩가 바람직하고, 5~13.3㎩로 하는 것이 더욱 바람직하다. From the viewpoint of securing a large mask selectivity in etching the silicon oxide film, silicon nitride film and silicon layer, the processing pressure is preferably from 1.3 to 40 kPa, more preferably from 5 to 13.3 kPa.
또한, 에칭 가스의 해리도를 높게 하는 관점에서, 고주파 전원(15)의 고주파의 주파수는 13.56㎒, 고주파 파워는 하부 전극에 공급하는 고주파 전력을 기판의 표면적으로 나눈 전력의 크기가 300W~500W(0.96W/㎠~1.59W/㎠)로 되도록 하는 것이 바람직하다. In addition, from the viewpoint of increasing the degree of dissociation of the etching gas, the high frequency power of the high
또한, 에칭 형상 즉 이방성을 양호하게 제어하는 관점에서, 웨이퍼 W의 온도를 예를 들면 40~70℃ 정도로 조정하는 것이 바람직하다. In addition, it is preferable to adjust the temperature of the wafer W to about 40-70 degreeC from a viewpoint of controlling the etching shape ie anisotropy favorably.
<제 1 실시형태> ≪ First Embodiment >
도 5는 제 1 실시형태의 플라즈마 에칭 방법이 적용되는 반도체 웨이퍼 W 등의 피처리체(110)의 단면 구조를 모식적으로 나타내는 도면이다. 이 피처리체(110)는 실리콘 기판(101)의 위에, 아래부터 차례로, 산화규소(SiO2)막(102), 질화규소(Si3N4)막(103), 다결정 실리콘층(104), 질화규소(Si3N4)막(105), 무기계의 반사방지막(Barc)(106)이 형성되고, 또한 그 위에, 미리 패턴 형성된 레지스트(PR)(107)가 형성되어 있다. 이 에칭 공정은 다결정 실리콘층(104)을 전극층으로서 게이트 전극을 형성하는 하나의 공정이며, 산화규소(SiO2)막(102) 및 질화규소(Si3N4)막(103)은 게이트 절연막으로 된다. FIG. 5: is a figure which shows typically the cross-sectional structure of the to-
종래의 에칭 방법에서는 도 5의 상태의 피처리체(110)에 대해, 우선 레지스트막(PR)(107)을 마스크로 해서 반사방지막(106) 및 질화규소(Si3N4)막(105)을 에칭하고, 다음에, 레지스트막(PR)(107)을 애싱에 의해 제거한 후, 질화규소(Si3N4)막(105)을 하드 마스크로서 사용하여 다결정 실리콘층(104)을 에칭하는 방법이 채용되어 왔다. 그리고, 반사방지막(106) 및 질화규소(Si3N4)막(105)을 에칭할 때에는 절연막 에칭 전용의 에칭 장치를 이용하고, 다결정 실리콘층(104)을 에칭할 때에는 실리콘 전용의 에칭 장치를 사용하고 있었다. 또한, 레지스트막(PR)(107)의 애싱 제거는 전용의 애싱 장치를 이용하여 실행하고 있었다. In the conventional etching method, the
이에 대해, 본 실시형태에 관한 플라즈마 에칭 방법에서는 플라즈마 에칭 장치(100)에 있어서, 처리 가스로서 플루오로카본 가스, 하이드로플루오로카본 가스, 희가스 및 O2를 포함하는 처리 가스, 예를 들면 CF4/CHF3/Ar/O2를 이용하고, 레지스트(PR)(107)를 마스크로 해서 그 패턴에 의거하여, 반사방지막(Barc)(106), 질화규소(Si3N4)막(105), 다결정 실리콘층(104), 질화규소(Si3N4)막(103), 산화규소(SiO2)막(102)까지를 단숨에 에칭한다. 이 적층막 일괄 에칭에 의해, 1단계의 에칭공정으로 도 6에 나타내는 바와 같이 오목부(108)를 형성할 수 있다. In contrast, in the plasma etching method according to the present embodiment, in the
<제 2 실시형태> ≪ Second Embodiment >
도 7은 제 2 실시형태의 플라즈마 에칭 방법이 적용되는 반도체 웨이퍼 등의 피처리체(210)의 단면 구조를 모식적으로 나타내는 도면이다. 이 피처리체(210)는 실리콘 기판(201)의 위에, 아래부터 차례로, 산화규소(SiO2)막(202), 질화규소(Si3N4)막(203), 산질화규소(SiON)막(204), 산화규소(SiO2)막(205)이 형성되며, 또한 그 위에, 미리 패턴 형성된 레지스트막(PR)(206)이 형성되어 있다. 이 에칭공정은 STI에 의해서 실리콘 기판(201)에 절연막 매립용의 트렌치(207)를 형성하기 위한 하나의 공정이다.FIG. 7: is a figure which shows typically the cross-sectional structure of the to-
종래의 에칭 방법에서는 도 7의 상태의 피처리체(210)에 대해, 우선 레지스트(PR)(206)를 마스크로 해서 산화규소(SiO2)막(205), 산질화규소(SiON)막(204), 질화규소(Si3N4)막(203) 및 산화규소(SiO2)막(202)을 에칭하고, 다음에, 레지스트막(PR)(206)을 애싱에 의해 제거한 후, 산화규소막(205), 산질화규소(SiON)막(204) 및 질화규소(Si3N4)막(203)을 마스크로서 사용하고, 실리콘 기판(201)을 에칭하는 방법이 채용되어 왔다. 그리고, 산화규소(SiO2)막(205), 산질화규소(SiON)막(204), 질화규소(Si3N4)막(203) 및 산화규소(SiO2)막(202)을 에칭할 때에는 절연막 에칭 전용의 에칭 장치를 이용하고, 실리콘 기판(201)을 에칭할 때에는 실리콘 전용의 에칭 장치를 사용하고 있었다. 또한, 레지스트막(PR)(206)의 애싱 제거는 전용의 애싱 장치를 이용해서 실행하고 있었다. In the conventional etching method, the silicon oxide (SiO 2 )
이에 대해, 본 실시형태에 관한 플라즈마 에칭 방법에서는 플라즈마 에칭 장치(100)를 이용하고, 처리 가스로서 플루오로카본 가스, 하이드로플루오로카본 가스, 희가스 및 O2 가스를 포함하는 처리 가스, 예를 들면 CF4/CHF3/Ar/O2를 이용하는 것에 의해, 산화규소(SiO2)막(205), 산질화규소(SiON)막(204), 질화규소(Si3N4)막(203), 산화규소(SiO2)막(202) 및 실리콘 기판(201)을 단숨에 에칭한다. 이 적층막 일괄 에칭에 의해, 1회의 에칭 공정으로 도 8에 나타내는 바와 같이 실리콘 기판(201)에 절연막 매립용의 트렌치(207)를 형성할 수 있다. In contrast, in the plasma etching method according to the present embodiment, the
이상의 제 1 및 제 2 실시형태로부터 명백한 바와 같이, 상기 특정의 조합의 처리 가스를 사용하는 것에 의해, 적어도 실리콘층과 절연막을 포함하는 적층체를, 단일의 에칭 장치를 사용하여 한 번의 에칭 공정으로 에칭 처리할 수 있으므로, 공용화에 의한 장치의 삭감과, 공정수 및 처리 시간의 대폭적인 삭감이 실현된다. As is apparent from the above first and second embodiments, by using the above-described combination of processing gases, the laminate including at least the silicon layer and the insulating film is subjected to one etching process using a single etching apparatus. Since an etching process can be performed, the reduction of the apparatus by common use and the drastic reduction of the number of processes and processing time are realized.
다음에, 실시예, 시험예를 들어 본 발명을 또한 설명하겠지만, 본 발명은 이들에 의해서 제약되는 것은 아니다. Next, although an Example and a test example are given and this invention is demonstrated also, this invention is not restrict | limited by these.
실시예 1 Example 1
도 5에 나타내는 적층 구조를 갖는 피처리체(110)에 대해, 플라즈마 에칭 장치(100)를 사용하고, 에칭 가스로서 CF4/CHF3/Ar/O2를 이용해서 에칭을 실시하며, 레지스트막(PR)(107)을 마스크로 해서 오목부(108)를 형성하였다. 여기서, 레지스트막(PR)(107)으로서는 막두께 400㎚이고 원소조성이 C, H, F 및 O로 이루어지는 재료를 이용하고, 반사방지막(Barc)(106)의 막두께는 58㎚, 질화규소(Si3N4)막(105)의 막두께는 60㎚, 다결정 실리콘층(104)의 막두께 65㎚의 것을 사용하였다. 또한, 레지스트막(PR)(107)의 패턴은 라인 0.6㎛, 스페이스 0.24㎛의 라인 앤드 스페이스로 하였다. The
에칭 조건은 다음과 같다. Etching conditions are as follows.
CF4/CHF3/Ar/O2 = 20/25/300/10㎖/min(sccm)CF 4 / CHF 3 / Ar / O 2 = 20/25/300 / 10ml / min (sccm)
압력=13.3㎩(100mTorr) Pressure = 13.3 kPa (100 mTorr)
RF 주파수[고주파 전원(15)]= 13.56㎒RF frequency [high-frequency power supply 15] = 13.56 MHz
RF 파워= 400W(l.27W/㎠)RF power = 400W (l.27W / ㎠)
배압(背壓)(센터부/에지부)=1066㎩/2000㎩(8/15Torr; He 가스)Back pressure (center part / edge part) = 1066㎩ / 2000㎩ (8/15 Torr; He gas)
상부 및 하부 전극간 거리=27㎜ Distance between upper and lower electrodes = 27 mm
온도(상부 전극/챔버측벽/ 하부 전극)=60℃/60℃/30℃ Temperature (upper electrode / chamber side wall / lower electrode) = 60 ° C./60° C./30° C.
에칭 시간= 111초Etching Time = 111 Seconds
에칭의 결과를 표 1에 나타낸다. Table 1 shows the results of the etching.
상부 CD(반사방지막(Barc)(106)과 질화규소막(105)의 계면의 CD: Critical Dimension)는 웨이퍼 W의 센터부 및 에지부[도 9(c)참조]중의 어느 것에 있어서도 270㎚이며, 웨이퍼 W의 면내에 있어서 균일한 에칭이 가능하였다. 또한, 레지스트(PR)(107)의 잔존 막두께로부터, 레지스트 마스크와의 선택비를 충분히 확보할 수 있었던 것이 확인되었다. 또, 표 중의 레지스트 잔존 막두께에 있어서의「플랫」은 레지스트(PR)(107)의 평탄면의 막두께(레지스트의 전체 두께)인 것을 의미하며, 「파셋(facet)」은 레지스트(PR)(107)의 모서리부에 이온스퍼터 등의 작용에 의해서 깎임[이른바 숄더컷(shoulder cut)]이 발생한 경우에, 레지스트(PR)막(107)의 전체 두께에서 숄더컷 부분의 두께를 뺀 막두께인 것을 의미한다. The upper CD (CD: Critical Dimension at the interface between the antireflection film (Barc) 106 and the silicon nitride film 105) is 270 nm in any of the center portion and the edge portion of the wafer W (see Fig. 9 (c)). Uniform etching was possible in the surface of the wafer W. FIG. Moreover, it was confirmed from the remaining film thickness of the resist (PR) 107 that sufficient selection ratio with the resist mask could be ensured. Moreover, "flat" in the resist remaining film thickness in the table means the film thickness (total thickness of the resist) of the flat surface of the resist (PR) 107, and "facet" means the resist PR The film thickness obtained by subtracting the thickness of the shoulder cut portion from the total thickness of the resist (PR)
실시예 2Example 2
도 7에 나타내는 적층 구조를 갖는 피처리체(210)에 대해, 플라즈마 에칭 장치(100)를 사용하고, 에칭 가스로서 CF4/CHF3/Ar/O2를 이용해서 에칭을 실시하고, 레지스트(PR)(206)를 마스크로 해서 트렌치(207)를 형성하였다. 여기서, 레지스트(PR)(206)로서는 막두께 320㎚이고 원소조성이 C, H, F 및 O로 이루어지는 재료를 이용하고, 산화규소(SiO2)막(205)은 막두께 20㎚, 산질화규소(SiON)막(204)은 막두께 32㎚, 질화규소(Si3N4)막(203)은 막두께 265㎚, 산화규소(SiO2)막(202)은 막두께 8㎚의 것을 사용하였다. 또한, 레지스트(PR)(206)의 패턴은 라인폭 0.17㎛, 트렌치폭 0.18㎛로 하였다. The
에칭 조건은 다음과 같다. Etching conditions are as follows.
CF4/CHF3/Ar/O2=20/25/300/10㎖/min(sccm)CF 4 / CHF 3 / Ar / O 2 = 20/25/300 / 10ml / min (sccm)
압력=13.3㎩(100mTorr) Pressure = 13.3 kPa (100 mTorr)
RF 주파수[고주파 전원(15)]=13.56㎒RF frequency [high-frequency power supply 15] = 13.56 MHz
RF 파워=400W(1.27W/㎠)RF power = 400W (1.27W / ㎠)
배압(센터부/에지부)=933㎩/5332㎩(7/40Torr; He 가스)Back pressure (center section / edge section) = 933 Pa / 5332 Pa (7/40 Torr; He gas)
상부 및 하부 전극간 거리=27㎚Distance between upper and lower electrodes = 27 nm
온도(상부 전극/ 하부 전극)=60℃/30℃Temperature (upper electrode / lower electrode) = 60 degrees Celsius / 30 degrees Celsius
에칭 시간=130초Etching Time = 130 Seconds
에칭의 결과를 표 2에 나타낸다.Table 2 shows the results of the etching.
웨이퍼 W의 센터부 및 에지부 중의 어디에 있어서도, 상부 CD[본 시험에서는 산화규소막(202)과 질화규소막(203)의 계면의 CD]는 206㎚이며, 트렌치(207)의 바닥부의 CD는 174㎚이기 때문에, 웨이퍼 W의 면내에 있어서 균일한 에칭이 가능하였다.In any of the center portion and the edge portion of the wafer W, the upper CD (CD at the interface between the
또한, 실리콘 기판(201)에 형성된 트렌치 깊이 및 측벽각도(180°-θ:도 8 참조)도 웨이퍼 W의 센터부 및 에지부에서 동일하며, 에칭 형상에 대해서 높은 면내 균일성이 얻어지는 것이 표시되었다. In addition, the trench depth and sidewall angle (180 ° -θ: see FIG. 8) formed in the
다음에 에칭 조건이 에칭레이트, 대마스크 선택비 및 에칭 형상에 주는 영향에 대해서 시험을 하였다. 이 시험에서는 도 9(a)에 나타내는 적층 구조를 갖는 샘플 웨이퍼를 사용하였다. 이 샘플 웨이퍼는 실리콘 기판(301)에, 산화규소(S1O2)막(302), 질화규소(Si3N4)막(303) 및 레지스트막(304)이 적층된 구조를 갖고 있다. 그리고, 처리 가스로서 CF4/CHF3/Ar/O2를 이용하고, 표 3에 나타내는 바와 같이 실험계획법에 의거해서 에칭 조건을 바꾸어 에칭을 실행하고, 오목부(305)를 형성하였다. 그 때의 에칭레이트, 대레지스트 마스크 선택비 및 에칭 형상을 측정하여 비교하였다. Next, the effect of etching conditions on etching rate, large mask selectivity, and etching shape was tested. In this test, a sample wafer having a laminated structure shown in Fig. 9A was used. This sample wafer has a structure in which a silicon oxide (S10 2 )
또, 에칭에 있어서의 다른 조건으로서 RF 주파수[고주파 전원(15)]는 13.56㎒, RF 파워는 300W(0.96W/㎠), 배압(센터부/에지부)은 933㎩/2666㎩(7/20Torr; He 가스), 상부 및 하부 전극간 거리=27㎜, 온도(상부 전극/하부 전극)는 60℃/30℃에서 실행하였다.As another condition for etching, the RF frequency (high frequency power supply 15) is 13.56 MHz, the RF power is 300 W (0.96 W / cm 2), and the back pressure (center part / edge part) is 933 kHz / 2666 kHz (7 / 20 Torr; He gas), the distance between the upper and lower electrodes = 27 mm, and the temperature (upper electrode / lower electrode) were performed at 60 ° C / 30 ° C.
에칭레이트, 대마스크 선택비의 결과를 표 4 및 도 10~도 13에 나타내었다. 또한, 에칭 형상의 결과를 표 5 및 도 14~도 21에 나타내었다. 또, 도 10~도 13에서는 횡축이 CHF3/Ar의 유량비이고, 종축이 처리 압력이다. The results of the etching rate and the large mask selectivity are shown in Table 4 and FIGS. 10 to 13. Moreover, the result of an etching shape is shown in Table 5 and FIGS. 14-21. 10 to 13, the horizontal axis represents the flow rate ratio of CHF 3 / Ar, and the vertical axis represents the processing pressure.
[㎖/min(sccm)]CF 4 flow rate
[Ml / min (sccm)]
유량비CHF 3 / Ar
Flow rate ratio
[㎖/min(sccm)]CHF 3 flow
[Ml / min (sccm)]
[㎖/min(sccm)]Ar flow
[Ml / min (sccm)]
[㎖/min(sccm)]O 2 flow rate
[Ml / min (sccm)]
에칭레이트
[㎚/min]Resist
Etching Rate
[Nm / min]
에칭레이트
[㎚/min]SiO 2
Etching Rate
[Nm / min]
대마스크 선택비SiO 2
Large mask selection fee
에칭레이트
[㎚/min]SiN
Etching Rate
[Nm / min]
대마스크 선택비SiN
Large mask selection fee
측벽의 경사각도차[도]Between roughness patterns
Inclination angle difference of side wall [degrees]
도 10은 질화규소(Si3N4)막(303)의 레지스트막(304)에 대한 에칭 선택비를 나타내고 있다. 질화규소(Si3N4)막(303)을 에칭할 때의 대마스크 선택비는 1이상이면 좋기 때문에, 이 도 10으로부터, 설정한 조건 범위 내이면 대략 충분한 대마스크 선택비가 얻어지는 것을 알 수 있다. 또한, CHF3/Ar의 유량비가 크고, 또한 처리 압력이 높은 조건(도 10의 우측상부의 영역)을 선택하는 것에 의해서, 대마스크 선택비를 더욱 개선할 수 있는 것을 알 수 있다. 10 shows the etching selectivity with respect to the resist
도 11은 질화규소(Si3N4)막(303)의 에칭레이트를 나타내고 있다. 이 도 11로부터, 질화규소(Si3N4)막(303)의 에칭레이트를 향상시키는 조건으로서는 처리 압력은 그다지 효과가 없으며, 오히려 설정한 조건 범위 내에서 CHF3/Ar의 유량비를 크게 하는 것이 유효하다는 것을 알 수 있다. 11 shows the etching rate of the silicon nitride (Si 3 N 4 )
도 12는 실리콘 기판(301)의 레지스트막(304)에 대한 에칭 선택비를 나타내고 있다. 실리콘 에칭의 대마스크 선택비는 1이상이면 좋기 때문에, 도 12로부터, 설정한 조건 범위 내이면 대략 충분한 대마스크 선택비가 얻어지고 있는 것을 알 수 있다. 또한, CHF3/Ar의 유량비가 크고, 또한 처리 압력이 높은 조건(도 12의 우측상부의 영역)을 선택하는 것에 의해서, 실리콘 에칭에 있어서의 대마스크 선택비를 더욱 개선할 수 있다.12 shows the etching selectivity with respect to the resist
도 13은 실리콘 기판(301)의 에칭레이트를 나타내고 있다. 이 도 13으로부터, 설정한 조건 범위 내에서, CHF3/Ar의 유량비가 큰 경우에는 처리 압력이 작은 쪽이 높은 에칭레이트가 얻어지고, CHF3/Ar의 유량비가 작은 경우에는 처리 압력이 큰 쪽이 높은 에칭레이트가 얻어지는 것이 표시되었다.13 shows the etching rate of the
이상의 결과를 종합하면, 질화규소(Si3N4)막(303) 및 실리콘 기판(301)을 에칭할 때의 대마스크 선택비를 더욱 개선하고자 하는 경우에는 표 3의 조건 범위 내에서 압력을 높게 설정하고, 또한 CHF3/Ar 유량비를 높게 설정하는 것이 유효하다. 이 경우, 질화규소(Si3N4)막(303)의 에칭레이트도 높일 수 있다. 한편, 실리콘 기판(301)의 에칭레이트를 중시하는 경우에는 도 13에 나타내는 바와 같이 CHF3/Ar의 유량비가 큰 경우에는 처리 압력이 작은 쪽이 좋고, CHF3/Ar의 유량비가 작은 경우에는 처리 압력이 큰 쪽이 좋은 것을 고려하여, 에칭 도중에 CHF3의 유량 또는 처리 압력을 변화시키는 것이 바람직하다. To sum up the above results, if the silicon nitride (Si 3 N 4 )
예를 들면, 질화규소(Si3N4)막(303)을 에칭하는 단계에서는 충분한 대마스크 선택비와 에칭레이트를 얻도록, 표 3의 조건 범위 내에서 압력 및 CHF3/Ar 유량비를 높게 설정해 두고, 오목부(305)가 실리콘 기판(301)에 도달한 후의 실리콘 에칭의 단계에서, CHF3 유량은 그대로 해서 처리 압력을 저하시키거나, 혹은 반대로 처리 압력은 그대로 하고 CHF3 유량을 저하시키는 것에 의해, 실리콘 기판(301)의 에칭레이트를 개선할 수 있다. 이들 경우, 실리콘 에칭의 대마스크 선택비는 1이상이면 좋기 때문에, 도 12의 결과로부터, 대마스크 선택비를 크게 손상시킬 우려는 없다고 생각된다. For example, in the step of etching the silicon nitride (Si 3 N 4 )
또, 질화규소(Si3N4)막(303)을 에칭하는 단계에서, 표 3의 조건 범위 내에서 처리 압력 및 CHF3/Ar 유량비를 모두 낮게 설정하는 것도 가능하고, 이 경우에는 오목부(305)가 실리콘 기판(301)에 도달한 후의 실리콘 에칭의 단계에서 예를 들면 CHF3 유량은 그대로 하고 처리 압력을 상승시키거나, 혹은 반대로 처리 압력은 그대로 하고 CHF3유량을 증가시키는 것에 의해, 실리콘 기판(301)의 에칭레이트를 개선할 수 있다. In the step of etching the silicon nitride (Si 3 N 4 )
다음에, 표 5에 있어서의「소밀 패턴간의 측벽의 경사각도차」와 그것에 대응하는 도 14~도 17의 결과에 대해서 설명한다. Next, "the inclination-angle difference of the side wall between roughness patterns" in Table 5, and the result of FIGS. 14-17 corresponding to it are demonstrated.
표 5의 결과는 웨이퍼 W상의 에칭 형상의 균일성을 확인하기 위해, 이하의 방법으로 디바이스에 있어서의 홈의 측벽의 경사각도차를 계측한 것이다. 측벽 경사 각도차는 도 9(b)에 나타내는 밀한 부위의 오목부(305)의 측벽의 경사각도 θ1과 소인 부위의 오목부(305)의 측벽의 경사각도 θ2를 측정하고, 그 차[(소인 부위의 측벽 경사 각도 θ2) - (밀한 부위의 측벽 경사 각도 θ1)]로부터 산출하였다. The result of Table 5 measured the inclination-angle difference of the side wall of the groove | channel in a device in the following method in order to confirm the uniformity of the etching shape on the wafer W. The side wall inclination angle difference measures the inclination angle θ 1 of the side wall of the
상기 측벽 경사 각도차에 관한 결과의 표 5에 대해, 분산 분석을 실행한 것이 도 14~도 17이다. 이것에 의해서 각 프로세스 파라미터(압력, CF4유량, CHF3/Ar 유량비, O2유량)의 변동에 대한 측벽 경사 각도차의 변동경향을 알 수 있다. It is FIGS. 14-17 which performed variance analysis about Table 5 of the result regarding the said side wall inclination-angle difference. Thus it can be seen that each of the process parameters (pressure, flow rate of CF 4, CHF 3 / Ar flow ratio, O 2 flow rate) changes sidewall variation trend of the inclination angle difference of about.
더욱 구체적으로는 도 9(a)~(c)에 나타내는 바와 같이, 웨이퍼 W의 센터부와 에지부에 있어서의 패턴이 소인 부위(iso)의 측벽 경사 각도를 각 3개소 계측하고, 그 평균값을 구하였다. 마찬가지로, 웨이퍼 W의 센터부와 에지부에 있어서의 패턴이 밀한 부위(dense)의 측벽 경사 각도를 3개소 계측하고, 그 평균값을 구하였다. 그리고, 소인 부위의 측벽 경사 각도의 평균값과, 밀한 부위의 측벽 경사 각도의 평균값의 차를 구하고, 도 14~도 17의 그래프의 종축으로 하였다(단위; 도). 종축의 절대값이 작을수록, 측벽 경사 각도의 소밀차가 적은 것을 나타내고 있다. More specifically, as shown in Figs. 9 (a) to 9 (c), the inclination angles of the side walls of the portions (iso) in which the patterns in the center portion and the edge portion of the wafer W are sweeped are measured at each of three positions, and the average value thereof is measured. Obtained. Similarly, three side wall inclination angles of the dense part of the pattern in the center part and the edge part of the wafer W were measured, and the average value was calculated | required. And the difference of the average value of the side wall inclination-angle of a sweeping site | part and the average value of the side wall inclination-angle of a dense site | part was calculated | required, and it was set as the vertical axis of the graph of FIGS. 14-17 (unit; FIG.). It is shown that the smaller the absolute value of the vertical axis, the smaller the difference in the sidewall inclination angle.
도 14로부터, 압력에 대해서는 설정한 조건 범위 내에서 9.3~10.6㎩(70~80mTorr)가 양호하고, 압력이 그것보다 큰 경우 혹은 작은 경우에는 패턴의 소밀에 의한 측벽 경사 각도차가 확대하는 경향이 표시되었다. From Fig. 14, it is shown that the pressure tends to increase from 9.3 to 10.6 kPa (70 to 80 mTorr) within the set condition range, and when the pressure is larger or smaller than that, the side wall inclination angle difference due to the roughness of the pattern increases. It became.
도 15로부터, CHF3과 Ar의 유량비 CHF3/Ar에 대해서는 유량비가 커지면(즉, CHF3유량을 증가시키면), 패턴의 소밀에 의한 측벽 경사 각도차가 확대하는 경향이 있고, 유량비 CHF3/Ar에 의해 상기 측벽 경사 각도차를 해소하는 것이 곤란한 것이 판명되었다. 15, with respect to the flow rate ratio CHF 3 / Ar between CHF 3 and Ar, when the flow rate ratio increases (that is, increases the flow rate of CHF 3 ), the side wall inclination angle difference due to the roughness of the pattern tends to increase, and the flow rate ratio CHF 3 / Ar This proved to be difficult to eliminate the side wall inclination angle difference.
도 16으로부터, CF4유량에 대해서는 설정한 조건 범위 내에서 유량을 증가시킴에 따라, 패턴의 소밀에 의한 측벽 경사 각도차가 축소하는 경향을 확인할 수 있었다. 마찬가지로, 도 17로부터, O2유량에 대해서도 설정한 조건 범위 내에서 유량을 증가시킴에 따라, 상기 측벽 경사 각도차가 축소하는 경향을 확인할 수 있었다. 따라서, CF4유량 및/또는 O2유량을 조정하는 것에 의해서, 패턴의 소밀에 의한 측벽 경사 각도차를 제어할 수 있는 것이 판명하였다. From FIG. 16, it was confirmed that the CF 4 flow rate tends to decrease as the side wall inclination angle difference due to the roughness of the pattern decreases as the flow rate increases within the set condition range. Similarly, from FIG. 17, it was confirmed that the side wall inclination angle difference decreased as the flow rate was increased within the set condition range for the O 2 flow rate. Therefore, it was found that by adjusting the CF 4 flow rate and / or the O 2 flow rate, the side wall inclination angle difference due to the roughness of the pattern can be controlled.
다음에, 표 5에 있어서의 「웨이퍼면내의 CD의 차」와 그것에 대응하는 도 18~도 21의 결과에 대해서 설명한다. Next, the "difference of CD in a wafer surface" in Table 5 and the result of FIGS. 18-21 corresponding to it are demonstrated.
이 표 5에 나타내는 결과는 웨이퍼 W상의 에칭 형상의 균일성을 확인하기 위해, 이하의 방법으로 웨이퍼면내의 임계치수(CD; critical dimension)의 차를 계측한 것이다. CD는 도 9(b)에 나타내는 바와 같이, 산화규소(SiO2)막(302)과 질화규소(Si3N4)막(303)의 계면에 있어서, 그 폭을 계측하여 구하였다. The results shown in Table 5 are for measuring the difference of critical dimensions (CD) in the wafer plane in the following manner in order to confirm the uniformity of the etching shape on the wafer W. As shown in Fig. 9 (b), CD was obtained by measuring the width at the interface between the silicon oxide (SiO 2 )
더욱 구체적으로는 웨이퍼 W의 센터부와 에지부에 있어서의 CD를 각 3개소 계측하고, 각각의 평균값을 구하였다. 그리고, 센터부의 CD의 평균값과, 에지부의 CD의 평균값의 차를 구한 것이 표 5에 있어서의「웨이퍼면내의 CD 차」이다. 그 표 5에 있어서의 CD차의 결과에 대해 분산분석을 실행한 것이 도 18~도 21이다. 이것에 의해서 각 프로세스 파라미터(압력, CF4유량, CHF3/Ar 유량비, O2유량)의 변동에 대한 웨이퍼면내의 CD의 차의 변동 경향을 알 수 있다. 각 그래프의 종축은 웨이퍼면내의 CD차로 하였다(단위 ㎚). More specifically, three CDs at the center part and the edge part of the wafer W were measured, and respective average values were obtained. The difference between the average value of the CD of the center portion and the average value of the CD of the edge portion is " CD difference in wafer surface " 18 to 21 show variance analysis of the results of the CD differences in Table 5. FIG. As a result, it is possible to know the tendency of the difference of the CD in the wafer surface with respect to the variation of each process parameter (pressure, CF 4 flow rate, CHF 3 / Ar flow rate ratio, O 2 flow rate). The vertical axis of each graph was the CD difference in the wafer surface (unit nm).
도 18 및 도 21로부터, 처리 압력 및 O2유량에 대해서는 설정한 조건 범위 내에서 큰 차이는 보이지 않았다. 도 19로부터, 유량비 CHF3/Ar에 대해서는 설정한 조건 범위 내에서 유량비가 증가할수록(즉, CHF3이 증가할 수록), CD의 차가 축소하는 경향이 확인되고, 유량비 CHF3/Ar를 조절하는 것에 의해, CD의 면내차를 제어할 수 있을 가능성이 시사되었다. 18 and 21, no significant difference was observed in the treatment pressure and the O 2 flow rate within the set condition range. From Figure 19, with increasing the flow rate in the flow rate ratio of CHF 3 / Ar a range of conditions set for (that is, more to the CHF 3 increases), and confirmed a tendency to difference reduction of the CD, to control the flow rate ratio CHF 3 / Ar This suggests that the in-plane difference of the CD can be controlled.
또한, 도 20으로부터, CF4유량에 대해서는 설정한 조건 범위 내에서 유량을 증가시킴에 따라, CD의 면내차가 축소하는 경향을 확인할 수 있었다. 따라서, CF4유량을 조정하는 것에 의해서, CD의 면내차를 제어할 수 있는 것이 판명되었다. Further, there can be confirmed a tendency to shrink the surface of the CD my car in accordance with the increase of the flow rate in a range of conditions set for, CF 4 flow rate from Fig. Accordingly, it has been found that the in-plane difference of the CD can be controlled by adjusting the CF 4 flow rate.
이상의 결과(도 14~도 21)를 종합하면, 패턴의 소밀에 의한 측벽 경사 각도차 및 면내위치에 있어서의 CD차를 개선하기 위해서는 CF4의 유량을 조절하는 것이 유효하고, 이 목적을 위해서는 예를 들면 CF4의 유량을 20~40㎖/min(sccm)에 설정하는 것이 바람직하다. 또한, 패턴의 소밀에 의한 측벽 경사 각도차를 개선하기 위해서는 O2의 유량을 조절하는 것도 유효하며, 이 목적을 위해서는 예를 들면 O2의 유량을 6~15㎖/min(sccm)으로 설정하는 것이 바람직하다. Summarizing the above results (FIGS. 14 to 21), it is effective to adjust the flow rate of CF 4 in order to improve the side wall inclination angle difference due to the roughness of the pattern and the CD difference at the in-plane position. For example, it is preferable to set the flow rate of CF 4 to 20-40 ml / min (sccm). It is also effective to adjust the flow rate of O 2 in order to improve the side wall inclination angle difference due to the roughness of the pattern. For this purpose, for example, the flow rate of O 2 is set to 6-15 ml / min (sccm). It is preferable.
이상과 같이, 본 발명의 플라즈마 에칭 방법에 의하면, 레지스트를 마스크로 해서 절연막과 실리콘층을 포함하는 적층막을 일괄하여 에칭하는 것이 가능하게 된다. 이것에 의해, 예를 들면 트랜지스터의 게이트 전극형성이나, STI에 의한 소자분리용 트렌치형성 등의 공정을 대폭 단축하는 것이 가능하게 된다. As mentioned above, according to the plasma etching method of this invention, it becomes possible to collectively etch the laminated | multilayer film containing an insulating film and a silicon layer using a resist as a mask. This makes it possible to significantly shorten the process of forming a gate electrode of a transistor, forming a trench for element isolation by STI, for example.
또한, 웨이퍼 W의 면내에 있어서의 에칭 형상의 변동이나, 패턴의 소밀에 의한 에칭 형상의 변동을 억제하여, 에칭 형상의 균일성을 확보하는 것이 가능하게 된다. In addition, it is possible to suppress variations in the etching shape in the surface of the wafer W and variations in the etching shape due to the roughness of the pattern, thereby ensuring uniformity of the etching shapes.
따라서, 본 발명의 플라즈마 에칭 방법은 각종 반도체의 제조에 있어서 적합하게 이용할 수 있는 것이다.Therefore, the plasma etching method of this invention can be used suitably in manufacture of various semiconductors.
이상, 본 발명의 실시형태를 설명했지만, 본 발명은 상기 실시형태에 제약되는 것은 아니며, 각종 변형이 가능하다. 예를 들면, 상기 실시형태에서는 마그네트론 RIE 플라즈마 에칭 장치의 자장형성 수단으로서 다이폴 링 자석을 이용했지만, 이것에 한정되는 것은 아니며, 자장의 형성도 필수인 것은 아니다. 또한, 본 발명의 가스종에 의해서 플라즈마를 형성할 수 있으면 장치는 불문하고, 용량 결합형이나 유도 결합형 등의 각종 플라즈마 에칭 장치를 이용할 수 있다. As mentioned above, although embodiment of this invention was described, this invention is not restrict | limited to the said embodiment, A various deformation | transformation is possible. For example, in the said embodiment, although the dipole ring magnet was used as a magnetic field formation means of a magnetron RIE plasma etching apparatus, it is not limited to this, Formation of a magnetic field is not essential, either. In addition, as long as the plasma can be formed by the gas species of the present invention, various plasma etching apparatuses such as capacitive coupling type and inductive coupling type can be used regardless of the apparatus.
본 발명은 예를 들면 트랜지스터 등의 각종 반도체 장치를 제조하는 과정에 있어서 적합하게 이용 가능하다. The present invention can be suitably used in the process of manufacturing various semiconductor devices such as transistors, for example.
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020017182A (en) * | 2000-08-29 | 2002-03-07 | 윤종용 | Method for manufacturing semiconductor device using octafluorobutene etching gas |
KR20040098845A (en) * | 2003-05-16 | 2004-11-26 | 어댑티브프라즈마테크놀로지 주식회사 | Etching method capable of obtaining high photoresist selectivity with using inductively coupled plasma apparatus. |
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