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KR101134519B1 - 매립형 인쇄회로기판 및 그 제조방법 - Google Patents

매립형 인쇄회로기판 및 그 제조방법 Download PDF

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KR101134519B1
KR101134519B1 KR1020100013439A KR20100013439A KR101134519B1 KR 101134519 B1 KR101134519 B1 KR 101134519B1 KR 1020100013439 A KR1020100013439 A KR 1020100013439A KR 20100013439 A KR20100013439 A KR 20100013439A KR 101134519 B1 KR101134519 B1 KR 101134519B1
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엘지이노텍 주식회사
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Abstract

본 발명은 매립형 인쇄회로기판의 제조공정에 관한 것으로, 절연층 내에 매립된 전자소자칩의 단자가 노출되는 내층 회로패턴층을 형성하는 1단계와 상기 단자와 상기 내층 회로패턴을 직접연결시키는 제1회로패턴을 형성하는 2단계를 포함하는 제조공정을 통해, 외부에 칩 연결 단자를 구비하는 전자소자칩과 상기 전자소자칩의 칩연결단자의 말단부와 직접 연결되는 연결영역을 포함하는 회로패턴, 그리고 상기 전자소자칩과 회로패턴을 매립하여 수용하는 절연층 및 상기 제1회로패턴과 전기적으로 연결되는 제2회로패턴을 포함하는 인쇄회로기판을 제공하는 것을 특징으로 한다.
본 발명에 따르면, 내장 부품과 인쇄회로기판을 직접 연결하는 매립형 인쇄회로기판의 제조방법과 구조를 구현하여, 종래의 비아와 랜드(Land) 또는 메탈 범프와 랜드, 혹은 솔더와 솔더 패드, 도전페이스트와 패드 등의 부수적인 구조물을 사용하지 않으면서 전기적으로 연결가능하도록 하여, 극미세 피치의 입출력연결구조(I/O interconnection)를 구현하고, 사용되는 전자 부품의 범용성을 확보할 수 있도록 하며, 특히 인쇄회로기판의 설계의 자유도를 극대화할 수 있는 효과가 있다.

Description

매립형 인쇄회로기판 및 그 제조방법{Embedded PCB and Manufacturing method of the same}
본 발명은 매립형 인쇄회로기판의 제조공정 및 그에 따른 구조에 관한 것이다. 특히 전자소자칩과 인쇄회로기판의 전기적 연결 구조를 효율화 및 범용화할 수 있는 기술에 관한 것이다.
인쇄회로기판은 반도체, 전자기기의 발전과 동시에 전자부품의 하나로서 그 지위를 굳히고 있으며, 라디오, 텔레비전, PCS 등의 각종 전기, 전자제품에서부터 컴퓨터 및 최첨단 전자 장비에 이르기까지 모든 전기, 전자기기 등의 회로를 구현하는 부품으로서 널리 사용되고 있다. 최근 이 분야의 기술상의 진보가 현저해짐에 따라서 인쇄회로기판에 있어서 고도의 품질이 요구되고 있으며 이에 의해 급속히 고밀도화하는 현상을 나타내고 있다. 특히, 부품 내장형 인쇄회로기판(Embedded PCB)의 제조에서는 부품이 표면 실장 될 부분에 Au 등의 금속물질을 도금하고 이를 위하여 드라이필름레지스트(이하, 'DFR'이라 한다.)을 이용하여 마스킹 처리를 하는 공정을 통해 이를 구현하고 있다.
이러한 매립형 인쇄회로기판(Embedded PCB)의 핵심기술 중 가장 중요한 부분의 하나는, 내장 부품의 High I/O Count의 대응 여부이다. 이는 결국 미세피치(Fine Pitch) 구현 수준으로 나타낼 수 있으며 이를 위해서 대부분의 개발 기술에서는 전자소자칩을 회로와 연결하기 위해 비아와 랜드(Via/Land), 혹은 메탈범프와 랜드(Metal Bump/Land), 혹은 솔더와 솔더패드(Solder/Pad)와 같은 구조를 이용한 접합 공정 등의 미세패턴(Fine Pattern) 회로기술을 이용하여 구현하고 있다.
도 1을 참조하면, 이는 종래의 매립형 인쇄회로기판의 제조공정에서 전자소자칩을 솔더와 솔더패드(Solder/Pad)를 이용하여 인쇄회로기판에 장착하는 공정을 개념적으로 도시한 것이다.
종래에는, 절연층(1)과 외각의 금속층(2, 2') 및 회로패턴(3)이 구현된 내층회로기판 상에 전자소자칩(5)을 접속하기 위해서는 도시된 것처럼, 솔더볼 패드(6)에 솔더볼(7)을 형성하고, 인쇄회로기판의 회로패턴(3)의 일부와 간접적으로 연결하는 구조를 구현하게 된다. 이후, 이를 뒤집어 절연층(8)을 적층하고, 외각회로패턴을 구현(10)하거나 비아홀(11)을 가공하여 도금처리하여 회로를 완성하게 된다.
그러나 내장되는 부품과 PCB를 연결하기 위해 사용하는 비아와 랜드(Via/Land), 혹은 메탈범프와 랜드(Metal Bump/Land), 혹은 솔더와 솔더패드(Solder/Pad) 등이 존재하는 경우 부품 전극의 피치(Pitch) 감소에는 한계가 발생하게 된다. 실제로 대부분 부품 전극의 피치는 200um Pitch이며 이를 극대화한 경우라도 130um까지 구현하는데 그치고 있다. 따라서 양산화를 위해서는 능동소자의 경우, 인쇄회로기판과 칩의 접합을 매개하는 RDL (Redistributed layer)을 가지는 WLP (Wafer Level package) 형태의 구조가 필요하게 되며, 수동소자의 경우 신뢰성 있는 접속을 위해서는 전극 사이즈를 200um이상으로 구현할 수밖에 없게 된다.
본 발명은 상술한 문제를 해결하기 위하여 안출된 것으로, 본 발명의 목적은 내장 부품과 인쇄회로기판을 직접 연결하는 매립형 인쇄회로기판의 제조방법과 구조를 구현하여, 종래의 비아와 랜드(Land) 또는 메탈 범프와 랜드, 혹은 솔더와 솔더 패드, 도전 페이스트와 패드 등의 부수적인 구조물을 사용하지 않으면서 전기적으로 연결가능하도록 하여, 극미세 피치의 입출력연결구조(I/O interconnection)를 구현하고, 사용되는 전자 부품의 범용성을 확보할 수 있도록 하며, 특히 인쇄회로기판의 설계의 자유도를 극대화할 수 있는 매립형 인쇄회로기판의 제조공정 및 그 구조를 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명은, 절연층 내에 매립된 전자소자칩의 단자가 노출되는 내층 회로패턴층을 형성하는 1단계와 상기 단자와 상기 내층 회로패턴을 직접연결시키는 제1회로패턴을 형성하는 2단계를 포함하는 매립형 인쇄회로기판의 제조방법을 제공할 수 있도록 한다.
특히, 상술한 제조공정에서 상기 1단계는, a 1) 금속시드층 상에 내층회로패턴을 형성하는 단계; a 2) 상기 내층회로패턴과 이격되는 실장영역에 전자소자칩을 실장하는 단계; a 3) 상기 전자소자칩과 단자를 매립하는 절연층을 포함하는 외각회로패턴층을 형성하는 단계; a 4) 상기 전자소자칩의 연결단자를 외부로 노출시키는 단계; 를 포함하여 이루어지는 것을 특징으로 한다.
또는, 본 발명에서는 상기 a1)~a4)단계의 공정을 수행함에 있어서, 상기 금속시드층을 캐리어보드에 형성하는 공정으로 수행하되, a 1) 단계는, 금속시드층이 형성된 캐리어보드 상에 내층회로패턴을 형성하는 단계; 이며, a 4) 단계는,상기 캐리어보드를 제거하고, 상기 전자소자칩의 연결단자를 외부로 노출시키는 단계;를 포함하여 이루어지도록 형성할 수 있다.
특히, 상술한 상기 a 1) 단계는 상기 금속시드층 상에 드라이필름레지스트(DFR) 패턴을 형성한 후, 도금을 수행하는 공정으로 구현될 수 있다.
아울러, 상기 a 2) 단계는, 상기 시드층이 노출되는 실장영역에 능동소자 또는 수동소자를 비전도성 접착제를 이용하여 부착하는 단계로 구현될 수 있다.
또한, 상기 a 3) 단계는, 상기 전자소자칩의 주변부를 둘러싸는 구조의 적어도 1 이상의 제1절연적층군과 상기 제1절연적층군의 상부를 덮는 제2절연적층군을 어라인하고, 상부에 외각회로층을 적층 하여 가열 가압하여 형성하는 단계로 구현하거나, 이와는 달리 상기 a 3) 단계는, 상기 전자소자칩의 주변부를 둘러싸는 구조의 적어도 1 이상의 제1절연적층군과 상기 절연적층군의 상부를 덮는 제2절연적층군 및 외각회로층을 어라인하되, 상기 제1절연적층군과 제2절연적층군 사이에 회로패턴을 포함하는 제3절연층군을 배열하여 적층 하는 단계로 구현할 수 있다.
또한, 본 발명에 따른 상술한 제조공정에서 상기 a 4) 단계는, 상기 캐리어보드를 제거하는 단계와 상기 금속시드층을 하프 에칭(Half etching)을 통해 제거하는 단계를 포함하여 구성할 수 있으며, 나아가 상기 하프 에칭단계 이후에 하프에칭면을 드라이 에칭을 수행하는 단계를 더 포함하여 구성될 수 있다.
본 제조공정에서의 상기 2단계는, 상기 전자소자칩의 단자와 상기 내층회로패턴과 직접 연결되는 연결영역을 포함하는 제1회로패턴을 구현하는 단계인 것을 특징으로 한다.
특히, 상기 2단계는, 상기 내층회로패턴이 형성된 상부면 또는 그 이면에 드라이필름레지스트를 패턴화하는 단계와, 상기 패턴화한 영역에 도금을 통해 제1회로패턴을 구현하는 단계; 상기 외각회로층을 패터닝하여 외각회로층을 형성하는 단계; 및 상기 드라이필름레지스트를 제거하는 단계로 구현하거나, 또는 상기 내층회로패턴이 형성된 상부면 또는 그 이면에 도금층을 형성하는 단계와, 상기 도금층을 포토리소그라피 공정에 의해 패터닝하여 제1회로패턴을 구현하는 단계; 상기 외각회로층을 패터닝하여 외각회로층을 형성하는 단계; 및 상기 드라이필름레지스트를 제거하는 단계로 구현할 수도 있다.
본 발명에 따른 제조공정은 상기 2단계 이후에, 상기 제1회로패턴이 형성된 인쇄회로기판의 양면에 절연층과 외각회로층을 형성하는 3단계; 상기 제1회로패턴과 내층회로패턴의 적어도 1 이상의 영역을 도통 하는 비아홀을 형성하는 4단계; 상기 외각회로층을 패터닝하여 제2회로패턴을 형성하는 5단계; 상기 제2회로패턴 상의 일 영역에 솔더레지스트층을 형성하는 6단계; 상기 솔더레지스트층이 없는 부위에 표면처리를 수행하는 7단계; 를 더 포함하여 구성될 수 있다.
상술한 제조공정에 따라 제조되는 인쇄회로기판은 다음과 같은 구조로 형성된다.
구체적으로는 외부에 칩 연결 단자를 구비하는 전자소자칩; 상기 전자소자칩의 칩 연결단자의 말단부와 직접 연결되는 연결영역을 포함하는 회로패턴; 상기 전자소자칩과 회로패턴을 매립하여 수용하는 절연층; 상기 제1회로패턴과 전기적으로 연결되는 제2회로패턴; 을 포함하는 매립형 인쇄회로기판으로 구현된다.
특히, 상술한 상기 연결영역은, 상기 칩연결단자와 직접접촉하는 제1회로패턴과 상기 제1회로패턴의 하부에 형성되는 내층회로패턴으로 구성될 수 있다.
또는, 상기 연결영역은, 상기 제1회로패턴의 일 영역이 상기 칩 연결단자의 상부면 또는 측면의 일부분을 덮는 구조로 접속될 수 있다.
또한, 상기 연결영역은, 상기 제1회로패턴의 하단부의 높이(X)가 칩연결단자의 말단부 상부면 높이(Y1)와 동일하거나 더 높게 형성되도록 연결되도록 구현할 수 있다.
아울러 상기 연결영역은, 상기 내층회로패턴의 상부 면의 높이(Z)와 상기 칩 연결단자 말단부의 기저 면의 높이(Y2)가 동일하거나 더 낮게 형성될 수 있다.
상술한 구조의 본 발명에 따른 인쇄회로기판에 장착되는 상기 전자소자칩은 능동소자 또는 수동소자 모두에 적용될 수 있다.
본 발명에 따르면, 내장 부품과 인쇄회로기판을 직접 연결하는 매립형 인쇄회로기판의 제조방법과 구조를 구현하여, 종래의 비아와 랜드(Land) 또는 메탈 범프와 랜드, 혹은 솔더와 솔더 패드, 도전페이스트와 패드 등의 부수적인 구조물을 사용하지 않으면서 전기적으로 연결가능하도록 하여, 극미세 피치의 입출력연결구조(I/O interconnection)를 구현하고, 사용되는 전자 부품의 범용성을 확보할 수 있도록 하며, 특히 인쇄회로기판의 설계의 자유도를 극대화할 수 있는 효과가 있다.
도 1은 종래의 인쇄회로기판에 전자소자칩을 매립하는 구조로 실장하는 공정을 도시한 개념도이다.
도 2a 및 도 2b는 본 발명에 따른 매립형 인쇄회로기판의 제조공정을 도시한 순서도 및 공정도이다.
도 3a 및 도 3b는 도 2b의 공정 이후에 추가되는 본 제조공정을 도시한 순서도 및 공정도이다.
도 4는 본 발명에 따른 인쇄회로기판의 구조에서 전자소자칩 단자와 회로패턴의 접속부인 연결영역을 도시한 요부확대도이다.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구성 및 작용을 구체적으로 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명은 내장부품과 인쇄회로기판의 회로를 연결함에 있어서 사용되는 비아와 랜드(Via/Land), 혹은 메탈범프와 랜드(Metal Bump/Land), 혹은 솔더와 솔더패드(Solder/Pad), 도전패이스트와 패드 등을 사용하지 않고 부품의 입출력 단자를 기판 외부로 노출시켜 회로패턴에 도금 등을 통해 직접연결하는 공정 및 이에 따른 구조를 제공하는 것을 요지로 한다.
구체적으로, 도 2a 및 도 2b를 참조하여 본 발명에 따른 제조공정을 설명하면 다음과 같다.
본 발명에 따른 매립형 인쇄회로기판의 제조공정은 절연층 내에 매립된 전자소자칩의 단자가 노출되는 내층회로패턴층을 형성하는 1단계와 상기 단자와 상기 내층회로패턴을 직접연결시키는 제1회로패턴을 형성하는 2단계를 포함하여 이루어진다. 특히, 상기 1단계는 내층회로패턴층을 형성함에 있어서 금속 시드층 상에 별도의 회로패턴을 형성하는 공정으로 수행되거나, 상기 금속시드층을 캐리어보드상에 형성시킨 상태의 공정으로 수행될 수 있다. 이하에서는 캐리어보드상에 금속시드층을 형성시킨 공정을 일례를 들어 본 발명의 공정을 설명하기로 한다.(캐리어보드가 없는 경우에는 상기 캐리어보드를 제거하는 공정이 제거되는 것을 제외하고는 공정순서는 거의 동일하다.)
상기 1단계 및 2단계는 도 2a에 순서도에 제시된 것처럼, 시드층의 형성되 캐리어층을 준비하고(S 1), 시드층 상에 별도의 회로패턴인 내층회로패턴층을 구현 후 전자소자칩을 실장하고(S 2), 이후 절연층의 적층공정(S 3), 전자소자칩의 연결단자(이하, '칩 단자'라고 한다.)의 노출공정(S 4~ S 5), 그리고 칩 단자와 회로패턴을 직접 도금 등을 통해 연결하는 공정(S 6)의 공정순서로 구현될 수 있다.
1. 전자소자칩의 매립 및 단자 노출공정
도 2b를 참조하여 상술한 제조공정을 구체적으로 설명한다.
상기 1단계는, 구체적으로 S 1단계로 시드층(120)이 형성된 캐리어보드(120) 상에 소정의 내층회로패턴(130)을 형성하는 공정이 수행될 수 있다. 이 경우 내층회로패턴(130)은 드라이필름레지스트를 도포 후 이를 패터닝하고, 여기에 도금 등의 공정을 통해 회로패턴을 구현하는 공정으로 수행될 수 있다.
이후, S 2단계로 상기 내층회로패턴(130)이 형성된 이외의 영역의 시드층상에 전자소자칩(150)을 실장하는 공정으로 수행될 수 있다. 상기 전자소자칩(150)은 능동소자 또는 수동소자를 포함하는 개념이며, 도시된 도면에는 하부 면에 칩 연결단자(152)를 구비한 능동소자(153)와 칩 단자(152)가 소자의 측면을 둘러싸는 구조로 형성되는 수동소자(151)을 일례로 들어 설명하기로 한다. 실장공정은 기본적으로 시드층상에 비전도성 접착제(140)을 도포한 후 전자소자칩(150)을 접착하는 방식으로 구현될 수 있다.
이후, S 3단계로 상기 전자소자칩(150)을 둘러싸도록 절연층(160)과 외각회로층(170)을 형성한다.
상기 절연층은 바람직하게는 다수의 층으로 적층되는 구조로 형성될 수 있으며, 구체적으로는 상기 전자소자칩의 주변부를 둘러싸는 구조의 적어도 1 이상의 제1절연적층군(161)과 상기 절연적층군의 상부를 덮는 제2절연적층군(162)을 어라인하고, 상부에 외각회로층(170)을 적층 하여 가열 가압하여 외각회로패턴층을 형성한다. 이 경우 상기 제1절연적층군(161)과 제2절연적층군(162)는 반경화 상태(B-stage)로 적층 하는 공정으로 구현할 수 있다(S 31단계). 또한, 하나의 층으로 형성하는 것도 가능하지만, 각각 여러 개의 층으로 형성되어 상술한 구조로 형성될 수 있으며, 에폭시, 페놀수지, 프리프레그, 폴리이미드 필름, ABF 필름 등이 적용되어 동일한 재질로 형성될 수도 있다.
또한, 이와는 달리 제1절연적층군(161) 중 어느 하나는 절연층(163)의 양면에 회로패턴(164)이 형성되고, 이 양면의 회로패턴을 전기적으로 연결하는 도전비아(165)를 포함한 구조(제3절연적층군)로 형성하여 적층 하는 것도 가능하다(S 32 단계).
이후, 캐리어보드(110)을 제거한다(S 4단계). 이후 공정은 캐리어보드가 제거되고, 이를 뒤집어(Flip) 전자소자칩의 칩 단자가 상부를 향하게 되는 것을 가정하여 공정을 설명하기로 한다.
다음으로, S 5단계로 상기 캐리어보드를 제거한 후에, 상기 칩단자(전자소자칩의 연결단자)를 외부로 노출시키는 단계로 이어질 수 있다. 구체적으로 이 공정은 상기 금속 시드층(120)을 하프에칭(Half etching)을 통해 제거하는 공정으로 수행될 수 있으며(S 51~S 52단계), 이후에 보다 효율적으로 칩 단자 노출을 구현하기 위하여 상기 하프 에칭단계 이후에 하프에칭면을 드라이 에칭을 수행하는 단계(S 53단계)를 더 포함하여 구현하는 것도 가능하다.
2. 전자소자칩의 단자와 회로패턴의 직접 연결공정
이러한 공정에 의해 상기 1단계의 공정이 수행된 후, 2단계의 공정으로 상기 전자소자칩의 연결 단자와 상기 내층회로패턴을 직접연결시키는 제1회로패턴을 형성하는 2단계의 공정을 구체적으로 설명하기로 한다.
구체적으로는 도 2c의 S 6단계에 도시된 것처럼, 노출된 칩 단자(152, 154)가 형성된 인쇄회로기판 면에 드라이필름레지스트 등의 감광물질(155)의 패터닝 후, 도금 등의 공정을 통해 제1회로패턴(180)을 구현한다. 이를 테면, 상기 내층회로패턴(130)이 형성된 상부면 또는 그 이면에 드라이필름레지스트(155)를 패터닝하고, 상기 패턴화한 영역에 도금을 통해 제1회로패턴을 구현하며, 이후에는 상기 외각회로층(170)을 패터닝하여 외각회로층을 형성하고 난 후, 상기 드라이필름레지스트를 제거하는 공정으로 수행될 수 있다. (S 61~S 63단계).
또는, 상술한 공정 순서가 아니라 전체적으로 금속박막층을 형성한 후, 회로를 구현하는 순서로 진행될 수 있다. 금속 박막층을 도금을 통해 형성한 후, 포토리소그라피 공정에 의해 패터닝하여 제1회로패턴을 구현하고, 상기 외각회로층을 패터닝하여 외각회로층을 형성한 후, 상기 드라이필름레지스트를 제거하는 순서로 구현하는 것도 가능하다.
특히, 이 공정에서는 상기 전자소자칩의 단자와 상기 내층회로패턴과 직접연결되는 연결영역(181a~181d)을 포함하는 제1회로패턴이 구현되게 되며, 이는 칩단자를 별도의 비아와 랜드(Via/Land), 혹은 메탈범프와 랜드(Metal Bump/Land), 혹은 솔더와 솔더패드(Solder/Pad), 도전패이스트와 패드를 사용하지 않고 직접 회로패턴과 연결하게 되게 된다.
이로써, 노출된 입출력 단자(I/O)인 칩단자 상부에 Cu등의 금속을 이용하여 제1회로패턴을 형성함에 있어, 종래 기술에서 사용하는 비아(Via)가 없으므로 랜드(Land)를 형성할 필요가 없고 전기적으로 도통할 수 있는 선형, 원형, 각형 등의 다양한 형태로 구현하여 연결시킬 수 있으며, 그 위치 또한 회로 설계에 따라 자유롭게 변경할 수 있는 장점이 있다. 아울러 랜드(Land)가 없으므로 PCB 회로 구현이 가능한 수준(현재 Min. L/S=15/15um, 30um Pitch)과 칩의 입출력 단자의 피치(I/O Pitch)가 동일하게 구현할 수 있는 장점이 있다.
요컨대, 상기의 기술을 활용할 경우, 반도체의 고집적화 경향에 따라 입출력단자의 피치(I/O Pitch)의 감소, 칩의 입출력단자 패드(I/O Pad)의 감소 등의 조건에서도 효과적으로 부품을 매립(Embedding)하여 고집적 인쇄회로기판을 구현할 수 있으며, 내장되는 부품의 물리적인 형태(Bumping, 전극재료) 등에 제약을 받지 않으므로 일반적으로 사용되는 범용 부품의 적용성이 매우 높고, 제품 설계의 자유도가 높아지므로 자유로운 회로 구현이 가능하게 할 수 있다.
3. 고집적 인쇄회로기판의 제조(Full stack type)
상술한 본 발명에 따른 인쇄회로기판의 제조공정으로 칩 단자와 회로패턴과의 직접 연결되는 구조를 구현하고, 이후 절차를 통해 고집적 인쇄회로기판을 구현하는 이후 공정을 설명하기로 한다.
도 3a 및 도 3b를 참조하면, 이후 공정으로 상술한 인쇄회로기판의 양면에 절연층을 포함하는 외각회로층을 형성하고(S 7~S 8), 비아홀가공과 도금물질의 충진공정(S 9), 그리고 제2회로패턴의 형성(S 10~S 11) 및 솔더레지스트(SR)도포 나 표면처리(S 12~S 13) 공정이 추가로 포함될 수 있다.
구체적으로는, 상술한 S 6단계 이후에, 상기 제1회로패턴과 칩 단자가 연결된 기판 면의 상부에 절연층(210)과 외각회로층(220)을 형성하고(S 7~S 8단계), 이후에 상기 제1회로패턴과 내층회로패턴의 적어도 1 이상의 영역을 도통 하는 비아홀(H)을 형성하는 공정(S 9단계)이 수행될 수 있다. 상기 비아홀(H)는 레이저가공 등의 공정을 통해 홀 가공 후, 금속물질을 충진하는 공정으로 홀 내부를 충진(230)할 수 있다(S 10단계). 상기 금속물질은 Cu, Ag, Sn, Au, Ni, Pd 중 선택되는 어느 하나의 물질을 충진할 수 있으며, 상기 금속물질의 충진방법은 구체적으로는 무전해 도금, 전해도금, 스크린인쇄(screen printing), 스퍼터링(suppering), 증발법(evaporation), 잉크젯팅, 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
이후, 상기 외각회로층(220)을 패터닝하여 제2회로패턴(221)을 형성하고, 상기 제2회로패턴 상의 일 영역에 솔더레지스트층(240)을 형성하며, 상기 솔더레지스트층이 없는 부위에 표면처리를 수행하는 단계를 더 포함하여 진행될 수 있다.
상기 표면처리는, 회로패턴(221) 중 어느 하나 이상의 표면에 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층으로 도금처리를 진행하여 수행될 수 있다.
즉, 본 발명에 따른 제조공정은 제품의 집적화를 위하여 상기 1단계 및 2단계로 구현되어 전자소자칩이 1차로 매립되는 동박복합체(CCL) 형태에 캐버티(Cavity)가 가공된 내삽구조의 인쇄회로기판을 사용함으로써, Full Stack형태의 고집적 PCB를 구현할 수 있으며, 이를 위하여 일반적으로 사용되는 표면 연마 등의 물리적인 방법을 사용하지 않음으로써 내장 부품의 안정성을 확보시킬 수 있다.
도 4는 본 발명에 따른 매립형 인쇄회로기판의 제조공정을 통해 완성되는 인쇄회로기판과, 전자소자칩 단자와 회로패턴이 직접연결되는 연결영역을 확대한 요부 확대개념도이다.
본 발명에 따른 인쇄회로기판은, 외부에 칩 연결 단자(152)를 구비하는 전자소자칩(150)과 상기 전자소자칩의 칩 단자(152)의 말단부와 직접 연결되는 연결영역(180d)을 포함하는 회로패턴(130, 180)이 형성되며, 상기 전자소자칩과 회로패턴을 매립하여 수용하는 절연층(160)과, 상기 제1회로패턴과 전기적으로 연결되는 제2회로패턴(221)을 포함하여 이루어질 수 있다.
특히, 상기 연결영역(180d)은, 상기 칩연결단자와 직접접촉하는 제1회로패턴(180)과 상기 제1회로패턴의 하부에 형성되는 내층회로패턴(130)으로 구성될 수 있으며, 특히 상기 제1회로패턴(180)의 일 영역이 상기 칩 단자(152)의 상부면 또는 측면의 일부분을 덮는 구조로 접속될 수 있다.
이러한 연결영역에서의 상기 칩 단자(152)와 제1회로패턴(180)의 접속배치관계는, 상기 제1회로패턴의 하단부의 높이(X)가 칩연결단자의 말단부 상부면 높이(Y1)와 동일하거나 더 높게 형성되도록 구현할 수 있다.
또는, 상기 연결영역을 형성함에 상기 내층회로패턴의 상부 면의 높이(Z)와 상기 칩연결단자 말단부의 기저 면의 높이(Y2)가 동일하거나 더 낮게 형성할 수도 있다.
물론, 상술한 전자소자칩은 도시된 것은 수동소자만을 도시하였으나, 본 제조공정에서 능동소자의 전자소자칩의 단자도 동일한 배치 구조를 구현하는 것도 가능함은 물론이다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 캐리어보드 120: 금속 시드층
130: 내층회로패턴 140: 비전도성접착제
150: 수동소자/ 능동소자
151, 153: 전자소자칩 본체
152: 칩 연결단자
160: 절연층 161: 제1절연적층군
162: 제2절연적층군 163: 절연층
164: 회로패턴 165: 도전비아
170: 외각회로층 180: 제1회로패턴
180a~180d: 연결영역

Claims (19)

  1. 절연층 내에 매립된 전자소자칩의 단자가 노출되는 내층 회로패턴층을 형성하는 1단계;
    상기 단자와 상기 내층 회로패턴을 직접연결시키는 제1회로패턴을 상기 노출된 단자의 2개 이상의 면에 접합하도록 형성하는 2단계;
    를 포함하는 매립형 인쇄회로기판의 제조방법.
  2. 절연층 내에 매립된 전자소자칩의 단자가 노출되는 내층 회로패턴층을 형성하는 1단계;
    상기 단자와 상기 내층 회로패턴을 직접연결시키는 제1회로패턴을 형성하는 2단계;
    를 포함하며,
    상기 1단계는,
    a 1) 금속시드층 상에 내층회로패턴을 형성하는 단계;
    a 2) 상기 내층회로패턴과 이격되는 실장영역에 전자소자칩을 실장하는 단계;
    a 3) 상기 전자소자칩과 단자를 매립하는 절연층을 포함하는 외각회로층을 형성하는 단계;
    a 4) 상기 전자소자칩의 연결단자를 외부로 노출시키는 단계;
    를 포함하여 이루어지는 것을 특징으로 하는 매립형 인쇄회로기판의 제조방법.
  3. 청구항 2에 있어서,
    a 1) 단계는, 금속시드층이 형성된 캐리어보드 상에 내층회로패턴을 형성하는 단계; 이며,
    a 4) 단계는,상기 캐리어보드를 제거하고, 상기 전자소자칩의 연결단자를 외부로 노출시키는 단계;인 것을 특징으로 하는 매립형 인쇄회로기판의 제조방법.
  4. 청구항 2 또는 3에 있어서,
    상기 a 1) 단계는 상기 금속시드층 상에 드라이필름레지스트(DFR) 패턴을 형성한 후, 도금을 수행하는 공정으로 수행되는 것을 특징으로 하는 매립형 인쇄회로기판의 제조방법.
  5. 청구항 4 있어서,
    상기 a 2) 단계는,
    상기 시드층이 노출되는 실장영역에 능동소자 또는 수동소자를 비전도성 접착제를 이용하여 부착하는 단계인 것을 특징으로 하는 매립형 인쇄회로기판의 제조방법.
  6. 청구항 4에 있어서,
    상기 a 3) 단계는,
    상기 전자소자칩의 주변부를 둘러싸는 구조의 적어도 1 이상의 제1절연적층군과 상기 절연적층군의 상부를 덮는 제2절연적층군을 어라인하고,
    상부에 외각회로층을 적층 하여 가열 가압하여 형성하는 단계로 이루어지는 것을 특징으로 하는 매립형 인쇄회로기판의 제조방법.
  7. 청구항 4에 있어서,
    상기 a 3) 단계는,
    상기 전자소자칩의 주변부를 둘러싸는 구조의 적어도 1 이상의 제1절연적층군과 상기 절연적층군의 상부를 덮는 제2절연적층군 및 외각회로층을 어라인하되,
    상기 제1절연적층군과 제2절연적층군 사이에 회로패턴을 포함하는 제3절연층군을 배열하여 적층 하는 단계인 것을 특징으로 하는 매립형 인쇄회로기판의 제조방법.
  8. 청구항 4에 있어서,
    상기 a 4) 단계는,
    상기 금속시드층을 하프에칭(Half etching)을 통해 제거하는 단계를 포함하여 구성되는 것을 특징으로 하는 매립형 인쇄회로기판의 제조방법.
  9. 청구항 8에 있어서,
    상기 하프 에칭단계 이후에 하프에칭면을 드라이 에칭을 수행하는 단계를 더 포함하는 것을 특징으로 하는 매립형 인쇄회로기판의 제조방법.
  10. 청구항 8에 있어서,
    상기 2단계는,
    상기 전자소자칩의 단자와 상기 내층회로패턴과 직접연결되는 연결영역을 포함하는 제1회로패턴을 구현하는 단계인 것을 특징으로 하는 매립형 인쇄회로기판의 제조방법.
  11. 청구항 10에 있어서,
    상기 2단계는,
    상기 내층회로패턴이 형성된 상부면 또는 그 이면에 드라이필름레지스트를 패턴화하는 단계와,
    상기 패턴화한 영역에 도금을 통해 제1회로패턴을 구현하는 단계;
    상기 외각회로층을 패터닝하여 제2회로패턴을 형성하는 단계; 및
    상기 드라이필름레지스트를 제거하는 단계로 형성되는 것을 특징으로 하는 매립형 인쇄회로기판의 제조방법.
  12. 청구항 10에 있어서,
    상기 2단계는,
    상기 내층회로패턴이 형성된 상부면 또는 그 이면에 금속박막층을 형성하는 단계와,
    상기 금속박막층을 포토리소그라피 공정에 의해 패터닝하여 제1회로패턴을 구현하는 단계;
    상기 외각회로층을 패터닝하여 제2회로패턴을 형성하는 단계; 및
    상기 드라이필름레지스트를 제거하는 단계로 구성되는 것을 특징으로 하는 매립형 인쇄회로기판의 제조방법.
  13. 청구항 8에 있어서,
    상기 2단계 이후에,
    상기 제1회로패턴이 형성된 인쇄회로기판의 양면에 절연층과 외각회로층을 형성하는 3단계;
    상기 제1회로패턴과 내층회로패턴의 적어도 1 이상의 영역을 도통 하는 비아홀을 형성하는 4단계;
    상기 외각회로층을 패터닝하여 제2회로패턴을 형성하는 5단계;
    상기 제2회로패턴 상의 일 영역에 솔더레지스트층을 형성하는 6단계;
    상기 솔더레지스트층이 없는 부위에 표면처리를 수행하는 7단계;
    를 더 포함하는 것을 특징으로 하는 매립형 인쇄회로기판의 제조방법.
  14. 삭제
  15. 외부에 칩 연결 단자를 구비하는 전자소자칩;
    상기 전자소자칩의 칩연결단자의 말단부와 직접 연결되는 연결영역을 포함하는 제1회로패턴;
    상기 전자소자칩과 상기 제1회로패턴을 매립하여 수용하는 절연층; 및
    상기 제1회로패턴과 전기적으로 연결되는 제2회로패턴;을 포함하며,
    상기 연결영역은,
    상기 칩연결단자와 직접접촉하는 제1회로패턴과
    상기 제1회로패턴의 하부에 형성되는 내층회로패턴으로 구성되는 것을 특징으로 하는 매립형 인쇄회로기판.
  16. 청구항 15에 있어서,
    상기 연결영역은,
    상기 제1회로패턴의 일 영역이 상기 칩연결단자의 상부면 또는 측면의 일부분을 덮는 구조로 접속되는 것을 특징으로 하는 매립형 인쇄회로기판.
  17. 청구항 15에 있어서,
    상기 연결영역은,
    상기 제1회로패턴의 하단부의 높이(X)가 칩연결단자의 말단부 상부면 높이(Y1)와 동일하거나 더 높게 형성되도록 연결되는 것을 특징으로 하는 매립형 인쇄회로기판.
  18. 청구항 16에 있어서,
    상기 연결영역은,
    상기 내층회로패턴의 상부 면의 높이(Z)와 상기 칩연결단자 말단부의 기저 면의 높이(Y2)가 동일하거나 더 낮게 형성되는 것을 특징으로 하는 매립형 인쇄회로기판.
  19. 청구항 15 내지 18중 어느 한 항에 있어서,
    상기 전자소자칩은 능동소자 또는 수동소자인 것을 특징으로 하는 매립형 인쇄회로기판.








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