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KR101133126B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

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KR101133126B1 KR1020050096235A KR20050096235A KR101133126B1 KR 101133126 B1 KR101133126 B1 KR 101133126B1 KR 1020050096235 A KR1020050096235 A KR 1020050096235A KR 20050096235 A KR20050096235 A KR 20050096235A KR 101133126 B1 KR101133126 B1 KR 101133126B1
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Abstract

본 발명은 솔더와 패드 사이에 형성되는 계면(IMC)층에 걸리는 응력을 감소시켜 솔더 조인트의 충격에 대한 신뢰성을 향상시키기 위하여, 기판; 상기 기판에 형성되어 있는 반도체 칩; 상기 반도체 칩과 전기적으로 연결되는 복수의 패드; 상기 패드에 형성된 솔더층; 상기 솔더층의 일부를 노출시키도록 상기 솔더층을 커버하는 솔더 마스크; 및 상기 솔더층상에 배치되어 융합되는 전도성 볼을 포함하는 반도체 패키지 및 그 제조방법을 제공한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and manufacturing method thereof}
도 1은 종래의 SMD(solder mask defined)형 반도체 패키지에서의 솔더 볼과 패드 사이의 접합 모습을 도시하는 단면도이다.
도 2a 내지 도 2e는 본 발명의 바람직한 제1 실시예에 따른 반도체 패키지 제조 방법을 단계적으로 간략히 도시하는 단면도이다.
도 3a 내지 도 3e는 본 발명의 바람직한 제2 실시예에 따른 반도체 패키지 제조 방법을 단계적으로 간략히 도시하는 단면도이다.
도 4는 본 발명의 바람직한 일 실시예에 따른 반도체 패키지에서의 솔더 볼과 패드 사이의 접합 모습을 도시하는 단면도이다.
도 5는 본 발명의 바람직한 다른 실시예에 따른 반도체 패키지에서의 솔더 볼과 패드 사이의 접합 모습을 도시하는 단면도이다.
* 도면의 주요부분에 대한 부호의 간단한 설명 *
11 : 반도체 칩 12 : 몰딩재
13, 23 : 기판(substrate) 14, 24 : 패드
15, 25 : 솔더층 16, 26 : 솔더 마스크
17, 27 : 솔더 볼
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 솔더 조인트에 걸리는 전단력 및 인장력의 응력을 감소시켜 충격에 대한 신뢰성을 향상시킬 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키징이란 웨이퍼로부터 만든 칩에 전기적인 연결을 해 주고, 외부의 충격에 견디게끔 밀봉 포장해주어 비로소 실생활에서 사용할 수 있게 물리적인 기능과 형상을 갖게 해주는 것으로써 다시 말하면, 칩을 최종 제품화하는 공정이라고 할 수 있다.
통상적으로, 볼 그리드 어레이(ball grid array : BGA) 계열의 반도체 패키지는 마더 보드에 실장되는 입출력단자로서 패키지 바닥면에 바둑판에 바둑알 놓듯이 둥근 볼(ball) 형태의 리드가 배열되어 있는 솔더 볼(solder ball)을 이용한다. 이 때, 반도체 패키지의 내부에는 기판상의 패드와 솔더 볼이 접합되어 있고, 상기 솔더 볼의 접합 반대쪽면은 통상 반도체 패키지의 인쇄회로기판(PCB: printed circuit board)에 형성된 패드에 조인트(Joint)되게 된다.
그런데, 반도체 패키지는 마더보드에 실장된 후, 각종 스트레스에 노출된다. 예를 들면, 반도체 칩의 작동중 발생하는 열 등에 의해서 반도체 패키지가 열팽창하게 되면 부품사이에 열팽창 계수가 달라 패드와 솔더 볼사이에 형성된 계면(intermetallic compound : IMC)층에 강한 응력 및 스트레스가 집중된다.
최근 모바일(mobile) 제품이 부각되면서 이러한 TC(thermal cycling)에 대한 신뢰성 이외에도, 충격에 의한 신뢰성이 많이 문제되고 있다.
BGA 패키지 등에서 볼 패드는 기판에 형성된 패드가 완전히 노출된 상태로 솔더 볼과 접합되는 NSMD(non-solder mask defined)와 기판에 형성된 패드가 솔더 마스크의 개구부를 통해서 솔더 볼과 접합되는 SMD(solder mask defined)로 나뉜다.
도 1은 종래의 SMD형 반도체 패키지에서의 솔더 볼과 패드 사이의 접합 모습을 도시하는 단면도이다.
도면을 참조하면, 기판(3)의 일면에 형성되며, 반도체 칩(1)과 전기적으로 연결되어 있는 패드(4)와 솔더 볼(7)이 붙는 면은 서로 거의 직각을 형성한다.
SMD 형의 반도체 패키지의 경우, 낙하등으로 인한 충격으로 인한 전단력이나 인장력 발생시 패드(4)와 솔더 붙(7)이 붙는 직각 접경은 노치(notch) 역할을 함으로써 패드(4)의 바로 위에 있는 솔더 볼(7)과 패드 사이의 계면층(IMC, 7a)에 응력이 집중하여 연성이 약한 IMC 계면(7a)에서 크랙(crack)이 발생하는 문제점이 있다.
본 발명은 위와 같은 문제점을 해결하기 위한 것으로서, 솔더 마스크의 개구부 면적보다 큰 면적의 솔더층을 형성하고 상기 솔더층과 솔더 볼을 융합시켜 IMC 층에 걸리는 응력을 줄여 솔더 조인트의 충격에 대한 신뢰성을 향상시키는 반도체 패키지 및 그 제조 방법을 제공하는 데 그 목적이 있다.
위와 같은 목적 및 그 밖의 여러 목적을 달성하기 위하여, 본 발명은 기판; 상기 기판에 형성되어 있는 반도체 칩; 상기 반도체 칩과 전기적으로 연결되는 복수의 패드; 상기 패드에 형성된 솔더층; 상기 솔더층의 일부를 노출시키도록 상기 솔더층을 커버하는 솔더 마스크; 및 상기 솔더층상에 배치되어 융합되는 전도성 볼을 포함하는 반도체 패키지를 제공한다.
본 발명의 또 다른 측면에 의하면, 기판에 반도체 칩의 리드들과 전기적으로 연결되는 복수의 패드를 형성하는 단계; 상기 패드 상에 솔더층을 형성하는 단계; 상기 솔더층의 일부를 노출시키도록 상기 솔더층을 커버하는 솔더 마스크를 형성하는 단계; 상기 솔더층에 전도성 볼을 붙이는 단계; 및 상기 솔더 볼과 상기 패드를 전기적으로 연결시키기 위하여 상기 전도성 볼과 상기 솔더층을 융합시키는 단계를 구비하는 반도체 패키지 제조 방법을 제공한다.
여기서, 상기 솔더층의 면적은 상기 패드 및 상기 솔더층을 외부에 개방시키는 솔더 마스크의 개구부 면적보다 큰 것을 특징으로 한다.
상기 솔더 마스크를 형성하는 단계는, 상기 패드의 측면과 상면의 일부에 상기 솔더 마스크를 형성하는 제1 단계; 및 상기 솔더층의 측면과 상면의 일부에 상기 솔더 마스크를 형성하는 제2 단계로 이루어지는 것을 특징으로 한다.
그리고, 상기 솔더 마스크를 형성하는 단계 이후에 상기 형성된 솔더 마스크를 완전 경화(cure)시키는 단계를 더 포함할 수 있다.
또한, 상기 완전 경화외에 상기 솔더 마스크를 형성하는 단계 이후에 상기 솔더 마스크를 일부 경화(half cure)시키는 단계; 및 상기 전도성 볼과 상기 솔더층을 융합시키는 단계 중간 또는 후에 상기 솔더 마스크를 최종 경화시키는 단계를 더 구비할 수 있다.
이하에서는, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2e는 본 발명의 바람직한 제1 실시예에 따른 반도체 패키지 제조 방법을 단계적으로 간략히 도시하는 단면도이다.
도 2a는 기판(13)상에 패드(pad,14)가 식각에 의하여 형성되어 있는 모습이다. 패드(14)는 기판(13)의 타면에 부착된 반도체 칩(11)의 리드(lead)들과 비아 홀(via hole)을 통하여 전기적으로 연결되는 부분으로 보통 구리(Cu)로 되어 있다.
도 2b는 상기 패드(14)상에 솔더(solder) 소재를 도금(solder plating)하는 방법으로 솔더층(15)을 형성하는 모습을 보여준다. 이 때, 솔더층(15)은 후술할 솔더 마스크(16)의 개구부의 면적(A2)보다는 커야 한다.
솔더 소재를 도금하는 방법은 일반적인 도금 기술을 적용할 수 있으며, 솔더 볼(17)의 조성에 따라 솔더 도금의 조성도 달라질 수 있으나, 순수 Sn 또는 Sn-X 계열의 합금을 도금한다. 그러나, 본 발명의 보호범위는 반드시 이에 한정되지 않고, 솔더 볼(17)의 소재와 동일하거나 호환되는 소재의 솔더층이라면 어느 것이라도 본 발명에 포함된다 할 것이다.
SnAgCu 솔더링 시에 Cu 패드(14)와 솔더층(15) 사이에 형성되는 계면(IMC)층의 두께는 1㎛ 정도이며, 대부분의 다른 솔더 소재에서도 1~2㎛ 정도의 IMC 층이 형성되므로, 솔더 도금층(15)의 두께는 최소한 2㎛이상이고, 바람직하게는 3㎛ 이상이어야 한다.
또한, 솔더 도금층(15)의 두께를 충분히 확보하기 위하여 기판(13)상에 얇은 두께의 Cu(copper) 패드(14)를 사용하거나 Cu 패드(14)를 하프 에칭(half etching)을 통하여 얇게 만들 수도 있다.
도 2c는 패드(14)와 솔더층(15)의 측면과 상면의 가장자리부에 솔더 마스크(solder mask,16)를 프린팅(printing) 등에 의하여 형성하고, 경화(cure)시키는 단계를 보여준다.
이 때, 솔더 마스크(16)를 완전 경화한 후에 안에 있던 솔더층(15)이 녹아서 최종 형태로 변하기 때문에 표면 장력등에 의하여 솔더 볼(17)에 이끌려 솔더 마스크(16)와 솔더 도금층(15) 사이에는 공동(void)이 발생할 수 있다.
이를 방지하기 위하여, 일부만 경화(half cure)시킨 후 후술할 솔더 볼(17)과 솔더 층의 융합 과정 중 또는 과정 이후에 최종 경화시키는 방법도 적용될 수 있으나, 본 발명의 보호범위는 반드시 이에 한정되지 않고 솔더 마스크(16)를 프린팅으로 형성한 후 완전 경화시키는 것도 포함한다.
도 2c의 공정에 의하여 솔더층(15)상에는 패드(14)가 솔더 볼(17)을 통하여 외부와 전기적으로 연결되도록 외부로 노출되는 솔더 마스크(16)의 개구부(A2)가 형성된다.
도 2d는 솔더 마스크(16)의 개구부(A2)를 통하여 외부로 노출된 솔더층(15)상에 솔더 볼(17)을 붙이는 단계를 보여준다. 여기서, 솔더 볼 대신에 솔더 페이 스트가 사용될 수도 있고, 이하에서도 마찬가지이다.
도 2e는 솔더 볼(17)을 리플로우(reflow)등의 공정을 통하여 패드(14)상에 형성된 솔더 도금층(15)에 솔더 볼(17)을 융합시키는 단계를 보여준다. 리플로우 공정을 거치면 솔더 볼(17)이 솔더 도금층(15)에 녹아서 융합하므로 도면에 도시된 바와 같이 패드(14)와 솔더 사이의 접합부(A3) 면적은 솔더 마스크(16)의 개구부(A2) 면적에 비하여 크다.
따라서, 패드(14)와 솔더 사이의 접합부(A1) 면적이 솔더 마스크(16)의 개구부(A2)의 면적과 거의 동일한 종래의 반도체 패키지에서와는 달리 패드(14)와 솔더 사이의 접합부 면적이 더 넓어진다.
도 4는 본 발명의 바람직한 일 실시예에 따른 반도체 패키지에서의 솔더 볼(17)과 패드(14) 사이의 접합 모습을 도시하는 단면도이다.
솔더층(15)의 면적(A3)은 솔더 마스크(16)의 개구부(A2)의 면적보다는 넓고 패드(14)의 면적보다는 좁다. 그래서, 종래의 반도체 패키지와 비교하였을 때, 패드(14)와 솔더 불이 접합되는 면이 서로 직각을 형성하지 않고 패드(14)로 향할 수록 비스듬히 넓어지도록 형성됨으로써 솔더 볼(17)과 패드(14) 사이의 접합부(A3)의 면적이 증가하게 된다. 즉, 힘을 받는 면적이 증가하여 종래의 응력집중이 일어났던 노치부가 제거된다.
도 5는 본 발명의 바람직한 다른 실시예에 따른 반도체 패키지에서의 솔더 볼(17)과 패드(14) 사이의 접합 모습을 도시하는 단면도이다.
솔더층(15)이 패드(14)의 측면과 상면에 완전히 둘러싸도록 형성되어 있다. 그래서, 종래의 반도체 패키지와 비교하였을 때, 패드(14)와 솔더 불이 접합되는 면이 서로 직각을 형성하지 않고 패드(14)로 향할 수록 비스듬히 넓어지도록 형성됨으로써 솔더 볼(17)과 패드(14) 사이의 접합부(A3)의 면적이 증가하게 된다. 즉, 힘을 받는 면적이 증가하여 종래의 응력집중이 일어났던 노치부가 제거된다.
따라서, 낙하등에 의한 충격으로 솔더 조인트(solder joint)에 동일한 충격력이 작용하였을 경우, 충격을 받는 면적이 증가하면 응력은 감소하게 됨으로써 충격에 대한 솔더 조인트의 신뢰성이 향상된다.
또한, NSMD형에 비하여 SMD형의 패드(14) 면적이 일반적으로 2배 이상 넓기 때문에 패드(14)와 기판(13) 사이에 가해지는 응력도 2배 이상 감소하게 되므로 NSMD 형의 반도체 패키지에서 발생하는 패드(14) 들림(pad lift) 현상도 감소될 수 있다.
이하에서는 본 발명의 바람직한 제2 실시예에 따른 반도체 패키지 제조 방법을 설명한다. 도 3a 내지 도 3e는 본 발명의 바람직한 제2 실시예에 따른 반도체 패키지 제조 방법을 단계적으로 간략히 도시하는 단면도이다.
이하에서 본 발명의 바람직한 제2 실시예들을 설명함에 있어서도 동일한 도면번호를 사용하고, 이에 대한 자세한 사항은 제1 실시예에서 설명한 내용을 참조하면 되고, 이하에서는 제1 실시예와의 차이점을 위주로 설명한다.
도 3a는 기판(13) 상에 패드(24)가 식각에 의하여 형성되고, 상기 패드(24)의 측면과 상면의 가장자리부에 프린팅등의 방법에 의하여 솔더 마스크(26)가 형성된 모습이다. 이 때, 솔더 마스크(26)의 개구부(A3)는 후에 솔더층(25)이 형성될 만큼의 크기를 갖도록 솔더 마스크(26)를 형성해야 한다. 이후, 솔더 마스크(26)를 경화시킨다.
도 3b는 솔더 마스크(26)의 개구부(A3)에만 선택적으로 솔더층(25)을 도금하는 방법으로 형성하는 단계를 보여준다.
도 3c는 이미 형성된 솔더 마스크(26)의 상면과 솔더층(25)의 가장자리부에 솔더 마스크(26)를 추가적으로 형성하는 단계를 보여준다. 이 때, 솔더 마스크(26)의 개구부(A2) 면적은 솔더층(25)의 면적보다 작도록 솔더 마스크(26)를 형성해야 한다.
도면에는 솔더 마스크(26)를 두번에 걸쳐 도포하는 것만 예시되어 있으나, 본 발명의 보호범위는 반드시 이에 한정되지 아니한다. 예를 들면, 도 3a 및 3b에 도시된 솔더 레지스트를 도포하는 대신에 솔더 도금이 가능한 다른 금속재료를 도금한 후, 그 위에 솔더 레지스트를 선택적으로 도금하는 방법도 본 발명의 보호 범위에 포함된다.
이후에는 제1 실시예에서 설명한 바와 같이, 솔더 마스크(26)를 완전 경화하는 방법뿐만 아니라, 유동성을 없애는 정도의 일부 경화(half cure)만 한 후 솔더 볼(17)과 솔더층(25) 사이의 융합 단계 중이거나 융합 단계 이후에 최종 경화시키는 방법 모두 사용될 수 있다.
도 3d는 솔더 볼(27)을 솔더층(25)에 부착시키는 단계를 보여준다.
도 3e는 솔더 볼(27)을 리플로우(reflow)등의 공정을 통하여 패드(24)상에 형성된 솔더 도금층(25)에 솔더 볼(27)을 융합시키는 단계를 보여준다.
제2 실시예에 대한 효과는 제1 실시예에서 설명한 것과 동일하다.
이상에서는 반도체 패키지 내의 기판상에 형성된 패드와 솔더 볼간의 접합 방법에 관하여 설명하였으나, 이는 반도체 패키지의 저면에 배열된 볼과 PCB(printed circuit board)상의 회로패턴과 연결된 패드들간의 접합에도 적용됨은 물론이다.
본 발명에 따른 반도체 패키지 및 그 제조 방법에 의하면, 솔더 볼과 패드의 접합부의 면적이 솔더 마스크 개구부의 면적보다 크다.
따라서, 솔더와 패드 사이에 형성되는 계면(IMC)층에 걸리는 응력을 감소시켜 솔더 조인트의 충격에 대한 신뢰성을 향상시키는 효과가 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (7)

  1. 삭제
  2. 삭제
  3. 기판에 반도체 칩의 전극들과 전기적으로 연결되는 복수의 패드를 형성하는 단계;
    상기 패드 외부에 솔더층을 형성하는 단계;
    상기 솔더층의 일부를 노출시키도록 상기 솔더층을 커버하는 솔더 마스크를 형성하는 단계;
    상기 솔더층에 전도성 볼을 붙이는 단계; 및
    상기 전도성 볼과 상기 패드를 전기적으로 연결시키기 위하여 상기 전도성 볼과 상기 솔더층을 융합시키는 단계를 구비하며,
    상기 솔더 마스크는, 상기 패드의 측면과 상면의 일부에 형성된 제1 솔더 마스크와, 상기 솔더층의 측면과 상면의 일부에 형성된 제2 솔더 마스크를 포함하는 반도체 패키지 제조 방법.
  4. 삭제
  5. 삭제
  6. 제3항에 있어서,
    상기 솔더 마스크를 형성하는 단계 이후에 상기 솔더 마스크를 일부 경화(half cure)시키는 단계; 및
    상기 전도성 볼과 상기 솔더층을 융합시키는 단계 중간 또는 단계 후에 상기 솔더 마스크를 최종 경화시키는 단계를 더 포함하는 반도체 패키지 제조 방법.
  7. 제3항에 있어서,
    상기 솔더층의 두께는 상기 솔더층과 상기 패드 사이에 형성되는 계면(IMC) 층의 두께보다 두꺼운 반도체 패키지 제조 방법.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990002593U (ko) * 1997-06-27 1999-01-25 김영환 칩 크기 패키지
KR20010047632A (ko) * 1999-11-22 2001-06-15 전세호 볼 그리드 어레이 타입 인쇄회로기판의 솔더볼 패드형성방법
KR20020052594A (ko) * 2000-12-26 2002-07-04 마이클 디. 오브라이언 반도체패키지의 볼랜드 구조 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990002593U (ko) * 1997-06-27 1999-01-25 김영환 칩 크기 패키지
KR20010047632A (ko) * 1999-11-22 2001-06-15 전세호 볼 그리드 어레이 타입 인쇄회로기판의 솔더볼 패드형성방법
KR20020052594A (ko) * 2000-12-26 2002-07-04 마이클 디. 오브라이언 반도체패키지의 볼랜드 구조 및 그 제조 방법

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