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KR101127822B1 - 수평 전계 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

수평 전계 박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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KR101127822B1
KR101127822B1 KR1020040112585A KR20040112585A KR101127822B1 KR 101127822 B1 KR101127822 B1 KR 101127822B1 KR 1020040112585 A KR1020040112585 A KR 1020040112585A KR 20040112585 A KR20040112585 A KR 20040112585A KR 101127822 B1 KR101127822 B1 KR 101127822B1
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South Korea
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electrode
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mask
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안병철
임주수
박병호
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엘지디스플레이 주식회사
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Abstract

본 발명은 공정을 단순화할 수 있는 수평 전계 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
본 발명의 수평 전계 박막 트랜지스터 기판의 제조 방법은 기판 상에 다중 도전층이 적층된 제1 도전층 그룹 구조의 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극, 상기 게이트 라인과 나란한 공통 라인과, 상기 공통 라인과 접속된 공통 전극을 포함하는 제1 마스크 패턴군을 형성하는 제1 마스크 공정과; 상기 제1 마스크 패턴군을 덮는 게이트 절연막과, 그 위에 반도체 패턴을 형성하고, 상기 공통 전극의 핑거부가 상기 게이트 절연막 및 제1 도전층 그룹의 상부층을 관통하는 투과홀을 통해 최하부층이 노출되게 하는 제2 마스크 공정과; 상기 반도체 패턴이 형성된 게이트 절연막 상에 다중 도전층이 적층된 제2 도전층 그룹 구조의 데이터 라인, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극과, 상기 드레인 전극과 접속된 화소 전극을 포함하는 제3 마스크 패턴군을 형성하고, 상기 제3 마스크 패턴군과 경계를 이루며 상기 공통 전극의 핑거부와 접촉하는 보호막을 형성하는 제3 마스크 공정을 포함하며, 상기 제3 마스크 공정은 상기 반도체 패턴이 형성된 게이트 절연막 위에 상기 제2 도전층 그룹을 형성하는 단계와; 상기 제2 도전층 그룹 상에 포토리소그래피 공정으로 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 한 식각 공정으로 상기 제2 도전층 그룹을 패터닝하여 상기 제3 마스크 패턴군을 형성하는 단계와; 상기 소스 전극 및 드레인 전극 사이로 노출된 상기 오믹 접촉층을 제거하는 단계와; 상기 포토레지스트 패턴을 덮는 보호막을 전면적으로 형성하는 단계와; 상기 보호막이 형성된 포토레지스트 패턴을 제거하는 단계를 포함하며, 상기 제2 도전층 그룹의 최상층의 상부면은 상기 최상층의 상부면과 인접한 상기 보호막의 상부면과 평탄화를 이루는 것을 특징으로 한다.

Description

수평 전계 박막 트랜지스터 기판 및 그 제조 방법{THIN FILM TRANSISTOR SUBSTRATE OF HORIZONTAL ELECTRIC FIELD AND FABRICATING METHOD THEREOF}
도 1은 종래의 액정 패널 구조를 개략적으로 도시한 사시도.
도 2는 본 발명의 실시 예에 따른 수평 전계 박막 트랜지스터 기판을 도시한 평면도.
도 3은 도 2에 도시된 박막 트랜지스터 기판을 Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ'선을 따라 절단하여 도시한 단면도.
도 4는 본 발명의 다른 실시 예에 따른 수평 전계 박막 트랜지스터 기판을 도시한 평면도.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 7a 내지 도 7f는 본 발명의 제2 마스크 공정을 구체적으로 설명하기 위한 단면도들.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 9a 내지 도 9e는 본 발명의 제3 마스크 공정을 구체적으로 설명하기 위한 단면도들.
도 10은 본 발명의 또 다른 실시 예에 따른 수평 전계 박막 트랜지스터 기판을 도시한 평면도.
도 11은 본 발명의 또 다른 실시 예에 따른 수평 전계 박막 트랜지스터 기판을 도시한 평면도.
< 도면의 주요 부분에 대한 부호의 설명 >
2 : 상부 유리 기판 4 : 블랙 매트릭스
6, R, G, B : 칼라 필터 8 : 공통 전극
10 : 칼라 필터 기판 12 : 하부 유리 기판
14, 102 : 게이트 라인 16, 104 : 데이터 라인
18, TFT : 박막 트랜지스터 20 : 박막 트랜지스터 기판
22, 118 : 화소 전극 24 : 액정
110 : 소스 전극 112 : 드레인 전극
128, 136, 144, 148 : 컨택홀
120 : 공통 라인 122 : 공통 전극
114 : 활성층 116 : 오믹접촉층
124 : 패드 126 : 패드 하부 전극
130 : 패드 상부 전극 150 : 기판
152 : 게이트 절연막 115 : 반도체 패턴
101 : 제1 도전층 103 : 제2 도전층
105 : 비정질 실리콘층 107 : 불순물 도핑된 실리콘층
111 : 제3 도전층 113 : 제4 도전층
122A : 공통 전극 수평부 122B : 공통 전극 핑거부
135 : 데이터 링크 168, 182 : 포토레지스트 패턴
P1 : 차단 영역 P2 : 하프 톤 노광 영역
P3 : 풀 노광 영역
본 발명은 수평 전계를 이용하는 액정 표시 장치에 관한 것으로, 특히 공정을 단순화할 수 있는 수평 전계 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 액정셀 매트릭스를 통해 화상을 표시하는 액정 표시 패널(이하, 액정 패널)과, 그 액정 패널을 구동하는 구동 회로를 구비한다.
도 1을 참조하면, 종래의 액정 패널은 액정(24)을 사이에 두고 접합된 칼라 필터 기판(10)과 박막 트랜지스터 기판(20)으로 구성된다.
칼라 필터 기판(10)은 상부 유리 기판(2) 상에 순차적으로 형성된 블랙 매트릭스(4)와 칼라 필터(6) 및 공통 전극(8)을 구비한다. 블랙 매트릭스(4)는 상부 유리 기판(2)에 매트릭스 형태로 형성된다. 이러한 블랙 매트릭스(4)는 상부 유리 기판(2)의 영역을 칼라 필터(6)가 형성되어질 다수의 셀영역들로 나누고, 인접한 셀들간의 광 간섭 및 외부광 반사를 방지한다. 칼라 필터(6)는 블랙 매트릭스(4)에 의해 구분된 셀영역에 적(R), 녹(G), 청(B)으로 구분되게 형성되어 적, 녹, 청색 광을 각각 투과시킨다. 공통 전극(8)은 칼라 필터(6) 위에 전면 도포된 투명 도전층으로 액정(24) 구동시 기준이 되는 공통 전압(Vcom)을 공급한다. 그리고, 칼라 필터(6)의 평탄화를 위하여 칼라 필터(6)와 공통 전극(8) 사이에는 오버코트층(Overcoat Layer)(미도시)이 추가로 형성되기도 한다.
박막 트랜지스터 기판(20)은 하부 유리 기판(12)에서 게이트 라인(14)과 데이터 라인(16)의 교차로 정의된 셀영역마다 형성된 박막 트랜지스터(18)와 화소 전극(22)을 구비한다. 박막 트랜지스터(18)는 게이트 라인(12)으로부터의 게이트 신호에 응답하여 데이터 라인(16)으로부터의 데이터 신호를 화소 전극(22)으로 공급한다. 투명 도전층으로 형성된 화소 전극(22)은 박막 트랜지스터(18)로부터의 데이터 신호를 공급하여 액정(24)이 구동되게 한다.
유전 이방성을 갖는 액정(24)은 화소 전극(22)의 데이터 신호와 공통 전극(8)의 공통 전압(Vcom)에 의해 형성된 전계에 따라 회전하여 광 투과율을 조절함으로써 계조가 구현되게 한다.
그리고, 액정 패널은 컬러 필터 기판(10)과 박막 트랜지스터 기판(20)과의 셀갭을 일정하게 유지하기 위한 스페이서(미도시)를 추가로 구비한다. 스페이서로는 볼 스페이서 또는 칼럼 스페이서가 이용된다.
이러한 액정 패널의 칼라 필터 기판(10) 및 박막 트랜지스터 기판(20)은 다수의 마스크 공정을 이용하여 형성된다. 하나의 마스크 공정은 박막 증착(코팅) 공정, 세정 공정, 포토리소그래피 공정(이하, 포토 공정), 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 다수의 공정을 포함한다.
특히, 박막 트랜지스터 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 이에 따라, 박막 트랜지스터 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다.
한편, 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계 인가형과 수평 전계 인가형으로 대별된다.
수직 전계 인가형 액정 표시 장치는 상하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계 인가형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.
수평 전계 인가형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위칭(In Plane Switching; 이하, IPS라 함) 모드의 액정을 구동하게 된다. 이러한 수평 전계 인가형 액정 표시 장 치는 시야각이 160도 정도로 넓은 장점을 가진다.
이러한 수평 전계 인가형 액정 표시 장치의 박막 트랜지스터 기판도 반도체 공정을 포함하는 다수의 마스크 공정을 필요로 하므로 제조 공정이 복잡한 단점이 있다. 따라서, 제조 원가를 절감하기 위해서는 마스크 공정수 단축이 필요하다.
따라서, 본 발명의 목적은 공정을 단순화할 수 있는 수평 전계 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 수평 전계 박막 트랜지스터 기판은 기판 상에 형성된 게이트 라인과; 상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 데이터 라인과; 상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극, 상기 소스 전극 및 드레인 전극 사이의 채널을 형성하는 반도체 패턴을 포함하는 박막 트랜지스터와; 상기 게이트 라인과 나란하게 상기 기판 상에 형성된 공통 라인과; 상기 공통 라인과 접속되고 상기 화소 영역에 형성된 공통 전극과; 상기 드레인 전극과 접속되고 상기 화소 영역에 상기 공통 전극과 수평 전계를 형성하도록 형성된 화소 전극을 구비하고; 상기 게이트 라인, 공통 라인, 공통 전극은 다중 도전층이 적층된 제1 도전층 그룹으로 형성되고, 상기 데이터 라인, 소스 전극, 드레인 전극, 화소 전극은 다중 도전층이 적층된 제2 도전층 그룹으로 형성되며, 상기 제2 도전층 그룹과 경계를 이루며 나머지 영역에 형성된 보호막을 구비하며, 상기 공통 전극의 핑거부는 상기 제1 도전층 그룹 중 최하부층으로 형성되며, 상기 게이트 절연막을 관통하는 투과홀을 통해 노출되어 상기 보호막과 접촉되며, 상기 제2 도전층 그룹의 최상층의 상부면은 상기 최상층의 상부면과 인접한 상기 보호막의 상부면과 평탄화를 이루는 것을 특징으로 한다.
본 발명에 따른 수평 전계 박막 트랜지스터 기판의 제조 방법은 기판 상에 다중 도전층이 적층된 제1 도전층 그룹 구조의 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극, 상기 게이트 라인과 나란한 공통 라인과, 상기 공통 라인과 접속된 공통 전극을 포함하는 제1 마스크 패턴군을 형성하는 제1 마스크 공정과; 상기 제1 마스크 패턴군을 덮는 게이트 절연막과, 그 위에 반도체 패턴을 형성하고, 상기 공통 전극의 핑거부가 상기 게이트 절연막 및 제1 도전층 그룹의 상부층을 관통하는 투과홀을 통해 최하부층이 노출되게 하는 제2 마스크 공정과; 상기 반도체 패턴이 형성된 게이트 절연막 상에 다중 도전층이 적층된 제2 도전층 그룹 구조의 데이터 라인, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극과, 상기 드레인 전극과 접속된 화소 전극을 포함하는 제3 마스크 패턴군을 형성하고, 상기 제3 마스크 패턴군과 경계를 이루며 상기 공통 전극의 핑거부와 접촉하는 보호막을 형성하는 제3 마스크 공정을 포함하며, 상기 제3 마스크 공정은 상기 반도체 패턴이 형성된 게이트 절연막 위에 상기 제2 도전층 그룹을 형성하는 단계와; 상기 제2 도전층 그룹 상에 포토리소그래피 공정으로 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 한 식각 공정으로 상기 제2 도전층 그룹을 패터닝하여 상기 제3 마스크 패턴군을 형성하는 단계와; 상기 소스 전극 및 드레인 전극 사이로 노출된 상기 오믹 접촉층을 제거하는 단계와; 상기 포토레지스트 패턴을 덮는 보호막을 전면적으로 형성하는 단계와; 상기 보호막이 형성된 포토레지스트 패턴을 제거하는 단계를 포함하며, 상기 제2 도전층 그룹의 최상층의 상부면은 상기 최상층의 상부면과 인접한 상기 보호막의 상부면과 평탄화를 이루는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 2 내지 도 11을 참조하여 상세하게 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 수평 전계 박막 트랜지스터 기판을 도시한 평면도이고, 도 3은 도 2에 도시된 박막 트랜지스터 기판을 Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ'선을 따라 절단하여 도시한 단면도이다.
도 2 및 도 3에 도시된 박막 트랜지스터 기판은 하부 기판(150) 위에 게이트 절연막(152)을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인(102) 및 데이터 라인(104), 그 게이트 라인(102) 및 데이터 라인(104)과 화소 전극(118)에 접속된 박막 트랜지스터(TFT), 화소 영역에 수평 전계를 형성하도록 형성된 화소 전극(118) 및 공통 전극(122), 공통 전극(122)과 접속된 공통 라인(120), 공통 전극(122)과 드레인 전극(112)의 중첩부에 형성된 스토리지 캐패시터(Cst)를 구비한다. 그리고, 박막 트랜지스터 기판은 게이트 라인(102), 데이터 라인(104), 공통 라인(120) 각각과 접속된 패드(140)를 더 구비한다.
게이트 라인(102)은 게이트 드라이버(미도시)로부터의 스캔 신호를, 데이터 라인(104)은 데이터 드라이버(미도시)로부터의 비디오 신호를 공급한다. 이러한 게이트 라인(102) 및 데이터 라인(104)은 게이트 절연막(152)을 사이에 두고 교차하여 각 화소 영역을 정의한다.
게이트 라인(102)은 기판(150) 위에 투명 도전층을 포함한 적어도 이중 이상의 복층 구조로 형성된다. 예를 들면, 도 3에 도시된 바와 같이 투명 도전막을 이용한 제1 도전층(101)과, 불투명한 금속을 이용한 제2 도전층(103)이 적층된 이중 구조로 형성된다. 데이터 라인(104)은 게이트 절연막(152) 위에 투명 도전층을 포함한 적어도 이중 이상의 복층 구조로 형성된다. 예를 들면, 도 3에 도시된 바와 같이 불투명한 금속을 이용한 제3 도전층(111)과, 투명 도전막을 이용한 제4 도전층(113)이 적층된 이중 구조로 형성된다. 이 경우, 제1 및 제4 도전층(101, 113)으로는 ITO, TO, IZO, ITZO 등이, 제2 및 제3 도전층(103, 111)로는는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등이 단일층 또는 이중층 이상의 구조로 이용된다.
박막 트랜지스터(TFT)는 게이트 라인(102)의 스캔 신호에 응답하여 데이터 라인(104) 상의 비디오 신호가 화소 전극(118)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(TFT)는 게이트 라인(102)에 포함된 게이트 전극, 데이터 라인(104)과 접속된 소스 전극(110), 소스 전극(110)과 마주하며 화소 전극(118)과 접속된 드레인 전극(112), 게이트 절연막(152)을 사이에 두고 게이트 라인(102)과 중첩되어 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 반도체 패턴(115)을 구비한다. 여기서, 소스 전극(110) 및 드레인 전극(112)은 전술한 데이터 라인(104)과 함께 제3 및 제4 도전층(111, 113)이 적층된 이중 구조로 형성된다. 반도체 패턴(115)은 소스 전극(110) 및 드레인 전극(112) 사이에 채널을 형성하는 활성층(114)과, 소스 전극(110) 및 드레인 전극(112)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(114) 위에 형성된 오믹 컨택층(116)을 구비한다.
공통 라인(120)과 공통 전극(122)은 액정 구동을 위한 기준 전압, 즉 공통 전압을 각 화소에 공급한다.
이를 위하여, 공통 라인(120)은 표시 영역에서 게이트 라인(102)과 나란하게 형성된 내부 공통 라인(120A), 비표시 영역에서 내부 공통 라인(120A)과 공통 접속된 외부 공통 라인(120B)을 구비한다. 공통 라인(120)은 전술한 게이트 라인(102)과 함께 기판(150) 위에 제1 및 제2 도전층(101, 103)이 적층된 이중 구조로 형성된다.
공통 전극(122)은 화소 영역 내에 형성되어 내부 공통 라인(120A)과 접속된다. 구체적으로, 공통 전극(122)은 게이트 라인(102)과 인접하여 드레인 전극(112)과 중첩된 수평부(122A), 수평부(122A)로부터 화소 영역 쪽으로 신장되어 내부 공통 라인(120A)과 접속된 핑거부(122B)를 구비한다. 이러한 공통 전극(122)의 수평부(122A)와, 가운데 핑거를 제외한 핑거부(122B)는 상기 공통 라인(120)과같이 제1 및 제2 도전층(101, 103)이 적층된 이중 구조로 형성된다. 가운데 핑거(122B)는 개구율 향상을 위하여 공통 전극(120)의 제1 도전층(101), 즉 투명 도전층으로만 형성된다. 이러한 가운데 핑거(122B)는 게이트 절연막(152)을 관통하는 투과홀(121)을 통해 제2 도전층(103)이 식각됨으로써 형성된다.
스토리지 캐패시터(Cst)는 공통 전극(122)의 제1 수평부(122A)가 게이트 절연막(152)을 사이에 두고 드레인 전극(112)과 중첩되어 형성된다. 여기서, 드레인 전극(112)은 박막 트랜지스터(TFT), 즉 게이트 라인(102)과의 중첩부로부터 연장되어 공통 전극(122)의 제1 수평부(122A)와 최대한 넓게 중첩되도록 형성된다. 이에 따라, 공통 전극(122)과 드레인 전극(112)과의 넓은 중첩 면적에 의해 스토리지 캐패시터(Cst)의 용량이 증가함으로써 스토리지 캐패시터(Cst)는 화소 전극(118)에 충전된 비디오 신호가 다음 신호가 충전될 때까지 안정적으로 유지할 수 있게 된다.
화소 전극(118)은 공통 전극(122)의 핑거부(122B)와 나란한 핑거 형상을 갖도록 드레인 전극(112)으로부터 신장되고, 그 끝부분은 내부 공통 라인(120A)과 중첩된다. 특히, 화소 전극(118)은 개구율 향상을 위하여 드레인 전극(112)으로부터 연장된 제4 도전층(113), 즉 투명 도전층으로 형성된다. 이러한 화소 전극(118)에 박막 트랜지스터(TFT)를 통해 비디오 신호가 공급되면, 화소 전극(118)과 공통 전압이 공급된 공통 전극(122)의 핑거부(122B) 사이에는 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 기판과 칼라 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
또한, 공통 전극(122)의 핑거부(122B)와 화소 전극(118)은 도 4에 도시된 바와 같이 지그재그 형상으로 형성될 수 있다. 이 경우, 공통 전극(122)의 핑거부(122B)에서 데이터 라인(104)과 인접한 에지부는 데이터 라인(104)과 나란하게 형성되거나, 지그재그 형상으로 형성될 수 있다. 또한, 데이터 라인(104)이 인접한 공통 전극(122)의 핑거부(122B)를 따라 지그재그 형상으로 형성되기도 한다.
게이트 라인(102), 데이터 라인(104), 공통 라인(120)은 그들 각각과 접속된 패드(124)를 통해 구동 회로로부터 해상 구동 신호를 공급받게 된다. 이러한 패드(124)는 동일 구조로 형성된다. 구체적으로, 패드(124)는 패드 하부 전극(126), 게이트 절연막(152)을 관통하는 컨택홀(128)을 통해 패드 하부 전극(126)과 접속된 패드 상부 전극(130)을 구비한다. 여기서, 패드 하부 전극(126)은 게이트 라인(102) 및 공통 라인(120)과 같이 제1 및 제2 도전층(101, 103)이 적층된 이중 구조로 형성된다. 컨택홀(128)은 게이트 절연막(152) 및 제2 도전층(103)을 관통하여 제1 도전층(101)을 노출시킨다. 패드 상부 전극(130)은 데이터 라인(104)과 같이 제3 및 제4 도전층(111, 113)이 적층된 이중 구조로 형성된다. 이에 따라, 게이트 라인(102) 및 공통 라인(120) 각각은 동일 구조의 패드 하부 전극(126)을 통해 해당 패드(124)와 접속된다. 반면에, 데이터 라인(104)는 동일 구조의 패드 상부 전극(130)을 통해 해당 패드(124)와 접속된다.
보호막(154)은 제3 및 제4 도전층(111, 113)이 적층된 이중 구조의 데이터 라인(104), 소스 전극(110), 드레인 전극(112), 화소 전극(118), 패드 상부 전극(130)과 경계를 이루며 형성된다. 이는 제3 및 제3 도전층(111, 113)의 패터닝시 이용된 포토레지스트 패턴을 남긴 상태에서 보호막(154)을 형성한 다음, 포토레지스트 패턴을 리프트-오프시킴으로써 보호막(154)이 패터닝되기 때문이다.
이와 같이, 보호막이 없는 본 발명의 수평 전계 박막 트랜지스터 기판은 다음과 같이 3마스크 공정으로 형성된다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 수평 전계 박막 트랜지스터 기판 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
제1 마스크 공정으로 하부 기판(142) 상에 게이트 라인(102), 패드 하부 전극(126), 공통 라인(120), 공통 전극(122)을 포함하는 제1 마스크 패턴군이 형성된다. 이러한 제1 마스크 패턴군은 적어도 2개의 도전층이 적층된 이중 이상의 복층 구조로 형성되지만, 설명의 편의상 이하에서는 제1 및 제2 도전층(101, 103)이 적층된 이중 구조만을 설명하기로 한다.
구체적으로, 하부 기판(150) 상에 스퍼터링 방법 등의 증착 방법을 통해 제1 및 제2 도전층(101, 103)이 적층된다. 제1 도전층(101)으로는 ITO, TO, IZO, ITZO 등과 같은 투명 도전 물질이, 제2 도전층(103)으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 이용된다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 제1 및 제2 도전층(101, 103)이 패터닝됨으로써 이중 구조의 게이트 라인(102), 패드 하부 전극(126), 공통 라인(120), 공통 전극(122)을 포함하는 제1 마스크 패턴군이 형성된다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 수평 전계 박막 트랜지스터 기판 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이고, 도 7a 내지 도 7f는 제2 마스크 공정을 구체적으로 설명하기 위한 단면도들을 도시한 것이다.
제1 마스크 패턴군이 형성된 하부 기판(150) 상에 제2 마스크 공정으로 투과홀(121)과 컨택홀(128)을 포함하는 게이트 절연막(152)과, 반도체 패턴(115)이 형성된다. 이러한 반도체 패턴(115)과, 투과홀(121) 및 컨택홀(128)은 회절 노광 마스크 또는 하프 톤(Half Tone) 마스크를 이용한 하나의 마스크 공정으로 형성된다. 이하에서는 제2 마스크로 하프 톤 마스크를 이용한 경우를 설명하기로 한다.
도 7a를 참조하면, 제1 마스크 패턴군이 형성된 하부 기판(150) 상에 PECVD 등의 증착 방법으로 게이트 절연막(152), 비정질 실리콘층(105), 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층(107)이 순차적으로 형성된다. 게이트 절연막(152)으로는 SiOx, SiNx 등과 같은 무기 절연 물질이 이용된다.
도 7b를 참조하면, 하프 톤 마스크를 이용한 포토리소그래피 공정으로 단차를 갖는 제1 포토레지스트 패턴(168)이 형성된다. 하프 톤 마스크는 자외선을 차단하는 차단부, 위상 쉬프트(Phase Shift) 물질을 이용하여 자외선을 부분적으로 투과시키는 하프 톤 투과부, 모두 투과시키는 투과부를 구비한다. 이러한 하프 톤 마스크를 이용한 포토리소그래피 공정으로 형성된 서로 다른 두께의 제1A 및 제1B 포토레지스트 패턴(168A, 168B)과, 개구부를 갖는 제1 포토레지스트 패턴(168)이 형성된다. 상대적으로 두꺼운 제1A 포토레지스트 패턴(168A)은 하프 톤 마스크의 차단부와 중첩된 제1 포토레지스트의 차단 영역(P1)에, 상기 제1A 포토레지스트 패턴(168A) 보다 얇은 제1B 포토레지스트 패턴(168B)은 하프 톤 투과부와 중첩된 하프 톤 노광부(P2)에, 개구부는 투과부와 중첩된 풀(Full) 노광 영역(P3)에 형성된다.
도 7c를 참조하면, 제2 포토레지스트 패턴(168)을 마스크로 이용한 식각 공정으로 불순물이 도핑된 비정질 실리콘층(107)으로부터 제2 도전층(103)까지 관통하는 투과홀(121) 및 컨택홀(128)이 형성된다. 투과홀(121) 및 컨택홀(128)은 공통 전극(122) 중 가운데 핑거(122A), 패드 하부 전극(126)의 제1 도전층(101)을 노출시킨다.
도 7d를 참조하면, 산소(O2) 플라즈마를 이용한 애싱 공정으로 제1A 포토레지스트 패턴(168A)의 두께는 얇아지게 되고, 제1B 포토레지스트 패턴(168B)은 제거된다.
도 7e를 참조하면, 애싱된 제1A 포토레지스트 패턴(168A)을 마스크로 이용한 식각 공정으로 불순물이 도핑된 비정질 실리콘층(107) 및 비정질 실리콘층(105)이 패터닝됨으로써 활성층(114) 및 오믹 접촉층(116)을 갖는 반도체 패턴(115)이 형성된다.
도 7f를 참조하면, 도 7e에서 반도체 패턴(115) 위에 잔존하는 제1A 포토레지스트 패턴(168A)은 스트립 공정으로 제거된다.
이와 달리, 제1 포토레지스트 패턴(168)을 마스크로 이용하여 제1 및 제2 컨택홀(128, 148)과, 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴(115)을 형성하는 공정을 하나의 공정으로 진행할 수 있다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 수평 전계 박막 트랜지스터 기판 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이고, 도 9a 내지 도 9e는 제3 마스크 공정을 구체적으로 설명하기 위한 단면도들이다.
제3 마스크 공정으로 반도체 패턴(115)이 형성된 게이트 절연막(152) 위에 데이터 라인(104), 소스 전극(110), 드레인 전극(112), 화소 전극(118), 패드 상부 전극(130)을 포함하는 제3 마스크 패턴군이 형성되고, 제3 마스크 패턴군과 경계를 이루는 보호막(154)이 형성된다. 이러한 제3 마스크 패턴군은 적어도 2개의 도전 층이 적층된 이중 이상의 복층 구조로 형성되지만, 설명의 편의상 이하에서는 제3 및 제4 도전층(111, 113)이 적층된 이중 구조만을 설명하기로 한다.
구체적으로, 도 9a와 같이 반도체 패턴(115)이 형성된 게이트 절연막(152) 위에 제3 및 제4 도전층(111, 113)이 스퍼터링 등의 증착 방법을 통해 순차적으로 형성된다. 제3 도전층(111)으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 이용된다. 제4 도전층(113)으로는 ITO, TO, IZO, ITZO 등과 같은 투명 도전층이 이용된다. 이와 달리, 제4 도전층(113)으로는 Ti, W 등과 같이 내식성이 강하고 강도가 높은 불투명한 금속이 이용되기도 한다.
도 9b를 참조하면, 제4 도전층(113) 위에 제3 마스크를 이용한 포토리소그래피 공정으로 포토레지스트 패턴(182)이 형성된다.
도 9c를 참조하면, 포토레지스트 패턴(182)을 마스크로 한 식각 공정, 즉 습식 식각 공정으로 제3 및 제4 도전층(111, 113)이 패터닝됨으로써 이중 구조를 갖는 데이터 라인(104), 소스 전극(110), 드레인 전극(112), 화소 전극(118), 패드 상부 전극(130)을 포함하는 제3 도전 패턴군이 형성된다. 이러한 제3 도전 패턴군은 포토레지스트 패턴(182) 보다 과식각된다. 또한, 소스 전극(110) 및 드레인 전극(112)을 마스크로 이용한 식각 공정, 예를 들면 건식 식각 공정으로 그 사이의 오믹 접촉층(116)이 제거되어 활성층(114)이 노출된다. 이때, 분리된 오믹 접촉층(116)의 에지부는 소스 전극(110) 및 드레인 전극(112)의 제3 도전층(111) 에지부보다 돌출된 형태를 갖기도 한다.
도 9d를 참조하면, 포토레지스트 패턴(182)을 덮는 보호막(154)이 전면적으로 형성된다. 이때, 포토레지스트 패턴(182)이 존재하지 않는 기판 상에 형성된 보호막(154)은, 포토레지스트 패턴(182)의 에지부와 투명 도전 패턴(113)의 에지부와의 이격 거리에 의해 포토레지스트 패턴(182) 위에 형성된 보호막(154)과 오픈된 구조를 갖는다. 이에 따라, 다음의 리프트-오프 공정에서 포토레지스트 패턴(182)과 투명 도전 패턴(113) 사이로 스트립퍼 침투가 용이해지게 됨으로써 리프트-오프 효율이 향상된다. 보호막(154)으로는 게이트 절연막(144)과 같은 무기 절연 물질이 이용된다. 이러한 보호막(154)은 PECVD, 스퍼터링과 같은 증착 방법을 통해 형성되지만, 포토레지스트 패턴(182)이 고온에서 경화를 방지하기 위해서는 스퍼터링 방법으로 형성하는 것이 바람직하다. 이와 달리, 보호막(154)으로는 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용되기도 한다.
도 9e를 참조하면, 리프트-오프 공정으로 도 9d에 도시된 포토레지스트 패턴(182)과 함께 그 위에 형성된 보호막(154)이 제거됨으로써 보호막(154)이 패터닝된다. 패터닝된 보호막(154)은 투명 도전 패턴(113)과 경계를 이루게 된다. 다시 말하여, 투명 도전 패턴(113)이 형성된 영역을 제외한 나머지 영역에 투명 도전 패턴과 경계를 이루는 보호막(154)이 남게 된다.
이에 따라, 박막 트랜지스터(TFT)의 채널 길이(L)는 투명 도전 패턴(113)에 의해 결정된다. 그리고, 상기 투명 도전 패턴(113)의 두께에 따라 평탄화가 가능하므로 배향막을 형성한 다음 러빙 등의 배향처리 공정시 러빙 불량 등을 방지할 수 있게 된다.
도 10은 본 발명의 또 다른 실시 예에 따른 수평 전계 박막 트랜지스터 기판의 일부분을 도시한 평면도들이다.
도 10에 도시된 수평 전계 박막 트랜지스터 기판은 도 2에 도시된 박막 트랜지스터 기판과 대비하여 공통 전극(122)의 핑거부(122B)가 모두 개구율에 기여할 수 있도록 투명 도전층으로만 형성된 것을 제외하고는 동일한 구성 요소들을 구비하므로, 중복된 구성 요소들에 대한 설명은 생략하기로 한다.
도 10에서 공통 전극(122)의 핑거부(122B)는 투명 도전층으로 형성된다. 다시 말하여, 공통 전극(122)의 핑거부(122B)는 제1 및 제2 도전층(101, 103)이 적층된 구조의 공통 라인(120)으로부터 제1 도전층(101)이 연장된 구조로 형성된다. 이러한 공통 전극(122)의 핑거부(122B)는 전술한 바와 같이 제1 마스크 공정에서 공통 라인(120) 및 공통 전극(122)의 수평부(122A)와 같이 제1 및 제2 도전층(101, 103)이 적층된 구조로 형성된다. 이어서, 게이트 절연막을 형성한 다음, 제2 마스크 공정에서 게이트 절연막으로부터 제2 도전층(103)까지 관통하는 투과홀을 형성함으로써 공통 전극(122)의 핑거부(122B)는 제1 도전층(101), 즉 투명 도전층으로만 형성된 구조를 갖게 된다. 이에 따라, 공통 전극(122)의 핑거부(122B)는 개구율을 향상시킬 수 있게 된다.
도 11은 본 발명의 또 다른 실시 예에 따른 수평 전계 박막 트랜지스터 기판의 일부분을 도시한 평면도이다.
도 11에 도시된 수평 전계 박막 트랜지스터 기판은 도 2에 도시된 박막 트랜지스터 기판과 대비하여 공통 전극(122) 중 데이터 라인(104)과 인접한 핑거부(122B)가 개구율에 기여할 수 있도록 제1 도전층(101)이 부분적으로 노출된 구조로 형성된 것을 제외하고는 동일한 구성 요소들을 구비하므로, 중복된 구성 요소들에 대한 설명은 생략하기로 한다.
도 11에서 공통 전극(122) 중 데이터 라인(104)과 인접한 핑거부(122B)는 제1 및 제2 도전층(101, 103)이 적층된 구조로 형성되고, 화소 전극(118)과 인접한 일측부는 제1 도전층(101)이 노출된 구조로 형성된다. 이에 따라, 공통 전극(122)의 핑거부(122A)에서 제1 및 제2 도전층(101, 103)이 적층된 부분은 빛샘을 방지하고, 제1 도전층(101)이 노출된 부분은 개구율에 기여할 수 있게 된다. 이러한 공통 전극(122)의 핑거부(122B)는 전술한 바와 같이 제1 마스크 공정에서 공통 라인(120) 및 공통 전극(122)의 수평부(122A)와 같이 제1 및 제2 도전층(101, 103)이 적층된 구조로 형성된다. 이어서, 게이트 절연막을 형성한 다음, 제2 마스크 공정에서 데이터 라인(104)과 인접한 공통 전극(122)의 핑거부(122B) 중 일부분에 게이트 절연막으로부터 제2 도전층(103)까지 관통하는 투과홀을 형성함으로써 제1 도전층(101)이 노출된 구조를 갖게 된다.
상술한 바와 같이, 본 발명에 따른 수평 전계 박막 트랜지스터 기판 및 그 제조 방법은 제2 마스크 공정에서 하프 톤(또는 회절 노광) 마스크를 이용하여 반도체 패턴과 투과홀 및 컨택홀이 형성된다.
또한, 본 발명에 따른 수평 전계 박막 트랜지스터 기판 및 그 제조 방법은 제3 마스크 공정에서 제3 도전 패턴군을 형성하고, 그 제3 도전 패턴군 형성시 이용된 포토레지스트 패턴의 리프트-오프로 보호막이 패터닝된다.
이에 따라, 본 발명의 수평 전계 박막 트랜지스터 기판 및 그 제조 방법은 3마스크 공정으로 공정을 단순화함으로써 재료비 및 설비 투자비 등을 절감함과 아울러 수율을 향상시킬 수 있게 된다.
또한, 본 발명에 따른 수평 전계 박막 트랜지스터 기판에서 공통 전극의 가운데 핑거가 투명 도전층으로 형성됨에 따라 개구율이 향상된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (25)

  1. 기판 상에 형성된 게이트 라인과;
    상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 데이터 라인과;
    상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극, 상기 소스 전극 및 드레인 전극 사이의 채널을 형성하는 반도체 패턴을 포함하는 박막 트랜지스터와;
    상기 게이트 라인과 나란하게 상기 기판 상에 형성된 공통 라인과;
    상기 공통 라인과 접속되고 상기 화소 영역에 형성된 공통 전극과;
    상기 드레인 전극과 접속되고 상기 화소 영역에 상기 공통 전극과 수평 전계를 형성하도록 형성된 화소 전극을 구비하고;
    상기 게이트 라인, 공통 라인, 공통 전극은 다중 도전층이 적층된 제1 도전층 그룹으로 형성되고,
    상기 데이터 라인, 소스 전극, 드레인 전극, 화소 전극은 다중 도전층이 적층된 제2 도전층 그룹으로 형성되며,
    상기 제2 도전층 그룹과 경계를 이루며 나머지 영역에 형성된 보호막을 구비하며,
    상기 공통 전극의 핑거부는 상기 제1 도전층 그룹 중 최하부층으로 형성되며, 상기 게이트 절연막을 관통하는 투과홀을 통해 노출되어 상기 보호막과 접촉되며,
    상기 제2 도전층 그룹의 최상층의 상부면은 상기 최상층의 상부면과 인접한 상기 보호막의 상부면과 평탄화를 이루는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 드레인 전극이 상기 게이트 절연막을 사이에 두고 상기 공통 전극의 수평부와 중첩되어 형성된 스토리지 캐패시터를 추가로 구비하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 게이트 라인, 공통 라인, 데이터 라인과 각각 접속된 패드를 추가로 구비하고, 상기 패드는
    상기 제1 도전층 그룹으로 형성된 패드 하부 전극과;
    상기 게이트 절연막을 관통하여 상기 패드 하부 전극을 노출시키는 컨택홀과;
    상기 컨택홀을 통해 상기 패드 하부 전극과 접속되고 상기 제2 도전층 그룹으로 형성된 패드 상부 전극을 구비하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
  4. 제 3 항에 있어서,
    상기 게이트 라인 및 공통 라인 각각과 접속된 패드는 그의 패드 하부 전극을 통해 접속되고,
    상기 데이터 라인과 접속된 패드는 그의 패드 상부 전극을 통해 접속된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
  5. 제 3 항에 있어서,
    상기 컨택홀은 상기 제1 도전층 그룹의 상부층을 관통하여 상기 제1 도전층 그룹의 최하부층을 노출시키는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 반도체 패턴은 상기 박막 트랜지스터가 형성될 위치에만 형성된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
  9. 제 1 항에 있어서,
    상기 제1 도전층 그룹은 제1 및 제2 도전층이 적층되어 형성되며,
    상기 제2 도전층 그룹은 제3 및 제4 도전층이 적층되어 형성되며,
    상기 제1 도전층 그룹의 상기 제1 도전층과 상기 제2 도전층 그룹의 제4 도전층은 투명 도전층, Ti, W 중 어느 하나를 포함하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
  10. 제 9 항에 있어서,
    상기 제1 도전층 그룹의 제2 도전층과, 상기 제2 도전층 그룹의 제3 도전층은 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 중 어느 하나가 단일층 구조로 이용되거나, 다중층이 적층된 구조로 이용된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
  11. 제 1 항에 있어서,
    상기 제1 및 제2 도전층 그룹 각각은 계단 형태로 단차를 갖도록 형성된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
  12. 기판 상에 다중 도전층이 적층된 제1 도전층 그룹 구조의 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극, 상기 게이트 라인과 나란한 공통 라인과, 상기 공통 라인과 접속된 공통 전극을 포함하는 제1 마스크 패턴군을 형성하는 제1 마스크 공정과;
    상기 제1 마스크 패턴군을 덮는 게이트 절연막과, 그 위에 반도체 패턴을 형성하고, 상기 게이트 절연막 및 제1 도전층 그룹의 상부층을 관통하는 투과홀을 통해 상기 공통 전극의 핑거부의 최하부층이 노출되게 하는 제2 마스크 공정과;
    상기 반도체 패턴이 형성된 게이트 절연막 상에 다중 도전층이 적층된 제2 도전층 그룹 구조의 데이터 라인, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극과, 상기 드레인 전극과 접속된 화소 전극을 포함하는 제3 마스크 패턴군을 형성하고, 상기 제3 마스크 패턴군과 경계를 이루며 상기 공통 전극의 핑거부와 접촉하는 보호막을 형성하는 제3 마스크 공정을 포함하며,
    상기 제3 마스크 공정은
    상기 반도체 패턴이 형성된 게이트 절연막 위에 상기 제2 도전층 그룹을 형성하는 단계와;
    상기 제2 도전층 그룹 상에 포토리소그래피 공정으로 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 마스크로 한 식각 공정으로 상기 제2 도전층 그룹을 패터닝하여 상기 제3 마스크 패턴군을 형성하는 단계와;
    상기 소스 전극 및 드레인 전극 사이로 노출된 상기 오믹 접촉층을 제거하는 단계와;
    상기 포토레지스트 패턴을 덮는 보호막을 전면적으로 형성하는 단계와;
    상기 보호막이 형성된 포토레지스트 패턴을 제거하는 단계를 포함하며,
    상기 제2 도전층 그룹의 최상층의 상부면은 상기 최상층의 상부면과 인접한 상기 보호막의 상부면과 평탄화를 이루는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제1 마스크 공정은 상기 제1 도전층 그룹으로 상기 게이트 라인, 데이터 라인, 공통 라인 중 어느 하나와 접속될 패드 하부 전극을 형성하는 단계를,
    상기 제2 마스크 공정은 상기 게이트 절연막을 관통하여 상기 패드 하부 전극을 노출시키는 컨택홀을 형성하는 단계를,
    상기 제3 마스크 공정은 상기 제2 도전층 그룹으로 상기 컨택홀을 통해 상기 패드 하부 전극과 접속되며 상기 제3 마스크 패턴군에 포함되는 패드 상부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
  14. 제 13 항에 있어서,
    상기 컨택홀은 상기 제1 도전층 그룹의 상부층을 관통하여 그의 최하부층을 노출시키도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  15. 삭제
  16. 제 12 항에 있어서,
    상기 제2 마스크 공정은
    상기 제1 마스크 패턴군을 덮는 게이트 절연막, 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층을 순차적으로 형성하는 단계와;
    하프 톤 마스크 또는 회절 노광 마스크를 이용한 포토리소그래피 공정으로 두께가 다른 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 이용한 식각 공정으로 상기 투과홀 및 컨택홀과, 활성층 및 오믹 접촉층이 적층된 상기 반도체 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
  17. 삭제
  18. 제 12 항에 있어서,
    상기 보호막은 스퍼터링 방법으로 형성된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
  19. 제 12 항에 있어서,
    상기 제3 마스크 패턴군은 상기 포토레지스트 패턴 보다 과식각된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
  20. 제 19 항에 있어서,
    상기 제2 도전층 그룹은 습식 식각으로 식각된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  21. 제 12 항에 있어서,
    상기 제1 도전층 그룹은 제1 및 제2 도전층이 적층되어 형성되며,
    상기 제2 도전층 그룹은 제3 및 제4 도전층이 적층되어 형성되며,
    상기 제1 도전층 그룹의 상기 제1 도전층과 상기 제2 도전층 그룹의 제4 도전층은 투명 도전층, Ti, W 중 어느 하나를 포함하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
  22. 제 21 항에 있어서,
    상기 제1 도전층 그룹의 제2 도전층과, 상기 제2 도전층 그룹의 제3 도전층은 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 중 어느 하나가 단일층 구조로 이용되거나, 다중층이 적층된 구조로 이용된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조방법.
  23. 제 12 항에 있어서,
    상기 드레인 전극이 상기 게이트 절연막을 사이에 두고 상기 공통 전극의 수평부와 중첩되게 하여 스토리지 캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
  24. 제 12 항에 있어서,
    상기 제1 및 제2 도전층 그룹 각각은 계단 형태로 단차를 갖도록 형성된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
  25. 제 16 항에 있어서,
    상기 오믹 접촉층과, 상기 소스 전극 및 드레인 전극의 에지부는 계단 형태로 단차를 갖도록 형성된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
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